KR100379528B1 - 커패시터 및 그의 제조방법 - Google Patents

Abstract

커패시턴스를 증대시키기에 적당한 커패시터 및 그의 제조방법을 제공하기 위한 것으로, 이와 같은 목적을 달성하기 위한 커패시터는 반도체층 상에 요철을 갖고 형성된 금속 실리사이드막, 상기 요철을 갖고 형성된 금속 실리사이드막 표면을 따라 형성된 커패시터의 하부전극, 상기 하부전극상에 형성된 커패시터의 유전체막, 상기 유전체막상에 형성된 커패시터의 상부전극을 포함함을 특징으로 한다.

Description

커패시터 및 그의 제조방법{CAPACITOR AND METHOD FOR FABRICATING THE SAME}

본 발명은 반도체소자에 대한 것으로, 특히 커패시터 및 그의 제조방법에 관한 것이다.

이하 종래 커패시터에 대하여 설명하면 다음과 같다.

종래에는 TaON 커패시터의 하부전극으로 표면이 급속 열 질화 처리된 폴리실리콘을 사용하였다.

그러나 소자가 점점 집적화 됨에 따라 안정된 소자동작을 위해 필요한 셀당 커패시턴스는 변화가 없고 커패시터의 셀 사이즈만 점점 줄어들고 있다.

또한 일반적으로 유효산화막의 두께인 30Å정도의 폴리실리콘을 하부전극으로 하는 MIS(Metal Insulator Silicon) 구조에서의 TaON 커패시터는 한계를 보였다.

이에 따라서 커패시터를 MIM(Metal Insulator Metal)구조로 형성하고, 이때 상,하부전극을 TiN으로 사용하였다.

이때 정전용량을 확보하기 위해서 커패시터의 높이를 높였다.

상기와 같은 종래 커패시터는 다음과 같은 문제가 있다.

정전용량(커패시턴스)을 확보하기 위해서 커패시터의 높이를 높이면 상부전극을 증착할 때 종횡비(Aspect Ratio)가 커져서 스텝 커버리지를 확보하는데 어려움이 따르고 이에 따라서 커패시터의 특성이 악화될 수 있다.

본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로 특히, 커패시터의 높이를 높이지 않고도 커패시턴스를 증대시키기에 적당한 커패시터 및 그의 제조방법을 제공하는데 그 목적이 있다.

도 1a 내지 도 1h는 본 발명의 실시예에 따른 커패시터의 제조방법을 나타낸 공정단면도

도면의 주요 부분에 대한 부호의 설명

1 : 실리콘기판 2 : 제 1 층간절연막

3 : 폴리 플러그 4 : 제 2 층간절연막

5 : 폴리실리콘층 6 : 티타늄막

6a : 티타늄 실리사이드막 7 : 하부전극

8 : 유전체막 9 : 상부전극

상기와 같은 목적을 달성하기 위한 본 발명 커패시터는 반도체층 상에 요철을 갖고 형성된 금속 실리사이드막, 상기 요철을 갖고 형성된 금속 실리사이드막표면을 따라 형성된 커패시터의 하부전극, 상기 하부전극상에 형성된 커패시터의 유전체막, 상기 유전체막상에 형성된 커패시터의 상부전극을 포함함을 특징으로 한다.

상기와 같은 구성을 갖는 본 발명 커패시터의 제조방법은 반도체층 상에 요철을 갖는 금속 실리사이드막을 형성하는 공정, 상기 요철을 갖고 형성된 금속 실리사이드막 표면을 따라 커패시터의 하부전극을 형성하는 공정, 상기 하부전극상에 커패시터의 유전체막을 형성하는 공정, 상기 유전체막상에 커패시터의 상부전극을 형성하는 것을 포함함을 특징으로 한다.

첨부 도면을 참조하여 본 발명 실시예에 따른 커패시터 및 그의 제조방법에 대하여 설명하면 다음과 같다.

도 1a 내지 도 1h는 본 발명의 실시예에 따른 커패시터의 제조방법을 나타낸 공정단면도이다.

본 발명의 커패시터는 MIM(Metal Insulator Metal) 구조의 커패시터에 대한 것으로 도 1h에 도시한 바와 같이 실리콘기판(1)의 일영역이 드러나도록 콘택홀을 갖는 제 1 층간절연막(2)이 있고, 콘택홀내에 콘택플러그(3)가 형성되어 있고, 콘택플러그(3) 및 그에 인접한 제 1 층간절연막(2)이 드러나도록 스토리지 노드 콘택홀을 갖는 제 2 층간절연막(4)이 형성되어 있다.

그리고 스토리지 노드 콘택홀의 내표면을 포함한 제 2 층간절연막(4)상에 폴리실리콘층(5)이 증착되어 있다.

그리고 폴리실리콘층(5)표면에 HSG(Hemi Spherical Grain)와 같이 굴곡을 갖는 티타늄 실리사이드막(6a)이 형성되어 있다.

그리고 티타늄 실리사이드막(6a)표면에 티타늄 나이트라이드막(TiN)으로 형성된 하부전극(7)과 TaON으로 구성된 유전체막(8)이 차례로 형성되어 있고, 스토리지 노드 콘택홀을 포함한 상기 유전체막(8)상에 티타늄 나이트라이드막(TiN)으로 구성된 상부전극(9)이 형성되어 있다.

상기와 같이 하부전극(7)을 형성하기 전에 굴곡을 갖는 티타늄 실리사이드막(6a)을 형성하여서 커패시터의 표면적을 증가시켜서 커패시턴스를 증대시킬 수 있다.

다음에 상기와 같은 구성을 갖는 본 발명의 실시예에 따른 커패시터의 제조방법에 대하여 설명한다.

먼저, 도 1a에 도시한 바와 같이 실리콘기판(1)상에 제 1 층간절연막(2)을 형성하고 사진 식각공정으로 실리콘기판(1)의 일영역이 드러나도록 제 1 층간절연막(2)을 식각해서 콘택홀을 형성한다.

이후에 콘택홀을 포함한 제 1 층간절연막(2) 전면에 폴리실리콘을 증착한 후에 에치백이나 화학적 기계적 연마공정과 같이 평탄화 공정을 진행하여 콘택홀내에 폴리플러그(3)를 형성한다.

다음에 도 1b에 도시한 바와 같이 폴리플러그(3)를 포함한 제 1 층간절연막(2) 전면에 커패시터를 형성하기 위한 제 2 층간절연막(4)을 증착한다.

그리고 도 1c에 도시한 바와 같이 폴리플러그(3)와 그에 인접한 제 1 층간절연막(2)이 드러나도록 사진 식각공정으로 제 2 층간절연막(4)을 식각해서 스토리지노드 콘택홀을 형성한다.

이후에 도 1d에 도시한 바와 같이 스토리지 노드 콘택홀의 표면을 포함한 상기 제 2 층간절연막(4)상에 폴리실리콘층(5)와 티타늄막(Ti)(6)을 증착한다.

그리고 도 1e와 도 1f에 도시한 바와 같이 급속 열 질화 공정(RTN)으로 폴리실리콘층(5)과 접한 티타늄막(6)을 티타늄 실리사이드막(TiSi2)(6a)으로 변화시킨다.

이와 같은 공정에 의해서 티타늄 실리사이드막(6a)은 HSG(Hemi Spherical Grain)와 같은 굴곡을 갖게된다.

그리고 급속 열 질화 공정시 10sccm~5slm의 범위의 N2가스 분위기에서 600~800℃ 범위의 온도와 0.2Torr~상압 범위의 압력으로 30~120sec동안 진행한다.

다음에 도 1g에 도시한 바와 같이 굴곡을 갖는 티타늄 실리사이드막(6a)의 표면에 티타늄 나이트라이드막(TiN)을 증착하여 하부전극(7)을 형성한다.

이후에 도 1h에 도시한 바와 같이 하부전극(7)상에 TaON의 유전체막(8)을 형성한다.

상기에서 TaON의 유전체막(8) 형성공정은 기판(웨이퍼)의 온도를 300~400℃로 유지시키고, 반응로의 압력을 0.1~2Torr로 유지시키고, NH3 가스를 10~1000sccm 흘려준다.

이어서 후속 열공정으로 300~500℃에서 1분~5분간 N2+O2 플라즈마 또는 UV/O3처리를 한다.

다음에 500℃~650℃에서 N2 가스 및 O2 가스를 이용하여 30초에서 60초간 급속 열산화 공정을 진행한다.

이후에 유전체막(8)에 티타늄 나이트라이드막(TiN)을 증착하여 상부전극(9)을 형성한다.

상기와 같은 본 발명 커패시터 및 그의 제조방법은 다음과 같은 효과가 있다.

TiN으로 구성된 하부전극을 형성하기 전에 요철을 갖는 TiSi2막을 형성하므로 표면적을 증가시켜서 커패시터의 높이를 높이지 않고도 커패시턴스를 증대시킬 수 있다.

Claims (8)

1. 반도체층 상에 요철을 갖고 형성된 금속 실리사이드막,

   상기 요철을 갖고 형성된 금속 실리사이드막 표면을 따라 형성된 커패시터의 하부전극,

   상기 하부전극상에 형성된 커패시터의 유전체막,

   상기 유전체막상에 형성된 커패시터의 상부전극을 포함함을 특징으로 하는 커패시터.
2. 제 1 항에 있어서, 상기 커패시터는 실린더형이나 요면(凹面)을 갖도록 형성하는 것을 포함함을 특징으로 하는 커패시터.
3. 반도체층 상에 요철을 갖는 금속 실리사이드막을 형성하는 공정,

   상기 요철을 갖고 형성된 금속 실리사이드막 표면을 따라 커패시터의 하부전극을 형성하는 공정,

   상기 하부전극상에 커패시터의 유전체막을 형성하는 공정,

   상기 유전체막상에 커패시터의 상부전극을 형성하는 것을 포함함을 특징으로 하는 커패시터의 제조방법.
4. 제 3 항에 있어서, 상기 금속 실리사이드막의 형성 공정은 폴리실리콘층을증착하는 단계,

   상기 폴리실리콘층상에 티타늄막을 형성하는 단계,

   급속 열 질화 공정을 실시하는 단계를 포함함을 특징으로 하는 커패시터의 제조방법.
5. 제 4 항에 있어서, 상기 급속 열 질화 공정 조건은 N2 가스를 10sccm~5slm, 온도는 600~800℃, 압력은 0.2Torr~상압, 처리시간은 30초~120초 범위에서 진행함을 특징으로 하는 커패시터의 제조방법.
6. 제 3 항에 있어서, 상기 하부전극과 상부전극은 티타늄 나이트라이드막(TiN)으로 형성함을 특징으로 하는 커패시터의 제조방법.
7. 제 3 항에 있어서, 상기 유전체막은 TaON으로 형성함을 특징으로 하는 커패시터의 제조방법.
8. 제 7 항에 있어서, 상기 TaON의 형성 조건은 웨이퍼의 온도를 300~400℃로 유지하고, 반응로의 압력을 0.1~2Torr로 유지하고, NH3가스가 10~1000sccm 범위가 되게하여 형성함을 특징으로 하는 커패시터의 제조방법.