KR100587049B1 - 반도체 메모리 소자의 캐패시터 제조방법 - Google Patents

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Abstract

본 발명은 전하 저장 용량을 증대시키면서도 누설 전류를 방지할 수 있는 반도체 메모리 소자의 캐패시터 제조방법을 개시한다.
개시된 본 발명은 반도체 기판상에 형성된 층간 절연막의 콘택홀내에 플러그 폴리실리콘막과 배리어 금속막인 Ti/TiN막을 차례로 매립한 반도체 기판을 제공하는 단계; 상기 반도체 기판 상부에 캡 옥사이드막을 증착하는 단계; 캐패시터 영역을 한정하고 층간절연막과 배리어 금속막이 노출되도록, 캡 옥사이드막을 패터닝하는 단계; NH3 개스에 플라즈마 처리하여 기판 전면에 박막의 질화막을 형성하는 단계; 상기 박막의 질화막 상부에 하부전극용 루디늄막을 증착하는 단계; 상기 루디늄막과 질화막을 화학 기계 연마한 후, 캡 옥사이드막을 제거하여 실린더 구조형의 하부전극을 형성하는 단계; 상기 하부전그 상부에 비정질 TaON 박막을 증착하는 단계; 상기 비정질 TaON 박막을 열처리하여 결정화 시키는 단계 및 상기 결정화된 TaON 박막 상에 상부 전극으로 금속막을 증착하는 단계를 포함하여 구성하는 것을 특징으로 한다.

Description

반도체 메모리 소자의 캐패시터 제조방법{METHOD FOR MANUFACTURING CAPACITOR IN SEMICONDUCTOR MEMORY DIVICE}
도 1a 내지 도 1c는 종래의 반도체 메모리 소자의 캐패시터 제조방법을 설명하기 위한 단면도.
도 2a 내지 도 2f는 본 발명의 반도체 메모리 소자의 캐패시터 제조방법을 설명하기 위한 단면도.
* 도면의 주요 부분에 대한 부호설명 *
11 : 모스 트랜지스터 12 : 반도체 기판
13 : 콘택홀 14 : 층간절연막
15 : 폴리 실리콘막 16 : 배리어 금속막
17 : 캡 옥사이드막 18 : 루디늄막
18a : 실린더 구조형의 루디늄막 19 : 비정질 TaON 박막
19a : 결정화된 TaON 박막 20 : 상부전극
b : 박막의 질화막
본 발명은 반도체 메모리 소자의 캐패시터 제조방법에 관한 것으로, 보다 구체적으로 전하 저장 용량을 증대시키면서도 누설 전류를 방지할 수 있는 반도체 메모리 소자의 캐패시터 제조방법에 관한 것이다.
최근 반도체 제조 기술의 발달과 더불어, 메모리 소자의 수요가 급증하고 있다. 데이터 저장 수단으로 이용되는 커패시터는 전극의 면적과 전극간의 거리와 전극 사이에 삽입되는 유전막의 유전율에 따라 그 정전용량이 달라진다. 그런데, 반도체 장치가 고집적화됨에 따라 반도체 장치에서 커패시터 형성영역이 줄어들고 그 결과 커패시터의 전극면적이 작아져서 커패시터의 정전용량이 감소된다.
이에따라, 종래의 발명에서는 금속막 - 유전막 - 금속막(MIM)의 캐패시터 구조에서 하부전극으로 루디늄막을 증착하고, 그 상부에 고유전율을 갖는 TaON 박막을 증착하고, 상기 유전막 상부에 금속막을 증착함으로써, TaON 박막 커패시터의 정전용량을 극대화 하고있다.
도 1a 내지 도 1c는 종래의 반도체 메모리 소자의 캐패시터 제조방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 모스 트랜지스터(1)가 구비되고 접합 영역(3)중 어느 하나를 노출시키는 콘택홀을 갖는 층간 절연막(4)상에 플러그 폴리실리콘막(5)과 배리어 금속막(6)인 Ti/TiN막을 차례로 매립한 반도체 기판이 제공된다. 그런다음, 상기 결과물 상부에 실린더 구조형의 캐패시터를 형성하기 위하여 캡 옥사이드막 (7)을 증착한다.
그 다음으로 도 1b를 참조하면, 반도체 메모리 소자의 캐패시터 영역을 확대 한 것으로, 캐패시터 영역을 한정하고, 층간절연막과 배리어 금속막이 노출되도록 상기 캡 옥사이드막을 패터닝한다. 그런다음, 상기 패터닝된 캡 옥사이드막 (7a) 전면에 하부전극용 루디늄막(8)을 증착한다. 상기 루디늄막(8)을 하부전극으로 증착하는 방법은 공지된 방식에 의해 CVD(chemical vapor deposition) 방법으로 증착한다.
그 다음으로 도 1c를 참조하면, 상기 루디늄 막을 캡 옥사이드 막이 노출되도록 화학 기계 연마한 후, 캡 옥사이드를 제거하여 실린더 구조형의 루디늄 막(8a)을 하부 전극으로 형성하고, 상기 실린더 구조의 루디늄막(8a)상에 유전률이 뛰어난 TaON 박막(9)을 형성하며, 상기 TaON 박막(9)상에 상부전극(10)을 형성함으로써, 반도체 메모리 소자의 캐패시터를 형성한다.
그러나 종래의 반도체 메모리 소자의 캐패시터 제조방법에는 다음과 같은 문제점이 있다.
상기와 같은 금속막이 하부전극으로 사용될 경우, 하부 전극의 막질 및 스텝 커버리지(step coverage)에 따라 누설전류의 특성을 개선시킬 수 있다. 하지만, 상기 CVD 방법으로 루디늄막을 증착할 경우, 옥사이드막에서는 증착률이 너무 느릴 뿐만 아니라 하부구조에 따라 부분적으로 루디늄막 증착이 불균일하게 되어 스탭 커버리지가 불량해 질 수 있어 TaON 박막 캐패시터의 전기적 특성이 저하된다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 상기 루디늄막 증착전, 하부 층을 NH3 개스에 플라즈마를 여기시켜 얇게 질화시킨 후, 루디늄막을 증착함으로써, 스탭 커버리지를 향상시켜 TaON 박막 캐패시터의 전기적 특성을 향상시키는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은 반도체 기판상에 형성된 층간 절연막의 콘택홀내에 플러그 폴리실리콘막과 배리어 금속막인 Ti/TiN막을 차례로 매립한 반도체 기판을 제공하는 단계; 상기 반도체 기판 상부에 캡 옥사이드막을 증착하는 단계; 캐패시터 영역을 한정하고 층간절연막과 배리어 금속막이 노출되도록, 캡 옥사이드막을 패터닝하는 단계; NH3 개스에 플라즈마 처리하여 기판 전면에 박막의 질화막을 형성하는 단계; 상기 박막의 질화막 상부에 하부전극용 루디늄막을 증착하는 단계; 상기 루디늄막과 질화막을 화학 기계 연마한 후, 캡 옥사이드막을 제거하여 실린더 구조형의 하부전극을 형성하는 단계; 상기 하부전그 상부에 비정질 TaON 박막을 증착하는 단계; 상기 비정질 TaON 박막을 열처리하여 결정화 시키는 단계 및 상기 결정화된 TaON 박막 상에 상부 전극으로 금속막을 증착하는 단계를 포함하여 구성하는 것을 특징으로 한다.
상기 패터닝된 캡 옥사이드막 상부에 박막의 질화막을 형성하는 방법에 있어서, NH3 개스의 양을 수 sccm ~ 수백 sccm의 유량으로 하고, R.F.Power를 수 와트 ~ 수백 와트로 하며, 압력은 0.1torr ~ 2torr로 유지하고, 처리시간은 수초 ~ 수백초로 하여 플라즈마 처리하여 형성한다.
또한, 상기 하부 전극인 루디늄막 증착시 원료 물질인 트리스(2,4-octane dio nato)라디늄을 기상상태로 형성하여, 실리콘 기판의 온도를 200℃ ~ 350℃로 유지하고, 반응 개스로 O2를 수십 ~ 수백 sccm의 유량 및 반응로의 압력을 수 mTorr ~ 수 Torr로 유지한다.
상기 비정질 TaON 박막은 LPCVD 방식에 의하여 형성되며, 원료 물질인 탄탈륨 에칠레이트(Ta(OC2H5)5)를 170 ~ 190℃로 유지되는 기화기에서 기상상태로 만들고, 0.1 내지 1.2 Torr의 압력 및 300 내지 400℃의 온도를 유지하며, 10 ~ 1000sccm 유량의 NH3 가스가 공급되는 LPCVD 챔버내에서, NH3 및 원료물질로부터 얻어진 Ta 화학 증기의 반응에 의하여 형성된다.
그런다음, 상기 비정질 TaON 박막을 결정화 시키기 전, 상기 결과물을 캐패시터의 전기적 특성을 고려하여 후속 열공정으로 300 ~ 500℃에서 N2O 플라즈마 또는 UV/O3 처리하는 것을 추가한다.
아울러, 상기 비정질 TaON 박막의 불순물 제거와 결정화를 위해 500 ~ 650℃에서 N2 개스와 02를 이용하여 RTP 공정을 수행하고, 상기 TaON 박막 상부에 상부 전극으로 바람직하게 금속막인 루디늄 또는 TiN막을 증착한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
첨부한 도면 도 2a 내지 도 2f는 본 발명의 반도체 메모리 소자의 캐패시터 제조방법에 관한 단면도이다.
먼저, 도 2a를 참조하면, 모스 트랜지스터(11)가 구비된 반도체 기판(12) 상에 모스 트랜지스터의 접합 영역중 어느 하나를 노출시키는 콘택홀(13)을 갖는 층 간 절연막(14)을 형성한다. 상기 층간 절연막(14)의 콘택홀(13) 상에 폴리실리콘막을 증착후, 화학기계연마(이하, CMP) 공정을 이용하여 상기 폴리 실리콘막을 층간 절연막(14)이 노출되도록 연마하여 플러그 폴리실리콘막을 형성한다. 그런다음, 상기 플러그 폴리실리콘막의 표면을 HF용액이나 버퍼 옥사이드 식각제를 이용하여 에치백을 수행함으로써 자연산화막을 제거하고, 상기 에치백된 폴리실리콘막(15) 상부에 배리어 금속막(16)인 Ti/TiN막을 증착한다. 그리고나서 상기 층간 절연막(14)이 노출될때까지 배리어 금속막(16)을 CMP 또는 에치백 한다. 이어서, 그 결과물 (A) 전면상에 실린더 구조의 캐패시터를 형성하기 위해 캡 옥사이드막(17)을 증착한다.
그 다음으로 도 2b를 참조하면, 반도체 메모리 소자의 캐패시터가 형성될 부분을 확대한 것으로, 실린더형 캐패시터 영역을 한정하고 층간절연막(14)과 배리어 금속막(16)이 노출되도록 캡 옥사이드막(17)을 패터닝한다.
도 2c를 참조하면, 금속막이 하부전극으로 사용될 경우, 하부 전극의 막질 및 스텝커버리지(step coverage)에 따른 누설전류의 특성을 개선시키기 위하여 하부전극 증착전, NH3 개스에 플라즈마를 여기시켜 처리하여 질화처리하여 줌으로써, 기판 전면에 균일한 박막의 질화막(b)을 형성한다. 상기와 같은 방법에 있어서, NH3 개스의 양을 수 sccm ~ 수백 sccm의 유량으로 하고, R.F.Power를 수 와트 ~ 수백 와트로 하며, 압력은 0.1torr ~ 2torr로 유지하고, 처리시간은 수초 ~ 수백초로 하여 진행한다.
그 다음으로 도 2d를 참조하면, 상기 박막의 질화막(b)상에 하부전극용 루디 늄막(18)을 증착한다. 상기 루디늄막(18) 증착시 원료 물질인 트리스 (2,4-octane dio nato)라디늄을 기상상태로 형성하여, 실리콘 기판의 온도를 200℃ ~ 350℃로 유지하고, 반응 개스로 O2를 수십 ~ 수백 sccm의 유량 및 반응로의 압력을 수 mTorr ~ 수 Torr로 유지하여 루디늄막(18)을 형성한다.
도 2e를 참조하면, 상기 루디늄막(18)과 질화막(b)을 캡옥사이드막(17)이 노출될때까지 화학 기계 연마한 후, 캡 옥사이드막(17)을 제거하여 실린더 구조형의 루디늄막(18a)을 하부전극으로 형성한다. 그런다음, 상기 실린더 구조형의 루디늄막(18a) 상부에 유전률이 뛰어난 비정질 TaON 박막(19)을 형성한다. 상기 비정질 TaON 박막(19)은 화학기상 증착방식 예를들어, LPCVD 방식에 의하여 형성되는데, 원료 물질인 탄탈륨 에칠레이트(Ta(OC2H5)5)를 170 ~ 190℃로 유지되는 기화기에서 기상상태로 만들고, 0.1 내지 1.2 Torr의 압력 및 300 내지 400℃의 온도를 유지하며, NH3 가스가 공급되는 LPCVD 챔버내에서, 10 ~ 1000sccm 유량의 NH3 및 원료물질로부터 얻어진 Ta 화학 증기의 반응에 의하여 형성된다. 그리고나서, 캐패시터의 전기적 특성을 고려하여 후속 열공정으로 300 ~ 500℃에서 N2O 플라즈마 또는 UV/O3 처리를 수행한다.
그런다음 도 2f를 참조하면, 상기 비정질 TaON박막(19)을 500 ~ 650℃에서 N2 개스와 02를 이용하여 RTP 공정을 진행하여 결정화된 TaON 박막(19a)를 형성한다. 아울러, 상기 결정화된 TaON 박막(19a) 상부에 상부 전극(20)으로 바람직하게 금속막인 루디늄막 또는 TiN막을 증착한다.
이상에서 자세히 설명한 바와같이, 금속막이 하부전극으로 사용될 경우, 하부 전극의 막질 및 스텝 커버리지, 즉 증착상태에 따른 누설전류의 특성을 개선시키기 위하여, 하부전극인 루디늄막 증착전 그 하부층을 NH3 개스에 의해 플라즈마를 여기시켜 질화처리하여 줌으로써, 균일한 박막의 질화막을 형성하고 그 상부에 루디늄 막을 증착한다.
이에따라, 상기 균일한 질화막을 형성하여 하부전극인 루디늄막의 스탭 커버리지를 개선시켜 TaON 박막 캐패시터의 전기적 특성을 향상시킬수 있는 효과가 있다.
한편, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시 할 수 있다.

Claims (7)

  1. 반도체 기판상에 형성된 층간 절연막의 콘택홀내에 플러그 폴리실리콘막과 배리어 금속막인 Ti/TiN막을 차례로 매립한 반도체 기판을 제공하는 단계;
    상기 반도체 기판 상부에 캡 옥사이드막을 증착하는 단계;
    캐패시터 영역을 한정하고 층간절연막과 배리어 금속막이 노출되도록, 캡 옥사이드막을 패터닝하는 단계;
    NH3 개스에 플라즈마 처리하여 기판 전면에 박막의 질화막을 형성하는 단계;
    상기 박막의 질화막 상부에 하부전극용 루디늄막을 증착하는 단계;
    상기 루디늄막과 질화막을 화학 기계 연마한 후, 캡 옥사이드막을 제거하여 실린더 구조형의 하부전극을 형성하는 단계;
    상기 하부전그 상부에 비정질 TaON 박막을 증착하는 단계;
    상기 비정질 TaON 박막을 열처리하여 결정화 시키는 단계 및
    상기 결정화된 TaON 박막 상에 상부 전극으로 금속막을 증착하는 단계를 포함하여 구성하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
  2. 제 1항에 있어서, 상기 패터닝된 캡 옥사이드막 상부에 질화막을 형성하는 방법은, NH3 개스의 양을 수 sccm ~ 수백 sccm의 유량으로 하고, R.F.Power를 수 와트 ~ 수백 와트로 하며, 압력은 0.1torr ~ 2torr로 유지하고, 처리시간은 수초 ~ 수백초로 하여 플라즈마 처리하여 형성하는 것을 특징으로 하는 반도체 메모리 소 자의 캐패시터 제조방법.
  3. 제 1항에 있어서, 상기 하부 전극인 루디늄막 증착은 원료 물질인 트리스 (2,4-octane dio nato)라디늄을 기상상태로 형성하여, 실리콘 기판의 온도를 200℃ ~ 350℃로 유지하고, 반응 개스로 O2를 수십 ~ 수백 sccm의 유량 및 반응로의 압력을 수 mTorr ~ 수 Torr로 유지하여 진행하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
  4. 제 1항에 있어서, 상기 비정질 TaON 박막은 LPCVD 방식에 의하여 형성되며, 원료 물질인 탄탈륨 에칠레이트(Ta(OC2H5)5)를 170 ~ 190℃로 유지되는 기화기에서 기상상태로 만들고, 0.1 내지 1.2 Torr의 압력 및 300 내지 400℃의 온도를 유지하며, 10 ~ 1000sccm 유량의 NH3 가스가 공급되는 LPCVD 챔버내에서, NH3 및 원료물질로부터 얻어진 Ta 화학 증기의 반응에 의하여 형성되는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
  5. 제 1항에 있어서, 상기 비정질 TaON 박막을 결정화 하기전, 상기 결과물 상에서 캐패시터의 전기적 특성을 고려하여 후속 열공정으로 300 ~ 500℃에서 N2O 플라즈마 또는 UV/O3 처리를 추가하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
  6. 제 1항 또는 제 4항에 있어서, 상기 비정질 TaON 박막의 결정화를 위해 500 ~ 650℃에서 N2 개스와 02를 이용하여 RTP 공정을 수행하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
  7. 제 1항에 있어서, 상기 결정화된 TaON 박막 상에 상부 전극으로 바람직하게 금속막인 루디늄 또는 TiN막을 증착하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
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