KR100618683B1 - 반도체 메모리 소자의 캐패시터 제조방법 - Google Patents

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Abstract

본 발명은 전하 저장 용량을 증대시키면서도 누설 전류를 방지할 수 있는 반도체 메모리 소자의 캐패시터 제조방법을 개시한다.
개시된 본 발명은 폴리 실리콘막 및 비정질 실리콘막으로 하부전극을 형성하는 단계; 상기 하부전극 상에 박막의 질화막을 형성하는 단계; 상기 질화막 상부에 고유전률을 갖는 비정질 TaON 박막을 증착하는 단계; 상기 비정질 TaON 박막을 고온 열처리 하여 결정화시키는 단계; 및 결정화된 TaON박막 상에 상부 전극으로 TiON막/도핑된 실리콘막의 적층구조로 형성하는 단계를 포함하여 구성하는 것을 특징으로 한다.

Description

반도체 메모리 소자의 캐패시터 제조방법{METHOD FOR MANUFACTURING CAPACITOR IN SEMICONDUCTOR MEMORY DIVICE}
도 1은 종래의 반도체 메모리 소자의 캐패시터 제조방법을 나타내기 위한 단면도.
도 2a 내지 도 2f는 본 발명의 반도체 메모리 소자의 캐패시터 제조방법을 나타내기 위한 단면도.
* 도면의 주요부분의 부호설명 *
10 : 반도체 기판 11 : 폴리 실리콘막
12 : 배리어 금속막 13 : 하부전극
14 : 박막의 질화막 15 : 비정질 TaON 박막
15a : 결정화된 TaON 박막 16 : TiON막
17 : 도핑된 폴리 실리콘막
본 발명은 반도체 메모리 소자의 TaON 유전체의 캐패시터 제조방법에 관한 것으로, 보다 구체적으로, 상부 전극을 TiON/폴리 실리콘의 적층구조로 형성하여, TaON 박막에서의 산소 공핍 및 누설전류를 억제할 수 있는 반도체 메모리 소자의 TaON 박막의 캐패시터 제조방법에 관한 것이다.
최근 반도체 제조 기술의 발달과 더불어, 메모리 소자의 수요가 급증하고 있다. 데이터 저장 수단으로 이용되는 커패시터는 전극의 면적과 전극간의 거리와 전극 사이에 삽입되는 유전막의 유전율에 따라 그 정전용량이 달라진다. 그런데, 반도체 장치가 고집적화됨에 따라 반도체 장치에서 커패시터 형성영역이 줄어들고 그 결과 커패시터의 전극면적이 작아져서 커패시터의 정전용량이 감소된다.
이에따라, 현재 금속막 - 절연막 - 실리콘 구조(이하, MIS)의 고유전률을 갖는 TaON 박막으로 구성된 캐패시터를 사용하고 있는데, 상기 TaON 박막 상부의 상부 전극으로 TiN막/폴리 실리콘막의 적층구조를 사용한다.
도 1은 종래의 반도체 메모리 소자의 TaON 박막의 캐패시터 제조방법에 관한 단면도이다.
도 1을 참조하면, 하부전극(1), 예컨대, 폴리 실리콘막 상부에 고유전률을 갖는 박막의 TaON막(2)을 증착한다. 그런다음, 상기 TaON 박막 상부에 적층구조를 갖는 TiN/폴리 실리콘막(3)을 증착한다. 상기 TiN/폴리 실리콘막의 증착에 있어서, 전구체인 TiCl4와 반응개스 NH3을 이용하여 CVD 챔버 내에서 TiN 박막을 형성하여. MIS구조의 캐패시터를 형성한다.
그러나, 종래의 반도체 메모리 소자의 캐패시터 제조방법에 있어서 다음과 같은 문제점이 있다.
상기 고유전률을 갖는 TaON 박막 증착후, 적층 구조의 TiN/폴리 실리콘막 형성시 전구체인 TiCl4와 반응개스인 NH3를 이용하여 CVD 챔버내에서 TiN박막을 형성할 때, 상기 CVD 챔버의 온도가 500℃ 부근에서 TiN막과 TaON 박막 사이에 산화 반응이 일아나서 TaON 박막에서 TiN 박막으로 산소가 이동하여 TaON 박막 내에 산소 공핍이 발생하여 TaON 박막의 캐패시터에서 누설 전류가 증가하게 된다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로, 상부 전극을 TiON막으로 구성하여 TaON막과에서의 산소 공핍을 억제하여 TaON 박막의 특성 열화 방지 및 누설 전류 방지의 특성을 갖는 캐패시터를 제조하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은 폴리 실리콘막 및 비정질 실리콘막으로 하부전극을 형성하는 단계; 상기 하부전극 상에 박막의 질화막을 형성하는 단계; 상기 질화막 상부에 고유전률을 갖는 비정질 TaON 박막을 증착하는 단계; 상기 비정질 TaON 박막을 고온 열처리 하여 결정화시키는 단계; 및 결정화된 TaON박막 상에 상부 전극으로 TiON막/도핑된 실리콘막의 적층구조로 형성하는 단계를 포함하여 구성하는 것을 특징으로 한다.
상기 하부 전극의 형태는 실린더형 또는 스택형 등 여러가지 형태로 변형가능하다.
상기 하부 전극 상부에 질화막 형성공정은 CVD 챔버내에서 300 ~ 450℃의 온도에서 NH3 개스를 50 ~ 150sccm 정도의 정량을 공급하면서 플라즈마를 이용하여 1 ~ 10분 동안 상기 하부 전극의 표면에 질화막을 형성시켜, 후속 열처리 공정에 따른 유전체인 TaON 박막과 하부전극 사이에 저유전층인 SiO2가 형성되는 것을 억제한다.
그런다음 상기 비정질의 TaON 박막 형성공정은, 인-시튜 방식으로 원료 물질인 정량의 탄탈륨 에칠레이트(Ta(OC2H5)5)를 160 ~ 190℃로 유지되는 기화기에서 기상상태로 만들고, 0.2 내지 0.4 Torr의 저압력 및 350 내지 450℃의 온도를 유지하며, 25 ~ 200sccm 유량의 O2 가스가 공급되는 CVD 챔버내에서, O2 및 원료물질로부터 얻어진 Ta 화학 증기의 표면화학 반응에 의하여 형성된다.
또한, 상기 비정질의 TaON 박막의 결정화 공정은 10 ~ 1000sccm 유량의 O3 개스가 주입된 CVD 챔버내에서 750 ~ 900℃의 온도에서 1분 ~ 1시간 정도로 열처리를 수행하여 결정화시킨다.
아울러, 상기 비정질의 TaON 박막의 결정화 공정은 배치 형태의 퍼니스나 급속 열처리 공정을 이용하여, 750 ~ 900℃의 온도에서 N2O나 O3 분위기에서 30초 ~ 1시간 정도 열처리를 수행하여 결정화시킨다.
상기 결정화된 TaON 박막 상에 상부 전극은 TiON막 및 도핑된 폴리 실리콘막의 적층 구조로, 상기 TiON막은 인-시튜 방식으로 상기 비정질 TaON 박막의 결정화 공정에서의 O3가 주입된 CVD 챔버내에서 형성된다. 상기 TiON막의 형성공정은 전구체인 TiCl4를 유량조절기를 통해 일정한 양을 증발기로 보낸 다음에 일정한 양을 150 ~ 200℃ 온도에서 증발시켜 TiN 화학증기를 얻어내며, 상기 TiN 화학증기와 10 ~ 1000sccm 유량의 NH3 개스를 O3가 주입된 챔버내에 공급하여 300 ~ 600℃ 온도에 서 표면화학 반응을 통해 TiON 박막을 형성한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명한다.
도 2a 내지 도 2f는 본 발명의 반도체 메모리 소자의 캐패시터 제조방법에 관한 것이다.
먼저, 도 2a를 참조하면, 공지된 방법에 의해 층간 절연막상의 콘택홀 내에 플러그 폴리실리콘막(11)과 배리어 금속막(12)이 차례로 적층된 구조를 갖는 반도체 기판(10)상에 하부 전극(13)을 형성하고, 상기 하부 전극(13)은 폴리 실리콘막 또는 MPS(Meta Poly Silicon)로 형성된 비정질 실리콘막으로 형성한다.
그런 다음 도 2b를 참조하면, 상기 하부전극(13)을 확대하여 나타낸 것으로, 하부전극(13) 상에 박막의 질화막(14)을 형성한다. 상기 하부전극(13) 상부에 질화막(14) 형성공정은 CVD(chemical vapor deposition) 챔버내에서 300 ~ 450℃의 온도에서 NH3 개스를 50 ~ 150sccm 정도의 정량을 공급하면서 플라즈마를 이용하여 1 ~ 10분 동안 상기 하부 전극(13)의 표면에 질화막(14)을 형성시켜, 후속 열처리 공정에 따른 유전체인 TaON 박막(도시되지 않음)과 하부전극 사이에 저유전층인 SiO2가 형성되는 것을 억제한다.
도 2c를 참조하면, 상기 박막의 질화막(14) 상부에 고유전률을 갖는 비정질 TaON 박막(15)을 형성한다. 상기 TaON 박막 형성공정에서 비정질 TaON 박막(15)은 인-시튜 방식으로 CVD 챔버내에서 증착되며, 원료 물질인 정량의 탄탈륨 에칠레이 트(Ta(OC2H5)5)를 160 ~ 190℃로 유지되는 기화기에서 기상상태로 만들고, 0.2 내지 0.4 Torr의 저압력 및 350 내지 450℃의 온도를 유지하며, 25 ~ 200sccm 유량의 O2 가스가 공급되는 CVD 챔버내에서, O2 및 원료물질로부터 얻어진 Ta 화학 증기의 표면 화학반응에 의하여 형성된다.
그 다음으로 도 2d를 참조하면, 상기 비정질 TaON 박막(15)의 결합력 증가 및 누설 전류의 감소와 TaON 박막의 약간의 수축에 따른 유전률 증가 목적으로 결정화를 시킨다. 상기 비정질의 TaON 박막(15)의 결정화 공정은 10 ~ 1000sccm 유량의 O3 개스가 주입된 CVD 챔버내에서 750 ~ 900℃의 온도에서 1분 ~ 1시간 정도로 열처리를 수행하여 결정화된 TaON 박막(15a)을 형성한다. 또한, 배치 형태의 퍼니스나 급속 열처리 공정을 이용하여, 750 ~ 900℃의 온도에서 N2O나 O3 분위기에서 30초 ~ 1시간 정도 열처리를 수행하여 결정화 된 TaON 박막(15a)을 형성한다.
도 2e를 참조하면, 상기 결정화된 TaON 박막(15a) 상부에 상부 전극용 금속막인 TiON 박막(16)을 형성한다. 상기 TiON 박막(16)은 인-시튜 방식으로 상기 TaON 박막의 결정화 공정에서의 O3가 주입된 CVD 챔버내에서 형성된다. 상기 TiON 박막(16)의 형성공정은 전구체인 TiCl4를 유량조절기를 통해 일정한 양을 증발기로 보낸 다음에 일정한 양을 150 ~ 200℃ 온도에서 증발시켜 TiN 화학증기를 얻어내며, 상기 TiN 화학증기와 10 ~ 1000sccm 유량의 NH3 개스를 O3가 주입된 챔버내에 공급하여 300 ~ 600℃ 온도에서 표면화학 반응을 통해 TiON 박막(16)을 형성한다.
그 다음으로 도 2f를 참조하면, 상기 TiON 박막(16)상에 도핑된 폴리 실리콘막(17)을 증착하여 TiON 박막(16)과 도핑된 폴리실리콘막(17)으로 된 상부전극을 형성한다. 이로써, 반도체 메모리 소자의 캐패시터를 형성한다.
이상에서 자세히 설명한 바와같이, 상기 비정질 TaON 박막을 결정화시켜, 결합력 증가 및 누설 전류의 감소와 TaON 박막의 약간의 수축에 따른 유전률을 증가시키고 또한, 상부 전극으로 반응성이 좋은 O3 개스를 사용하여 TiON 박막을 형성함으로써, 종래의 상부전극으로 사용하는 TiN막과 TaON 박막의 산화반응으로 인한 TiO2층 형성 및 TaON막의 산소 공핍으로 인한 특성 열화 및 누설전류를 억제하여 TaON 박막 캐패시터의 전기적 특성을 향상시키는 효과가 있다.
아울러, 경제적인 측면에서, 상기 비정질 TaON막의 고온 열처리시 O3가 주입된 CVD챔버 내에서 진행하고, 인-시튜 방식으로 상기 TiON 박막을 형성함으로 인해 공정 단순화와 비용 절감의 효과가 있다.
한편, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (8)

  1. 폴리 실리콘막 및 비정질 실리콘막으로 하부전극을 형성하는 단계;
    상기 하부전극 상에 박막의 질화막을 형성하는 단계;
    상기 질화막 상부에 고유전률을 갖는 비정질 TaON 박막을 증착하는 단계;
    상기 비정질 TaON 박막을 고온 열처리 하여 결정화시키는 단계; 및
    결정화된 TaON박막 상에 상부 전극으로 TiON/도핑된 실리콘막의 적층구조로 형성하는 단계를 포함하여 구성하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
  2. 제 1항에 있어서, 상기 하부 전극의 형태는 실린더형 또는 스택형 등 여러가지 형태로 변형가능한 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
  3. 제 1항에 있어서, 상기 하부 전극 상부에 질화막 형성공정은 CVD 챔버내에서 300 ~ 450℃의 온도에서 NH3 개스를 50 ~ 150sccm 정도의 정량을 공급하면서 플라즈마를 이용하여 1 ~ 10분 동안 상기 하부 전극의 표면에 질화막을 형성시켜, 후속 열처리 공정에 따른 유전체인 TaON 박막과 하부전극 사이에 저유전층인 SiO2가 형성되는 것을 억제하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
  4. 제 1항에 있어서, 상기 비정질의 TaON 박막 형성공정은, 인-시튜 방식으로 원료 물질인 정량의 탄탈륨 에칠레이트(Ta(OC2H5)5)를 160 ~ 190℃로 유지되는 기화기에서 기상상태로 만들고, 0.2 내지 0.4 Torr의 저압력 및 350 내지 450℃의 온도를 유지하며, 25 ~ 200sccm 유량의 O2 가스가 공급되는 CVD 챔버내에서, O2 및 원료물질로부터 얻어진 Ta 화학 증기의 표면화학 반응에 의하여 형성되는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
  5. 제 1항에 있어서, 상기 비정질의 TaON막의 결정화 공정은 10 ~ 1000sccm 유량의 O3 개스가 주입된 CVD 챔버내에서 750 ~ 900℃의 온도에서 1분 ~ 1시간 정도로 열처리를 수행하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
  6. 제 5항에 있어서, 상기 비정질의 TaON막의 결정화 공정은 배치 형태의 퍼니스나 급속 열처리 공정을 이용하여, 750 ~ 900℃의 온도에서 N2O나 O3 분위기에서 30초 ~ 1시간 정도 열처리를 수행하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
  7. 제 1항에 있어서, 상기 결정화된 TaON 박막 상에 상부 전극은 TiON막 및 도핑된 폴리 실리콘막의 적층 구조로, 상기 비정질 TaON 박막의 결정화 공정에서의 O3가 주입된 CVD 챔버내에서 인-시튜 방식으로 형성되는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
  8. 제 1항 또는 제 7항에 있어서, 상기 TiON막의 형성공정은 전구체인 TiCl4를 유량조절기를 통해 일정한 양을 증발기로 보낸 다음에 일정한 양을 150 ~ 200℃ 온도에서 증발시켜 TiN 화학증기를 얻어내며, 상기 TiN 화학증기와 10 ~ 1000sccm 유량의 NH3 개스를 O3가 주입된 챔버내에 공급하여 300 ~ 600℃ 온도에서 표면화학 반응을 통해 형성히는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100639200B1 (ko) * 2000-06-30 2006-10-31 주식회사 하이닉스반도체 반도체 메모리 소자의 캐패시터 제조방법
KR100333376B1 (ko) * 2000-06-30 2002-04-18 박종섭 반도체 소자의 게이트 제조방법
US20090118593A1 (en) * 2007-11-07 2009-05-07 Searete Llc, A Limited Liability Corporation Of The State Of Delaware Determining a demographic characteristic based on computational user-health testing of a user interaction with advertiser-specified content
KR100934222B1 (ko) * 2007-08-29 2009-12-29 한국전자통신연구원 고해상도의 정전용량-시간 변환 회로
KR102371350B1 (ko) 2015-06-02 2022-03-08 삼성전자주식회사 커패시터를 포함하는 반도체 소자

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970053977A (ko) * 1995-12-08 1997-07-31 가나이 쯔도무 반도체 집적회로 장치 및 그 제조방법
KR20000007802A (ko) * 1998-07-07 2000-02-07 윤종용 반도체장치의 커패시터 및 그 제조방법
KR20000013090A (ko) * 1998-08-04 2000-03-06 황철주 반도체 소자의 캐퍼시터 및 그 제조방법
KR20010060566A (ko) * 1999-12-27 2001-07-07 박종섭 반도체 소자의 캐패시터 제조방법
KR20010107274A (ko) * 2000-05-26 2001-12-07 윤종용 반도체 메모리 소자 및 그 제조방법

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6201276B1 (en) * 1998-07-14 2001-03-13 Micron Technology, Inc. Method of fabricating semiconductor devices utilizing in situ passivation of dielectric thin films
KR100297628B1 (ko) * 1998-10-09 2001-08-07 황 철 주 반도체소자제조방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970053977A (ko) * 1995-12-08 1997-07-31 가나이 쯔도무 반도체 집적회로 장치 및 그 제조방법
KR20000007802A (ko) * 1998-07-07 2000-02-07 윤종용 반도체장치의 커패시터 및 그 제조방법
KR20000013090A (ko) * 1998-08-04 2000-03-06 황철주 반도체 소자의 캐퍼시터 및 그 제조방법
KR20010060566A (ko) * 1999-12-27 2001-07-07 박종섭 반도체 소자의 캐패시터 제조방법
KR20010107274A (ko) * 2000-05-26 2001-12-07 윤종용 반도체 메모리 소자 및 그 제조방법

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