JP2002050700A - 半導体素子のキャパシタ製造方法 - Google Patents
半導体素子のキャパシタ製造方法Info
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Abstract
(57)【要約】
【課題】 誘電体膜の特性劣化を防止するとともに漏洩
電流の増加を抑制できる半導体素子のキャパシタ製造方
法を提供することを主な目的とする。 【解決手段】 半導体基板上に導電性ポリシリコン膜ま
たは導電性アモルファスシリコン膜からなる下部電極を
形成するステップと、前記下部電極上に窒化膜を形成す
るステップと、前記窒化膜上にアモルファスTaON薄膜を
蒸着するステップと、前記アモルファスTaON薄膜を高温
熱処理して結晶化させるステップと、前記結晶化された
TaON薄膜上に上部電極用TiON及びドーピングされたシリ
コン膜の積層構造を形成するステップとを含んでなるこ
とを特徴とする半導体素子のキャパシタ製造方法。
電流の増加を抑制できる半導体素子のキャパシタ製造方
法を提供することを主な目的とする。 【解決手段】 半導体基板上に導電性ポリシリコン膜ま
たは導電性アモルファスシリコン膜からなる下部電極を
形成するステップと、前記下部電極上に窒化膜を形成す
るステップと、前記窒化膜上にアモルファスTaON薄膜を
蒸着するステップと、前記アモルファスTaON薄膜を高温
熱処理して結晶化させるステップと、前記結晶化された
TaON薄膜上に上部電極用TiON及びドーピングされたシリ
コン膜の積層構造を形成するステップとを含んでなるこ
とを特徴とする半導体素子のキャパシタ製造方法。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子のキャ
パシタ製造方法に関し、より詳細には、誘電体膜内での
酸素空乏及び漏洩電流を抑制し得る半導体素子のキャパ
シタ製造方法に関する。
パシタ製造方法に関し、より詳細には、誘電体膜内での
酸素空乏及び漏洩電流を抑制し得る半導体素子のキャパ
シタ製造方法に関する。
【０００２】
【従来の技術】近来、半導体製造技術の進歩に伴って、
メモリ素子の需要が急増している。半導体装置におい
て、データ蓄積手段に用いられるキャパシタは、電極の
面積、電極間の距離および電極間に挿設される誘電膜の
誘電率に依存して、そのキャパシタンスが変わる。
メモリ素子の需要が急増している。半導体装置におい
て、データ蓄積手段に用いられるキャパシタは、電極の
面積、電極間の距離および電極間に挿設される誘電膜の
誘電率に依存して、そのキャパシタンスが変わる。
【０００３】しかしながら、半導体装置が次第に高集積
化するに従って、半導体装置内のキャパシタ形成領域が
減少しており、その結果、キャパシタの電極面積が小さ
くなって、キャパシタのキャパシタンスを低下させてい
る。
化するに従って、半導体装置内のキャパシタ形成領域が
減少しており、その結果、キャパシタの電極面積が小さ
くなって、キャパシタのキャパシタンスを低下させてい
る。
【０００４】この様な問題を解消するために、高誘電率
を有するTaON薄膜を備えたキャパシタが提案されてい
る。このキャパシタにおいて、TaON薄膜は、金属膜-絶
縁膜-シリコン構造（以下、「MIS」とする）を有してお
り、前記TaON薄膜上の上部電極としてTiN膜／ポリシリ
コン膜の積層構造が使用されている。
を有するTaON薄膜を備えたキャパシタが提案されてい
る。このキャパシタにおいて、TaON薄膜は、金属膜-絶
縁膜-シリコン構造（以下、「MIS」とする）を有してお
り、前記TaON薄膜上の上部電極としてTiN膜／ポリシリ
コン膜の積層構造が使用されている。
【０００５】図１は、従来技術による半導体素子に関連
して、TaON薄膜を備えたキャパシタの製造方法を示す断
面図である。
して、TaON薄膜を備えたキャパシタの製造方法を示す断
面図である。
【０００６】図１に示すように、従来の半導体素子のキ
ャパシタ製造方法では、例えば、ポリシリコン膜からな
る下部電極１上に高誘電率を有する薄膜のTaON膜２を蒸
着する。
ャパシタ製造方法では、例えば、ポリシリコン膜からな
る下部電極１上に高誘電率を有する薄膜のTaON膜２を蒸
着する。
【０００７】次に、前記TaON薄膜２の上に積層構造を有
するTiN／ポリシリコン膜３を蒸着により形成する。こ
のTiN／ポリシリコン膜の蒸着操作においては、CVDチャ
ンバ内で、前駆体であるTiCl4と反応ガスNH3とを用い
て、TiN薄膜を形成し、MIS構造のキャパシタを完成す
る。
するTiN／ポリシリコン膜３を蒸着により形成する。こ
のTiN／ポリシリコン膜の蒸着操作においては、CVDチャ
ンバ内で、前駆体であるTiCl4と反応ガスNH3とを用い
て、TiN薄膜を形成し、MIS構造のキャパシタを完成す
る。
【０００８】しかしながら、従来の半導体メモリ素子の
キャパシタ製造方法には、次の問題がある。
キャパシタ製造方法には、次の問題がある。
【０００９】すなわち、従来技術においては、前記高誘
電率を有するTaON薄膜の蒸着形成後に積層構造のTiN／
ポリシリコン膜を形成するために、前駆体であるTiCl4
と反応ガスであるNH3とを用いて、CVDチャンバ内でTiN
薄膜を形成する過程において、前記CVDチャンバの温度
が500℃付近でTiN膜とTaON薄膜との間で酸化反応が生じ
ることがある。その結果、TaON薄膜中の酸素がTiN薄膜
に移動して、TaON薄膜内に酸素空乏が生じるので、TaON
薄膜を構成するキャパシタで、漏洩電流が増加すること
になる。
電率を有するTaON薄膜の蒸着形成後に積層構造のTiN／
ポリシリコン膜を形成するために、前駆体であるTiCl4
と反応ガスであるNH3とを用いて、CVDチャンバ内でTiN
薄膜を形成する過程において、前記CVDチャンバの温度
が500℃付近でTiN膜とTaON薄膜との間で酸化反応が生じ
ることがある。その結果、TaON薄膜中の酸素がTiN薄膜
に移動して、TaON薄膜内に酸素空乏が生じるので、TaON
薄膜を構成するキャパシタで、漏洩電流が増加すること
になる。
【００１０】
【発明が解決しようとする課題】本発明は、前述の様な
従来技術の問題点に鑑みてなされたものであり、誘電体
膜の特性劣化を防止するとともに漏洩電流の増加を抑制
できる半導体素子のキャパシタ製造方法を提供すること
を主な目的とする。
従来技術の問題点に鑑みてなされたものであり、誘電体
膜の特性劣化を防止するとともに漏洩電流の増加を抑制
できる半導体素子のキャパシタ製造方法を提供すること
を主な目的とする。
【００１１】
【課題を解決するための手段】本発明は、半導体基板上
に導電性ポリシリコン膜または導電性アモルファスシリ
コン膜からなる下部電極を形成するステップと、前記下
部電極上に窒化膜を形成するステップと、前記窒化膜上
にアモルファスTaON薄膜を蒸着するステップと、前記ア
モルファスTaON薄膜を高温熱処理して結晶化させるステ
ップと、前記結晶化されたTaON薄膜上に上部電極用TiON
及びドーピングされたシリコン膜の積層構造を形成する
ステップとを含んでなることを特徴とする。
に導電性ポリシリコン膜または導電性アモルファスシリ
コン膜からなる下部電極を形成するステップと、前記下
部電極上に窒化膜を形成するステップと、前記窒化膜上
にアモルファスTaON薄膜を蒸着するステップと、前記ア
モルファスTaON薄膜を高温熱処理して結晶化させるステ
ップと、前記結晶化されたTaON薄膜上に上部電極用TiON
及びドーピングされたシリコン膜の積層構造を形成する
ステップとを含んでなることを特徴とする。
【００１２】また、本発明は、半導体基板上に導電性ポ
リシリコン膜または導電性アモルファスシリコン膜から
なる下部電極を形成するステップと、前記下部電極上に
窒化膜を形成するステップと、前記窒化膜上にアモルフ
ァスTaON薄膜を蒸着するステップと、前記アモルファス
TaON薄膜をバッチ形態のファーネスまたは急速熱処理工
程を用いて結晶化させるステップと、前記結晶化された
TaON薄膜上に上部電極用TiON及びドーピングされたシリ
コン膜の積層構造を形成するステップとを含んでなるこ
とを特徴とする。
リシリコン膜または導電性アモルファスシリコン膜から
なる下部電極を形成するステップと、前記下部電極上に
窒化膜を形成するステップと、前記窒化膜上にアモルフ
ァスTaON薄膜を蒸着するステップと、前記アモルファス
TaON薄膜をバッチ形態のファーネスまたは急速熱処理工
程を用いて結晶化させるステップと、前記結晶化された
TaON薄膜上に上部電極用TiON及びドーピングされたシリ
コン膜の積層構造を形成するステップとを含んでなるこ
とを特徴とする。
【００１３】
【発明の実施の形態】以下、本発明の好ましい実施態様
の一例を示す添付図面を参照しつつ、本発明をさらに詳
細に説明する。
の一例を示す添付図面を参照しつつ、本発明をさらに詳
細に説明する。
【００１４】図２Ａないし図２Ｆは、本発明による半導
体素子のキャパシタ製造方法を説明するための工程断面
図である。
体素子のキャパシタ製造方法を説明するための工程断面
図である。
【００１５】先ず、図２Ａに示すように、本発明に係る
半導体素子のキャパシタ製造方法においては、周知の方
法により、層間絶縁膜上のコンタクトホール（図示しな
い）内にプラグポリシリコン膜１１とバリア金属膜１２
とが順次積層された構造を有する半導体基板１０上に下
部電極１３を形成する。前記下部電極１３は、シリンダ
ー型構造或いはスタック型構造のいずれであっても良
く、ポリシリコン膜またはMPS (Meta Poly Silicon)に
より形成されたアモルファスシリコン膜からなる。
半導体素子のキャパシタ製造方法においては、周知の方
法により、層間絶縁膜上のコンタクトホール（図示しな
い）内にプラグポリシリコン膜１１とバリア金属膜１２
とが順次積層された構造を有する半導体基板１０上に下
部電極１３を形成する。前記下部電極１３は、シリンダ
ー型構造或いはスタック型構造のいずれであっても良
く、ポリシリコン膜またはMPS (Meta Poly Silicon)に
より形成されたアモルファスシリコン膜からなる。
【００１６】次に、前記下部電極１３を拡大して示す図
２Ｂから明らかな様に、下部電極１３上に薄膜の窒化膜
１４を形成する。前記下部電極１３上への窒化膜１４の
形成は、CVD(chemical vapor deposition)チャンバ内に
おいて、300〜450℃程度(より好ましくは330〜430℃程
度)の温度でNH3ガスを50〜150sccm程度(より好ましくは
60〜130sccm程度)の定量を供給しながら、プラズマを用
いて1〜10分間程度(より好ましくは2〜9分間程度)の時
間をかけて、行う。前記窒化膜１４は、後続の熱処理工
程において、誘電体であるTaON薄膜（図示しない）と下
部電極１３との間に低誘電層であるSiO2が形成されるこ
とを抑える。
２Ｂから明らかな様に、下部電極１３上に薄膜の窒化膜
１４を形成する。前記下部電極１３上への窒化膜１４の
形成は、CVD(chemical vapor deposition)チャンバ内に
おいて、300〜450℃程度(より好ましくは330〜430℃程
度)の温度でNH3ガスを50〜150sccm程度(より好ましくは
60〜130sccm程度)の定量を供給しながら、プラズマを用
いて1〜10分間程度(より好ましくは2〜9分間程度)の時
間をかけて、行う。前記窒化膜１４は、後続の熱処理工
程において、誘電体であるTaON薄膜（図示しない）と下
部電極１３との間に低誘電層であるSiO2が形成されるこ
とを抑える。
【００１７】次に、図２Ｃに示すように、前記窒化膜１
４上に高誘電率を有するアモルファスTaON薄膜１５を形
成する。前記アモルファスTaON薄膜１５は、インシトゥ
方式によりCVDチャンバ内で蒸着形成させる。すなわ
ち、原料物質である定量のタンタルエチレート(Ta(OC2H
5)5)を160〜190℃程度(より好ましくは165〜185℃程度)
に保持された気化器内で気相状態として、0.2〜0.4torr
の低圧力及び350〜450℃程度(より好ましくは370〜430
℃程度)の温度に保持され、流量25〜200sccm程度(より
好ましくは30〜180sccm程度)のO2ガスを供給されるCVD
チャンバに送給する。この様にして、CVDチャンバで
は、原料物質であるタンタルエチレートとO2との表面化
学反応により、前記アモルファスTaON薄膜１５が形成さ
れる。
４上に高誘電率を有するアモルファスTaON薄膜１５を形
成する。前記アモルファスTaON薄膜１５は、インシトゥ
方式によりCVDチャンバ内で蒸着形成させる。すなわ
ち、原料物質である定量のタンタルエチレート(Ta(OC2H
5)5)を160〜190℃程度(より好ましくは165〜185℃程度)
に保持された気化器内で気相状態として、0.2〜0.4torr
の低圧力及び350〜450℃程度(より好ましくは370〜430
℃程度)の温度に保持され、流量25〜200sccm程度(より
好ましくは30〜180sccm程度)のO2ガスを供給されるCVD
チャンバに送給する。この様にして、CVDチャンバで
は、原料物質であるタンタルエチレートとO2との表面化
学反応により、前記アモルファスTaON薄膜１５が形成さ
れる。
【００１８】次に、図２Ｄに示すように、前記アモルフ
ァスTaON薄膜１５の結合力を増加させ、漏洩電流を低減
させ、TaON薄膜のわずかな収縮による誘電率を増加させ
るために、結晶化を行わせる。
ァスTaON薄膜１５の結合力を増加させ、漏洩電流を低減
させ、TaON薄膜のわずかな収縮による誘電率を増加させ
るために、結晶化を行わせる。
【００１９】前記アモルファスTaON薄膜１５の結晶化工
程においては、10〜1000sccm程度(より好ましくは30〜9
00sccm程度)の流量でO3ガスが注入されたるVDチャンバ
内で750〜900℃程度(より好ましくは770〜860℃程度)の
温度で１〜60分間程度(より好ましくは3〜55分間程度)
熱処理を行って、結晶化されたTaON薄膜１５ａを形成さ
せる。
程においては、10〜1000sccm程度(より好ましくは30〜9
00sccm程度)の流量でO3ガスが注入されたるVDチャンバ
内で750〜900℃程度(より好ましくは770〜860℃程度)の
温度で１〜60分間程度(より好ましくは3〜55分間程度)
熱処理を行って、結晶化されたTaON薄膜１５ａを形成さ
せる。
【００２０】或いは、バッチ形態(batch type)のファー
ネス処理工程または急速熱処理(RTP)工程において、750
〜900℃程度(より好ましくは770〜860℃程度)の温度でN
2OおよびO3雰囲気で30秒〜1時間程度(より好ましくは33
〜55秒間程度)熱処理を行うことにより結晶化されたTaO
N薄膜１５ａを形成することもできる。
ネス処理工程または急速熱処理(RTP)工程において、750
〜900℃程度(より好ましくは770〜860℃程度)の温度でN
2OおよびO3雰囲気で30秒〜1時間程度(より好ましくは33
〜55秒間程度)熱処理を行うことにより結晶化されたTaO
N薄膜１５ａを形成することもできる。
【００２１】次に、図２Ｅに示すように、前記結晶化さ
れたTaON薄膜１５ａ上に上部電極用金属膜であるTiON薄
膜１６を形成する。前記TiON薄膜１６は、インシトゥ方
式により、前記TaON薄膜の結晶化工程において、O3が注
入されたCVDチャンパー内で形成することができる。
れたTaON薄膜１５ａ上に上部電極用金属膜であるTiON薄
膜１６を形成する。前記TiON薄膜１６は、インシトゥ方
式により、前記TaON薄膜の結晶化工程において、O3が注
入されたCVDチャンパー内で形成することができる。
【００２２】或いは、前記TiON薄膜１６は、流量調節器
を介して、前駆体であるTiCl4の一定量を蒸発器へ送給
し、150〜200℃程度(より好ましくは155〜190℃程度)の
温度で蒸発させてTiN化学蒸気を得た後、前記TiN化学蒸
気と流量10〜1000sccm程度(より好ましくは30〜900sccm
程度)のNH3ガスとを、O3が注入されたチャンバ内に供給
して、300〜600℃程度(より好ましくは350〜550℃程度)
の温度で表面化学反応により、TiON薄膜１６を形成する
こともできる。
を介して、前駆体であるTiCl4の一定量を蒸発器へ送給
し、150〜200℃程度(より好ましくは155〜190℃程度)の
温度で蒸発させてTiN化学蒸気を得た後、前記TiN化学蒸
気と流量10〜1000sccm程度(より好ましくは30〜900sccm
程度)のNH3ガスとを、O3が注入されたチャンバ内に供給
して、300〜600℃程度(より好ましくは350〜550℃程度)
の温度で表面化学反応により、TiON薄膜１６を形成する
こともできる。
【００２３】次に、図２Ｆに示すように、前記TiON薄膜
１６上にドーピングされたポリシリコン膜１７を蒸着し
て、TiON薄膜１６とドーピングされたポリシリコン膜１
７とからなる上部電極を形成して、半導体素子のキャパ
シタを完成する。
１６上にドーピングされたポリシリコン膜１７を蒸着し
て、TiON薄膜１６とドーピングされたポリシリコン膜１
７とからなる上部電極を形成して、半導体素子のキャパ
シタを完成する。
【００２４】本発明は、前記実施の形態により限定され
るものではなく、その趣旨の範囲内で各種の変形乃至改
良が可能である。
るものではなく、その趣旨の範囲内で各種の変形乃至改
良が可能である。
【００２５】
【発明の効果】前述のように、本発明にかかる半導体素
子の製造方法によれば、次のような効果が達成できる。
子の製造方法によれば、次のような効果が達成できる。
【００２６】まず、本発明によれば、前記アモルファス
TaON薄膜を結晶化させることにより、その結合力の強化
及び漏洩電流の低減ならびにTaON薄膜の収縮による誘電
率の増大が実現される。
TaON薄膜を結晶化させることにより、その結合力の強化
及び漏洩電流の低減ならびにTaON薄膜の収縮による誘電
率の増大が実現される。
【００２７】また、反応性に優れたO3ガスを使用して、
上部電極上にTiON薄膜を形成するので、従来技術におい
て上部電極として使用されているTiN膜とTaON薄膜との
酸化反応によるTiO2層の形成を防止し、かつTaON膜の酸
素空乏に起因する特性劣化及び漏洩電流を抑制して、Ta
ON薄膜キャパシタの電気的特性を向上させることができ
る。
上部電極上にTiON薄膜を形成するので、従来技術におい
て上部電極として使用されているTiN膜とTaON薄膜との
酸化反応によるTiO2層の形成を防止し、かつTaON膜の酸
素空乏に起因する特性劣化及び漏洩電流を抑制して、Ta
ON薄膜キャパシタの電気的特性を向上させることができ
る。
【００２８】さらに、前記アモルファスTaON膜の高温熱
処理をO3が注入されたCVDチャンバ内で行って、インシ
トゥ方式により前記TiON薄膜を形成するので、工程が簡
略化され、コストダウンが達成される。
処理をO3が注入されたCVDチャンバ内で行って、インシ
トゥ方式により前記TiON薄膜を形成するので、工程が簡
略化され、コストダウンが達成される。
【図１】従来技術による半導体素子のキャパシタ製造方
法を示すための断面図である。
法を示すための断面図である。
【図２Ａ】本発明による半導体素子のキャパシタ製造方
法の第一段階を説明するための工程断面図である。
法の第一段階を説明するための工程断面図である。
【図２Ｂ】本発明による半導体素子のキャパシタ製造方
法の第二段階を説明するための工程断面図である。
法の第二段階を説明するための工程断面図である。
【図２Ｃ】本発明による半導体素子のキャパシタ製造方
法の第三段階を説明するための工程断面図である。
法の第三段階を説明するための工程断面図である。
【図２Ｄ】本発明による半導体素子のキャパシタ製造方
法の第四段階を説明するための工程断面図である。
法の第四段階を説明するための工程断面図である。
【図２Ｅ】本発明による半導体素子のキャパシタ製造方
法の第五段階を説明するための工程断面図である。
法の第五段階を説明するための工程断面図である。
【図２Ｆ】本発明による半導体素子のキャパシタ製造方
法の最終段階を説明するための工程断面図である。
法の最終段階を説明するための工程断面図である。
１ 下部電極 ２、１５ TaON薄膜 ３ TiN／ポリシリコン膜 １０ 半導体基板 １１ プラグポリシリコン膜 １２ 金属膜 １３ 下部電極 １４ 窒化膜 １６ TiON薄膜 １７ ポリシリコン膜
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4K030 AA03 AA11 AA13 AA14 BA17 BA18 BA35 BB05 CA04 CA12 DA09 JA05 JA10 JA11 LA11 5F058 BA11 BD02 BD04 BD09 BD18 BF02 BF24 BF27 BF29 BF30 BF74 BH03 BJ05 5F083 AD21 AD24 GA06 GA21 JA05 JA33 JA40 MA06 MA17 PR33
Claims (16)
- 【請求項１】 半導体基板上に下部電極を形成するステ
ップと、 前記下部電極上に窒化膜を形成するステップと、 前記窒化膜上にアモルファスTaON薄膜を形成するステッ
プと、 前記アモルファスTaON薄膜を高温熱処理して結晶化させ
るステップと、 前記結晶化されたTaON薄膜上に上部電極用TiON薄膜及び
ドーピングされたシリコン膜の積層構造を形成するステ
ップとを含んでなることを特徴とする半導体素子のキャ
パシタ製造方法。 - 【請求項２】 前記下部電極が、シリンダー型構造また
はスタック型構造からなる請求項１記載の半導体素子の
キャパシタ製造方法。 - 【請求項３】 前記下部電極上への窒化膜の形成を、CV
Dチャンバ内で350〜450℃の温度で50〜150sccmのNH3ガ
スを供給しつつ、プラズマを用いて1〜10分間にわたり
前記下部電極の表面に窒化膜を形成することにより行う
請求項１記載の半導体素子のキャパシタ製造方法。 - 【請求項４】 前記アモルファスTaON薄膜の形成を、16
0〜190℃に保持された気化器においてインシトゥ方式に
より原料物質であるタンタルエチレート(Ta(OC2H5)5)を
気相状態とした後、0.2〜0.4Torrの圧力及び350〜450℃
の温度に保持され、かつ流量25〜200sccmのO2ガスが供
給されるCVDチャンバ内で、O2と原料物質から得られる
Ｔａ化学蒸気との表面化学反応により行う請求項１記載
の半導体素子のキャパシタ製造方法。 - 【請求項５】 前記アモルファスTaON薄膜の結晶化工程
を、流量10〜1000sccmののO2ガスが注入されるCVDチャ
ンバ内で750〜900℃の温度で1〜60分間熱処理すること
により行う請求項１記載の半導体素子のキャパシタ製造
方法。 - 【請求項６】 前記アモルファスTaON薄膜の結晶化工程
を、バッチ形態のファーネス或いは急速熱処理工程を用
いて、N2OおよびO3雰囲気中750〜900℃の温度で30秒〜1
時間熱処理することにより行う請求項５記載の半導体素
子のキャパシタ製造方法。 - 【請求項７】 前記結晶化されたTaON薄膜上に形成され
る上部電極が、TiON膜及びドーピングされたポリシリコ
ン膜の積層構造を有しており、前記アモルファスTaON薄
膜の結晶化工程においてO3が注入されたCVDチャンバ内
でインシトゥ方式により形成される請求項１記載の半導
体素子のキャパシタ製造方法。 - 【請求項８】 前記TiON膜を、前駆体であるTiCl4を流
量調節器を介して蒸発器へ送給し、150〜200℃の温度で
蒸発させてTiN化学蒸気を得た後、前記TiN化学蒸気と流
量10〜1000sccmのNH3ガスとをO3が注入されたチャンバ
内に供給して300〜600℃の温度で表面化学反応により形
成する請求項１記載の半導体素子のキャパシタ製造方
法。 - 【請求項９】 半導体基板上に導電性ポリシリコン膜ま
たは導電性アモルファスシリコン膜からなる下部電極を
形成するステップと、 前記下部電極上に窒化膜を形成するステップと、 前記窒化膜上にアモルファスTaON薄膜を形成するステッ
プと、 前記アモルファスTaON薄膜をバッチ形態のファーネス或
いは急速熱処理工程を用いて結晶化させるステップと、 結晶化されたTaON薄膜上に上部電極用TiON及びドーピン
グされたシリコン膜の積層構造を形成するステップとを
含んでなることを特徴とする半導体素子のキャパシタ製
造方法。 - 【請求項１０】 前記下部電極が、シリンダー型または
スタック型構造からなる請求項９記載の半導体素子のキ
ャパシタの製造方法。 - 【請求項１１】 前記下部電極上への窒化膜の形成を、
CVDチャンバ内で350〜450℃の温度で50〜150sccmのNH3
ガスを供給しつつ、プラズマを用いて1〜10分間にわた
り前記下部電極の表面に窒化膜を形成することにより行
う請求項９記載の半導体素子のキャパシタ製造方法。 - 【請求項１２】 前記アモルファスTaON薄膜の形成を、
160〜190℃に保持された気化器においてインシトゥ方式
により原料物質であるタンタルエチレート(Ta(OC2H5)5)
を気相状態とした後、0.2〜0.4Torrの圧力及び350〜450
℃の温度に保持され、かつ流量25〜200sccmのO2ガスが
供給されるCVDチャンバ内で、O2と原料物質から得られ
るＴａ化学蒸気との表面化学反応により行う請求項９記
載の半導体素子のキャパシタ製造方法。 - 【請求項１３】 前記アモルファスTaON薄膜の結晶化工
程を、流量10〜1000sccmのO3ガスが注入されるCVDチャ
ンバ内で750〜900℃の温度で1〜60分間熱処理すること
により行う請求項９記載の半導体素子のキャパシタ製造
方法。 - 【請求項１４】 前記アモルファスTaON薄膜の結晶化工
程を、N2OおよびO3雰囲気中750〜900℃の温度で30秒〜1
時間熱処理することにより行う請求項１３記載の半導体
素子のキャパシタ製造方法。 - 【請求項１５】 前記結晶化されたTaON薄膜上に形成さ
れる上部電極が、TiON膜及びドーピングされたポリシリ
コン膜の積層構造を有しており、前記アモルファスTaON
薄膜の結晶化工程においてO3が注入されたCVDチャンバ
内でインシトゥ方式により形成される請求項９記載の半
導体素子のキャパシタ製造方法。 - 【請求項１６】 前記TiON膜を、前駆体であるTiCl4を
流量調節器を介して蒸発器へ送給し、150〜200℃の温度
で蒸発させてTiN化学蒸気を得た後、前記TiN化学蒸気と
流量10〜1000sccmのNH3ガスとをO3が注入されたチャン
バ内に供給して300〜600℃の温度で表面化学反応により
形成する請求項９記載の半導体素子のキャパシタ製造方
法。
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|---|---|
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