KR100333376B1 - 반도체 소자의 게이트 제조방법 - Google Patents

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Abstract

본 발명은, 게이트 산화막으로 TaON 박막을 증착하는 반도체 소자의 게이트형성방법을 개시한다.
개시된 본 발명은 반도체 기판 상부에 박막의 질화막을 형성하는 단계; 상기 질화막 상부에 비정질 TaON 박막을 형성하는 단계; 상기 비정질 TaON 박막을 고온 열처리를 수행하여 결정화하는 단계; 상기 결정화된 TaON 박막 상부에 게이트 전극용 폴리 실리콘막을 증착하는 단계를 포함하여 구성하는 것을 특징으로 한다.

Description

반도체 소자의 게이트 제조방법{METHOD FOR MANUFACTURING GATE IN SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 게이트 제조 방법에 관한 것으로, 특히 게이트 산화막을 TaON 박막을 이용한 반도체 소자의 게이트 제조 방법에 관한 것이다.
일반적으로, 반도체 소자의 집적도의 증가로 선폭 0.1um급 또는 그 아하의 소자에서는 쇼트 채널 효과의 감소, 효과적인 채널의 컨트롤 등을 위해서 게이트 산화막의 두께가 전기적 두께로 약 40Å 이하로 얇아지게 된다. 그러나, 상기와 같은 두께는 직접적인 터널링에 의한 누설전류 증가로 트랜지스터의 특성 및 캐패시터와 관련된 여러가지 문제가 발생한다.
이에 따라, 종래에서는 게이트 산화막으로 SiO2 대신 유전률이 크며, 트랜지스터의 게이트 산화막으로 적용 가능성이 있는 고유전률의 금속계 산화막인 Ta2O5막을 이용하여 게이트 산화막을 형성한다.
도 1은 종래의 반도체 소자의 게이트 제조 방법에 관한것으로, 도시된 바와같이, 반도체 기판(1) 상부에 금속계 산화막으로 게이트 산화막용 Ta2O5막(2)을 증착한다. 상기 Ta2O5막(2)은 고유전률의 금속계 산화막으로, 원료 물질로 탄탈륨 에칠레이트 (Ta(OCoH5)5와 O2 또는 N20를 반응 개스로 하여 형성한다. 그런다음, 상기 Ta2O5막 상부에 게이트 전극용 폴리 실리콘막(3)을 증착한다.
이후, 도시되지 않았지만, 공지된 방법에 의해 게이트를 형성하고, 후속의 트랜지스터 제조공정이 계속된다.
그러나, 상기 게이트 산화막용 Ta2O5막은 불안정한 화학양론비를 갖고 있어 Ta와 O의 조성비 차이에 기인한 치환형 Ta원자가 박막내에 존재하게 된다. 또한, 원료물질인 탄탈륨 에칠레이트와 O2 또는 N2O 가스의 반응으로 인해서 불순물인 탄소 원자와 탄소 화합물 및 H2O가 함께 존재하게 되어 트랜지스터 게이트의 누설전류가 증가되고, 유전 특성이 열화된다. 이에 따라, 게이트의 누설전류 증가 및 유전 특성의 열화를 방지하기 위하여 Ta2O5 산화막내에 잔존해 있는 치환형 Ta원자를 산화시켜 고유의 불안정한 화학양론비를 안정화 시키기 위해 별도의 산화공정이 추가되며, 또한 증착 후 이중 또는 삼중의 저온 및 고온 열처리 공정이 필요하다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 게이트 산화막으로 안정된 화학 양론비를 갖는 TaON막을 이용하여 누설 전류를 방지하는 반도체 소자의 게이트 제조 방법을 제공하는데 그 목적이 있다.
도 1은 종래의 반도체 소자의 게이트 제조방법을 설명하기 위한 단면도.
도 2a 내지 도 2d는 본 발명의 반도체 소자의 게이트 제조방법을 설명하기 위한 단면도.
* 도면의 주요부분에 대한 부호설명 *
10 : 반도체 기판
20 : 질화막
30 : 비정질 TaON 박막
30a : 결정화된 TaON 박막
40 : 질화막 또는 질산화막
50 : 게이트 전극용 폴리 실리콘막
상기한 본 발명의 목적을 달성하기 위하여, 본 발명은, 반도체 기판 상부에 박막의 질화막을 형성하는 단계; 상기 질화막 상부에 비정질 TaON 박막을 형성하는 단계; 상기 비정질 TaON 박막을 고온 열처리를 수행하여 결정화하는 단계; 상기 결정화된 TaON 박막 상부에 게이트 전극용 폴리 실리콘막을 증착하는 단계를 포함하여 구성하는 것을 특징으로 한다.
상기 박막의 질화막은 게이트 산화막 제조 공정에 있어서 TaON 박막 증착 및 후속 고온 열처리 과정에서 생성되는 자연 산화막 형성을 방지하기 위한 것으로, 300 ~ 600℃의 온도 및 NH3 개스 분위기에서 30초 ~ 10분 동안 플라즈마를 이용하여 반도체 기판 상부에 형성한다.
또한, 상기 박막의 질화막은 650 ~ 950℃의 온도 및 NH3 개스 분위기에서 RTP 열처리를 수행하여 형성한다.
아울러, 상기 박막의 질화막은 퍼니스 열처리를 이용하여 650 ~ 950℃의 온도 및 NH3 개스 분위기에서 형성한다.
상기 비정질 TaON 박막은 원료 물질인 탄탈륨 에칠레이트 (Ta(OC2H5)5)를 유량조절기을 통해 150 ~ 200℃로 유지되는 기화기에 정량 공급하여 기상상태로 만들고, 300 내지 600℃의 온도를 유지하며 NH3 가스가 공급되는 LPCVD 챔버내에서, 10 ~ 1000sccm의 유량인 NH3 및 원료물질로부터 얻어진 Ta 화학 증기의 반응에 의하여 형성된다, 이 때, 상기 비정질 TaON 박막은 바람직하게 150Å 미만의 두께로 형성한다
여기서, 상기 비정질 TaON 박막 형성전 플라즈마에 의해 반도체 기판 상부에 질화막이 형성된 경우, 인 - 시튜로 비정질 TaON 박막을 형성하고, RTP 열처리 또는 퍼니스 열처리에 의해 질화막이 형성된 경우, 인 - 시튜, 또는 엑 - 시튜로 비정질 TaON 박막을 형성한다.
상기 비정질 TaON 박막을 결정화하기 전, 인 - 시튜 또는 엑 - 시튜로 플라즈마를 이용하여 300 ~ 600℃의 온도를 유지하여, NH3 또는 N2/H2 분위기에서 비정질 TaON 박막 상부에 질화막 형성 및 N2O 또는 O2 분위기에서 질산화막을 형성하는 것을 더 포함한다.
그런다음, 상기 플라즈마 처리된 비정질 TaON 박막을 650 ~ 950℃의 온도에서 30초 내지 10분 동안 RTP 열처리 공정을 수행하거나, 1분 내지 60분 동안 퍼니스 열처리 공정을 수행하여 결정화된 TaON 박막을 형성한다.
또한, 상기 고온 열처리는 비정질 TaON 박막을 650 ~ 950℃의 온도에서 30초 내지 10분 동안 RTP 열처리 공정을 수행하거나, 1분 내지 60분 동안 퍼니스 열처리공정을 수행하여 질화막을 형성함과 동시에 결정화된 TaON 박막을 형성한다.
(실시예)
이하, 첨부한 도면을 참조하여, 본 발명의 반도체 소자의 게이트 제조방법을 상세히 설명한다.
도 2a를 참조하면, 반도체 기판(10) 상부에 게이트 산화막용 비정질 TaON 박막 증착전, TaON 박막과 반도체 기판과의 계면에 형성될 수 있는 저유전 산화층(SiO2)의 형성을 최대한 방지하기 위해 300 ~ 600℃의 온도 및 NH3 개스 분위기에서 30초 ~ 10분 동안 플라즈마를 이용하여 박막의 질화막(20)을 반도체 기판(1) 상부에 형성한다. 아울러, 상기 박막의 질화막(20)은 650 ~ 950℃의 온도 및 NH3 개스 분위기에서 RTP 열처리를 수행하여 형성하거나, 퍼니스 열처리를 이용하여 650 ~ 950℃의 온도 및 NH3 개스 분위기에서 형성한다.
도 2b를 참조하면, 상기 박막의 질화막(20) 상부에 게이트 산화막용 TaON 박막(30)을 증착한다. 상기 TaON 박막은 비정질 형태로, 원료 물질인 탄탈륨 에칠레이트 (Ta(OC2H5)5)를 유량조절기을 통해 150 ~ 200℃로 유지되는 기화기에 정량 공급하여 기상상태로 만들고, 300 내지 600℃의 온도를 유지하며 NH3 가스가 공급되는 LPCVD 챔버내에서, 10 ~ 1000sccm의 유량인 NH3 및 원료물질로부터 얻어진 Ta 화학 증기의 반응에 의하여 형성된다, 이 때, 상기 비정질 TaON 박막(30)은 바람직하게 150Å 미만의 두께로 형성한다. 여기서, 상기 비정질 TaON 박막 형성 전, 플라즈마에 의해 반도체 기판(10) 상부에 질화막(20)이 형성된 경우, 인 - 시튜로 비정질 TaON 박막을 형성하고, RTP 열처리 또는 퍼니스 열처리에 의한 질화막 형성은, 인 - 시튜, 또는 엑 - 시튜로 비정질 TaON 박막(30)을 형성한다.
도 2c를 참조하면, 상기 비정질 TaON 박막의 유전률을 증가시키고, 결합 구조를 치밀화시켜 결합력을 강화하기 위하여 상기 비정질 TaON 박막을 650 ~ 950℃ 온도의 분위기에서 30초 ~ 10분 동안 RTP 열처리를 수행하거나 650 ~ 950℃의 온도 및 N2, O2, 또는 N2O 개스 분위기에서 퍼니스 열처리를 수행하여 비정질 TaON 방막상부에 질화막(40)을 형성시키고, 동시에 결정화된 TaON 박막(30a)을 형성한다. 또한, 상기 비정질 TaON 박막을 결정화하기 전, 인 - 시튜 또는 엑 - 시튜로 플라즈마를 이용하여 300 ~ 600℃의 온도 및 NH3 또는 N2/H2 분위기에서 비정질 TaON 박막 상부에 질화막 형성 및 N2O 또는 O2 분위기에서 질산화막을 형성한다. 그런다음, 상기 플라즈마 처리된 비정질 TaON 박막을 650 ~ 950℃의 온도에서 30초 내지 10분 동안 RTP 열처리 공정을 수행하거나, 1분 내지 60분 동안 퍼니스 열처리 공정을 수행하여 결정화된 TaON 박막(40)을 형성하는 것을 더 포함한다.
도 2d를 참조하면, 상기 결정화된 TaON 박막(30a) 상부에 게이트 전극용 실리콘막(50)을 증착한다.
이후, 도시되지 않았지만, 공지된 방법에 의해 게이트를 형성하고, 후속의 트랜지스터 제조공정이 계속된다.
이상에서 자세히 설명한 바와같이, 본 발명은 게이트 산화막용 TaON 박막을 증착함으로써, 유전률이 종래의 SiO2막 보다 높고, 화학적 결합 구조도 종래의 Ta2O5 박막보다 안정되어 게이트 전극과의 산화 반응성이 적고, 구조적으로 Ta-O-N결합구조로 형성되어 Ta2O5 막에 비해 구조적으로 안정하여 외부로부터 인가되는 전기적 충격에 강하고 누설 전류가 방지되는 전기적 특성이 향상된 효과가 있다.
아울러, 비정질 TaON 박막을 증착한 다음, RTP 또는 퍼니스 열처리를 이용하여 650 ~ 950℃ 온도 및 NH3 개스 분위기에서, 30초 ~ 10분 또는 1분 ~ 60분동안 진행하여 질화막 형성과 동시에 결정화를 유도할 수 있어 단위 공정수를 줄일 수 있다.
이에 따라, 원가 절감 및 생산성 측면에서 매우 경제적인 효과가 있다.
기타, 본 발명은 요지를 벗어나지 않는 범위내에서 다양하게 변경하여 실시할 수 있다.

Claims (12)

  1. 반도체 기판 상부에 박막의 질화막을 형성하는 단계;
    상기 질화막 상부에 비정질 TaON 박막을 형성하는 단계;
    상기 비정질 TaON 박막을 고온 열처리를 수행하여 결정화하는 단계; 및
    상기 결정화된 TaON 박막 상부에 게이트 전극용 폴리 실리콘막을 증착하는 단계를 포함하여 구성하는 것을 특징으로 하는 반도체 소자의 게이트 제조방법.
  2. 제 1항에 있어서, 상기 박막의 질화막은 게이트 산화막 제조 공정에 있어서 TaON 박막 증착 및 후속 고온 열처리 과정에서 생성되는 자연 산화막 형성을 방지하기 위한 것으로, 300 ~ 600℃의 온도 및 NH3 개스 분위기에서 30초 ~ 10분 동안 플라즈마를 이용하여 반도체 기판 상부에 형성하는 것을 특징으로 하는 반도체 소자의 게이트 제조방법.
  3. 제 1항에 있어서, 상기 박막의 질화막은 650 ~ 950℃의 온도 및 NH3 개스 분위기에서 RTP 열처리를 수행하여 형성하는 것을 특징으로 하는 반도체 소자의 게이트 제조방법.
  4. 제 1항에 있어서, 상기 박막의 질화막은 퍼니스 열처리를 이용하여 650 ~ 950℃의 온도 및 NH3 개스 분위기에서 형성하는 것을 특징으로 하는 반도체 소자의게이트 제조방법.
  5. 제 1항에 있어서, 상기 비정질 TaON 박막은 원료 물질인 탄탈륨 에칠레이트 (Ta(OC2H5)5)를 유량조절기을 통해 150 ~ 200℃로 유지되는 기화기에 정량 공급하여 기상상태로 만들고, 300 내지 600℃의 온도를 유지하며 NH3 가스가 공급되는 LPCVD 챔버내에서, 10 ~ 1000sccm의 유량인 NH3 및 원료물질로부터 얻어진 Ta 화학 증기의 반응에 의하여 형성되는 것을 특징으로 하는 반도체 소자의 게이트 제조방법.
  6. 제 1항에 있어서, 상기 비정질 TaON 박막은 바람직하게 150Å 미만의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 제조방법.
  7. 제 1항 또는 제2항에 있어서, 상기 비정질 TaON 박막 형성전 플라즈마에 의해 반도체 기판 상부에 질화막이 형성된 경우, 인 - 시튜로 비정질 TaON 박막을 형성하는 것을 특징으로 하는 반도체 소자의 게이트 제조방법.
  8. 제 1항 또는 제 3항 또는 제4항에 있어서, 상기 비정질 TaON 박막 형성전, RTP 열처리 또는 퍼니스 열처리에 의해 질화막이 형성된 경우, 인 - 시튜, 또는 엑 - 시튜로 비정질 TaON 박막을 형성하는 것을 특징으로 하는 반도체 소자의 게이트 제조방법.
  9. 제 1항에 있어서, 상기 비정질 TaON 박막을 결정화하기 전, 인 - 시튜 또는 엑 - 시튜로 플라즈마를 이용하여 300 ~ 600℃의 온도를 유지하여, NH3 또는 N2/H2 분위기에서 비정질 TaON 박막 상부에 질화막 형성 및 N2O 또는 O2 분위기에서 질산화막을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자의 게이트 제조방법.
  10. 제1항 또는 제 9항에 있어서, 상기 플라즈마 처리된 비정질 TaON 박막을 650 ~ 950℃의 온도에서 30초 내지 10분 동안 RTP 열처리 공정을 수행하거나, 1분 내지 60분 동안 퍼니스 열처리 공정을 수행하여 결정화된 TaON 박막을 형성하는 것을 특징으로 하는 반도체 소자의 게이트 제조방법.
  11. 제 1항에 있어서, 상기 고온 열처리는 비정질 TaON 박막을 650 ~ 950℃의 온도에서 30초 내지 10분 동안 RTP 열처리 공정을 수행하여 질화막 형성과 동시에 결정화된 TaON 박막을 형성하는 것을 특징으로 하는 반도체 소자의 게이트 제조방법.
  12. 제 1항에 있어서, 상기 고온 열처리는 비정질 TaON 박막을 650 ~ 900℃의 동도에서 1분 내지 60분 동안 퍼니스 열처리 공정을 수행하여 질화막을 형성함과 동시에 결정화된 TaON 박막을 형성하는 것을 특징으로 하는 반도체 소자의 게이트 제조방법.
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