KR100755072B1 - 3원계 옥사이드 게이트절연막을 갖는 반도체소자 및 그제조방법 - Google Patents

3원계 옥사이드 게이트절연막을 갖는 반도체소자 및 그제조방법 Download PDF

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Abstract

본 발명의 3원계 옥사이드 게이트절연막을 갖는 반도체소자는, 반도체기판 위에서 게이트절연막으로 배치되는 지르코늄니오븀옥사이드(ZrNbO)막패턴과, 그리고 상기 지르코늄니오븀옥사이드(ZrNbO)막패턴 위에 배치되는 게이트전극막패턴을 포함한다.
고유전율(high-k)의 절연막, 지르코늄니오븀옥사이드(ZrNbO)막, 게이트산화막, 금속게이트

Description

3원계 옥사이드 게이트절연막을 갖는 반도체소자 및 그 제조방법{Semiconductor device having ternary system oxide gate insulating layer and method of fabricating the same}
도 1은 종래의 고유전율을 갖는 게이트절연막을 갖는 반도체소자를 나타내 보인 단면도이다.
도 2 및 도 3은 본 발명에 따른 3원계 옥사이드 게이트절연막을 갖는 반도체소자 및 그 제조방법을 설명하기 위하여 나타내 보인 단면도들이다.
도 4는 원자층증착방법을 사용하여 지르코늄니오븀옥사이드(ZrNbO)막을 형성하는 과정의 일 예를 설명하기 위하여 나타내 보인 도면이다.
도 5는 원자층증착방법을 사용하여 지르코늄니오븀옥사이드(ZrNbO)막을 형성하는 과정의 다른 예를 설명하기 위하여 나타내 보인 도면이다.
본 발명은 반도체소자 및 그 제조방법에 관한 것으로서, 특히 3원계 옥사이드 게이트절연막을 갖는 반도체소자 및 그 제조방법에 관한 것이다.
최근 반도체소자의 집적도가 증가하면서, 선폭이 0.1㎛급 또는 그 이하의 소 자에서는, 숏채널효과(short channel effect)의 감소, 효과적인 채널 컨트롤 등을 위하여, 게이트절연막이 대략 40Å 이하의 전기적 두께를 갖는 것이 요구되고 있다. 그러나 이와 같은 두께에서는 반도체기판과 게이트전극 사이의 직접 터널링(direct tunneling)에 의해 누설전류가 증가하여 트랜지스터의 이상동작이 유발되며, 디램(DRAM)과 같은 반도체 메모리소자의 경우 커패시터와 관련된 리프레시 타임(refresh time)이 감소되는 등의 여러 가지 문제들이 발생한다. 따라서 최근에는 이와 같은 직접 터널링이 방지될 수 있을 정도로 충분한 물리적 두께를 유지하면서 전기적 두께를 감소시킬 수 있는 고유전율의 절연막(high-k dielectric)으로 게이트절연막을 형성하고자 하는 연구가 활발하게 진행되고 있다.
도 1은 종래의 고유전율을 갖는 게이트절연막을 갖는 반도체소자를 나타내 보인 단면도이다.
도 1을 참조하면, 반도체기판(100)은 소자분리막(110)에 의해 한정되는 활성영역(120)을 갖는다. 활성영역(120) 위에는 게이트스택(gate stack)이 배치되는데, 이 게이트스택은 실리콘옥사이드막(130), 고유전율의 게이트절연막(140), 장벽금속막(150) 및 게이트전극막(160)이 순차적으로 배치된 구조를 갖는다. 실리콘옥사이드막(130) 대신에 실리콘옥사이드나이트라이드막(SiON)막이 사용될 수 있다. 고유전율의 게이트절연막(140)은 하프늄옥사이드(HfO2)막 또는 탄탈륨옥사이드(Ta2O5)막과 같은 금속산화막으로 이루어질 수 있다. 장벽금속막(150)은 티타늄나이트라이드(TiN)막 또는 텅스텐나이트라이드(WN)막으로 이루어질 수 있다. 그리고 게이트전 극막(160)은 텅스텐실리사이드(WSi)막, 텅스텐(W)막 또는 티타늄실리사이드(TiSi2)막을 포함할 수 있다.
종래의 경우, 고유전율의 게이트절연막(140)으로서 하프늄옥사이드(HfO2)막 또는 탄탈륨옥사이드(Ta2O5)막을 사용함으로써, 앞서 언급한 바와 같이, 충분한 물리적 두께를 유지하면서도 작은 전기적 두께를 얻을 수 있다. 이는 하프늄옥사이드(HfO2)막 또는 탄탈륨옥사이드(Ta2O5)막의 높은 유전율 때문이다. 하프늄옥사이드(HfO2)막의 유전율(ε)은 대략 20이고, 탄탈륨옥사이드(Ta2O5)막의 유전율(ε)은 대략 25인 것으로 알려져 있다.
그러나 게이트전극막(160)으로서 금속게이트전극막을 사용하는 경우, 이와 같은 유전율의 크기만으로는 소자의 성능열화를 억제하는데 한계가 있다. 일 예로서 게이트절연막(140)으로서 탄탈륨옥사이드(Ta2O5)막을 사용하고 게이트전극막(160)으로서 금속막을 사용하는 구조에서는, 금속게이트전극막의 일함수(work function)가 크고, 이로 인하여 n채널형 모스트랜지스터의 문턱전압이 대략 1V 이상으로 높게 측정되는 문제가 발생한다. 이와 같은 문제를 해결하기 위해서는, 높은 문턱전압을 감소시켜야 하고, 이에 따라 채널 이온주입시 기존의 보론(B) 대신 포스포러스(P)를 불순물이온으로 사용하여야 하는데, 포스포러스(P)의 상대적으로 높은 확산속도로 인하여 채널이 표면 부근에서 형성되지 않고 매몰된 채널이 형성되며, 이는 결국 소자의 성능을 열화시키는 문제를 유발한다.
본 발명이 이루고자 하는 기술적 과제는, 충분한 물리적 두께를 가지면서도 얇은 전기적 두께를 확보할 수 있고, 금속막을 게이트전극막으로 사용하더라도 금속게이트전극막의 높은 일함수로 인한 문턱전압 조절의 어려움을 해소할 수 있도록 하는 3원계 옥사이드 게이트절연막을 갖는 반도체소자를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 상기와 같은 3원계 옥사이드 게이트절연막을 갖는 반도체소자를 제조하는 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 3원계 옥사이드 게이트절연막을 갖는 반도체소자는, 반도체기판 위에서 게이트절연막으로 배치되는 지르코늄니오븀옥사이드(ZrNbO)막패턴; 및 상기 지르코늄니오븀옥사이드(ZrNbO)막패턴 위에 배치되는 게이트전극막패턴을 포함하는 것을 특징으로 한다.
본 실시예에 있어서, 상기 반도체기판과 지르코늄니오븀옥사이드(ZrNbO)막패턴 사이에 배치되는 실리콘옥사이드막 또는 실리콘옥사이드나이트라이드막을 더 구비할 수 있다.
이 경우, 상기 실리콘옥사이드막 또는 실리콘옥사이드나이트라이드막은 15Å보다 작은 두께를 갖는 것이 바람직하다.
상기 지르코늄니오븀옥사이드(ZrNbO)막패턴은 20-500Å의 두께를 갖는 것이 바람직하다.
본 실시예에 있어서, 상기 지르코늄니오븀옥사이드(ZrNbO)막패턴과 상기 게 이트전극막패턴 사이에 배치되는 장벽금속막패턴을 더 구비할 수 있다.
이 경우, 상기 장벽금속막패턴은 티타늄나이트라이드막 또는 텅스텐나이트라이드막으로 이루어질 수 있다.
상기 게이트전극막패턴은 폴리실리콘막, 텅스텐실리사이드막, 텅스텐막 또는 티타늄실리사이드막으로 이루어질 수 있다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명에 따른 3원계 옥사이드 게이트절연막을 갖는 반도체소자의 제조방법은, 반도체기판 위에 버퍼절연막을 형성하는 단계; 상기 버퍼절연막 위에 지르코늄니오븀옥사이드(ZrNbO)막을 형성하는 단계; 및 상기 지르코늄니오븀옥사이드(ZrNbO)막 위에 게이트전극막을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 버퍼절연막을 형성하는 단계는, 산소 분위기 또는 이산화질소 분위기 및 700 내지 1100℃의 온도에서 급속열처리방법을 사용하여 수행할 수 있다.
상기 지르코늄니오븀옥사이드(ZrNbO)막은 원자층증착방법을 사용하여 수행할 수 있다.
이 경우 상기 원자층증착방법은, 지르코늄(Zr) 소스가스로는 C16H36ZrO4와 같은 유기금속화합물을 전구체로 사용하고, 니오븀(Nb) 소스가스로서 Nb(OEt)5이나 니오븀(Nb)을 함유한 유기금속화합물을 전구체로 사용하며, 반응가스로서 오존, 플라즈마 산소 또는 수증기를 사용하여 수행할 수 있다.
상기 원자층증착방법을 사용하여 지르코늄니오븀옥사이드(ZrNbO)막을 형성하 는 단계는, 지르코늄(Zr) 소스가스 공급, 퍼지가스 공급, 반응가스 공급 및 퍼지가스 공급을 순차적으로 수행하는 제1 단계와, 니오븀(Nb) 소스가스 공급, 퍼지가스 공급, 반응가스 공급 및 퍼지가스 공급을 순차적으로 수행하는 제2 단계를 반복적으로 실시하여 수행하되, 상기 제1 단계와 제2 단계의 비율은 적어도 9:1 이하가 되도록 할 수 있다.
상기 원자층증착방법을 사용하여 지르코늄니오븀옥사이드(ZrNbO)막을 형성하는 단계는, 지르코늄(Zr) 소스가스 공급, 퍼지가스 공급, 니오븀(Nb) 소스가스 공급, 퍼지가스 공급, 반응가스 공급 및 퍼지가스 공급을 순차적으로 수행하는 단계를 반복적으로 실시하여 수행하되, 상기 지르코늄(Zr) 소스가스의 공급과 상기 니오븀(Nb) 소스가스의 공급의 횟수가 적어도 9:1 이하가 되도록 할 수도 있다.
본 실시예에 있어서, 상기 지르코늄니오븀옥사이드(ZrNbO)막을 형성한 후에 100 내지 500W의 바이어스, 200 내지 500℃의 저온 및 N2O 분위기에서 플라즈마 어닐링을 수행하는 단계를 더 포함할 수 있다.
또한 상기 지르코늄니오븀옥사이드(ZrNbO)막을 형성한 후에 500 내지 900℃의 온도 및 N2 분위기 또는 0.1 이하의 비를 갖는 O2/N2 분위기에서 어닐링을 수행하는 단계를 더 포함할 수 있다.
본 실시예에 있어서, 상기 게이트전극막을 형성하기 전에 상기 지르코늄니오븀옥사이드(ZrNbO)막 위에 장벽금속막을 형성하는 단계를 더 포함할 수 있다.
이 경우, 상기 장벽금속막은 티타늄나이트라이드막 또는 텅스텐나이트라이드 막으로 형성할 수 있다.
상기 게이트전극막은 폴리실리콘막, 텅스텐실리사이드막, 텅스텐막 또는 티타늄실리사이드막으로 형성할 수 있다.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.
도 2 및 도 3은 본 발명에 따른 3원계 옥사이드 게이트절연막을 갖는 반도체소자 및 그 제조방법을 설명하기 위하여 나타내 보인 단면도들이다.
도 3을 참조하면, 본 발명에 따른 3원계 옥사이드 게이트절연막을 갖는 반도체소자는, 소자분리막(210)에 의해 한정되는 활성영역(220)을 갖는 반도체기판(200)에 형성된다. 반도체기판(200)의 활성영역(220) 위에는 버퍼절연막패턴(230)이 배치된다. 이 버퍼절연막패턴(230)은 대략 15Å보다 작은 두께의 실리콘옥사이드(SiO2)막 또는 실리콘옥사이드나이트라이드(SiON)막으로 이루어진다. 버퍼절연막패턴(230)은 후속의 3원계 옥사이드 게이트절연막과 반도체기판(200) 사이의 계면특성을 향상시킨다.
버퍼절연막패턴(230) 위에는 3원계 옥사이드 게이트절연막으로서 지르코늄니오븀옥사이드(ZrNbO)막패턴(240)이 배치된다. 지르코늄니오븀옥사이드(ZrNbO)막패턴(240)의 유전율(ε)은 대략 30-50으로, 일반적으로 고유전율의 게이트절연막으로 사용되는 탄탈륨옥사이드(Ta2O5)막(ε=25), 하프늄옥사이드(HfO2)막(ε=20), 또는 알루미늄옥사이드(Al2O3)막(ε=9)의 유전율보다 크다. 따라서 충분한 물리적 두께를 가지면서도 얇은 전기적 두께를 확보할 수 있다. 지르코늄니오븀옥사이드(ZrNbO)막패턴(240)은 대략 20-500Å의 두께를 갖는다.
지르코늄니오븀옥사이드(ZrNbO)막패턴(240) 위에는 장벽금속막패턴(250) 및 게이트전극막패턴(260)이 순차적으로 배치된다. 장벽금속막패턴(250)은 티타늄나이트라이드(TiN)막 또는 텅스텐나이트라이드(WN)막으로 형성할 수 있다. 게이트전극막패턴(260)은 티타늄실리사이드(TiSix)막, 텅스텐실리사이드(WSi)막 또는 텅스텐(W)막과 같은 금속막으로 형성할 수 있으며, 경우에 따라서 폴리실리콘막으로 형성할 수도 있다. 비록 도면에 나타내지는 않았지만, 반도체기판(200)의 활성영역(220) 내에는 소스/드레인영역(미도시)이 배치된다.
이와 같은 본 발명에 따른 3원계 옥사이드 게이트절연막을 갖는 반도체소자를 제조하기 위해서는, 먼저 도 2에 나타낸 바와 같이, 소자분리막(210)에 의해 한정되는 활성영역(220)을 갖는 반도체기판(200) 위에 버퍼절연막(231)을 형성한다. 다음에 버퍼절연막(231) 위에 3원계 옥사이드 게이트절연막으로서 지르코늄니오븀옥사이드(ZrNbO)막(241)을 형성한다. 그리고 그 위에 장벽금속막(251) 및 게이트전극막(261)을 순차적으로 형성한다.
버퍼절연막(231)은, 실리콘옥사이드(SiO2)막이나 실리콘옥사이드나이트라이 드(SiON)막으로 형성한다. 실리콘옥사이드(SiO2)막으로 형성하는 경우, 산소(O2) 분위기와, 대략 700-1100℃의 온도에서 급속열처리방법(RTP; Rapid Thermal Process)을 사용하여 형성한다. 실리콘옥사이드나이트라이드(SiON)막으로 형성하는 경우, 이산화질소(N2O) 분위기와, 대략 700-1100℃의 온도에서 급속열처리방법을 사용하여 형성한다. 어느 경우이던지 버퍼절연막(231)의 두께가 두꺼운 경우에는 게이트절연막의 유전율특성이 저하되므로, 버퍼절연막(231)의 두께는 15Å 이하가 되도록 한다.
3원계 옥사이드 게이트절연막으로서의 지르코늄니오븀옥사이드(ZrNbO)막(241)은 원자층증착(ALD; Atomic LaNber Deposition)방법을 사용하여 형성한다. 장벽금속막(251)은 티타늄나이트라이드(TiN)막 또는 텅스텐나이트라이드(WN)막으로 형성한다. 게이트전극막(261)은 티타늄실리사이드(TiSix)막, 텅스텐실리사이드(WSi)막 또는 텅스텐(W)막과 같은 금속막으로 형성하며, 경우에 따라서 폴리실리콘막으로도 형성할 수도 있다.
원자층증착(ALD)방법을 사용하여 지르코늄니오븀옥사이드(ZrNbO)막(241)을 형성하기 위해서는, 지르코늄(Zr) 성분의 소스가스로서 C16H36ZrO4와 같은 유기금속화합물을 전구체로 사용한다. 니오븀(Nb) 성분의 소스가스로는 Nb(OEt)5이나 니오븀(Nb)을 함유한 유기금속화합물을 전구체로 사용한다. 반응가스로는 오존(O3), 플라즈마 산소(plasma O2) 또는 수증기(H20 증기)를 사용한다. 지르코늄니오븀옥사이 드(ZrNbO)막(241)의 두께는 대략 20-500Å이 되도록 한다.
도 4는 원자층증착방법을 사용하여 지르코늄니오븀옥사이드(ZrNbO)막을 형성하는 과정의 일 예를 보다 구체적으로 설명하기 위하여 나타내 보인 도면이다.
도 4를 참조하면, 먼저 버퍼절연막(231)이 형성된 반도체기판(200)을 원자층증착설비 내에 로딩한다. 그리고 지르코늄(Zr) 소스가스, 퍼지가스, 반응가스 및 퍼지가스를 순차적으로 공급한다. 그러면 지르코늄옥사이드(ZrxOy) 원자층이 형성되는 1 사이클(cNbcle)이 수행된다. 지르코늄(Zr) 성분의 소스가스로서 C16H36ZrO4와 같은 유기금속화합물을 전구체로 사용한다. 지르코늄(Zr) 소스가스는 대략 50-500sccm만큼 공급한다. 반응가스로는 오존(O3), 플라즈마 산소(plasma O2) 또는 수증기(H20 vapor)를 사용한다. 반응가스로서 대략 200±20g/㎥ 농도의 오존(O3)을 사용하는 경우 공급량은 대략 0.1-1slm이 되도록 한다. 퍼지가스로는 질소(N2)가스 또는 아르곤(Ar)가스를 사용한다.
지르코늄옥사이드(ZrxOy) 원자층 형성을 위한 1 사이클을 수행한 후에는 니오븀옥사이드(NbxOy) 원자층 형성을 위한 1 사이클을 수행한다. 구체적으로, 니오븀(Nb) 소스가스, 퍼지가스, 반응가스 및 퍼지가스를 순차적으로 공급한다. 니오븀(Nb) 성분의 소스가스로는 Nb(OEt)5나 니오븀(Nb)을 함유한 유기금속화합물을 전구체로 사용한다. 니오븀(Nb) 소스가스는 대략 50-500sccm만큼 공급한다. 반응가스 로는 오존(O3), 플라즈마 산소(plasma O2) 또는 수증기(H20 vapor)를 사용한다. 반응가스로서 대략 200±20g/㎥ 농도의 오존(O3)을 사용하는 경우 공급량은 대략 0.1-1slm이 되도록 한다. 퍼지가스로는 질소(N2)가스 또는 아르곤(Ar)가스를 사용한다.
이와 같이 지르코늄옥사이드(ZrxOy) 원자층이 형성되는 1 사이클과 니오븀옥사이드(NbxOy) 원자층이 형성되는 1 사이클이 수행되면, 버퍼절연막(231) 상에는 원자층 단위의 지르코늄니오븀옥사이드(ZrNbO)막(241)이 만들어지며, 상기 과정을 반복적으로 수행함으로써 최종적으로 원하는 두께, 예컨대 대략 20-500Å 두께의 지르코늄니오븀옥사이드(ZrNbO)막(241)을 형성할 수 있다. 이때 지르코늄옥사이드(ZrxOy) 원자층이 형성되는 1 사이클과, 니오븀옥사이드(NbxOy) 원자층이 형성되는 1 사이클을 대략 9:1 이하의 비율이 되도록 수행하여 지르코늄(Zr)과 니오븀(Nb)의 상대적인 조성비를 조절한다.
도 5는 원자층증착방법을 사용하여 지르코늄니오븀옥사이드(ZrNbO)막을 형성하는 과정의 다른 예를 설명하기 위하여 나타내 보인 도면이다.
도 5를 참조하면, 먼저 버퍼절연막(231)이 형성된 반도체기판(200)을 원자층증착설비 내에 로딩한다. 그리고 지르코늄(Zr) 소스가스, 퍼지가스, 니오븀(Nb) 소스가스, 퍼지가스, 반응가스 및 퍼지가스를 원자층증착설비 내로 순차적으로 공급한다. 그러면 지르코늄니오븀옥사이드(ZrNbO)막(241)이 원자층 단위로 형성되는 1 사이클이 수행된다. 이 경우에도, 지르코늄(Zr) 소스가스로서, C16H36ZrO4와 같은 유 기금속화합물을 전구체로 사용한다. 니오븀(Nb) 성분의 소스가스로는 Nb(OEt)5이나 니오븀(Nb)을 함유한 유기금속화합물을 전구체로 사용한다. 지르코늄(Zr) 소스가스와 니오븀(Nb) 소스가스는 각각 대략 50-500sccm만큼 공급한다. 반응가스로는 오존(O3), 플라즈마 산소(plasma O2) 또는 수증기(H20 vapor)를 사용한다. 반응가스로서 대략 200±20g/㎥ 농도의 오존(O3)을 사용하는 경우 공급량은 대략 0.1-1slm이 되도록 한다. 퍼지가스로는 질소(N2)가스 또는 아르곤(Ar)가스를 사용한다. 이때, 지르코늄(Zr) 소스가스의 공급과 니오븀(Nb) 소스가스의 공급 횟수를 적어도 9:1 이하가 되도록 하여 지르코늄(Zr)과 니오븀(Nb)의 상대적인 조성비를 조절한다. 경우에 따라서는 공급 횟수를 조절하는 대신에 지르코늄(Zr) 소스가스의 공급량과 니오븀(Nb) 소스가스의 공급량을 조절할 수도 있다.
지르코늄니오븀옥사이드(ZrNbO)막(241)을 형성한 후에는 대략 100-500W의 바이어스, 대략 200-500℃의 저온 및 이산화질소(N2O) 분위기에서의 플라즈마 어닐링을 수행하여, 증착된 지르코늄니오븀옥사이드(ZrNbO)막(241) 내의 산소결핍부분에 산소를 공급하여 보이드(void)를 제거하고, 증착과정에서 지르코늄니오븀옥사이드(ZrNbO)막(241) 내에 포함된 유기물 및 질소성분을 제거한다. 플라즈마 어닐링을 수행하는데 있어서, 챔버의 압력은 대략 0.1-10torr를 유지하고, 분위기가스의 공급량은 대략 5sccm 내지 5slm이 되도록 하며, 수행시간은 대략 1-5분 정도로 설정한다.
저온의 플라즈마 어닐링을 수행한 후에는, 대략 500-900℃의 온도 및 질소(N2) 분위기 또는 0.1 이하의 비를 갖는 산소/질소(O2/N2) 분위기에서의 고온어닐링을 수행할 수 있다. 이 경우는 지르코늄니오븀옥사이드(ZrNbO)막(241)을 비정질로 형성한 경우로서, 고온어닐링에 의해 비정질 지르코늄니오븀옥사이드(ZrNbO)막(241)의 결정화가 이루어져 유전성이 향상되며, 또한지르코늄니오븀옥사이드(ZrNbO)막(241) 내의 불순물도 제거된다. 고온어닐링은 퍼니스(furnace)에서 수행될 수 있으며, 또는 급속열처리(RTP; Rapid Thermal Process) 챔버내에서 수행될 수 있다. 고온어닐링을 수행하는데 있어서, 퍼니스를 사용하는 경우 퍼니스 내의 온도는 대략 600-800℃가 되도록 하며, 급속열처리 챔버를 사용하는 경우 급속열처리 챔버 내의 온도는 대략 500-800℃가 되도록 한다. 어느 경우이던지 대략 700-760torr의 상압 또는 대략 1-100torr의 감압을 유지하고, 분위기가스의 공급량은 대략 5sccm 내지 5slm이 되도록 하며, 수행시간은 대략 60초가 되도록 설정한다.
이와 같이 반도체기판(200) 위에 버퍼절연막(231), 지르코늄니오븀옥사이드(ZrNbO)막(241), 장벽금속막(251) 및 게이트전극막(261)을 순차적으로 형성한 후에는, 통상의 패터닝을 수행하여, 도 3에 나타낸 바와 같이, 반도체기판(200) 위에 버퍼절연막패턴(230), 지르코늄니오븀옥사이드(ZrNbO)막패턴(240), 장벽금속막패턴(250) 및 게이트전극막패턴(260)이 순차적으로 적층되는 구조체를 형성한다. 상기 패터닝을 수행한 후에는 통상의 열처리를 수행할 수 있다.
지금까지 설명한 바와 같이, 본 발명에 따른 고유전율의 게이트절연막을 갖는 반도체소자 및 그 제조방법에 의하면, 지르코늄니오븀옥사이드(ZrNbO)막을 게이트절연막으로 사용함으로써 금속게이트전극막 사용에 의한 문턱전압 조절의 어려움을 감소시킬 수 있으며, 후속의 열공정 및 산화분위기에 대한 저항성을 증대시킬 수 있다는 이점이 제공된다. 특히 금속게이트전극막 채용시 수행되는 선택적 산화공정에 의해 게이트절연막의 유효두께 증가 및 H2가 풍부한 분위기에서의 신뢰성 저하에 대한 저항성이 종래의 경우보다 커지므로, 공정마진이 증가하고 소자의 신뢰도를 향상시킬 수 있다는 이점도 제공된다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.

Claims (18)

  1. 반도체기판 위에서 게이트절연막으로 배치되는 지르코늄니오븀옥사이드(ZrNbO)막패턴; 및
    상기 지르코늄니오븀옥사이드(ZrNbO)막패턴 위에 게이트전극막패턴을 포함하는 것을 특징으로 하는 반도체소자.
  2. 제1항에 있어서,
    상기 반도체기판과 지르코늄니오븀옥사이드(ZrNbO)막패턴 사이에 배치되는 실리콘옥사이드막 또는 실리콘옥사이드나이트라이드막을 더 구비하는 것을 특징으로 하는 반도체소자.
  3. 제2항에 있어서,
    상기 실리콘옥사이드막 또는 실리콘옥사이드나이트라이드막은 15Å보다 작은 두께를 갖는 것을 특징으로 하는 반도체소자.
  4. 제1항에 있어서,
    상기 지르코늄니오븀옥사이드(ZrNbO)막패턴은 20-500Å의 두께를 갖는 것을 특징으로 하는 반도체소자.
  5. 제1항에 있어서,
    상기 지르코늄니오븀옥사이드(ZrNbO)막패턴 및 상기 게이트전극막패턴 사이에 배치되는 장벽금속막패턴을 더 구비하는 것을 특징으로 하는 반도체소자.
  6. 제5항에 있어서,
    상기 장벽금속막패턴은 티타늄나이트라이드막 또는 텅스텐나이트라이드막으로 이루어진 것을 특징으로 하는 반도체소자.
  7. 제1항에 있어서,
    상기 게이트전극막패턴은 폴리실리콘막, 텅스텐실리사이드막, 텅스텐막 또는 티타늄실리사이드막으로 이루어진 것을 특징으로 하는 반도체소자.
  8. 반도체기판 위에 버퍼절연막을 형성하는 단계;
    상기 버퍼절연막 위에 지르코늄니오븀옥사이드(ZrNbO)막을 형성하는 단계; 및
    상기 지르코늄니오븀옥사이드(ZrNbO)막 위에 게이트전극막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  9. 제8항에 있어서, 상기 버퍼절연막을 형성하는 단계는,
    산소 분위기 또는 이산화질소 분위기 및 700 내지 1100℃의 온도에서 급속열 처리방법을 사용하여 수행하는 것을 특징으로 하는 반도체소자의 제조방법.
  10. 제8항에 있어서,
    상기 지르코늄니오븀옥사이드(ZrNbO)막은 원자층증착방법을 사용하여 수행하는 것을 특징으로 하는 반도체소자의 제조방법.
  11. 제10항에 있어서,
    상기 원자층증착방법은, 지르코늄(Zr) 소스가스로는 C16H36ZrO4와 같은 유기금속화합물을 전구체로 사용하고, 니오븀(Nb) 소스가스로서 Nb(OEt)5이나 니오븀(Nb)을 함유한 유기금속화합물을 전구체로 사용하며, 반응가스로서 오존, 플라즈마 산소 또는 수증기를 사용하여 수행하는 것을 특징으로 하는 반도체소자의 제조방법.
  12. 제10항에 있어서,
    상기 원자층증착방법을 사용하여 지르코늄니오븀옥사이드(ZrNbO)막을 형성하는 단계는, 지르코늄(Zr) 소스가스 공급, 퍼지가스 공급, 반응가스 공급 및 퍼지가스 공급을 순차적으로 수행하는 제1 단계와, 니오븀(Nb) 소스가스 공급, 퍼지가스 공급, 반응가스 공급 및 퍼지가스 공급을 순차적으로 수행하는 제2 단계를 반복적으로 실시하여 수행하되, 상기 제1 단계와 제2 단계의 비율은 적어도 9:1 이하가 되도록 하는 것을 특징으로 하는 반도체소자의 제조방법.
  13. 제10항에 있어서,
    상기 원자층증착방법을 사용하여 지르코늄니오븀옥사이드(ZrNbO)막을 형성하는 단계는, 지르코늄(Zr) 소스가스 공급, 퍼지가스 공급, 니오븀(Nb) 소스가스 공급, 퍼지가스 공급, 반응가스 공급 및 퍼지가스 공급을 순차적으로 수행하는 단계를 반복적으로 실시하여 수행하되, 상기 지르코늄(Zr) 소스가스의 공급과 상기 니오븀(Nb) 소스가스의 공급의 횟수가 적어도 9:1 이하가 되도록 하는 것을 특징으로 하는 반도체소자의 제조방법.
  14. 제8항에 있어서,
    상기 지르코늄니오븀옥사이드(ZrNbO)막을 형성한 후에 100 내지 500W의 바이어스, 200 내지 500℃의 저온 및 N2O 분위기에서 플라즈마 어닐링을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  15. 제8항에 있어서,
    상기 지르코늄니오븀옥사이드(ZrNbO)막을 형성한 후에 500 내지 900℃의 온도 및 N2 분위기 또는 0.1 이하의 비를 갖는 O2/N2 분위기에서 어닐링을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  16. 제8항에 있어서,
    상기 게이트전극막을 형성하기 전에 상기 지르코늄니오븀옥사이드(ZrNbO)막 위에 장벽금속막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  17. 제16항에 있어서,
    상기 장벽금속막은 티타늄나이트라이드막 또는 텅스텐나이트라이드막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  18. 제8항에 있어서,
    상기 게이트전극막은 폴리실리콘막, 텅스텐실리사이드막, 텅스텐막 또는 티타늄실리사이드막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
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