JP4647682B2 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP4647682B2
JP4647682B2 JP2008289773A JP2008289773A JP4647682B2 JP 4647682 B2 JP4647682 B2 JP 4647682B2 JP 2008289773 A JP2008289773 A JP 2008289773A JP 2008289773 A JP2008289773 A JP 2008289773A JP 4647682 B2 JP4647682 B2 JP 4647682B2
Authority
JP
Japan
Prior art keywords
gate electrode
layer
tin
insulating film
orientation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2008289773A
Other languages
English (en)
Other versions
JP2010118443A (ja
Inventor
純 鈴木
博 中川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Panasonic Holdings Corp
Original Assignee
Panasonic Corp
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp, Matsushita Electric Industrial Co Ltd filed Critical Panasonic Corp
Priority to JP2008289773A priority Critical patent/JP4647682B2/ja
Priority to PCT/JP2009/004439 priority patent/WO2010055603A1/ja
Publication of JP2010118443A publication Critical patent/JP2010118443A/ja
Priority to US13/005,196 priority patent/US8476714B2/en
Application granted granted Critical
Publication of JP4647682B2 publication Critical patent/JP4647682B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28088—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a composite, e.g. TiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's

Description

本明細書で開示される技術は、半導体装置に関し、詳細には、高誘電体ゲート絶縁膜を有する半導体装置及びその製造方法に関する。
半導体装置の高集積化及び動作の高速化に伴い、トランジスタの微細化が進められている。相補型ＭＯＳ（CMOS）デバイスには、Ｎチャネル型ＭＯＳトランジスタ（以下「ＮＭＯＳ」と略記する）とＰチャネル型ＭＯＳトランジスタ（以下「ＰＭＯＳ」と略記する）の２つのトランジスタが設けられている。ＮＭＯＳは電子の移動によって電流のオン、オフを制御し、ＰＭＯＳは正孔の移動によって電流を制御する。
従来、ＣＭＯＳデバイスには誘電率が３．９程度のシリコン酸化膜からなるゲート絶縁膜が一般的に用いられてきた。しかし、シリコン酸化膜からなるゲート絶縁膜は、トランジスタの微細化に伴って薄膜化されると、リーク電流が増大し、デバイスの消費電力や待機電力を増大させてしまう。そこで、誘電率が４．０以上のＨｉｇｈ−ｋ材料で構成され、実際の膜厚をシリコン酸化膜を用いる場合より厚くしても、実効的な膜厚（EOT）を薄膜化できるゲート絶縁膜の開発が進んでいる。
しかしながら、Ｈｉｇｈ−ｋゲート絶縁膜を従来から用いられているポリシリコンからなるゲート電極と組み合わせただけでは、ゲート電極の空乏化と呼ばれる現象により、ＥＯＴが薄いというＨｉｇｈ−ｋゲート絶縁膜の利点が失われてしまう。従来のゲート電極では、ポリシリコン中にホウ素やリンなどの不純物をイオン注入し、熱処理によって活性化することで、ポリシリコンの仕事関数をノンドープ状態の４．６５ｅＶから、ホウ素をイオン注入することで、５．１５ｅＶまで向上でき、ＮＭＯＳとＰＭＯＳのしきい値電圧の制御が可能であった。しかし、Ｈｉｇｈ−ｋゲート絶縁膜を用いると、フェルミレベルピニングを起こし、イオン注入によって仕事関数を変化させることができなくなる。よって、ゲート電極の空乏化を防ぐためには、金属で構成されたゲート電極との組み合わせが必須である。しかし、金属ゲート電極とポリシリコンゲート電極を組み合わせたＭＩＰＳ（Metal-Inserted-Poly-Si Stack）と呼ばれる構造においてはゲート電極に用いられる金属の仕事関数がしきい値に与える影響が支配的になり、イオン注入による仕事関数の調整は難しい。このＨｉｇｈ−ｋゲート絶縁膜と金属ゲート電極における仕事関数の研究においては、チタン、タングステン、タンタル、モリブデンの窒化物の使用が検討されており、特に、ＤＲＡＭ（Dynamic Random Access Memory）の電極材料として、従来から用いられてきたチタンやタングステンの窒化物が、ドライエッチングやウェットエッチングなどの加工特性を考える上で、金属ゲート電極材料としては扱いやすい。
特開２００７−１１００９１号公報
チタン窒化膜（TiN膜）の仕事関数は、膜厚に大きく依存し、大きな仕事関数が必要なｐチャネルゲート電極はＴｉＮ膜厚を厚く、小さな仕事関数が必要なｎチャネルゲート電極ではＴｉＮ膜厚を薄く形成することで、仕事関数を変化させることが可能である。
しかし、ＴｉＮ膜の膜厚を厚くすると、同時にＥＯＴの増膜が起こり、ＴｉＮを厚膜で使用する場合、Ｈｉｇｈ−ｋゲート絶縁膜で得たＥＯＴの薄膜化を犠牲にすることになる。また、ＮＭＯＳとＰＭＯＳでゲート絶縁膜のＥＯＴが異なるため、ＣＭＯＳ動作に不具合が生じるなどの場合もある。
本発明の目的は、微細化に対応でき、Ｈｉｇｈ−ｋゲート絶縁膜を有する半導体装置を提供することにある。
上記課題を解決するために、本発明に係る半導体装置は、上部にｐ型層とｎ型層が設けられた半導体基板と、前記ｐ型層上に設けられた第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に設けられ、ＴｉＮからなる第１のゲート電極と、前記第１のゲート電極上に設けられ、不純物を含む半導体からなる第１の上部ゲート電極とを有するＮチャネル型ＭＯＳトランジスタと、前記ｎ型層上に設けられた第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に設けられ、ＴｉＮ結晶からなり、（１１１）配向／（２００）配向が１．５以上となるＴｉＮ層を少なくとも一部に含む第２のゲート電極と、前記第２のゲート電極上に設けられ、不純物を含む半導体からなる第２の上部ゲート電極とを有するＰチャネル型ＭＯＳトランジスタとを備えている。
この構成によれば、Ｐチャネル型ＭＯＳトランジスタの第２のゲート電極が少なくとも一部に（１１１）配向／（２００）配向が１．５以上となるＴｉＮ層を含んでいるので、第２のゲート電極を厚くして仕事関数を大きくしてもＥＯＴの増加を抑制することができる。このため、Ｐチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタのゲート電極の仕事関数を適切な値に設定しつつ、両トランジスタ間でのＥＯＴの差を小さくできるので、微細化した場合でも高機能なＣＭＯＳトランジスタを実現することができる。
また、前記第２のゲート電極の全体が（１１１）配向／（２００）配向が１．５以上となるＴｉＮ結晶で構成されており、前記第１のゲート電極は、（１１１）配向／（２００）配向が１．５以上で、前記第２のゲート電極よりも膜厚が薄いＴｉＮ結晶で構成されている場合、Ｎチャネル型ＭＯＳトランジスタのゲート電極の仕事関数を小さくしつつ、Ｐチャネル型ＭＯＳトランジスタの仕事関数を大きくできるので好ましい。
前記第２のゲート電極の膜厚が１５ｎｍ以上である場合、Ｐチャネル型ＭＯＳトランジスタのゲート電極の仕事関数を大きくできるので好ましい。
前記第１のゲート電極は（１１１）配向／（２００）配向が０．８以上１．２以下のＴｉＮ結晶で構成されており、前記第１のゲート電極の膜厚は４ｎｍ以上１０ｎｍ以下であれば、Ｎチャネル型ＭＯＳトランジスタのＥＯＴを小さくできるので好ましい。
前記第２のゲート電極は、（１１１）配向／（２００）配向が０．８以上１．２以下のＴｉＮ結晶からなる第１のＴｉＮ層と、（１１１）配向／（２００）配向が１．５以上のＴｉＮ結晶からなる第２のＴｉＮ層とで構成されていてもよい。
前記第１のゲート絶縁膜の内部または前記第１のゲート絶縁膜と前記第１のゲート電極との界面にＬａまたはＭｇが偏析され、前記第２のゲート絶縁膜の内部または前記第２のゲート絶縁膜と前記第２のゲート電極との界面にＡｌまたはＴａが偏析されていてもよい。
前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜は、高誘電体で構成されていてもよい。
本発明の半導体装置の製造方法は、半導体基板の上部にｐ型層及びｎ型層を形成する工程（ａ）と、前記ｐ型層上に、下から順に第１のゲート絶縁膜、ＴｉＮからなる第１のゲート電極、及び不純物を含む半導体からなる第１の上部ゲート電極を有するＮチャネル型ＭＯＳトランジスタを形成するとともに、前記ｎ型層上に、下から順に第２のゲート絶縁膜、ＴｉＮ結晶からなり、（１１１）配向／（２００）配向が１．５以上となるＴｉＮ層を少なくとも一部に含む第２のゲート電極、及び不純物を含む半導体からなる第２の上部ゲート電極を有するＰチャネル型ＭＯＳトランジスタを形成する工程（ｂ）とを備えている。
この方法によれば、Ｐチャネル型ＭＯＳトランジスタの第２のゲート電極の少なくとも一部に（１１１）配向／（２００）配向が１．５以上となるＴｉＮ層を設けるので、第２のゲート電極を厚くして仕事関数を大きくしつつ、ＥＯＴの増加を抑制することが可能となる。このため、Ｐチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタのゲート電極の仕事関数を適切な値に設定しつつ、両トランジスタ間でのＥＯＴの差を小さくできるので、微細化した場合でも高機能なＣＭＯＳトランジスタを実現することができる。
前記工程（ｂ）は、前記半導体基板上に絶縁膜を形成する工程（ｂ１）と、ガス供給口と前記半導体基板との間隔を２５ｍｍ以上にし、６６．７Ｐａ以下でＴｉの原料ガスとＮの原料ガスとを交互に供給することで前記絶縁膜上に（１１１）配向／（２００）配向が１．５以上となるＴｉＮ層を形成する工程（ｂ２）と、前記ＴｉＮ層のうち前記ｐ型層の上方に位置する部分の一部を選択的に除去し、前記ｐ型層の上方における前記ＴｉＮ層の膜厚を、前記ｎ型層の上方における前記ＴｉＮ層の膜厚より薄くする工程（ｂ３）と、前記ＴｉＮ層の上に半導体膜を形成する工程（ｂ４）と、前記半導体層、前記ＴｉＮ層、前記絶縁膜をパターニングして前記ｐ型層上に前記絶縁膜の一部からなる前記第１のゲート絶縁膜、前記ＴｉＮ層の一部からなる前記第１のゲート電極、及び前記半導体膜の一部からなる前記第１の上部ゲート電極を形成するとともに、前記ｎ型層上に前記絶縁膜の一部からなる前記第２のゲート絶縁膜、前記ＴｉＮ層の一部からなる前記第２のゲート電極、及び前記半導体膜の一部からなる前記第２の上部ゲート電極を形成する工程（ｂ５）とを含んでいてもよい。なお、チャンバー内の圧力とガス供給口と半導体基板との間隔とを調節することで、ＴｉＮの結晶配向性を制御することが可能となっている。例えば、チャンバー内の圧力を下げてガス供給口と半導体基板との間隔を大きくすることで、（１１１）配向／（２００）配向が１．５以上となるＴｉＮ層を選択的に形成することが可能である。
また、前記第２のゲート電極は下層ゲート電極と、前記下層ゲート電極上に設けられた上層ゲート電極とを有しており、前記工程（ｂ）は、前記半導体基板上に絶縁膜を形成する工程（ｂ６）と、ガス供給口と前記半導体基板との間隔を２０ｍｍ以下にし、４００Ｐａ以上でＴｉの原料ガスとＮの原料ガスとを交互に供給することで前記絶縁膜上に（１１１）配向／（２００）配向が０．８以上１．２以下となる第１のＴｉＮ層を形成する工程（ｂ７）と、前記ガス供給口と前記半導体基板との間隔を２５ｍｍ以上にし、６６．７Ｐａ以下でＴｉの原料ガスとＮの原料ガスとを交互に供給することで前記第１のＴｉＮ層上に（１１１）配向／（２００）配向が１．５以上となる第２のＴｉＮ層を形成する工程（ｂ８）と、前記第２のＴｉＮ層のうち前記ｐ型層の上方に形成された部分を選択的に除去する工程（ｂ９）と、前記第１のＴｉＮ層及び前記第２のＴｉＮ層の上に半導体膜を形成する工程（ｂ１０）と、前記半導体層、前記第２のＴｉＮ層、前記第１のＴｉＮ層、前記絶縁膜をパターニングして前記ｐ型層上に前記絶縁膜の一部からなる前記第１のゲート絶縁膜、前記第１のＴｉＮ層の一部からなる前記第１のゲート電極、及び前記半導体膜の一部からなる前記第１の上部ゲート電極を形成するとともに、前記ｎ型層上に前記絶縁膜の一部からなる前記第２のゲート絶縁膜、前記第１のＴｉＮ層の一部からなる前記下層ゲート電極、前記第２のＴｉＮ層の一部からなる前記上層ゲート電極、及び前記半導体膜の一部からなる前記第２の上部ゲート電極を形成する工程（ｂ１１）とを含んでいてもよい。
また、前記第２のゲート電極は下層ゲート電極と、前記下層ゲート電極上に設けられた上層ゲート電極とを有しており、前記工程（ｂ）は、前記半導体基板上に絶縁膜を形成する工程（ｂ１２）と、前記絶縁膜上にＡｌ酸化物、Ｔａ酸化物、Ａｌ窒化物、及びＴａ窒化物のうちいずれかからなる第１の偏析層を形成する工程（ｂ１３）と、ガス供給口と前記半導体基板との間隔を２０ｍｍ以下にし、４００Ｐａ以上でＴｉの原料ガスとＮの原料ガスとを交互に供給することで前記第１の偏析層の上に（１１１）配向／（２００）配向が０．８以上１．２以下となる第１のＴｉＮ層を形成する工程（ｂ１４）と、前記第１のＴｉＮ層のうち前記ｐ型層の上方に形成された部分を除去する工程（ｂ１５）と、前記工程（ｂ１５）の後、前記絶縁膜及び前記第１のＴｉＮ層の上にＬａ酸化物、Ｍｇ酸化物、Ｌａ窒化物、及びＭｇ窒化物のうちいずれかからなる第２の偏析層を前記ｐ型層の上方に選択的に形成する工程（ｂ１６）と、熱処理によって前記絶縁膜の内部、または前記絶縁膜の上面のうち前記ｐ型層の上方に形成された部分にＬａまたはＭｇを偏析させ、前記絶縁膜の内部、または前記絶縁膜の上面のうち前記ｎ型層の上方に形成された部分にＡｌまたはＴａを偏析させる工程（ｂ１７）と、前記ガス供給口と前記半導体基板との間隔を２５ｍｍ以上にし、６６．７Ｐａ以下でＴｉの原料ガスとＮの原料ガスとを交互に供給することで前記第２の偏析層及び前記第１のＴｉＮ層上に（１１１）配向／（２００）配向が１．５以上となる第２のＴｉＮ層を形成する工程（ｂ１８）と、前記第２のＴｉＮ層の上に半導体膜を形成する工程（ｂ１９）と、前記半導体層、前記第２のＴｉＮ層、前記第１のＴｉＮ層、前記第２の偏析層、前記第１の偏析層、及び前記絶縁膜をパターニングして前記ｐ型層上に前記絶縁膜の一部からなる前記第１のゲート絶縁膜、前記第２の偏析層の一部からなる第２の元素偏析層、前記第２のＴｉＮ層の一部からなる前記第１のゲート電極、及び前記半導体膜の一部からなる前記第１の上部ゲート電極を形成するとともに、前記ｎ型層上に前記絶縁膜の一部からなる前記第２のゲート絶縁膜、前記第１の偏析層の一部からなる第１の元素偏析層、前記第１のＴｉＮ層の一部からなる前記下層ゲート電極、前記第２のＴｉＮ層の一部からなる前記上層ゲート電極、及び前記半導体膜の一部からなる前記第２の上部ゲート電極を形成する工程（ｂ２０）とを含んでいてもよい。
本発明によれば、Ｐチャネル型ＭＯＳトランジスタ及びＮチャネル型ＭＯＳトランジスタに形成されたＴｉＮからなるゲート電極の結晶配向率を最適に設定することで、ＥＯＴ増膜を抑制しつつ高い仕事関数を得ることができるので、例えばＨｉｇｈ−ｋ材料を用いたゲート絶縁膜とＴｉＮからなる金属ゲート電極を組み合わせた場合にＣＭＯＳのさらなる微細化及び高機能化を実現することができる。
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体製造装置及び、それを用いた半導体装置の製造方法について、図面を参照しながら説明する。
図１は、本発明の第１の実施形態に係る半導体装置の概略構成を示す断面図である。ここでは、ＣＭＯＳを構成するＮＭＯＳ１０６とＰＭＯＳ１０５とを示している。
図１に示すように、本実施形態の半導体装置では、シリコン等からなる半導体基板１０１の上部にｐ型ウェル領域１０３及びｎ型ウェル領域１０２が設けられ、ｐ型ウェル領域１０３及びｎ型ウェル領域１０２はそれぞれシリコン酸化膜等で構成された素子分離層１０４に囲まれ、互いに電気的に分離されている。素子分離層１０４は例えばＳＴＩ(Shallow Trench Isolation)形状を有している。ｐ型ウェル領域１０３上にはＮＭＯＳ１０６が設けられ、ｎ型ウェル領域１０２上にはＰＭＯＳ１０５が設けられている。
ＮＭＯＳ１０６は、ｐ型ウェル領域１０３上に設けられ、Ｈｉｇｈ−ｋ材料からなる第１のゲート絶縁膜１１５と、第１のゲート絶縁膜１１５上に設けられ、ＴｉＮで構成された第１のゲート電極１１６と、第１のゲート電極１１６上に設けられ、リンなどのｎ型不純物を含むポリシリコンからなる第１の上部ゲート電極１１７と、第１のゲート絶縁膜１１５、第１のゲート電極１１６、及び第１の上部ゲート電極１１７の側面上に設けられ、シリコン酸化膜やシリコン窒化膜等で構成された第１のサイドウォール１１８と、ｐ型ウェル領域１０３のうち第１のサイドウォール１１８の直下部分に設けられ、ｎ型不純物を含むｎ型エクステンション層１１４と、ｐ型ウェル領域１０３のうち第１のゲート電極１１６、第１の上部ゲート電極１１７及び第１のサイドウォール１１８の両側方に位置する領域に設けられ、ｎ型エクステンション層１１４に接し、ｎ型エクステンション層１１４よりも高濃度のｎ型不純物を含むｎ型不純物拡散層１１３とを有している。ｎ型不純物拡散層１１３及びｎ型エクステンション層１１４はｎ型ソース・ドレイン領域を構成しており、このｎ型ソース・ドレイン領域上と第１の上部ゲート電極１１７の上にはそれぞれニッケルシリサイド（ＮｉＳｉ）もしくはニッケル白金シリサイド（ＮｉＰｔＳｉ）などで構成されたシリサイド層が形成されている。ｎ型ソース・ドレイン領域に炭素（Ｃ）を１％〜３％含んだカーボンドープＳｉエピタキシャル層が設けられていてもよい。
ＰＭＯＳ１０５は、ｎ型ウェル領域１０２上に設けられ、Ｈｉｇｈ−ｋ材料からなる第２のゲート絶縁膜１０９と、第２のゲート絶縁膜１０９上に設けられ、ＴｉＮで構成された第２のゲート電極１１０と、第２のゲート電極１１０上に設けられ、ボロンなどのｎ型不純物を含むポリシリコンからなる第２の上部ゲート電極１１１と、第２のゲート絶縁膜１０９、第２のゲート電極１１０、及び第２の上部ゲート電極１１１の側面上に設けられ、シリコン酸化膜やシリコン窒化膜等で構成された第２のサイドウォール１１２と、ｎ型ウェル領域１０２のうち第２のサイドウォール１１２の直下部分に設けられ、ｐ型不純物を含むｐ型エクステンション層１０８と、ｎ型ウェル領域１０２のうち第２のゲート電極１１０、第２の上部ゲート電極１１１及び第２のサイドウォール１１２の両側方に位置する領域に設けられ、ｐ型エクステンション層１０８に接し、ｐ型エクステンション層１０８よりも高濃度のｐ型不純物を含むｐ型不純物拡散層１０７とを有している。ｐ型不純物拡散層１０７及びｐ型エクステンション層１０８はｐ型ソース・ドレイン領域を構成しており、このｐ型ソース・ドレイン領域上と第２の上部ゲート電極１１１の上にはそれぞれニッケルシリサイド（ＮｉＳｉ）もしくはニッケル白金シリサイド（ＮｉＰｔＳｉ）などで構成されたシリサイド層が形成されている。ｐ型ソース・ドレイン領域にゲルマニウム（Ｇｅ）を１０％〜３０％含んだＳｉＧｅエピタキシャル層が設けられていてもよい。第１の上部ゲート電極１１７及び第２の上部ゲート電極１１１はポリシリコン以外に、シリコンゲルマニウムなど、不純物を含む半導体で構成されていてもよい。
本実施形態の半導体装置の特徴は、ＴｉＮからなる第１のゲート電極１１６及び第２のゲート電極１１０のＥＯＴがＴｉＮ膜の膜厚で調整されているのではなく、ＴｉＮ膜の結晶性により制御されていることにある。すなわち、第１のゲート電極１１６及び第２のゲート電極１１０では、ＴｉＮ膜の結晶性を制御することで酸化膜換算膜厚（ＥＯＴ）の変動が抑制されている。このような、金属ゲート電極の結晶性を制御することでＥＯＴの変動を抑えることは、従来全く知られていなかった。また、ＣＭＯＳのゲート電極では、動作を安定化するためにＮＭＯＳとＰＭＯＳのゲート絶縁膜のＥＯＴを揃える必要があるので、本願発明者らはこの点も考慮して検討を重ね、本願発明に想到した。以下、その詳細について説明する。
本実施形態の半導体装置では、第１のゲート電極１１６及び第２のゲート電極１１０を構成するＴｉとＮの組成比Ｎ／Ｔｉを１．０以上１．２以下に設定し、ＴｉＮを結晶状態で用いた。さらに、本願発明者らは、ＴｉＮの結晶配向性の（１１１）配向の割合（２００）配向に対して強めることによって、ＴｉＮ膜厚が２５ｎｍ程度までＥＯＴの増加を抑制できることを見出し、これをＣＭＯＳトランジスタに適用した。
図２は、ＴｉＮ膜厚とＥＯＴの関係を示す図である。同図のグラフＡに示すように、従来技術で用いられるＴｉＮ膜では、ＴｉＮ膜厚に対してＥＯＴが単調に増加する。この場合、仕事関数を増加させる目的でＴｉＮ膜厚を増加させると、ＥＯＴも増加し、微細化に反することとなる。ＴｉＮは柱状結晶になりやすく、従来のゲート電極に用いられるＴｉＮでは（２００）配向の結晶が支配的である。また、図２のグラフＣに示すように、本実施形態で用いられるＴｉＮ膜では、ＴｉＮ膜厚が測定した範囲内（５ｎｍ〜２５ｎｍまで）で大きなＥＯＴの変化は見られない。本実施形態のゲート電極に用いられるＴｉＮ膜では（１１１）配向の（２００）配向に対する割合（以下、（１１１）配向／（２００）配向等と表記）が従来に比べて大きくなっている。また、グラフＢは、グラフＡとＣに示すＴｉＮの中間の結晶性を有しているＴｉＮの測定結果を示す。
図３は、膜厚１５ｎｍのＴｉＮ薄膜の結晶性を調べたＸＲＤ（X-Ray Diffraction）の結果である。測定方法は、θ/2θ法と称されるＯｕｔ−Ｐｌａｎｅ測定である。横軸は回折角度(2θ)、縦軸は、Ｘ線の回折強度を示している。これらのスペクトルの差が区別しやすいように、それぞれのスペクトルに縦軸方向のオフセットを加えている。ＴｉＮ膜中のチタンと窒素の比率（Ｔｉ／Ｎ）は１．１程度であるが、（１１１）面の回折ピークが支配的になる場合（図３中の"Ｃ"）と、（２００）面の回折ピークが支配的になる場合（図３中の"Ａ"）に作りわけすることが可能である。なお、図３中のＢに示すように、（１１１）面結晶の回折ピークと（２００）面結晶の回折ピークとを同程度とすることもできる。
以上から分かるように、ＴｉＮの結晶配向性を変化させることでＴｉＮ膜厚が増加してもＥＯＴの変動が小さくなるようにすることが可能である。これは、本願発明者が独自に見出した事項である。ＴｉＮ膜の形成技術としては、ＭＯＣＶＤ(Metal Organic Chemical Vapor Deposition)法、ＡＬＤ（Atomic Layer Deposition）法、ＰＶＤ（Physical Vapor Deposition）法などが考えられるが、結晶制御をする目的では、原子層の制御が可能であるＡＬＤ法が最も好ましい。
ＡＬＤ法を用いてＴｉＮ膜を形成する場合、図４に示すように、例えば塩化チタン（TiCl4）などのＴｉソースとアンモニア（NH3）などの窒素ソースを交互に供給して、原子層蒸着を繰り返しながら成膜を行う。ＴｉＮ膜の結晶性は、Ｔｉソースや窒素ソースの供給時間や流量、もしくは成膜温度を３５０℃から６００℃まで変化させても、大きな差は生じない。
ＴｉＮの結晶性は、ＡＬＤ１サイクルあたりの基板表面上の吸着確率に大きく依存し、その吸着確率に大きな影響を及ぼすのは、チャンバー内圧力である。ＭＯＣＶＤやＰＶＤでチャンバー内圧力を変化させても結晶性が変化できないのは、Ｔｉと窒素の結合において気相反応が支配的であるためと考えられる。これに対して、ＡＬＤでは、表面反応が支配的であるため、チャンバー圧力を変化させて結晶性を変調させることが可能である。
チャンバー内圧力が高い場合、基板に吸着しようとするＴｉ原子は密な状態で吸着、結合する。密な状態でＡＬＤサイクルを続けると、縦方向へ結合が進み、（２００）面の結晶性が支配的になる。このため、１サイクルあたりの膜厚が増え、デポレートが高くなる。これに対して、チャンバー圧力が低い場合は、Ｔｉ原子、Ｎ原子は、原子密度は疎な状態で吸着、結合する。このため、デポレートは低下する。疎な状態で結合が起こる場合、ＴｉとＮが１対の結合をするだけでなく、原子が吸着した際、例えばＴｉが２つのＮと結合する確率が高くなる。すると、斜め方向の結合が進み、（１１１）面の結晶性が支配的になる。
図５は、図３に示すＡ、Ｂ、Ｃの各ＴｉＮを成膜する条件におけるデポレート（deposition rate)を示す図である。横軸はＡＬＤのサイクル数を示し、縦軸は膜厚を示す。グラフの傾きはデポレートを表し、傾きが大きいほどデポレートが高く、傾きが小さいほどデポレートが低いことを表す。前述のとおり、デポレートは、チャンバー内圧力に大きく依存し、シャワープレート（ガス供給口）とウェハ（ステージヒータ）との間隔にも依存する。
ここで、本願発明者は、チャンバー内圧力、及びシャワープレート−ウェハ間の間隔を調整し、デポレートを変化させることで、ＴｉＮの結晶配向を自在に変化できることを見出した。後述する半導体装置の製造方法で、デポレートが０．０８ｎｍ／ｃｙｃｌｅ以上の場合、（２００）面が支配的になり、デポレートが０．０７５ｎｍ／ｃｙｃｌｅで（１１１）面と（２００）面が同等になる。逆に、デポレートを０．０６ｎｍ／ｃｙｃｌｅ以下にすると、（１１１）面が支配的になる。
デポレートは、スループットと称される単位時間当たりの処理枚数に影響し、デポレートが高いほど、単位時間当たりの処理枚数が増える。このため、量産設備としては、スループットの高い状態での成膜が好まれ、ＡＬＤ成膜した際の従来のＴｉＮ膜の結晶面方位は（２００）面が支配的であった。
図６は、配向性を変化させた時のＴｉＮ膜厚に対する仕事関数の変化を示す図である。特開２００７−１６５４１４号公報で公開されているように、炭化タンタル（TaC）は、結晶配向性を変えると仕事関数を大きく変えることができる。これに対してＴｉＮの仕事関数は結晶配向性に鈍感で、（１１１）配向／（２００）配向が１．５以上のＴｉＮと０．６以下のＴｉＮで飽和仕事関数の差を比較すると僅か２０ｍｅＶであり、仕事関数への影響はＴｉＮの膜厚が支配的であることがわかる。
ＴｉＮの（２００）配向が支配的である場合、ＴｉＮの結晶粒界が形成されやすく、その結晶粒界に沿って、Ｈｉｇｈ−ｋ絶縁膜からＴｉＮ膜内に酸素が拡散し、チタン酸化物（TiOx）が形成されたことによってＥＯＴが増膜するものと考えられる。配向性の違いが仕事関数に与える影響は小さいが、（２００）配向が支配的である場合の方が、仕事関数の飽和量は大きくなる。これは、Ｈｉｇｈ−ｋゲート絶縁膜／ＴｉＮ界面にＴｉＯｘが形成されたことによって、電気双極子モーメントが大きくなったためと考えられる。
逆に、ＴｉＮの（１１１）配向が支配的である場合、斜方向の結晶成長であるため、Ｈｉｇｈ−ｋゲート絶縁膜側もしくは、ポリシリコン（上部ゲート電極）側から拡散してくる酸素の拡散を防止できるため、ＴｉＮ膜厚の増加に伴うＥＯＴの増加が抑えられると考えられる。
なお、図３のＸＲＤ測定では回折強度を向上させるために、最小でも１００μｍ×１００μｍのＸ線スポット径が必要になり、ゲート長が５０ｎｍ以下のトランジスタのゲート電極のＸ線回折を観察することは難しい。しかし、トランジスタのゲート電極部分の断面を透過電子顕微鏡（ＴＥＭ）で観察することによって、容易に結晶配向性を観察することが可能である。あるいは、電子線回折法によって（１１１）と（２００）の結晶配向率を確認することは可能である。
図７は、ＴｉＮ膜のＴＥＭ像を示す図である。同図において部分（ａ）は、（１１１）面を示す斜結晶面であり、部分（ｂ）は、（２００）面を示す縦結晶面であることが分かる。
このように、本願発明者らはＴｉＮ膜の物性を詳細に調べ、ＴｉＮの結晶配向性を制御することにより、ＴｉＮ膜の膜厚を増やした場合のＥＯＴの増加を抑制することができた。本発明は、この新しい発見に基づいて行われたものであり、従来技術の範疇とは異なる特徴・効果を示す。
以上で説明したように、本実施形態の半導体装置では、第１のゲート電極１１６と第２のゲート電極１１０を共に（１１１）面が支配的なＴｉＮで構成しているので、ＰＭＯＳとＮＭＯＳでゲート電極の仕事関数を適切な値に設定しつつ、第１のゲート電極１１６と第２のゲート電極１１０とでＥＯＴの差を小さくすることができる。また、ＥＯＴを小さくすることもできるので、ＰＭＯＳとＮＭＯＳとを共に適切に動作させることができ、微細且つ高機能なＣＭＯＳトランジスタを実現することができる。
なお、第１のゲート電極１１６の膜厚は４ｎｍ以上１０ｎｍ以下程度が好ましく、第２のゲート電極１１０の膜厚は１５以上２５ｎｍ以下程度であることが好ましい。
次に、本実施形態の半導体装置の製造方法を、図８（ａ）〜（ｅ）を参照して説明する。
まず、図８（ａ）に示す工程で、半導体基板１０１上に、素子分離層１０４によって絶縁分離されたｎ型ウェル領域１０２及びｐ型ウェル領域１０３をそれぞれ公知の方法で形成した後、ｎ型ウェル領域１０２及びｐ型ウェル領域１０３上に高誘電体膜１０９ａ、ＴｉＮ膜１１０ａを順次形成する。ここで、「高誘電体膜」、あるいは「Ｈｉｇｈ−ｋ膜」とは、従来ゲート絶縁膜の材料として主流であったシリコン酸化物よりも高い誘電率を持つ材料のことを言うものとする。高誘電体膜１０９ａは、例えば、水蒸気や一酸化窒素雰囲気でｎ型ウェル領域１０２及びｐ型ウェル領域１０３の上面部を酸化することで形成された厚さ１．０ｎｍほどのシリコン酸化膜上に、Ｈｆ、Ｚｒなどの４族元素を主成分とした酸化物、または、シリケートと称されるＨｆやＺｒとＳｉとの酸化物、あるいは、アルミネートと称されるＨｆやＺｒとＡｌとの酸化物、もしくは、プラズマ窒化やアンモニア窒化によって窒素を添加したそれらの元素の酸窒化物を堆積することで形成される。このＨｉｇｈ−ｋ材料からなるゲート絶縁膜の形成には、ＭＯＣＶＤ(Metal Organic Chemical Vapor Deposition)法、ＡＬＤ（Atomic Layer Deposition）法、ＰＶＤ（Physical Vapor Deposition）法などを用いる。また、窒化処理を加えた場合は、１０００℃以上の熱処理を加えたほうが好ましい。
ＴｉＮ膜１１０ａは、図９に示すような枚葉式の成膜装置により、ＡＬＤ法を用いて形成する。この枚葉式成膜装置は、シャワープレート２０３と称される複数のガス供給口２０１、２０２を備えたプレートが、半導体基板が設置されるステージヒータ２０４に平行に配置されており、ガス供給口２０１、２０２は互いに独立に配置されている。ここで、ガス供給口２０１はＴｉソースガスの供給口であり、ガス供給口２０２は窒素ソースガスの供給口である。ステージヒータ２０４とシャワープレート２０３との間隔２０６は５ｍｍから５０ｍｍまで可変であり、この間隔によって、チャンバー内の容積を自在に変えることができる。Ｔｉソースガス及び窒素ソースガスの供給量はそれぞれマスフローコントローラー２０８、２０７によって制御される。
各ソースガスの供給は、０．０１秒以上の間隔で開閉を制御できる差圧調整弁により、ガス流量・ガス供給時間が制御されており、例えば、図４に示すようなガス供給を繰り返すことによって、原子層レベルで制御された成膜を実現する。また、非常に速いガスの切り替えが必要になるため、チャンバー容積はできるだけ小さいほうが好ましく、ステージヒータとシャワープレートの間隔を変えることで、各膜種に最適な間隔を設定する。
ガス供給は、例えば、液体ガスバブラーキャビネット２０９において、Ｔｉソースである塩化チタン（TiCl4）などの液体ソースをＡｒなどの不活性ガスでバブリングすることよって気化させた塩化チタンガスをチャンバー内にｔ１＝０．０５秒間供給し（図４参照）、Ｈｉｇｈ−ｋゲート絶縁膜上にＴｉを吸着させる。
次に、チャンバー内に充満した塩化チタンガスを排出するために、窒素ガスを、例えば１０００ｍＬ／ｍｉｎ（ｓｃｃｍ）の流量でｔ２＝０．３秒間供給する。この後、窒素ソースガスであるアンモニアを、例えば１０００ｍＬ／ｍｉｎ（ｓｃｃｍ）でｔ３＝１秒間供給することによって、吸着しているＴｉと結合させる。
その後、チャンバー内に充満しているアンモニアガスを取り除くために、窒素ガスを１０００ｍＬ／ｍｉｎ（ｓｃｃｍ）の流量でｔ４＝１秒間程度流す。この一連のガス供給を１サイクルとして、１サイクルの間に成膜される膜厚を、デポレート（成膜速度）と呼ぶ。ＴｉＮの場合、４００℃から６００℃の間では、デポレートはほとんど変化せず、ガス供給流量にもほとんど依存しない。前述のとおり、デポレートは、チャンバー内圧力に大きく依存し、シャワープレート２０３とウェハ２０５（ステージヒータ２０４）との間隔にも依存する。ＣＶＤやＰＶＤでは、デポレートを変化させることで、結晶性を変調させることは困難であるが、原子層の制御が可能なＡＬＤは１サイクルあたりのデポレートを変化させることで、ＴｉＮの結晶配向を自在に変化できる。
本実施形態の場合、ＴｉＮ膜１１０ａは、高誘電体膜１０９ａ上全面に設けられ、（１１１）／（２００）の配向率が１．５以上となる結晶性を持っており、かつ１５ｎｍ以上２５ｎｍ以下の膜厚で形成される。成膜条件は、チャンバー内圧力６６．７Ｐａ（０．５Ｔｏｒｒ）、シャワープレート２０３とウェハ２０５の間隔が２５ｍｍで、ステージヒータ温度は５５０℃とし、各ガス種のガス流量・時間は上記のとおりである。この方法で用いられるソースガスは、塩化チタンとアンモニアの組み合わせだけでなく、Ｔｉソースとしてアミノ系、イミド系原料を用いてもよいし、窒素ソースについてはアンモニアにプラズマを印加して、アンモニアラジカルとして曝露することも可能である。
続いて、図８（ｂ）に示す工程で、ＴｉＮ膜１１０ａの全面にレジストを塗布し、ＮＭＯＳ形成領域をフォトリソグラフィー技術によって開口する（図示せず）。さらに、硫酸と過酸化水素水の混合液を用いてＴｉＮ膜１１０ａのうちＮＭＯＳ形成領域内に設けられた部分の一部を除去し、ＮＭＯＳ形成領域内でのＴｉＮ膜の膜厚４ｎｍ以上１０ｎｍ以下とする。以後、ＮＭＯＳ形成領域内のＴｉＮ膜はＴｉＮ膜１１６ａと表記する。その後、レジストを除去する。ＮＭＯＳ形成領域内のＴｉＮ膜１１０ａのエッチングはウェットエッチングに限らず、ハロゲン系のエッチングガスを用いたドライエッチングによっても可能である。
次に、図８（ｃ）に示す工程で、ＴｉＮ膜１１０ａ、１１６ａ上に形成された自然酸化膜や、レジスト塗布・除去により変質したＴｉＮ層を除去するために、過酸化水素水でＴｉＮ膜１１０ａ、１１６ａの表面を洗浄した後、ＴｉＮ膜１１０ａ、１１６ａ上に膜厚が１００ｎｍのポリシリコン膜を形成する。ＴｉＮとポリシリコンの界面に酸化層が存在すると界面抵抗が上昇するため、本工程（過酸化水素水による洗浄）を行うことが好ましい。ここで、ポリシリコン膜は、シラン（SiH4）やジシラン（Si2H6）を用いて５００℃〜５５０℃で膜を形成した後、熱処理を加えて膜をポリシリコン化する方法と、６００℃〜６３０℃でポリシリコンを形成する方法がある。また、シランとゲルマン（GeH4）を加えてシリコンゲルマニウム膜を電極用の膜として形成してもよい。
次に、フォトリソグラフィー技術とエッチング技術を用いてゲート電極用のレジストパターンを形成し、ハロゲン系のエッチングガスでポリシリコン膜、ＴｉＮ膜１１０ａ、１１６ａを異方性エッチングする。ポリシリコン膜の一部が第１の上部ゲート電極１１７、第２の上部ゲート電極１１１となり、ＴｉＮ膜１１０ａの一部が第２のゲート電極１１０となり、ＴｉＮ膜１１６ａの一部が第１のゲート電極１１６となる。ＴｉＮ膜１１０ａ、１１６ａをエッチングする際、両ＴｉＮ膜の膜厚が異なるため、Ｈｉｇｈ−ｋ材料からなる高誘電体膜１０９ａとの間にエッチング選択比を持たせ、エッチングが高誘電体膜１０９ａで止まるように調整する。なお、高誘電体膜１０９ａはＴｉＮ膜の形成後、１０００℃以上の熱処理が加わっている方が、十分なエッチング選択比を確保しやすい。
次に、フッ酸系薬剤による洗浄を行ってゲートドライエッチング時に残った高誘電体膜１０９ａの一部を除去し、ｐ型ウェル領域１０３上に設けられた第１のゲート絶縁膜１１５を形成し、ｎ型ウェル領域１０２上に第２のゲート絶縁膜１０９を形成する。
このように、図８（ａ）〜（ｃ）に示す工程によって、ＮＭＯＳ形成領域（ＮＭＯＳが形成される領域）とＰＭＯＳ形成領域（ＰＭＯＳが形成される領域）とでほぼ同じＥＯＴを持ったゲート絶縁膜を形成できる。また、ＮＭＯＳ用の第１のゲート電極１１６の膜厚は薄く（４〜１０ｎｍ）、ＰＭＯＳ用の第２のゲート電極１１０の膜厚は厚く（１５〜２５ｎｍ）構成されているため、ＰＭＯＳ用のゲート電極の仕事関数をＮＭＯＳ用のゲート電極よりも大きくすることができる。
次に、図８（ｄ）に示す工程で、６００℃以下の成膜温度でシリコン窒化膜を形成する。形成方法はＡＬＤが最適であり、例えば、ジクロロシラン（SiH2Cl2）とアンモニアを交互に供給することで、５ｎｍ〜１０ｎｍの膜厚で形成する（図示せず）。引き続き、ハロゲン系のガスにて異方性のドライエッチングすることで第１のゲート電極１１６及び第１の上部ゲート電極１１７の側面上と、第２のゲート電極１１０及び第２の上部ゲート電極１１１の側面上にシリコン窒化膜（オフセットサイドウォール）を形成する。
次に、ｎ型ウェル領域１０２をレジストで保護し、ｐ型ウェル領域１０３に、ｎ型の不純物である、リンや砒素、アンチモンなどをイオン注入する。そしてｎ型ウェル領域１０２上のレジストを除去した後、ｐ型ウェル領域１０３をレジストで保護する。そしてｎ型ウェル領域１０２に、ｐ型の不純物であるボロンやインジウムをイオン注入し、１０００℃以上の熱処理によりイオン種を活性化することにより、ｐ型ウェル領域１０３の上部にｎ型エクステンション層１１４を、ｎ型ウェル領域１０２の上部にｐ型エクステンション層１０８をそれぞれ形成する。
次に、図８（ｅ）に示す工程で、膜厚が５ｎｍ〜１０ｎｍのシリコン酸化膜と、膜厚が１０ｎｍ〜３０ｎｍのシリコン窒化膜とを連続的に形成した後、異方性のドライエッチングを行って第１のゲート電極１１６及び第１の上部ゲート電極１１７の側面上に第１のサイドウォール１１８を形成し、第２のゲート電極１１０及び第２の上部ゲート電極１１１の側面上に第２のサイドウォール１１２を形成する。第１のサイドウォール１１８及び第２のサイドウォール１１２は、必ずしも２層で構成されている必要はなく、１層のシリコン酸化膜もしくは、１層のシリコン窒化膜で構成されていてもよい。
次に、ｎ型ウェル領域１０２をレジストで保護し、ｐ型ウェル領域１０３にｎ型の不純物であるリンや砒素、アンチモンをイオン注入しｎ型不純物拡散層１１３を形成する。引き続き、ｎ型ウェル領域のレジストを除去し、ｐ型ウェル領域１０３をレジストで保護する。この状態で、ｐ型の不純物であるボロンやインジウムをイオン注入してｐ型不純物拡散層１０７を得、９００℃〜１０５０℃でｎ型不純物拡散層１１３及び、ｐ型不純物拡散層１０７のイオン種を活性化してソース・ドレイン領域を形成する。
続いて、ソース・ドレイン領域の上部と第１の上部ゲート電極１１７及び第２の上部ゲート電極１１１の上部をＮｉやＰｔによってシリサイド化する。次いで、コンタクトホールを形成する際のエッチングストッパーとなるシリコン窒化膜（図示せず）と層間絶縁膜（図示せず）となるシリコン酸化膜とを順次形成した後、平坦化処理などの一般的な工程を経て、図１に示す本実施形態の半導体装置を作製できる。
なお、以上ではＴｉＮ膜について結晶の配向性を制御する例を説明したが、ＷＮ（窒化タングステン）膜やＭｏＮ（窒化モリブデン）膜でゲート電極を構成する場合にも結晶の配向性を制御することでＰＭＯＳとＮＭＯＳのＥＯＴの差を小さくしつつ、各ゲート電極の仕事関数を適切な値にすることが可能となる。
（第２の実施形態）
図１０は、本発明の第２の実施形態に係る半導体装置の概略構成を示す断面図である。同図では、図１と同一部分には同一符号を付与し、詳細説明は省略する。
図１０に示すように、本実施形態の半導体装置が第１の実施形態の半導体装置と異なるのは、ＰＭＯＳにおいて、ＴｉＮからなるゲート電極が２層で構成されている点である。すなわち、ＰＭＯＳの第２のゲート絶縁膜１０９上には下から順に下層ゲート電極３０１、上層ゲート電極３０２、第２の上部ゲート電極１１１が設けられている。ＴｉＮで構成される下層ゲート電極３０１はＮＭＯＳの第１のゲート電極３０３と結晶配向性が同一であり、膜厚も同じである。ＴｉＮからなる上層ゲート電極３０２は下層ゲート電極３０１と異なる結晶配向性を有している。第１のゲート電極３０３及び下層ゲート電極３０１では（１１１）配向／（２００）配向が０．８以上１．２以下、膜厚が４ｎｍ以上１０ｎｍ以下となっている。上層ゲート電極３０２では（１１１）配向／（２００）配向が１．５程度、膜厚が例えば５ｎｍ以上２０ｎｍ以下程度で、下層ゲート電極３０１と上層ゲート電極３０２との合計膜厚は１５ｎｍ以上となっている。
次に、本実施形態の半導体装置の製造方法を説明する。図１１（ａ）〜（ｄ）は、第２の実施形態に係る半導体装置の製造方法を示す断面図である。
まず、図１１（ａ）に示すように、高誘電体膜１０９ａを形成する工程までは、第１の実施形態と同一であり、第１のＴｉＮ膜３０１ａ、第２のＴｉＮ膜３０２ａを形成した後の工程は、第１の実施形態における図８（ｃ）〜（ｅ）に示す工程と同一である。
図１１（ｂ）に示す工程では、高誘電体膜１０９ａ上に、（１１１）配向／（２００）配向が０．８以上１．２以下で膜厚が４ｎｍ以上１０ｎｍ以下の第１のＴｉＮ膜３０１ａを形成する。図２で示したように、（１１１）配向の結晶と（２００）配向の結晶とが同等となる場合のＴｉＮ膜のＥＯＴは、ＴｉＮ膜厚が５ｎｍ付近で最小値をとり、その後、ＴｉＮ膜厚の増加に従って単調増加する。
さらに、（１１１）配向／（２００）配向が０．８以上１．２以下の第１のＴｉＮ膜３０１ａ上に、（１１１）配向／（２００）配向が１．５以上と（１１１）の結晶配向性が支配的な第２のＴｉＮ膜３０２ａを堆積する。
本実施形態の半導体装置では、このように、第２のＴｉＮ膜３０２ａを第１のＴｉＮ膜３０１ａ上に積層することで、ＥＯＴの変動を抑制している。これは、積層にすることによって、結晶不連続が生じると共に、ＥＯＴの変動の要因である（２００）面の形成が抑制されるためであると考えられる。
本実施形態の方法において、第１のＴｉＮ膜３０１ａを形成する際のソースガス供給時間、供給量は、図４に示す第１の実施形態の方法と同一にする。異なるのは、チャンバー内圧力を４００Ｐａ（３．０Ｔｏｒｒ）以上に設定している点と、シャワープレートとウェハとの間隔を２０ｍｍ以下（例えば１７ｍｍ）に狭めている点である。このように、チャンバー内圧力とチャンバー容積と制御することによって、図３に示すグラフＢのように、結晶配向性が（１１１）と（２００）で同等になるＴｉＮを形成することができる。また、図５のグラフＢに示すように、デポレートは０．０７５ｎｍ／ｃｙｃｌｅ程度となる。
また、（１１１）面が支配的な第２のＴｉＮ膜３０２ａを形成する時、ウェハはチャンバー内に保持し、連続成膜してもかまわないし、一度、大気中に開放してからチャンバー内に設置してもかまわない。（１１１）面が支配的な第２のＴｉＮ膜３０２ａの形成方法は、第１の実施形態で説明した通り、チャンバー内圧力を６６．７Ｐａ（０．５Ｔｏｒｒ）以下、シャワープレート（ガス供給口）とウェハとの間隔を２５ｍｍ以上にして形成する。なお、ウェハステージ温度はいずれも５５０℃で、ガス流量・ガスパージ時間は図４のとおりである。
次に、図１１（ｃ）に示す工程では、レジストでｎ型ウェル領域１０２を保護し、ＮＭＯＳ形成領域内の第２のＴｉＮ膜３０２ａを硫酸と過酸化水素水の混合液によりエッチングする。この時、第１のＴｉＮ膜３０１ａと第２のＴｉＮ膜３０２ａとの間に自然酸化層が存在すればエッチストッパーとなるが、第１のＴｉＮ膜３０１ａと第２のＴｉＮ膜３０２ａとをチャンバー内で連続成膜した場合はエッチストップがかかりにくいため、エッチングレートからエッチング時間を見積もり、ＮＭＯＳ形成領域に第２のＴｉＮ膜３０２ａが４〜１０ｎｍ程度残るようにする。第１のＴｉＮ膜３０１ａと第２のＴｉＮ膜３０２ａとの間の自然酸化層でエッチストップさせる場合は、第１のＴｉＮ膜３０１ａの元の膜厚がそのままＮＭＯＳ形成領域内での第１のＴｉＮ膜３０１ａの膜厚になる。
その後、図１１（ｄ）に示す工程を経て、第１のＴｉＮ膜３０１ａの一部が下層ゲート電極３０１となり、第２のＴｉＮ膜３０２ａの一部が上層ゲート電極３０２となる。第１のＴｉＮ膜３０１ａのうちＮＭＯＳ形成領域上に設けられた部分の一部は第１のゲート電極３０３となる。このようにして本実施形態の半導体装置は作製される。
図１２は、結晶配向性が（１１１）と（２００）で同等な第１のＴｉＮ膜上に膜厚を５、１０、１５ｎｍと変化させた第２のＴｉＮ膜を形成した場合のＥＯＴの変化を示す図である。同図において、縦軸はＥＯＴを示し、横軸は第１のＴｉＮ膜と第２のＴｉＮ膜の合計膜厚を示す。
図１２から、単層のＴｉＮ膜をゲート電極として用いてＥＯＴの増膜を抑制した場合（図中の四辺形）と比較して、図１２中破線で示したＨｉｇｈ−ｋゲート絶縁膜／ポリシリコンゲート電極構造のＥＯＴ（つまり、ＴｉＮ膜厚が０ｎｍの場合のＥＯＴ）との差が２層構造のＴｉＮ膜（図中三角印）では小さいことがわかる。なお、図１２中の○印のグラフは図２に示すグラフＢと同じものである。
以上のように、ＰＭＯＳ用のゲート電極構造を、下層においては（１１１）と（２００）が同等な結晶配向性を持つＴｉＮ膜とし、上層においては（１１１）を支配的に持つ、つまり（１１１）配向／（２００）配向が１．５以上の結晶配向性を持つＴｉＮ膜とすることで、ＰＭＯＳのＥＯＴの増加を小さく抑えることができる。このため、ＮＭＯＳとＰＭＯＳとでゲート電極の膜厚を異なる値として所望の仕事関数が得られるとともに、ＮＭＯＳとＰＭＯＳとでＥＯＴの差を小さくすることができる。また、ＥＯＴ自体を従来よりも薄くすることができる。このため、本実施形態の半導体装置によれば、微細化した場合でも高機能なＣＭＯＳトランジスタ構造を実現することができる。
また、第１のゲート電極３０３、下層ゲート電極３０１、及び上層ゲート電極３０２の結晶性は上述したものに限らず、下層ゲート電極３０１を（１１１）配向／（２００）配向が０．８以上１．２以下の結晶配向性を示すＴｉＮで構成し、上層ゲート電極３０２及び第１のゲート電極３０３を共に（１１１）配向／（２００）配向が１．５以上の結晶配向性を示すＴｉＮで構成してもよい。また、下層ゲート電極３０１を（１１１）配向／（２００）配向が１．５以上の結晶配向性を示すＴｉＮで構成し、上層ゲート電極３０２及び第１のゲート電極３０３を共に（１１１）配向／（２００）配向が０．８以上１．２以下の結晶配向性を示すＴｉＮで構成してもよい。ＰＭＯＳのＴｉＮ結晶からなるゲート電極は、少なくともその一部に（１１１）配向／（２００）配向が１．５以上のＴｉＮ層を含んでいればよい。
（第３の実施形態）
図１３は、本発明の第３の実施形態に係る半導体装置の概略構成を示す断面図である。同図では、図１０と同一部分には同一符号を付与し、詳細説明は省略する。
本実施形態の半導体装置では、第１のゲート絶縁膜１１５と第１のゲート電極３０３との間にＬａ酸化物またはＭｇ酸化物からなる第１の元素偏析層４０２が設けられており、第２のゲート絶縁膜１０９とＴｉＮからなる下層ゲート電極３０１との間にＡｌ酸化物またはＴａ酸化物からなる第２の元素偏析層４０１が設けられている。さらに、本実施形態の半導体装置は、第１のゲート絶縁膜１１５の上部（内部）または第１のゲート絶縁膜１１５の上面にＬａ原子またはＭｇ原子を偏析しており、第２のゲート絶縁膜１０９の上部（内部）または第２のゲート絶縁膜１０９の上面にＡｌ原子またはＴａ原子が偏析していることを特徴としている。
第１の元素偏析層４０２の上には第１のゲート電極３０３、第１の上部ゲート電極１１７が順次形成されている。第２の元素偏析層４０１の上には下層ゲート電極３０１、上層ゲート電極３０２、第２の上部ゲート電極１１１が順次形成されている。
本実施形態の半導体装置では、ＭＯＳトランジスタのゲート絶縁膜とゲート電極との間に元素偏析層を持たせてゲート絶縁膜中に原子を偏析させることで、第１及び第２の実施形態に係る半導体装置に比べて、ＰＭＯＳ１０５ではゲート電極の仕事関数を大きくし、ＮＭＯＳ１０６ではゲート電極の仕事関数をより小さくすることが可能となる。さらに、ＮＭＯＳ１０６のしきい値電圧がより低い、高性能なＣＭＯＳデバイスを実現することができる。
次に、本実施形態の半導体装置の製造方法を説明する。図１４（ａ）〜（ｅ）は、本実施形態に係る半導体装置の製造方法を示す断面図である。
本実施形態の製造方法では、図１４（ａ）に示すように、高誘電体膜１０９ａを形成する工程までは、図１１（ａ）に示す第２の実施形態と同様である。なお、上部ゲート電極となるポリシリコン膜の形成以降は、第１及び第２の実施形態と同じ方法であるため説明を省略する。
図１４（ｂ）に示す工程では、高誘電体膜１０９ａを形成した後、高誘電体膜１０９ａ上に第２の偏析層４０１ａを形成する。偏析させる原子はＡｌもしくはＴａが好ましく、第２の偏析層４０１ａはそれらの酸化物や窒化物で構成されていてもよい。成膜方法は、ＡＬＤやＰＶＤなどが用いられる。
第２の偏析層４０１ａを酸化アルミニウム（Al2O3）で構成する場合、Ａｌ２Ｏ３の誘電率が低いため、ゲート絶縁膜のＥＯＴが増膜する傾向がある。そのため、Ａｌ２Ｏ３の膜厚は０．２〜０．５ｎｍとする。膜厚が１原子層から３原子層の間となるため、膜厚のディメンジョンを考慮せず、ドーズ量で表すこともでき、その場合、２．０×１０１４（ａｔｏｍｓ／ｃｍ２）から１．０×１０１５（ａｔｏｍｓ／ｃｍ２）の間の値をとる。
次に、第１のＴｉＮ膜３０１ａを第２の偏析層４０１ａの全面上に形成する。ここでは、後の工程で第１及び第２のゲート絶縁膜中にＡｌなどを偏析させることで予想されるＥＯＴ増膜を相殺するために、４〜６ｎｍの厚さを有する（１１１）／（２００）結晶配向性が０．８以上１．２以下の第１のＴｉＮ膜３０１ａを形成する。図２に示したように、（１１１）／（２００）の結晶配向性が１．０付近の場合、膜厚が４ｎｍ以上６ｎｍ以下の範囲ではＥＯＴが他の場合よりも低下するため、Ａｌ２Ｏ３による増膜を相殺することができる。
次に、図１４（ｃ）に示す工程では、レジストでＰＭＯＳ形成領域を覆った状態で、ＮＭＯＳ形成領域内の第１のＴｉＮ膜３０１ａと第２の偏析層４０１ａとを硫酸と過酸化水素水の混合液で除去する。この時、Ａｌ２Ｏ３を含む高誘電体膜１０９ａがエッチストッパーとなる。なお、第２の偏析層４０１に含まれるＡｌは拡散していないことが望ましく、Ａｌを拡散させるための熱アニール等は行わない。次に、レジストを除去した後、高誘電体膜１０９ａ及び第１のＴｉＮ膜３０１ａの上に第１の偏析層４０２ａを形成する。偏析させる原子はＬａもしくはＭｇが好ましく、第１の偏析層４０２ａはこれらの酸化物や窒化物で構成されていてもよい。成膜方法としては、ＡＬＤやＰＶＤなどが用いられる。
Ｌａ２Ｏ５の誘電率はＡｌ２Ｏ３に比べて大きいため、Ｌａを偏析させてもＥＯＴの変化は小さく、膜厚が０．５ｎｍ〜１．０ｎｍ程度になるように形成できるが、吸湿性を持つため、Ｌａ２Ｏ５を成膜した後、５００〜１０００℃で熱処理を加え、Ｌａを高誘電体膜１０９ａに拡散させる。本工程では、まず、ＬａをＰＶＤなどにより０．５〜１．０ｎｍ形成する。大気曝露せず、連続的に上記温度で熱処理を加える。この時、高誘電体膜１０９ａのうちＮＭＯＳ形成領域に設けられた部分内にＬａが拡散するが、ＰＭＯＳ形成領域内の第１のＴｉＮ膜にも１〜２ｎｍ程度まで拡散する。
ＮＭＯＳ形成領域内の高誘電体膜１０９ａに拡散したＬａ原子が偏析する量によって仕事関数が減少する。Ｌａ２Ｏ５の膜厚とともに、熱処理の温度と時間の制御によって、仕事関数を制御することができる。
次に、第１のＴｉＮ膜３０１ａ上に形成されたＴｉＬａＯＮ層を塩酸で選択的に除去する。ＮＭＯＳ形成領域内の高誘電体膜１０９ａ上には熱処理で高誘電体膜１０９ａ中に拡散できなかったＬａ２Ｏ５の水和物が存在するが、これも塩酸によって除去され、高誘電体膜１０９ａ中に熱拡散したＬａ酸化物のみが高誘電体膜１０９ａ中に偏析する。
次に、図１４（ｄ）に示す工程で、後にＮＭＯＳの第１のゲート電極３０３及び上層ゲート電極３０２となる第２のＴｉＮ膜３０２ａを形成する。第２のＴｉＮ膜３０２ａを形成する際には、ＰＭＯＳにおけるＥＯＴの増膜を防ぐため、（１１１）配向／（２００）配向が１．５以上となるＴｉＮを５ｎｍ以上１５ｎｍ以下の厚さで形成する。
次に、図１４（ｅ）に示す工程で、ポリシリコン膜を形成後、当該ポリシリコン膜、第２のＴｉＮ膜３０２ａ、第１のＴｉＮ膜３０１ａ、第１の偏析層４０２ａ、第２の偏析層４０１ａ、高誘電体膜１０９ａを所定の方法でエッチングする。これにより、ｐ型ウェル領域１０３上には下から順に第１のゲート絶縁膜１１５、Ｌａ２Ｏ５等からなる第１の元素偏析層４０２、ＴｉＮからなる第１のゲート電極３０３、ポリシリコンからなる第１の上部ゲート電極１１７が形成される。また、ｎ型ウェル領域１０２上には下から順に第２のゲート絶縁膜１０９、Ａｌ２Ｏ３等からなる第２の元素偏析層４０１、ＴｉＮからなる下層ゲート電極３０１、ＴｉＮからなる上層ゲート電極３０２、ポリシリコンからなる第２の上部ゲート電極１１１が形成される。
ＰＭＯＳのゲート電極における仕事関数は、第２の元素偏析層４０１の膜厚、下層ゲート電極３０１及び上層ゲート電極３０２の膜厚によって制御され、ＮＭＯＳのゲート電極における仕事関数は、Ｌａ２Ｏ５の第１のゲート絶縁膜１１５中への拡散量と第１のゲート電極３０３の膜厚によって制御が可能である。
ＰＭＯＳにおけるＥＯＴは、第２の元素偏析層４０１の膜厚と、（１１１）／（２００）の結晶配向性が１．０程度の下層ゲート電極３０１の膜厚とによって制御され、ＮＭＯＳにおけるＥＯＴは、Ｌａ２Ｏ５の第１のゲート絶縁膜１１５中への拡散量によって制御が可能である。
このように、本実施形態の半導体装置の製造方法によれば、ＭＯＳトランジスタのゲート絶縁膜とゲート電極との間に原子偏析層を持たせてゲート絶縁膜中に原子を偏析させることで、第１及び第２の実施形態に係る半導体装置に比べて、ＰＭＯＳではゲート電極の仕事関数を大きくし、ＮＭＯＳではゲート電極の仕事関数をより小さくすることが可能となる。さらに、ＥＯＴを増加させず、ＮＭＯＳのしきい値電圧がより低い、高性能なＣＭＯＳデバイスを実現することができる。
本発明に係る半導体装置及び半導体装置の製造方法は、半導体集積回路を用いる種々の電子機器に好ましく用いられる。
本発明の第１の実施形態に係る半導体装置の概略構成を示す断面図である。 ＴｉＮ膜厚とＥＯＴの関係を示す図である。 膜厚１５ｎｍのＴｉＮ薄膜の結晶性を調べたＸＲＤ（X-Ray Diffraction）の結果である。 本発明の一例に係るＴｉＮの成膜シーケンスを示した図である。 図３に示すＡ、Ｂ、Ｃの各ＴｉＮを成膜する条件におけるデポレート（deposition rate)を示す図である。 配向性を変化させた時のＴｉＮ膜厚に対する仕事関数の変化を示す図である。 ＴｉＮ膜のＴＥＭ像を示す図である。 （ａ）〜（ｅ）は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。 ＴｉＮ膜を形成するための成膜装置の概略構成を示す図である。 本発明の第２の実施形態に係る半導体装置の概略構成を示す断面図である。 （ａ）〜（ｄ）は、第２の実施形態に係る半導体装置の製造方法を示す断面図である。 結晶配向性が（１１１）と（２００）で同等な第１のＴｉＮ膜上に膜厚を５、１０、１５ｎｍと変化させた第２のＴｉＮ膜を形成した場合のＥＯＴの変化を示す図である。 本発明の第３の実施形態に係る半導体装置の概略構成を示す断面図である。 （ａ）〜（ｅ）は、第３の実施形態に係る半導体装置の製造方法を示す断面図である。
符号の説明
１０１ 半導体基板
１０２ ｎ型ウェル領域
１０３ ｐ型ウェル領域
１０４ 素子分離層
１０５ ＰＭＯＳ
１０６ ＮＭＯＳ
１０７ ｐ型不純物拡散層
１０８ ｐ型エクステンション層
１０９ 第２のゲート絶縁膜
１０９ａ 高誘電体膜
１１０ 第２のゲート電極
１１０ａ、１１６ａ ＴｉＮ膜
１１１ 第２の上部ゲート電極
１１２ 第２のサイドウォール
１１３ ｎ型不純物拡散層
１１４ ｎ型エクステンション層
１１５ 第１のゲート絶縁膜
１１６ 第１のゲート電極
１１７ 第１の上部ゲート電極
１１８ 第１のサイドウォール
２０１、２０２ ガス供給口
２０３ シャワープレート
２０４ ステージヒータ
２０５ ウェハ
２０６ 間隔
２０８、２０７ マスフローコントローラー
２０９ 液体ガスバブラーキャビネット
３０１ 下層ゲート電極
３０１ａ 第１のＴｉＮ膜
３０２ 上層ゲート電極
３０２ａ 第２のＴｉＮ膜
３０３ 第１のＴｉＮ電極
４０１ 第２の元素偏析層
４０１ａ 第２の偏析層
４０２ 第１の元素偏析層
４０２ａ 第１の偏析層

Claims (10)

  1. 上部にｐ型層とｎ型層が設けられた半導体基板と、
    前記ｐ型層上に設けられた第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に設けられ、ＴｉＮからなる第１のゲート電極と、前記第１のゲート電極上に設けられ、不純物を含む半導体からなる第１の上部ゲート電極とを有するＮチャネル型ＭＯＳトランジスタと、
    前記ｎ型層上に設けられた第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に設けられ、柱状結晶のＴｉＮ結晶からなり、（１１１）配向／（２００）配向が１．５以上となるＴｉＮ層からなる第２のゲート電極と、前記第２のゲート電極上に設けられ、不純物を含む半導体からなる第２の上部ゲート電極とを有するＰチャネル型ＭＯＳトランジスタとを備え、
    前記第２のゲート電極の膜厚は５ｎｍ以上２５ｎｍ以下であって、前記第２のゲート絶縁膜の電気的膜厚（EOT）が１．４ｎｍ以下である半導体装置。
  2. 前記第２のゲート電極の全体が（１１１）配向／（２００）配向が１．５以上となるＴｉＮ結晶で構成されており、
    前記第１のゲート電極は、（１１１）配向／（２００）配向が１．５以上で、前記第２のゲート電極よりも膜厚が薄いＴｉＮ結晶で構成されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記第１のゲート電極は（１１１）配向／（２００）配向が０．８以上１．２以下のＴｉＮ結晶で構成されており、前記第１のゲート電極の膜厚は４ｎｍ以上１０ｎｍ以下であることを特徴とする請求項１に記載の半導体装置。
  4. 前記第２のゲート電極は、（１１１）配向／（２００）配向が０．８以上１．２以下のＴｉＮ結晶からなる第１のＴｉＮ層と、（１１１）配向／（２００）配向が１．５以上のＴｉＮ結晶からなる第２のＴｉＮ層とで構成されていることを特徴とする請求項１または３に記載の半導体装置。
  5. 前記第１のゲート絶縁膜の内部または前記第１のゲート絶縁膜と前記第１のゲート電極との界面にＬａまたはＭｇが偏析され、
    前記第２のゲート絶縁膜の内部または前記第２のゲート絶縁膜と前記第２のゲート電極との界面にＡｌまたはＴａが偏析されていることを特徴とする請求項１〜４のうちいずれか１つに記載の半導体装置。
  6. 前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜は、高誘電体で構成されていることを特徴とする請求項１〜５のうちいずれか１つに記載の半導体装置。
  7. 半導体基板の上部にｐ型層及びｎ型層を形成する工程（ａ）と、
    前記ｐ型層上に、下から順に第１のゲート絶縁膜、柱状結晶のＴｉＮからなる第１のゲート電極、及び不純物を含む半導体からなる第１の上部ゲート電極を有するＮチャネル型ＭＯＳトランジスタを形成するとともに、前記ｎ型層上に、下から順に第２のゲート絶縁膜、柱状結晶のＴｉＮ結晶からなり、（１１１）配向／（２００）配向が１．５以上となるＴｉＮ層からなる第２のゲート電極、及び不純物を含む半導体からなる第２の上部ゲート電極を有するＰチャネル型ＭＯＳトランジスタを形成する工程（ｂ）とを備え、
    前記第２のゲート電極の膜厚は５ｎｍ以上２５ｎｍ以下であって、前記第２のゲート絶縁膜の電気的膜厚（EOT）が１．４ｎｍ以下である半導体装置の製造方法。
  8. 前記工程（ｂ）は、
    前記半導体基板上に絶縁膜を形成する工程（ｂ１）と、
    ガス供給口と前記半導体基板との間隔を２５ｍｍ以上にし、６６．７Ｐａ以下でＴｉの原料ガスとＮの原料ガスとを交互に供給することで前記絶縁膜上に（１１１）配向／（２００）配向が１．５以上となるＴｉＮ層を形成する工程（ｂ２）と、
    前記ＴｉＮ層のうち前記ｐ型層の上方に位置する部分の一部を選択的に除去し、前記ｐ型層の上方における前記ＴｉＮ層の膜厚を、前記ｎ型層の上方における前記ＴｉＮ層の膜厚より薄くする工程（ｂ３）と、
    前記ＴｉＮ層の上に半導体膜を形成する工程（ｂ４）と、
    前記半導体層、前記ＴｉＮ層、前記絶縁膜をパターニングして前記ｐ型層上に前記絶縁膜の一部からなる前記第１のゲート絶縁膜、前記ＴｉＮ層の一部からなる前記第１のゲート電極、及び前記半導体膜の一部からなる前記第１の上部ゲート電極を形成するとともに、前記ｎ型層上に前記絶縁膜の一部からなる前記第２のゲート絶縁膜、前記ＴｉＮ層からなる前記第２のゲート電極、及び前記半導体膜の一部からなる前記第２の上部ゲート電極を形成する工程（ｂ５）とを含んでいることを特徴とする請求項７に記載の半導体装置の製造方法。
  9. 前記第２のゲート電極は下層ゲート電極と、前記下層ゲート電極上に設けられた上層ゲート電極とを有しており、
    前記工程（ｂ）は、
    前記半導体基板上に絶縁膜を形成する工程（ｂ６）と、
    ガス供給口と前記半導体基板との間隔を２０ｍｍ以下にし、４００Ｐａ以上でＴｉの原料ガスとＮの原料ガスとを交互に供給することで前記絶縁膜上に（１１１）配向／（２００）配向が０．８以上１．２以下となる第１のＴｉＮ層を形成する工程（ｂ７）と、
    前記ガス供給口と前記半導体基板との間隔を２５ｍｍ以上にし、６６．７Ｐａ以下でＴｉの原料ガスとＮの原料ガスとを交互に供給することで前記第１のＴｉＮ層上に（１１１）配向／（２００）配向が１．５以上となる第２のＴｉＮ層を形成する工程（ｂ８）と、
    前記第２のＴｉＮ層のうち前記ｐ型層の上方に形成された部分を選択的に除去する工程（ｂ９）と、
    前記第１のＴｉＮ層及び前記第２のＴｉＮ層の上に半導体膜を形成する工程（ｂ１０）と、
    前記半導体層、前記第２のＴｉＮ層、前記第１のＴｉＮ層、前記絶縁膜をパターニングして前記ｐ型層上に前記絶縁膜の一部からなる前記第１のゲート絶縁膜、前記第１のＴｉＮ層の一部からなる前記第１のゲート電極、及び前記半導体膜の一部からなる前記第１の上部ゲート電極を形成するとともに、前記ｎ型層上に前記絶縁膜の一部からなる前記第２のゲート絶縁膜、前記第１のＴｉＮ層の一部からなる前記下層ゲート電極、前記第２のＴｉＮ層の一部からなる前記上層ゲート電極、及び前記半導体膜の一部からなる前記第２の上部ゲート電極を形成する工程（ｂ１１）とを含んでいることを特徴とする請求項７に記載の半導体装置の製造方法。
  10. 前記第２のゲート電極は下層ゲート電極と、前記下層ゲート電極上に設けられた上層ゲート電極とを有しており、
    前記工程（ｂ）は、
    前記半導体基板上に絶縁膜を形成する工程（ｂ１２）と、
    前記絶縁膜上にＡｌ酸化物、Ｔａ酸化物、Ａｌ窒化物、及びＴａ窒化物のうちいずれかからなる第１の偏析層を形成する工程（ｂ１３）と、
    ガス供給口と前記半導体基板との間隔を２０ｍｍ以下にし、４００Ｐａ以上でＴｉの原料ガスとＮの原料ガスとを交互に供給することで前記第１の偏析層の上に（１１１）配向／（２００）配向が０．８以上１．２以下となる第１のＴｉＮ層を形成する工程（ｂ１４）と、
    前記第１のＴｉＮ層のうち前記ｐ型層の上方に形成された部分を除去する工程（ｂ１５）と、
    前記工程（ｂ１５）の後、前記絶縁膜及び前記第１のＴｉＮ層の上にＬａ酸化物、Ｍｇ酸化物、Ｌａ窒化物、及びＭｇ窒化物のうちいずれかからなる第２の偏析層を前記ｐ型層の上方に選択的に形成する工程（ｂ１６）と、
    熱処理によって前記絶縁膜の内部、または前記絶縁膜の上面のうち前記ｐ型層の上方に形成された部分にＬａまたはＭｇを偏析させ、前記絶縁膜の内部、または前記絶縁膜の上面のうち前記ｎ型層の上方に形成された部分にＡｌまたはＴａを偏析させる工程（ｂ１７）と、
    前記ガス供給口と前記半導体基板との間隔を２５ｍｍ以上にし、６６．７Ｐａ以下でＴｉの原料ガスとＮの原料ガスとを交互に供給することで前記第２の偏析層及び前記第１のＴｉＮ層上に（１１１）配向／（２００）配向が１．５以上となる第２のＴｉＮ層を形成する工程（ｂ１８）と、
    前記第２のＴｉＮ層の上に半導体膜を形成する工程（ｂ１９）と、
    前記半導体層、前記第２のＴｉＮ層、前記第１のＴｉＮ層、前記第２の偏析層、前記第１の偏析層、及び前記絶縁膜をパターニングして前記ｐ型層上に前記絶縁膜の一部からなる前記第１のゲート絶縁膜、前記第２の偏析層の一部からなる第２の元素偏析層、前記第２のＴｉＮ層の一部からなる前記第１のゲート電極、及び前記半導体膜の一部からなる前記第１の上部ゲート電極を形成するとともに、前記ｎ型層上に前記絶縁膜の一部からなる前記第２のゲート絶縁膜、前記第１の偏析層の一部からなる第１の元素偏析層、前記第１のＴｉＮ層の一部からなる前記下層ゲート電極、前記第２のＴｉＮ層の一部からなる前記上層ゲート電極、及び前記半導体膜の一部からなる前記第２の上部ゲート電極を形成する工程（ｂ２０）とを含んでいることを特徴とする請求項７に記載の半導体装置の製造方法。
JP2008289773A 2008-11-12 2008-11-12 半導体装置及びその製造方法 Expired - Fee Related JP4647682B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2008289773A JP4647682B2 (ja) 2008-11-12 2008-11-12 半導体装置及びその製造方法
PCT/JP2009/004439 WO2010055603A1 (ja) 2008-11-12 2009-09-08 半導体装置及びその製造方法
US13/005,196 US8476714B2 (en) 2008-11-12 2011-01-12 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008289773A JP4647682B2 (ja) 2008-11-12 2008-11-12 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
JP2010118443A JP2010118443A (ja) 2010-05-27
JP4647682B2 true JP4647682B2 (ja) 2011-03-09

Family

ID=42169750

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008289773A Expired - Fee Related JP4647682B2 (ja) 2008-11-12 2008-11-12 半導体装置及びその製造方法

Country Status (3)

Country Link
US (1) US8476714B2 (ja)
JP (1) JP4647682B2 (ja)
WO (1) WO2010055603A1 (ja)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5323278A (en) * 1992-09-17 1994-06-21 International Business Machines Corporation Low noise amplifier circuit for magnetoresistive sensors for fast read-write switching in low supply voltage applications
EP2461354A4 (en) * 2009-07-29 2015-11-11 Canon Anelva Corp SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME
US8343839B2 (en) 2010-05-27 2013-01-01 International Business Machines Corporation Scaled equivalent oxide thickness for field effect transistor devices
JP2013191808A (ja) * 2012-03-15 2013-09-26 Elpida Memory Inc 半導体装置及び半導体装置の製造方法
US8659077B1 (en) 2012-09-13 2014-02-25 International Business Machines Corporation Multi-layer work function metal replacement gate
CN103855013A (zh) * 2012-11-30 2014-06-11 中国科学院微电子研究所 N型mosfet的制造方法
US20140167142A1 (en) * 2012-12-14 2014-06-19 Spansion Llc Use Disposable Gate Cap to Form Transistors, and Split Gate Charge Trapping Memory Cells
US9231206B2 (en) 2013-09-13 2016-01-05 Micron Technology, Inc. Methods of forming a ferroelectric memory cell
KR102295641B1 (ko) 2015-03-02 2021-08-27 삼성전자주식회사 반도체 소자 및 그 제조방법
CN106571299B (zh) * 2015-10-10 2020-03-10 中芯国际集成电路制造(上海)有限公司 Pmos晶体管及其形成方法
US10804161B2 (en) * 2016-12-15 2020-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. CMOS FinFET structures including work-function materials having different proportions of crystalline orientations and methods of forming the same
JP7101204B2 (ja) * 2020-01-31 2022-07-14 株式会社Kokusai Electric 半導体装置の製造方法、プログラム、基板処理装置及び基板処理方法
US11610822B2 (en) * 2020-01-31 2023-03-21 Taiwan Semiconductor Manufacturing Co., Ltd. Structures for tuning threshold voltage

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003289140A (ja) * 2002-03-27 2003-10-10 Toshiba Corp 電界効果トランジスタ
JP2006093670A (ja) * 2004-08-25 2006-04-06 Nec Electronics Corp 半導体装置およびその製造方法
JP2006165090A (ja) * 2004-12-03 2006-06-22 Handotai Rikougaku Kenkyu Center:Kk Ｍｏｓ型半導体装置の製造方法およびｍｏｓ型半導体装置
JP2007110091A (ja) * 2005-09-02 2007-04-26 Infineon Technologies Ag トランジスタ、およびその製造方法
JP2007142153A (ja) * 2005-11-18 2007-06-07 Tokyo Electron Ltd 半導体装置およびその製造方法
JP2007184584A (ja) * 2005-12-30 2007-07-19 Internatl Business Mach Corp <Ibm> 金属ゲート電極及びポリゲート電極を有する高性能回路
JP2008147239A (ja) * 2006-12-06 2008-06-26 Toshiba Corp 半導体装置
JP2008211182A (ja) * 2007-01-10 2008-09-11 Interuniv Micro Electronica Centrum Vzw ２つの仕事関数を備えたｃｍｏｓデバイスの製造方法
JP2008219006A (ja) * 2007-02-28 2008-09-18 Samsung Electronics Co Ltd Ｃｍｏｓ半導体素子及びその製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101163429B1 (ko) * 2002-12-02 2012-07-13 고에키자이단호진 고쿠사이카가쿠 신고우자이단 반도체 장치 및 그 제조 방법
JP4143505B2 (ja) 2003-09-03 2008-09-03 株式会社半導体理工学研究センター Ｍｏｓ型半導体装置及びその製造方法
US7084024B2 (en) * 2004-09-29 2006-08-01 International Business Machines Corporation Gate electrode forming methods using conductive hard mask
JP4557879B2 (ja) 2005-12-09 2010-10-06 株式会社東芝 半導体装置及びその製造方法
US20070178634A1 (en) * 2006-01-31 2007-08-02 Hyung Suk Jung Cmos semiconductor devices having dual work function metal gate stacks
TWI334260B (en) * 2006-08-15 2010-12-01 Delta Electronics Inc Flyback converter with synchronous rectifier
EP1914800A1 (en) 2006-10-20 2008-04-23 Interuniversitair Microelektronica Centrum Method of manufacturing a semiconductor device with multiple dielectrics
JP5305630B2 (ja) 2006-12-05 2013-10-02 キヤノン株式会社 ボトムゲート型薄膜トランジスタの製造方法及び表示装置の製造方法
US7776680B2 (en) * 2008-01-03 2010-08-17 International Business Machines Corporation Complementary metal oxide semiconductor device with an electroplated metal replacement gate

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003289140A (ja) * 2002-03-27 2003-10-10 Toshiba Corp 電界効果トランジスタ
JP2006093670A (ja) * 2004-08-25 2006-04-06 Nec Electronics Corp 半導体装置およびその製造方法
JP2006165090A (ja) * 2004-12-03 2006-06-22 Handotai Rikougaku Kenkyu Center:Kk Ｍｏｓ型半導体装置の製造方法およびｍｏｓ型半導体装置
JP2007110091A (ja) * 2005-09-02 2007-04-26 Infineon Technologies Ag トランジスタ、およびその製造方法
JP2007142153A (ja) * 2005-11-18 2007-06-07 Tokyo Electron Ltd 半導体装置およびその製造方法
JP2007184584A (ja) * 2005-12-30 2007-07-19 Internatl Business Mach Corp <Ibm> 金属ゲート電極及びポリゲート電極を有する高性能回路
JP2008147239A (ja) * 2006-12-06 2008-06-26 Toshiba Corp 半導体装置
JP2008211182A (ja) * 2007-01-10 2008-09-11 Interuniv Micro Electronica Centrum Vzw ２つの仕事関数を備えたｃｍｏｓデバイスの製造方法
JP2008219006A (ja) * 2007-02-28 2008-09-18 Samsung Electronics Co Ltd Ｃｍｏｓ半導体素子及びその製造方法

Also Published As

Publication number Publication date
US8476714B2 (en) 2013-07-02
JP2010118443A (ja) 2010-05-27
US20110108924A1 (en) 2011-05-12
WO2010055603A1 (ja) 2010-05-20

Similar Documents

Publication Publication Date Title
JP4647682B2 (ja) 半導体装置及びその製造方法
JP5285519B2 (ja) 半導体装置及びその製造方法
US9070749B2 (en) Semiconductor device including fluorine-free tungsten barrier layer and method for fabricating the same
JP6218384B2 (ja) タングステンゲート電極を備えた半導体装置の製造方法
JP2011014689A5 (ja)
US7172934B2 (en) Method of manufacturing a semiconductor device with a silicon-germanium gate electrode
WO2011027481A1 (ja) 半導体装置及びその製造方法
CN101523593B (zh) 半导体装置制造方法以及半导体装置
US20150140838A1 (en) Two Step Deposition of High-k Gate Dielectric Materials
JP5456150B2 (ja) 半導体装置及びその製造方法
US9034749B2 (en) Gate electrode with stabilized metal semiconductor alloy-semiconductor stack
JP2012104735A (ja) 半導体装置及びその製造方法
US20120295417A1 (en) Selective epitaxial growth by incubation time engineering
JP2010034440A (ja) 半導体装置及びその製造方法
JP2005045166A (ja) 半導体装置及びその製造方法
JP3987046B2 (ja) 半導体装置の製造方法
JP5195421B2 (ja) 半導体装置
KR100755072B1 (ko) 3원계 옥사이드 게이트절연막을 갖는 반도체소자 및 그제조방법
KR100712988B1 (ko) 탄탈륨란탄옥사이드(ＴａＬａＯ) 게이트절연막을 갖는반도체소자 및 그 제조방법
KR100745073B1 (ko) 하프늄니오븀옥사이드(ＨｆＮｂＯ) 게이트절연막을 갖는반도체소자 및 그 제조방법
KR100721202B1 (ko) 3원계 옥사이드 게이트절연막을 갖는 반도체소자 및 그제조방법
KR100721203B1 (ko) 3원계 옥사이드 게이트절연막을 갖는 반도체소자 및 그제조방법
KR100702130B1 (ko) 고유전율의 게이트절연막을 갖는 반도체소자 및 그제조방법
KR100702133B1 (ko) 티타늄란탄옥사이드(ＴｉＬａＯ) 게이트절연막을 갖는반도체소자 및 그 제조방법
KR100721208B1 (ko) 고유전율의 게이트 절연막을 갖는 반도체 소자 및 그제조방법

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100720

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100916

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20101124

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20101208

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131217

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees