WO2011027481A1 - 半導体装置及びその製造方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 44
- 239000004065 semiconductor Substances 0.000 title claims abstract description 38
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 21
- 229910052751 metal Inorganic materials 0.000 claims abstract description 166
- 239000002184 metal Substances 0.000 claims abstract description 166
- QGZKDVFQNNGYKY-UHFFFAOYSA-N ammonia Natural products N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 claims abstract description 79
- 229910021529 ammonia Inorganic materials 0.000 claims abstract description 62
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 55
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 55
- 239000000758 substrate Substances 0.000 claims abstract description 27
- 238000006243 chemical reaction Methods 0.000 claims abstract description 15
- 239000007789 gas Substances 0.000 claims abstract description 15
- 239000011261 inert gas Substances 0.000 claims abstract description 14
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 39
- 239000001301 oxygen Substances 0.000 claims description 39
- 229910052760 oxygen Inorganic materials 0.000 claims description 39
- 125000006850 spacer group Chemical group 0.000 claims description 22
- 229910045601 alloy Inorganic materials 0.000 claims description 11
- 239000000956 alloy Substances 0.000 claims description 11
- 229910021480 group 4 element Inorganic materials 0.000 claims description 10
- 238000010438 heat treatment Methods 0.000 claims description 10
- 229910052719 titanium Inorganic materials 0.000 claims description 10
- 150000004767 nitrides Chemical class 0.000 claims description 9
- 229910052726 zirconium Inorganic materials 0.000 claims description 9
- 229910052735 hafnium Inorganic materials 0.000 claims description 7
- 239000003054 catalyst Substances 0.000 claims description 6
- 229910052721 tungsten Inorganic materials 0.000 claims description 6
- 229910052782 aluminium Inorganic materials 0.000 claims description 5
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical group [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims description 4
- 230000001678 irradiating effect Effects 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 35
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 33
- 229920005591 polysilicon Polymers 0.000 description 31
- 229910052710 silicon Inorganic materials 0.000 description 21
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 19
- 239000010703 silicon Substances 0.000 description 19
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 18
- 229910052814 silicon oxide Inorganic materials 0.000 description 18
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 14
- 125000004429 atom Chemical group 0.000 description 11
- 238000009792 diffusion process Methods 0.000 description 11
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 10
- 238000010586 diagram Methods 0.000 description 10
- 238000005530 etching Methods 0.000 description 10
- 230000008569 process Effects 0.000 description 10
- 238000004380 ashing Methods 0.000 description 9
- 238000004140 cleaning Methods 0.000 description 9
- 230000000052 comparative effect Effects 0.000 description 9
- 238000005121 nitriding Methods 0.000 description 9
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 8
- 230000007423 decrease Effects 0.000 description 8
- 238000005468 ion implantation Methods 0.000 description 8
- 229910052757 nitrogen Inorganic materials 0.000 description 8
- 239000010936 titanium Substances 0.000 description 8
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 8
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 8
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 7
- 238000000231 atomic layer deposition Methods 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 7
- 239000012535 impurity Substances 0.000 description 7
- 239000000463 material Substances 0.000 description 7
- 238000001004 secondary ion mass spectrometry Methods 0.000 description 7
- 238000004458 analytical method Methods 0.000 description 6
- 239000001257 hydrogen Substances 0.000 description 6
- 229910052739 hydrogen Inorganic materials 0.000 description 6
- 230000003647 oxidation Effects 0.000 description 6
- 238000007254 oxidation reaction Methods 0.000 description 6
- 230000009467 reduction Effects 0.000 description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 5
- 229910052796 boron Inorganic materials 0.000 description 5
- 229920000642 polymer Polymers 0.000 description 5
- 238000012545 processing Methods 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- MROCJMGDEKINLD-UHFFFAOYSA-N dichlorosilane Chemical compound Cl[SiH2]Cl MROCJMGDEKINLD-UHFFFAOYSA-N 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 3
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 3
- 230000007246 mechanism Effects 0.000 description 3
- 238000005240 physical vapour deposition Methods 0.000 description 3
- 238000010926 purge Methods 0.000 description 3
- 239000000523 sample Substances 0.000 description 3
- 229910052715 tantalum Inorganic materials 0.000 description 3
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 2
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 2
- MWUXSHHQAYIFBG-UHFFFAOYSA-N Nitric oxide Chemical compound O=[N] MWUXSHHQAYIFBG-UHFFFAOYSA-N 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- 229910003077 Ti−O Inorganic materials 0.000 description 2
- 229910052787 antimony Inorganic materials 0.000 description 2
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000000460 chlorine Substances 0.000 description 2
- 229910052801 chlorine Inorganic materials 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000005430 electron energy loss spectroscopy Methods 0.000 description 2
- 238000004453 electron probe microanalysis Methods 0.000 description 2
- 229910052736 halogen Inorganic materials 0.000 description 2
- 150000002367 halogens Chemical class 0.000 description 2
- 230000001771 impaired effect Effects 0.000 description 2
- 238000011065 in-situ storage Methods 0.000 description 2
- 229910052738 indium Inorganic materials 0.000 description 2
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- PCLURTMBFDTLSK-UHFFFAOYSA-N nickel platinum Chemical compound [Ni].[Pt] PCLURTMBFDTLSK-UHFFFAOYSA-N 0.000 description 2
- PEUPIGGLJVUNEU-UHFFFAOYSA-N nickel silicon Chemical compound [Si].[Ni] PEUPIGGLJVUNEU-UHFFFAOYSA-N 0.000 description 2
- 125000004430 oxygen atom Chemical group O* 0.000 description 2
- 229910021339 platinum silicide Inorganic materials 0.000 description 2
- 229910000077 silane Inorganic materials 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 150000004645 aluminates Chemical class 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 238000006555 catalytic reaction Methods 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000012459 cleaning agent Substances 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000003795 desorption Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- PZPGRFITIJYNEJ-UHFFFAOYSA-N disilane Chemical compound [SiH3][SiH3] PZPGRFITIJYNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 229910000078 germane Inorganic materials 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 150000002431 hydrogen Chemical class 0.000 description 1
- -1 hydrogen compound Chemical class 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
- 229910052746 lanthanum Inorganic materials 0.000 description 1
- 229910052748 manganese Inorganic materials 0.000 description 1
- 238000013507 mapping Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 239000007800 oxidant agent Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000005192 partition Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 238000010405 reoxidation reaction Methods 0.000 description 1
- 229910052707 ruthenium Inorganic materials 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 239000004408 titanium dioxide Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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- C—CHEMISTRY; METALLURGY
- C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
- C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
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Definitions
- the present disclosure relates to a semiconductor device and a method for manufacturing the same, and more particularly, to improving a metal gate electrode sidewall in a semiconductor device having a high dielectric gate insulating film and a metal gate electrode structure.
- CMOS Complementary Metal Oxide Semiconductor
- NMOS n-channel MOS
- PMOS p-channel MOS
- the NMOS transistor controls the on / off of the current by moving electrons and the PMOS transistor by moving the holes, respectively.
- a gate insulating film used in a CMOS device is generally formed of a silicon oxide film and has a dielectric constant of about 3.9.
- the gate insulating film is thinned with the miniaturization of the transistor, the leakage current increases, resulting in a device with high power consumption and standby power. Therefore, by using a gate insulating film having a dielectric constant of 4.0 or higher, even if the actual film thickness is thicker than the silicon oxide film, the effective film thickness (EOT) can be reduced.
- EOT effective film thickness
- a combination of a conventional polysilicon gate electrode and a high-k gate electrode causes a phenomenon called depletion of the gate electrode.
- This is a phenomenon in which a depletion layer capacitance is formed between the high-k gate insulating film and the polysilicon gate electrode, and the advantage of the high-k gate insulating film that the EOT is thin is lost.
- it is essential to combine a metal gate electrode instead of the polysilicon gate electrode.
- control of an appropriate threshold voltage (Vt) by a high-k gate insulating film / metal gate electrode is important in constructing a CMOS device.
- the work function of polysilicon can be improved by ion implantation of impurities such as boron and phosphorus into polysilicon and activation by heat treatment.
- impurities such as boron and phosphorus
- the work function in the non-doped state is 4.65 eV, but can be improved to 5.15 eV by ion implantation of boron. Using this, it was possible to control Vt of NMOS and PMOS.
- nitrides of titanium, tungsten, tantalum, and molybdenum are used.
- nitrides of titanium, tungsten, tantalum, and molybdenum are used as a metal gate electrode material of DRAM.
- conventionally used nitrides of titanium and tungsten are easy to handle in consideration of processing characteristics such as dry etching and wet etching.
- an offset spacer is formed on the side wall of the gate electrode in order to form an extension ion implantation layer.
- the metal gate electrode is oxidized by an oxidizing agent that is a source gas. Therefore, a silicon nitride film is often employed instead of the silicon oxide film.
- Non-Patent Document 1 states that the drive capability of a transistor can be improved by changing the film formation temperature of such a silicon nitride film serving as an offset spacer and the source gas as a silicon source. Specifically, it is described that a silicon source containing no chlorine is used to form a silicon nitride film at a low temperature of about 400 ° C.
- the side walls of the metal gate electrode are oxidized to a thickness of about 1 nm to 2 nm for a natural oxide film and about 2 nm to 5 nm for an ashing oxide film.
- the advantage of the metal gate electrode is impaired.
- the shorter the gate length the greater the influence because the ratio to the gate length increases even if the oxide film has the same thickness.
- a method of manufacturing a semiconductor device includes a step (a) of forming a metal-containing film on a substrate, a step (b) of exposing ammonia radicals to the metal-containing film in a reaction chamber, and an inert gas in the reaction chamber. And the step (c) for exhausting the gas generated in the step (b) and the step (b) and the step (c) are repeated a predetermined number of times, and then exposed to the atmosphere without exposure to the atmosphere. And (d) forming a silicon nitride film covering the substrate.
- step (b) and step (c) may be repeated until the natural oxide film formed on the surface of the metal-containing film is reduced.
- the natural oxide film formed on the surface of the metal-containing film can be reduced by ammonia radicals and nitrided.
- oxygen in the natural oxide film formed on the surface of the metal-containing film reacts with hydrogen in the ammonia radical to desorb it as water, and nitrogen in the ammonia radical and metal left after desorption of oxygen. And combine.
- Such a step (b) and a step (c) of exhausting (purging) the gas (desorbed water or the like) generated in the step (b) with an inert gas are alternately repeated, As d), it is possible to prevent the metal-containing film from being naturally oxidized again by forming a silicon nitride film covering the metal-containing film in the same reaction chamber without being exposed to the atmosphere. As a result, when the metal gate electrode is formed as the metal-containing film, it is possible to suppress a decrease in driving force due to the oxide film.
- step (b) may be performed in a temperature range of 400 ° C. or higher and 800 ° C. or lower.
- ammonia radicals may be generated by supplying ammonia between a pair of electrode plates to which a high frequency voltage is applied.
- ammonia radicals may be generated by supplying ammonia to the metal catalyst and irradiating with ultraviolet rays.
- the metal catalyst may contain a platinum group element, Ti, Zr or Mn.
- Ammonia radicals can be generated by such a method.
- the metal-containing film is a metal gate electrode formed on a substrate via a high dielectric gate insulating film, and the high dielectric gate insulating film is composed of an oxide of a group 4 element, a group 4 element, and Si. It may contain at least one of an oxide and an oxide of a group 4 element or Al. Further, the group 4 element may be at least one of Hf and Zr.
- the metal-containing film is a metal gate electrode formed on a substrate via a high dielectric gate insulating film, and the metal gate electrode is an alloy mainly composed of a metal element or an alloy mainly composed of a metal element. Or a nitride of an alloy containing Si whose main component is a metal element. Furthermore, the metal element may be at least one of Ti, W, Ta, Ru, and Al.
- the metal-containing film is a metal gate electrode formed on a substrate via a high dielectric gate insulating film, and a p-channel transistor including the high dielectric gate insulating film and the metal gate electrode is configured to provide a high dielectric gate insulating film.
- the film may contain at least one of AlO and TaO.
- the metal-containing film is a metal gate electrode formed on the substrate via a high dielectric gate insulating film, and an n-channel transistor including the high dielectric gate insulating film and the metal gate electrode is configured.
- the gate insulating film may contain at least one of LaO and MgO.
- this may be used.
- the metal-containing film is a metal gate electrode formed on the substrate via a high dielectric gate insulating film.
- the metal containing film is formed on the high dielectric gate insulating film.
- the natural oxide film can be selectively reduced while preventing the high dielectric gate insulating film from being reduced. If the high dielectric gate insulating film is reduced, the function as the insulating film is impaired and causes an increase in leakage current. Therefore, it is desirable to prevent this.
- the metal-containing film is a metal gate electrode formed on a substrate via a high dielectric gate insulating film, and the silicon nitride film is formed by an ALD (Atomic Layer Deposition) method and can be an offset spacer. good.
- ALD Atomic Layer Deposition
- a semiconductor device includes a transistor structure in which a metal gate electrode is formed on a substrate via a high dielectric gate insulating film, and an offset spacer made of a silicon nitride film is formed on the side wall of the metal gate electrode.
- the concentration of oxygen segregated between the metal gate electrode and the offset spacer is 1 ⁇ 10 20 atoms / cm 3 or less.
- the concentration of oxygen between the metal gate electrode and the offset spacer is sufficiently low, and a decrease in driving force due to oxidation of the metal gate electrode can be avoided.
- the driving force caused by the oxide film of the metal gate electrode is reduced by reducing and nitriding the natural oxide film formed on the side wall of the metal gate electrode in the reaction chamber forming the offset spacer. Can be avoided.
- FIG. 1 is a cross-sectional view illustrating a schematic configuration of an exemplary semiconductor device according to an embodiment of the present disclosure.
- FIG. 2 is a diagram illustrating the nonlinearity of the gate leakage current with respect to the gate length.
- FIG. 3 shows the result of SIMS analysis of the oxide layer at the interface between the silicon nitride film and the TiN film.
- FIG. 4A is a diagram illustrating a TiN film forming sequence according to an embodiment of the present disclosure
- FIG. 4B is a diagram illustrating an ammonia radical generation mechanism.
- FIG. 5A is a diagram for explaining a reaction mechanism between ammonia radicals and a titanium oxide film
- FIG. 5B is a diagram for explaining a reaction mechanism of the titanium oxide film by plasma nitriding.
- FIG. 6 is a diagram showing the selective reduction of TiN with respect to HfSiON and TiN.
- FIG. 7A is a diagram illustrating the gate leakage current with respect to the gate length for the example and the comparative example
- FIG. 7B is a diagram illustrating the transistor driving current for the example and the comparative example.
- 8A to 8F are schematic cross-sectional views illustrating a method for manufacturing an exemplary semiconductor device according to an embodiment of the present disclosure.
- FIG. 1 is a diagram schematically illustrating a cross section of a CMOS structure included in the exemplary semiconductor device 150 according to the first embodiment of the present disclosure.
- the semiconductor device 150 is formed using a silicon substrate 101.
- the surface portion of the silicon substrate 101 is partitioned by an element isolation layer 104 made of a silicon oxide film having an STI (ShallowsolTrench ⁇ Isolation) shape, and each partition has an n-type well region 102 and a p-type well region 103 formed by ion implantation. Is arranged.
- STI SiliconTrench ⁇ Isolation
- a p-channel transistor 105 is formed in the n-type well region 102.
- the p-channel transistor 105 includes a gate insulating film 109 which is a high-k (high dielectric) gate insulating film formed on the n-type well region 102, a PMOS metal gate electrode 110 formed thereon, And a polysilicon electrode 111 formed on the metal gate electrode 110 and ion-implanted with impurities such as boron.
- a p-type extension layer 108 formed by ion implantation and a p-type diffusion layer 107 formed further outside are located in the n-type well region 102 on both sides of the metal gate electrode 110.
- An offset spacer 100 made of a silicon nitride film is formed so as to cover the side walls of the metal gate electrode 110 and the polysilicon electrode 111, and a side wall 112 made of a silicon oxide film and a silicon nitride film is formed on the side surface. ing.
- the source / drain regions formed by the p-type diffusion layer 107 and the p-type extension layer 108 and the polysilicon electrode 111 are silicided with nickel silicide (NiSi) or nickel platinum silicide (NiPtSi). (Illustration omitted). Furthermore, an SiGe epitaxial layer (not shown) containing 10% to 30% germanium (Ge) may be formed in the p-type source / drain regions.
- an n-channel transistor 106 is formed in the p-type well region 103.
- An offset spacer 100 made of a silicon nitride film is formed so as to cover the side walls of the metal gate electrode 116 and the polysilicon electrode 117, and a side wall 118 made of a silicon oxide film and a silicon nitride film is formed on the side surface. ing.
- the source / drain regions formed by the n-type diffusion layer 113 and the n-type extension layer 114 and the polysilicon electrode 117 are silicided with nickel silicide (NiSi) or nickel platinum silicide (NiPtSi). (The illustration is omitted). Further, a carbon-doped Si epitaxial layer (not shown) containing 1% to 3% of carbon may be formed in the n-type source / drain region.
- the gate insulating film 109 in the p-channel transistor 105 includes Al, Ta, and the like for controlling the work function in a high-k film formed of an oxide film containing Hf, Si, and Zr.
- the gate insulating film 115 of the n-channel transistor includes La, Mg, and the like for controlling the work function in a high-k film formed of an oxide film containing Hf, Si, and Zr.
- Non-Patent Document 1 describes the film formation temperature of the offset spacer silicon nitride film and the amount of chlorine contained in the source gas.
- attention is paid to the amount of oxygen between the offset spacer 100 and the metal gate electrodes 110 and 116.
- FIG. 2 shows the gate leakage current with respect to the gate length.
- the gate leakage current (Ig) is considered to be proportional to the gate length (Lg) when the voltage (Vg) is constant.
- Ig Vg * Lg ... Formula 1
- the leakage current does not follow Ohm's law and tends to decrease more than expected from Equation 1. This is presumably because the side wall of the metal gate electrode is oxidized to form an insulating film, and the proportion of the insulating film in the gate length increases as the gate length decreases.
- GEM Gate Edge Metamorphoses
- the metal gate electrode assumed here is made of a metal material used for a high-k gate insulating film / metal gate structure. Specifically, it may be made of a metal such as Al, Ti, Ta, W, Ru, or may be made of an alloy containing some of these. Further, the metal or alloy nitride film or carbonitride film may be used. Further, it may be made of a nitride film containing the metal and silicon.
- FIG. 3 shows a result of measurement for estimating the amount of oxidation on the side wall of the gate electrode when a silicon nitride film is formed after forming a titanium nitride film having a thickness of 15 nm on a silicon wafer on which no pattern is formed. It is. More specifically, SIMS (secondary ion mass spectrometry) in which the distribution of oxygen at the interface between a silicon nitride film and a titanium nitride film (corresponding to a metal gate electrode) was investigated in the case of using the following three processes. ) Result.
- SIMS secondary ion mass spectrometry
- the ashing oxide film and the natural oxide film formed on the titanium nitride film were removed by etching using a hydrofluoric acid-based polymer cleaning solution, and then the silicon nitride film was formed. Cases are indicated by crosses.
- ammonia radical treatment is performed in a furnace for forming the silicon nitride film, and then the silicon nitride film is formed. Is shown.
- the ammonia radical treatment is a treatment in which, for example, 40 cycles of ammonia radicals are added to reduce and renitride the oxide film on the titanium nitride film.
- the horizontal axis of FIG. 3 is the film thickness converted from the sputtering rate
- the left side of the horizontal axis is the SiN film upper side
- the right side of the horizontal axis is the silicon substrate side.
- the vertical axis represents the number of oxygen atoms per unit volume (atoms / cm 3 ).
- Cs + primary ion species was used, and 18 oxygen was used for oxygen detection.
- the acceleration energy was 500 eV.
- oxygen profiles caused by the ashing oxide film or the natural oxide film are observed between the silicon nitride film and the titanium nitride film, but the oxygen concentrations are different.
- the oxygen concentration in the silicon nitride film decreases to about 2 ⁇ 10 20 atoms / cm 3 .
- the oxygen concentration at the interface between the silicon nitride film and the titanium nitride film decreases, and the oxygen concentration in the silicon nitride film also increases. It is reduced to about 1 ⁇ 10 20 atoms / cm 3 .
- the oxide film formed on the side wall of the metal gate electrode can be effectively removed. Since the metal gate electrode is covered with the silicon nitride film, the side wall of the metal gate electrode is not re-oxidized even if it is exposed to the atmosphere thereafter.
- FIG. 4A schematically shows an ALD sequence for performing selective reduction treatment with ammonia radicals in the same furnace before forming a silicon nitride film.
- the oxygen adhering to the metal gate electrode side wall formed on the silicon wafer is removed by reduction and renitrided.
- ammonia radicals and inert gas nitrogen in this example are alternately supplied.
- the furnace temperature is preferably 400 ° C. or more and 800 ° C. or less, and the furnace pressure is preferably 133 Pa (1 Torr) (the furnace temperature is 400 ° C. or more and 600 ° C. or less). Is more desirable).
- the time for which ammonia radicals flow is related to the volume in the furnace. For example, in the case of a vertical batch apparatus having a volume of about 400 liters, about 1 to 100 seconds are required. As another example, in the case of a single-wafer apparatus having a small volume in the furnace, the reduction can be performed even by exposure of several milliseconds (milliseconds).
- the reducing gas is a hydrogen compound typified by ammonia radicals. Hydrogen in the gas reacts thermally with oxygen attached to the metal gate electrode to desorb oxygen atoms as water. In order to remove the water thus desorbed, purging is performed using an inert gas.
- an inert gas As the inert gas, a rare gas represented by Ar or N 2 is desirable. Switching the gas line which has flowed ammonia inert gas, the furnace, it is desirable to purge the gas injection unit, for example, 2 slm N 2 gas (1 atm, liters per minute at standard conditions of 0 ° C.) 1 It is desirable to flow for about 10 seconds.
- the exposure with the ammonia radical and the exposure with the inert gas as described above are repeated a predetermined number of times (three times in the case of FIG. 4A, but not limited to this), and the amount of oxygen on the side wall of the metal gate electrode is desired. Make quantity.
- a silicon source is introduced into the same furnace to form a silicon nitride film.
- the silicon source dichlorosilane (DCS), monosilane, hexachlorosilane and the like are suitable.
- DCS dichlorosilane
- the pressure in the furnace is 665 Pa (5 Torr) and 1 slm is swept.
- dichlorosilane is exposed for 0.5 seconds, it is purged with an inert gas for 1 second, then ammonia radicals are allowed to flow for 20 seconds, and an inert gas is allowed to flow for 5 seconds. This is repeated as many times as necessary until a silicon nitride film having a desired thickness is formed as one cycle.
- a silicon oxide film can be formed on the surface of the metal gate electrode, and the oxygen concentration at these interfaces can be kept low.
- FIG. 4B an example of a method for generating ammonia radicals is shown in FIG.
- a pair of plate electrodes 142 made of nickel is arranged in a pipe 141 for supplying ammonia, and a high frequency (RF) is applied between the two plate electrodes 142.
- RF high frequency
- the flow rate of ammonia is set to 2 slm, and a high-frequency voltage with a power of 400 W is applied to the plate electrode 142 which is a discharge electrode.
- the ammonia flowing between the flat plate electrodes 142 is radicalized and supplied to the silicon wafer side through a hole 143 having a diameter of about 1 mm provided in the pipe 141.
- ammonia radicals can be generated using a catalyst and ultraviolet light.
- a metal plate made of platinum group, group 4 element oxide, titanium dioxide or the like is installed as a metal catalyst in the ammonia supply pipe.
- at least a part of the ammonia supply pipe is made of glass or the like so that light can be transmitted so that the metal plate can be irradiated with ultraviolet light.
- the ammonia can be radicalized by a metal catalytic reaction by irradiating the metal plate with ultraviolet light from inside or outside the pipe while supplying ammonia gas to the ammonia supply pipe.
- FIG. 5A shows a reaction process when ammonia radicals are adsorbed on the titanium oxide film.
- a small circle without an element symbol represents hydrogen.
- the titanium oxide film in the present embodiment is a thin natural oxide film or ashing oxide film having a thickness of about 1 nm formed on the side wall of the metal gate electrode, and the bonding force between titanium and oxygen is not so strong. In particular, the bonding strength is weaker than that of a crystalline titanium oxide film intentionally formed by a CVD method or the like.
- ammonia radicals (NH 2 .or NH 3. ) Having unpaired electrons are generated and adsorbed on the Ti—O surface.
- ammonia radicals NH 2 .or NH 3.
- oxygen reacts with hydrogen of the ammonia radical and is desorbed as water.
- the nitrogen of ammonia, deprived of oxygen by hydrogen, is combined with a titanium bond to form a titanium oxide film.
- the desorbed water may be re-adsorbed and re-oxidized, it is preferable to exhaust it. Therefore, exhaust with inert gas is performed.
- the side wall of the high-k gate insulating film formed thereunder is also exposed by ammonia radicals.
- the high-k gate insulating film has a higher energy than the ammonia radical. That is, after the formation of the high-k gate insulating film, plasma nitriding and heat treatment at about 700 ° C. to 1100 ° C. (for example, 1000 ° C.) are performed before the treatment with ammonia radicals and the formation of the silicon oxide film. preferable.
- the inventors have also studied reducing / renitriding the oxide layer on the side wall of the metal gate electrode by plasma nitriding. However, it has been found that treatment using ammonia radicals is more desirable as follows.
- FIG. 6 shows the results of measuring the oxygen concentration in the film when the treatment with the ammonia radical is performed using EPMA (Electron Probe Micro Analysis).
- EPMA Electro Probe Micro Analysis
- the oxygen concentration in the HfSiON film does not change significantly even when the processing cycle is repeated.
- the oxygen concentration in the TiN film decreases as the number of ammonia radical treatment cycles increases. Specifically, when the ammonia radical treatment is not performed, the oxygen concentration is about 1 ⁇ 10 16 atoms / cm 2 , whereas when the ammonia radical treatment is performed for 100 cycles, the oxygen concentration is 4.5 ⁇ 10 15 atoms / cm 2. It can be reduced (halved) to about 2 .
- FIG. 7A the relationship between the gate length and the gate leakage current is shown in FIG. 7A for the example of this embodiment and the comparative example.
- a silicon nitride film is formed in-situ as described above.
- the comparative example is the case where only the silicon nitride film is formed on the metal gate electrode.
- the leakage current deviates from Ohm's law.
- the linearity is maintained until the gate length reaches about 30 nm, and the influence of the titanium oxide film on the side wall of the metal gate electrode is suppressed.
- FIG. 7B is a diagram showing the drive current for the semiconductor devices of the examples and comparative examples, where the horizontal axis represents the transistor on-current and the vertical axis represents the off-current.
- the on-current of the example is improved as compared with the comparative example.
- the off-current is 10 nA / ⁇ m (10000 pA / ⁇ m)
- the on-current of the example is improved by about 11% compared to the comparative example.
- a spot of about 1 ⁇ 1 mm is required at the minimum in order to improve the secondary ion intensity.
- the gate length is 50 nm or less and the thickness of the metal gate electrode is about 5 to 20 nm, it is difficult to use SIMS analysis for evaluating the side wall of the metal gate electrode of the transistor.
- the three-dimensional atom probe analysis method three-dimensional mapping at the atomic level is possible, and both the depth resolution and the spatial resolution are several tens (several tens of nm) in principle. Therefore, it is possible to analyze a minute portion such as a side wall of the metal gate electrode.
- oxygen on the side wall of the metal gate electrode can be observed by TEM using EELS (Electron Energy Loss Spectroscopy). According to this method, the portion containing oxygen appears white.
- EELS Electrode Loss Spectroscopy
- TiN constituting the metal gate electrode is oxidized, and the side wall of the polysilicon electrode is also oxidized to form a silicon oxide film.
- oxygen on the side wall of the metal gate electrode and the side wall of the polysilicon electrode can be removed.
- the inventors of the present application have studied in detail the physical properties of the oxide film on the side wall of the metal gate electrode, and have proposed and realized selective reduction / renitridation by ammonia radicals. As a result, the driving capability of the transistor was improved (decrease in driving capability of the transistor due to GEM).
- FIGS. 8A to 8F are cross-sectional views schematically showing the respective steps.
- an n-type well region 102 and a p-type well region 103 that are insulated and separated by an element isolation layer 104 made of an STI-like silicon oxide film are formed on a silicon substrate 101. Further, a gate insulating film 109 and a metal-containing film 110 a for processing into the metal gate electrode 110 are sequentially stacked over the n-type well region 102 and the p-type well region 103.
- the gate insulating film 109 for example, a film made of a high-k material is stacked on a silicon oxide film having a thickness of about 1.0 nm obtained by oxidizing the silicon substrate 101 in a water vapor atmosphere, a nitric oxide atmosphere, or the like. It is formed as a high-k gate insulating film.
- the high-k material for example, an oxide containing a group 4 element such as Hf or Zr as a main component may be used. Alternatively, an oxide of Hf, Zr, or the like called silicate and Si may be used. Moreover, Hf, Zr, etc. which are called aluminate, and the oxide of Al may be sufficient.
- an oxynitride obtained by adding nitrogen to the above material by plasma nitriding, ammonia nitriding, or the like may be used.
- the high-k gate insulating film can be formed by MOCVD (Metal Organic Chemical Vapor Deposition) method, ALD (Atomic Layer Deposition) method, PVD (Physical Vapor Deposition) method, or the like.
- MOCVD Metal Organic Chemical Vapor Deposition
- ALD Atomic Layer Deposition
- PVD Physical Vapor Deposition
- heat treatment it is preferable to perform heat treatment at 1000 ° C. or higher to prevent out-diffusion of nitrogen due to heat treatment in a later step.
- different high-k materials are preferably mixed in the n-channel and p-channel high-k gate insulating films in order to control the threshold voltage.
- the metal-containing film 110a is made of, for example, an MOCVD method using, as a material, an alloy mainly containing a metal element such as Ti, W, Ta, Ru, and Al, a nitride of the alloy, or a nitride of the alloy further containing Si. It is formed by ALD method, PVD method or the like.
- the process of FIG. 8B is performed.
- the surface of the metal-containing film 110a is washed with a hydrogen peroxide solution. This is because a natural oxide film formed on the metal-containing film 110a, a metal layer altered by resist coating / removal performed to obtain a region having a structure in which the metal gate electrode 110 is not disposed on the gate insulating film 109, and It is for removing.
- a polysilicon film 111a for processing into the polysilicon electrode 111 is formed on the metal-containing film 110a to a film thickness of 100 nm. If an oxide layer is present at the interface between the metal-containing film 110a and the polysilicon film 111a, the interface resistance increases, so it is better to perform the cleaning with the hydrogen peroxide solution.
- an amorphous silicon film is formed in a temperature range of 500 ° C. or more and 550 ° C. or less using silane (SiH 4 ) or disilane (Si 2 H 6 ), and then heat treatment is performed.
- silane SiH 4
- disilane Si 2 H 6
- heat treatment is performed.
- polysilicon There is a method of forming polysilicon.
- polysilicon instead of polysilicon, an electrode made of silicon germanium may be formed.
- germane (GeH 4 ) is used as a material in addition to silane.
- a gate electrode resist pattern (not shown) is formed using a photolithography technique and an etching technique. Subsequently, anisotropic etching is performed on the polysilicon film 111a and the metal-containing film 110a using a halogen-based etching gas to form a gate electrode. That is, the metal gate electrode 110 and the polysilicon electrode 111 thereon are formed on the n-type well region 102, and the metal gate electrode 116 and the polysilicon electrode 117 thereon are formed on the p-type well region 103. .
- an etching selectivity is ensured between the gate insulating film 109 which is a high-k gate insulating film and the silicon substrate 101 so that the silicon substrate 101 is not excessively etched, and the etching is performed in the gate insulating film 109. Try to stop. Note that, when the gate insulating film 109 is heat-treated at 1000 ° C. or higher after nitriding, it becomes easy to secure an etching selectivity.
- ashing with oxygen plasma is performed to remove the resist, and then the polymer remaining when the metal gate electrode 110 is etched by the fluorine-based cleaning agent and the unnecessary portion other than under the metal gate electrode 110 are left.
- the gate insulating film 109 is removed.
- a silicon nitride film 100a to be processed into the offset spacer 100 is formed. Since the silicon nitride film 100a is always exposed to the atmosphere, a natural oxide film is always formed on the side wall of the metal gate electrode 110. The natural oxide film causes GEM and causes a reduction in driving force.
- the natural oxide film on the surface of the metal gate electrode 110 is reduced and renitrided by ammonia radicals.
- the wafer is inserted into a furnace used for film formation, the inside of the furnace is evacuated, and then exposure to ammonia radicals and exposure to an inert gas are repeated alternately.
- a silicon nitride film 100a is formed to a thickness of about 5 to 10 nm. This process is as described in detail with reference to FIGS. 4A and 4B.
- the silicon nitride film 100a is anisotropically dry-etched using a halogen-based gas to leave the offset spacer 100 on the side wall of the gate electrode and remove other portions.
- the n-type well region 102 is protected by a resist (not shown), and n-type impurities such as phosphorus, arsenic, and antimony are ion-implanted into the p-type well region 103. Thereafter, the resist on the n-type well region 102 is removed. Subsequently, the p-type well region 103 is protected with a resist (not shown), and boron, indium, and the like, which are p-type impurities, are ion-implanted into the n-type well region 102. Thereafter, the resist on the p-type well region 103 is removed, and ion species are activated by heat treatment at 1000 ° C. or higher, for example. Thereby, the p-type extension layer 108 and the n-type extension layer 114 are formed.
- a resist not shown
- n-type impurities such as phosphorus, arsenic, and antimony are ion-implanted into the p-type
- a silicon oxide film is formed to a thickness of 5 nm to 10 nm
- a silicon nitride film is continuously laminated to a thickness of 10 nm to 30 nm, and anisotropic dry etching is performed.
- the side walls 112 and 118 are formed on the side walls of the gate electrodes (the metal gate electrode 110 and the polysilicon electrode 111 and the metal gate electrode 116 and the polysilicon electrode 117) via the offset spacer 100.
- the sidewall is composed of two layers of a silicon nitride film and a silicon nitride film, but this structure is not essential, and it may be composed of a single silicon nitride film, a single silicon oxide film, or the like.
- the n-type well region 102 is protected with a resist (not shown), and n-type impurities such as phosphorus, arsenic, and antimony are ion-implanted into the p-type well region 103 to form an n-type diffusion layer 113. Thereafter, the resist on the n-type well region 102 is removed. Subsequently, the p-type well region 103 is protected with a resist (not shown), and p-type diffusion layers 107 are formed by ion implantation of p-type impurities such as boron and indium into the n-type well region 102. Thereafter, heat treatment is performed at 900 ° C. to 1050 ° C., for example, to activate the ion species of the n-type diffusion layer 113 and the p-type diffusion layer 107 to form source / drain regions.
- n-type impurities such as phosphorus, arsenic, and antimony are ion-implanted into the p-
- the upper part of the source / drain regions and the upper part of the polysilicon electrodes 111 and 117 are silicided with Ni and Pt. Further, a silicon nitride film (not shown) to be a contact hole etching stopper and a silicon oxide film to be an interlayer insulating film (not shown) are formed, and the semiconductor device 150 is subjected to a normal process such as a planarization process. Is formed.
- the driving capability of the semiconductor device can be improved by suppressing the oxygen concentration on the side wall of the metal gate electrode, which is useful for various electronic devices using semiconductor integrated circuits. is there.
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Abstract
半導体装置の製造方法は、基板(101)上に、金属含有膜(110)を形成する工程(a)と、反応室内において金属含有膜(110)にアンモニアラジカルを曝露する工程(b)と、反応室内に不活性ガスを供給し、工程(b)において生じたガスを排気する工程(c)とを備える。更に、工程(b)及び工程(c)を所定の回数繰り返した後に、大気曝露することなく、反応室内において金属含有膜110を覆うシリコン窒化膜100aを形成する工程(d)を備える。
Description
本開示は、半導体装置及びその製造方法に関し、詳細には、高誘電体ゲート絶縁膜及びメタルゲート電極構造を有する半導体装置について、メタルゲート電極側壁を改良することに関する。
半導体装置の高速化・高集積化に伴い、トランジスタ形状の微細化が進められている。
半導体装置のうち、相補型MOS(CMOS、Complementary Metal Oxide Semiconductor )デバイスでは、NMOS(n-channel MOS)とPMOS(p-channel MOS)との二種類のトランジスタが用いられる。NMOSトランジスタは電子の移動によって、PMOSトランジスタは正孔の移動によって、それぞれ電流のオン・オフを制御する。
従来、CMOSデバイスに用いられるゲート絶縁膜は一般的にシリコン酸化膜により形成され、誘電率は3.9程度を示す。しかし、トランジスタの微細化に伴ってゲート絶縁膜が薄膜化されると、リーク電流が増大し、消費電力及び待機電力の高いデバイスとなってしまう。そこで、4.0以上の誘電率を有するゲート絶縁膜を用いることにより、実際の膜厚はシリコン酸化膜より厚くても、実効的な膜厚(EOT)を薄くできるHigh-k(高誘電体)ゲート絶縁膜の開発が進んでいる。
しかしながら、従来のポリシリコンゲート電極とHigh-kゲート電極とを組み合わせただけでは、ゲート電極の空乏化と呼ばれる現象が生じる。これは、High-kゲート絶縁膜とポリシリコンゲート電極との間に空乏層容量が形成され、EOTが薄いというHigh-kゲート絶縁膜の利点が失われる現象である。ゲート電極の空乏化を防ぐためには、ポリシリコンゲート電極に代えて金属ゲート電極を組み合わることが必須である。更に、High-kゲート絶縁膜/金属ゲート電極による適正な閾値電圧(Vt)の制御がCMOSデバイスを構築する上で重要になっている。
従来のシリコン酸化膜ゲート絶縁膜/ポリシリコンゲート電極の場合、ポリシリコン中にホウ素、リン等の不純物をイオン注入し、熱処理によって活性化することで、ポリシリコンの仕事関数を向上することができる。例えば、ノンドープ状態の仕事関数は4.65eVであるのに対し、ホウ素をイオン注入することにより、5.15eVまで向上することができる。これを利用してNMOS及びPMOSのVtを制御することが可能であった。
しかし、High-kゲート絶縁膜を用いる場合、High-kゲート絶縁膜中に存在する高密度のトラップにより、フェルミレベルが固定されてしまうフェルミレベルピニング現象が起きる。このため、イオン注入によるドーピングレベルでは仕事関数を変化させることができず、閾値電圧の制御は不可能であった。更に、金属ゲート電極とポリシリコンゲート電極とを組み合わせたMIPS(Metal-Inserted-Poly-Si Stack)と呼ばれる構造においても、イオン注入による仕事関数の調整は難しく、ゲート電極に用いられる金属の仕事関数がVt制御に対して支配的になる。
このようなHigh-kゲート絶縁膜と金属ゲート電極との組み合わせにおける仕事関数の研究においては、チタン、タングステン、タンタル、モリブデンの窒化物が用いられている。特に、DRAMの金属ゲート電極材料としては、従来用いられてきたチタンやタングステンの窒化物が、ドライエッチング、ウェットエッチング等の加工特性を考える上で扱いやすい。
また、MIPSゲート構造を形成した後には、エクステンションイオン注入層を形成するために、ゲート電極側壁にオフセットスペーサを形成する。High-k・メタルゲート構造の場合、従来のようにシリコン酸化膜を用いてオフセットスペーサを形成しようとすると、原料ガスである酸化剤によってメタルゲート電極が酸化されてしまう。そこで、シリコン酸化膜に代えて、シリコン窒化膜を採用することが多い。
非特許文献1では、このようなオフセットスペーサとなるシリコン窒化膜の成膜温度と、シリコンソースである原料ガスを変えることにより、トランジスタの駆動能力を改善できると述べられている。具体的には、400℃程度の低温にて塩素を含まないシリコンソースを用い、シリコン窒化膜を形成することが述べられている。
N.Mise , et al. Solid State Devices and Materials, 2007, pp. 724-725
しかしながら、ゲートメタル膜と、その上のPoly-Si膜とを形成した後、レジストによりパターニングしてゲートエッチングを行なうと、レジストを除去するためのプラズマ酸化によるアッシング、空気中に曝露されるために起る自然酸化により、メタルゲート電極側壁が酸化される。
メタルゲート電極側壁の酸化は、自然酸化膜であれば1nm~2nm程度、アッシング酸化膜であれば2nm~5nm程度の厚さに酸化されていると予想できる。このようなメタルの酸化、つまり絶縁膜化が生じると、メタルゲート電極の利点が損なわれる。特に、ゲート長が短くなるほど、同じ厚さの酸化膜であってもゲート長に対する割合が大きくなるので、影響は大きくなる。
このようなメタル酸化膜を除去しようとして、例えばフッ酸系の洗浄を行なったとすると、High-kゲート絶縁膜も同時にエッチングされることが懸念される。この理由から、過度の洗浄は行えない。更に、洗浄を行なったとしても、オフセットスペーサとなるシリコン窒化膜を形成する前に大気曝露されるので、メタルゲート電極側壁には必ず酸化膜が形成されることになる。
以上に鑑み、High-kゲート絶縁膜/メタルゲート電極構造において、メタルゲート電極の酸化層を抑制し、トランジスタの駆動能力を改善する技術について以下に説明する。
本開示に係る半導体装置の製造方法は、基板上に金属含有膜を形成する工程(a)と、反応室内において金属含有膜にアンモニアラジカルを曝露する工程(b)と、反応室内に不活性ガスを供給し、工程(b)において生じたガスを排気する工程(c)と、工程(b)及び工程(c)を所定の回数繰り返した後、大気曝露することなく、反応室内において金属含有膜を覆うシリコン窒化膜を形成する工程(d)とを備える。
尚、工程(b)及び工程(c)は、金属含有膜の表面に形成された自然酸化膜が還元されるまで繰り返すのであってもよい。
このような半導体装置の製造方法によると、工程(b)及び工程(c)において、金属含有膜表面に形成された自然酸化膜をアンモニアラジカルによって還元すると共に窒化することができる。つまり、金属含有膜表面に形成された自然酸化膜中の酸素とアンモニアラジカル中の水素とを反応させて水として脱離させると共に、アンモニアラジカル中の窒素と、酸素が脱離して残された金属とを結合させる。このような工程(b)と、該工程(b)において生じたガス(脱離した水等)を不活性ガスにより排気する(パージする)行程(c)とを交互に繰り返した後、工程(d)として、大気曝露することなく同じ反応室にて金属含有膜を覆うシリコン窒化膜を形成することにより、金属含有膜が再度自然酸化されるのを防ぐことができる。この結果、金属含有膜としてメタルゲート電極を形成した場合に、酸化膜に起因する駆動力の低下を抑制することができる。
また、工程(b)は、400℃以上で且つ800℃以下の温度範囲において行なっても良い。
また、アンモニアラジカルは、高周波電圧が印加された一対の電極板の間にアンモニアを供給することにより発生させても良い。
また、アンモニアラジカルは、金属触媒にアンモニアを供給し且つ紫外線を照射することにより発生させても良い。金属触媒は、白金族元素、Ti、Zr又はMnを含んでいても良い。
アンモニアラジカルは、このような方法により発生させることができる。
また、金属含有膜は、基板上に高誘電体ゲート絶縁膜を介して形成されるメタルゲート電極であり、高誘電体ゲート絶縁膜は、4族元素の酸化物と、4族元素及びSiの酸化物と、4族元素及びAlの酸化物とのうちの少なくとも一つを含んでいても良い。更に、4族元素は、Hf及びZrの少なくとも一つであっても良い。
また、金属含有膜は、基板上に高誘電体ゲート絶縁膜を介して形成されるメタルゲート電極であり、メタルゲート電極は、金属元素を主成分とした合金、金属元素を主成分とした合金の窒化物、又は、金属元素を主成分としたSiを含む合金の窒化物により構成されるのであっても良い。更に、金属元素は、Ti、W、Ta、Ru及びAlの少なくとも一つであっても良い。
金属含有膜は、基板上に高誘電体ゲート絶縁膜を介して形成されるメタルゲート電極であり、高誘電体ゲート絶縁膜及びメタルゲート電極を含むpチャネルトランジスタが構成され、高誘電体ゲート絶縁膜は、AlO及びTaOの少なくとも一つを含んでいても良い。
また、金属含有膜は、基板上に高誘電体ゲート絶縁膜を介して形成されるメタルゲート電極であり、高誘電体ゲート絶縁膜及びメタルゲート電極を含むnチャネルトランジスタが構成され、高誘電体ゲート絶縁膜は、LaO及びMgOの少なくとも一つを含んでいても良い。
半導体装置のより具体的な構成として、このようになっていても良い。
また、金属含有膜は、基板上に高誘電体ゲート絶縁膜を介して形成されるメタルゲート電極であり、工程(a)において、メタルゲート電極を形成する前に、高誘電体ゲート絶縁膜に対して700℃以上で且つ1100℃以下の熱処理を行なう工程を更に備えていても良い。特に、1000℃程度の熱処理であっても良い。
このようにすると、高誘電体ゲート絶縁膜が還元されるのを防ぎながら、自然酸化膜を選択的に還元することができる。高誘電体ゲート絶縁膜が還元されると絶縁膜としての機能が損なわれてリーク電流増加等の原因となるため、これを防ぐことが望ましい。
また、金属含有膜は、基板上に高誘電体ゲート絶縁膜を介して形成されるメタルゲート電極であり、シリコン窒化膜は、ALD(Atomic Layer Deposition )法により形成され、オフセットスペーサとなっても良い。
次に、本開示に係る半導体装置は、基板上に、高誘電体ゲート絶縁膜を介してメタルゲート電極が形成されたトランジスタ構造を備え、メタルゲート電極側壁にシリコン窒化膜からなるオフセットスペーサが形成され、メタルゲート電極と、オフセットスペーサとの間に偏析している酸素の濃度が1×1020atoms/cm3 以下である。
このような半導体装置は、メタルゲート電極とオフセットスペーサとの間の酸素の濃度が十分に低く、メタルゲート電極の酸化に起因する駆動力の低下を避けることができる。
以上に説明した技術によると、メタルゲート電極の側壁に形成された自然酸化膜について、オフセットスペーサを形成する反応室内にて還元・窒化することにより、メタルゲート電極の酸化膜に起因する駆動力低下を避けることができる。
以下、本開示の一実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。図1は、本開示の第1の実施形態の例示的半導体装置150が有するCMOS構造の断面を概略として示す図である。
図1に示す通り、半導体装置150は、シリコン基板101を用いて形成されている。シリコン基板101の表面部は、STI(Shallow Trench Isolation)形状のシリコン酸化膜からなる素子分離層104によって区画され、各区画にはイオン注入によって形成されたn型ウェル領域102及びp型ウェル領域103が配置されている。
n型ウェル領域102には、pチャネルトランジスタ105が形成されている。pチャネルトランジスタ105は、n型ウェル領域102上に形成されたHigh-k(高誘電体)ゲート絶縁膜であるゲート絶縁膜109と、その上に形成されたPMOS用のメタルゲート電極110と、メタルゲート電極110上に形成され、ホウ素等の不純物がイオン注入されたポリシリコン電極111とを備える。メタルゲート電極110の両側部分のn型ウェル領域102には、イオン注入により形成されたp型エクステンション層108と、更にその外側に形成されたp型拡散層107とが位置している。メタルゲート電極110及びポリシリコン電極111の側壁を覆うように、シリコン窒化膜によって形成されたオフセットスペーサ100が形成され、更にその側面に、シリコン酸化膜及びシリコン窒化膜からなるサイドウォール112が形成されている。
また、p型拡散層107及びp型エクステンション層108により形成されるソース・ドレイン領域上と、ポリシリコン電極111上とについては、ニッケルシリサイド(NiSi)又はニッケル白金シリサイド(NiPtSi)によりシリサイド化されている(図示は省略)。更に、前記p型のソース・ドレイン領域には、ゲルマニウム(Ge)を10%~30%含んだSiGeエピタキシャル層(図示省略)が形成されていても良い。
次に、p型ウェル領域103には、nチャネルトランジスタ106が形成されている。これは、High-kゲート絶縁膜であるゲート絶縁膜115と、その上のNMOS用のメタルゲート電極116と、メタルゲート電極116の両側部分のp型ウェル領域103に形成されたn型拡散層113及びn型エクステンション層114とを有する。更に、メタルゲート電極116上にリン等の不純物がイオン注入されたポリシリコン電極117が形成されている。メタルゲート電極116及びポリシリコン電極117の側壁を覆うように、シリコン窒化膜によって形成されたオフセットスペーサ100が形成され、更にその側面に、シリコン酸化膜及びシリコン窒化膜からなるサイドウォール118が形成されている。
また、n型拡散層113及びn型エクステンション層114により形成されたソース・ドレイン領域上と、ポリシリコン電極117上とは、ニッケルシリサイド(NiSi)又はニッケル白金シリサイド(NiPtSi)によりシリサイド化されている(図示は省略)。更に、前記n型ソース・ドレイン領域には、炭素を1%~3%含んだカーボンドープSiエピタキシャル層(図示省略)が形成されていても良い。
尚、pチャネルトランジスタ105におけるゲート絶縁膜109は、Hf、Si及びZrを含む酸化膜により構成されたHigh-k膜中に、仕事関数を制御するためのAl、Ta等を含んでいる。また、nチャネルトランジスタのゲート絶縁膜115は、Hf、Si及びZrを含む酸化膜により構成されたHigh-k膜中に、仕事関数を制御するためのLa、Mg等を含んでいる。
ここで、本実施形態の半導体装置150の特徴の一つとして、オフセットスペーサ100と、メタルゲート電極110、116との界面における酸素濃度は、主成分レベルを意味するSIMSによる体積原子濃度として示すとき、1.0×1020atoms/cm3 以下になっている。前述の通り、非特許文献1には、オフセットスペーサシリコン窒化膜の成膜温度、原料ガスに含まれる塩素量に関して記載がある。これに対し、本実施形態の場合、オフセットスペーサ100とメタルゲート電極110、116との間の酸素量に注目している。特に、シリコン窒化膜を成膜するのと同じ炉内にて、High-kゲート絶縁膜を還元することなく、メタルゲート電極の側壁に発生した酸化膜のみを選択的に還元し、更に再窒化を行なうことが特徴の一つとなっている。
ここで、前記の界面における酸素濃度と、半導体装置の性能との関係について図2を参照して以下に説明する。図2は、ゲート長に対するゲートリーク電流を示している。通常、次の式1(Ωの法則)に示すように、ゲートリーク電流(Ig)は、電圧(Vg)が一定の場合、ゲート長(Lg)に比例すると考えられる。
Ig=Vg*Lg …… 式1
しかしながら、実際には、ゲート長Lgが短くなるにつれて、リーク電流がオームの法則には従わず、式1から予想されるよりも大きく低下する傾向を示す。これは、メタルゲート電極の側壁が酸化されて絶縁膜となっており、ゲート長が短くなるにつれてそのような絶縁膜のゲート長に占める割合が増えていることが原因と考えられる。
しかしながら、実際には、ゲート長Lgが短くなるにつれて、リーク電流がオームの法則には従わず、式1から予想されるよりも大きく低下する傾向を示す。これは、メタルゲート電極の側壁が酸化されて絶縁膜となっており、ゲート長が短くなるにつれてそのような絶縁膜のゲート長に占める割合が増えていることが原因と考えられる。
また、メタルゲート電極の側壁が酸化されると、負の固定電荷が生成されて駆動能力が低下することが知られている。これは、GEM(Gate Edge Metamorphoses )と総称される現象である。これを防いで駆動能力を改善するためには、メタルゲート電極の側壁の酸化層を取り除くことが有効と考えられる。
尚、ここで想定しているメタルゲート電極は、High-kゲート絶縁膜・メタルゲート構造に用いられる金属材料からなるものである。具体的には、Al、Ti、Ta、W、Ru等の金属からなっていても良いし、これらの幾つかを含む合金からなっていても良い。また、前記金属又は合金の窒化膜、炭化窒化膜でも良い。更には、前記金属とシリコンとを含む窒化膜からなっていても良い。
次に、メタルゲート電極上にシリコン酸化膜を形成する方法と、メタルゲート電極の表面に生じる酸化膜との関係について、図3を参照して説明する。図3は、パターンが形成されていないシリコンウェハ上に膜厚15nmのチタン窒化膜を形成した後、シリコン窒化膜を形成した場合について、ゲート電極側壁の酸化量を見積もるための測定を行なった結果である。具体的には、以下の3通りの工程を用いた場合について、シリコン窒化膜とチタン窒化膜(メタルゲート電極に相当する)との界面における酸素の分布を調べたSIMS(2次イオン質量分析法)の結果を示している。
まず、レジストを塗布し、プラズマアッシングによりレジストを除去した後、シリコン窒化膜を形成した場合について、○印(白抜きの丸印)により示している。
また、シリコン窒化膜を形成する前に、フッ酸系のポリマー洗浄液を用い、チタン窒化膜上に形成されたアッシング酸化膜及び自然酸化膜をエッチングして除去し、その後にシリコン窒化膜を形成した場合について、×印により示している。
また、シリコン窒化膜を形成する前に、上記と同様のポリマー洗浄を行なうと共に、シリコン窒化膜を成膜する炉内にてアンモニアラジカル処理を行ない、その後にシリコン窒化膜を形成した場合について、実線により示している。アンモニアラジカル処理は、アンモニアラジカルを例えば40サイクル加え、チタン窒化膜上の酸化膜を還元すると共に再窒化する処理である。
ここで、図3の横軸は、スパッタリングレートから換算した膜厚であり、横軸左側がSiN膜上部側、横軸右側がシリコン基板側である。また、縦軸は単位体積あたりの酸素原子の個数(atoms/cm3 )を示す。
尚、SIMSの測定方法としては、Cs+ の一次イオン種を用い、酸素の検出には18酸素を用いた。加速エネルギーは500eVとした。
図3の酸化層に示すように、シリコン窒化膜とチタン窒化膜との間に、アッシング酸化膜又は自然酸化膜に起因する酸素プロファイルが見られるが、酸素濃度はそれぞれ違っている。
アッシング酸化した状態においてシリコン窒化膜を形成した場合(図3に○印にて示す)には、シリコン窒化膜とチタン窒化膜とに形成された酸化層から、シリコン窒化膜側に酸素が拡散している。このため、シリコン窒化膜内における酸素濃度が4×1020atoms/cm3 程度存在する。
これに対し、ポリマー洗浄のみを追加した場合(図3に×印にて示す)には、シリコン窒化膜中の酸素濃度が2×1020atoms/cm3 程度にまで減少する。
更に、ポリマー洗浄に加えてアンモニアラジカル処理も追加した場合(図3に実線にて示す)、シリコン窒化膜とチタン窒化膜との界面における酸素濃度が低下し、シリコン窒化膜中の酸素濃度についても1×1020atoms/cm3 程度にまで低減される。
このように、アンモニアラジカルによる処理の後にオフセットスペーサとなるシリコン窒化膜を形成することにより、メタルゲート電極側壁に形成された酸化膜を効果的に除去することができる。メタルゲート電極がシリコン窒化膜によって覆われるので、この後に大気曝露したとしても、メタルゲート電極の側壁が再酸化されることはない。
次に、メタルゲート電極とシリコン酸化膜との界面における酸素濃度を低下させることができる前記のアンモニアラジカル処理及びシリコン窒化膜の形成について、図4(a)及び(b)を参照して更に説明する。
図4(a)は、シリコン窒化膜を形成する前に、同じ炉内においてアンモニアラジカルによる選択還元処理を行なうALDシーケンスを簡略に示している。
初めに、シリコンウェハ上に形成されたメタルゲート電極側壁について、そこに付着している酸素を還元により除去すると共に、再窒化する。このためには、アンモニアラジカルと、不活性ガス(この例では窒素)とを交互に供給する。
アンモニアラジカルによる処理について、炉内温度は400℃以上で且つ800℃以下であること、炉内圧力は133Pa(1Torr)であることが望ましい(炉内温度については、400℃以上で且つ600℃以下であることが更に望ましい)。アンモニアラジカルを流す時間は炉内の容積に関係する。例えば、400リットル程度の容積を有する縦型バッチ装置の場合、1秒~100秒程度必要である。別の例として、炉内の容積が小さい枚葉式装置の場合には、数msec(ミリ秒)の曝露でも還元を行なうことが可能である。
還元ガスは、アンモニアラジカルに代表される水素化合物である。ガス中の水素が、メタルゲート電極に付着している酸素と熱反応し、水として酸素原子を脱離させる。このようにして脱離した水を除去するために、不活性ガスを用いてパージを行なう。不活性ガスとしては、Arに代表される希ガス又はN2 が望ましい。アンモニアを流していたガスラインを不活性ガスに切り替え、炉内、ガスインジェクション部をパージすることが望ましく、例えば、2slm (1気圧、0℃の標準状態におけるリットル毎分)のN2 ガスを1秒~10秒程度流すことが望ましい。
以上のようなアンモニアラジカルによる曝露と不活性ガスによる曝露とを所定回数(図4(a)の場合は3回であるが、これには限らない)繰り返し、メタルゲート電極側壁における酸素量を所望量にする。
この後、シリコンウェハを大気曝露することなく、同じ炉内にシリコンソースを導入し、シリコン窒化膜を形成する。シリコンソースとしては、ジクロルシラン(DCS)、モノシラン、ヘキサクロロシラン等が適している。図4(a)では、ジクロルシランを用い、炉内圧力を665Pa(5Torr)として1slm 流している。ジクロルシランを0.5秒曝露した後、不活性ガスにより1秒パージし、更にアンモニアラジカルを20秒流し、不活性ガスを5秒流す。これを一つのサイクルとして、所望の膜厚のシリコン窒化膜が形成されるまで必要な回数繰り返す。
以上のようにして、メタルゲート電極の表面にシリコン酸化膜を形成すると共に、これらの界面における酸素濃度を低く抑えることができる。
次に、アンモニアラジカルの発生方法について、一例を図4(b)に示す。図4(b)に示す方法では、アンモニアを供給する配管141内にニッケルからなる一対の平板電極142を配置し、これら2枚の平板電極142間に高周波(RF)を印加する。この際、例えば、アンモニアの流量を2slm とし、放電用電極である平板電極142には電力400Wの高周波電圧を印加する。これにより、平板電極142間を流れるアンモニアをラジカル化し、配管141に設けられた約1mm径の孔143からシリコンウェハ側に供給する。
また、別の方法としては、触媒と紫外光とを用いてアンモニアラジカルを発生させることもできる。この方法を用いる場合、アンモニア供給配管に、金属触媒として白金族、第4族元素の酸化物、二酸化チタン等により構成された金属板を設置する。また、該金属板に紫外光を照射できるように、アンモニア供給配管の少なくとも一部について、光を透過できるようにガラス等によって構成する。このような構成において、アンモニア供給配管にアンモニアガスを供給しながら配管内又は配管外から金属板に紫外光を照射することにより、金属触媒反応によってアンモニアをラジカル化することができる。
次に、図5(a)に、アンモニアラジカルがチタン酸化膜に吸着したときの反応過程を示している。尚、元素記号の書かれていない小円は水素を表している。本実施形態におけるチタン酸化膜は、メタルゲート電極側壁に形成された膜厚1nm程度の薄い自然酸化膜又はアッシング酸化膜であり、チタンと酸素との結合力はそれほど強くない。特に、CVD法等により意図的に形成した結晶性のチタン酸化膜に比べて結合力は弱い。
炉内を例えば550℃に保った状態にてアンモニアをラジカル化すると、不対電子を持ったアンモニアラジカル(NH2 ・又はNH3 ・)が生成され、Ti-O表面に吸着される。このとき、自然酸化等により形成された結合力の弱いTi-Oについては、酸素がアンモニアラジカルの水素と反応して水として脱離する。水素に酸素を奪われたアンモニアの窒素は、チタンの結合手と結合し、チタン酸化膜を形成する。
脱離した水は、再吸着・再酸化する可能性があるので、排気することが好ましい。そこで、不活性ガスによる排気を行なっている。
ここで、メタルゲート電極と同様に、その下に形成されているHigh-kゲート絶縁膜の側壁についても、アンモニアラジカルによって曝露される。この際にアンモニアラジカルとHigh-kゲート絶縁膜とが反応するのを避けるために、High-kゲート絶縁膜がアンモニアラジカルよりも高いエネルギーを持った状態にしておくことが好ましい。つまり、High-kゲート絶縁膜を形成した後、アンモニアラジカルによる処理及びシリコン酸化膜の形成を行なう前に、プラズマ窒化及び700℃~1100℃(例えば1000℃)程度の熱処理を行なっておくことが好ましい。
尚、メタルゲート電極側壁の酸化層について、プラズマ窒化によって還元・再窒化することについても発明者らは検討を行なった。しかしながら、以下のように、アンモニアラジカルを用いた処理がより望ましいことを見出している。
プラズマ窒化の場合、図5(b)に示すように、窒素をイオン状態(N- 、N2-、N3-)にすると共に電界を掛けてウェハに物理的に衝突させた後、熱処理等によって窒素と対象物を結合させる。この結果、High-kゲート絶縁膜にダメージを与えるおそれがある。また、シリコン基板が窒化され、後の工程にて洗浄等によりソース・ドレイン領域のSiが削れてしまうこともある。このようなことから、プラズマ窒化を用いるとトランジスタ特性の劣化に繋がるため、アンモニアラジカルによる処理を行なう方が好ましい。
次に、図6は、前記アンモニアラジカルによる処理を行なった場合の膜中にける酸素濃度について、EPMA(Electron Probe Micro Analysis )を用いて測定した結果を示す。例として、シリコンウェハ上にALD-TiN膜(ALD法によるTiN膜)及びHfSiON膜を形成した後、アンモニアラジカルを4、40又は100サイクル曝露し、更にシリコン窒化膜を2nm形成した場合について示している。
図6に示す通り、HfSiON膜中の酸素濃度(白抜きの三角△にて表示)は処理のサイクルを繰り返しても有意には変化しない。これに対し、TiN膜における酸素濃度(白抜きの四角◇にて表示)は、アンモニアラジカル処理のサイクル数を増やすに従って減少している。具体的に、アンモニアラジカル処理を行なわない場合には酸素濃度が1×1016atoms/cm2 程度であるのに対し、アンモニアラジカル処理を100サイクル行なった場合、4.5×1015atoms/cm2 程度まで低減(半減)することが可能である。
このように、HfSiON中の酸素量を低下させることなく、TiN上の酸素量のみ低減させることができる。つまり、ゲート絶縁膜を還元することなく、メタルゲート電極のみを選択的に還元することができる。
尚、少ないサイクル数で酸素量を減少させるためには、アンモニアの流量を増やすこと又は高周波のパワーを増大することによりチタン酸化膜との反応を促進させることが考えられる。更に、生成する水を効率良く排気するために、不活性ガスの流量を増やすこと又は排気時間を長くすることも有効と考えられる。
次に、本実施形態の実施例と比較例とについて、ゲート長とゲートリーク電流との関係を図7(a)に示す。実施例は、メタルゲート電極に対してアンモニアラジカル処理を40サイクル行なった後に、既に説明したのと同様ようにin-situ にてシリコン窒化膜を形成した場合である。これに対し、比較例は、メタルゲート電極に対してシリコン窒化膜の形成だけを行なった場合である。
比較例では、ゲート長が1μm以下になるとリーク電流がオームの法則から外れる。これに対し、実施例の場合、ゲート長が30nm程度になるまでは線形性を保っており、メタルゲート電極側壁におけるチタン酸化膜の影響を抑制していることが分かる。
また、図7(b)は、前記実施例及び比較例の半導体装置について駆動電流を示す図であり、横軸にトランジスタのオン電流、縦軸にオフ電流を取っている。図7(b)に示す通り、比較例に比べて実施例のオン電流が向上している。例えば、オフ電流が10nA/μm(10000pA/μm)のとき、実施例のオン電流は比較例に比べて11%程度向上している。
尚、図3に示すSIMS分析を行なうためには、2次イオン強度を向上させるために、最小でも1×1mm程度のスポットが必要になる。しかしながら、ゲート長50nm以下、メタルゲート電極の厚さが5~20nm程度であるため、トランジスタのメタルゲート電極側壁の評価にSIMS分析を用いるのは難しい。
これに対し、近年、3次元アトムプローブ解析法を用いて容易にトランジスタ構造中の偏析元素を観察することが可能になった。これは、FIB(Focus Ion Beam)等により針状に加工した試料の先端部の原子をレーザーによってイオン化し、TOF(Time of Flight)型の検出器にて検出することにより、原子の3次元の分布を可視化する解析手法である。
3次元アトムプローブ解析法によると、原子レベルの3次元マッピングが可能であり、深さ分解能、空間分解能は共に原理的には数Å(数十nm)程度ある。このため、メタルゲート電極の側壁のような、微小な部分の解析も可能である。
また、メタルゲート電極側壁における酸素については、EELS(Electron Energy Loss Spectroscopy)を利用してTEMによって観察することも可能である。この方法によると、酸素を含む部分が白く映る。前記比較例の場合、メタルゲート電極を構成するTiNが酸化されていること、ポリシリコン電極の側壁も酸化されてシリコン酸化膜が形成されていることが分かる。これに対し、本実施形態の前記実施例の場合、メタルゲート電極側壁及びポリシリコン電極側壁の酸素が除去できていることを観測できる。
以上のように、本願発明者らは、メタルゲート電極側壁の酸化膜について物性を詳細に調べ、アンモニアラジカルによる選択還元・再窒化を発案且つ実現した。その結果、トランジスタの駆動能力を向上(GEMによるトランジスタの駆動能力低下を抑制)させた。
次に、図1に示す半導体装置150の製造方法について、その各工程を模式的に示す断面図である図8(a)~(f)を参照して説明する。
まず、図8(a)に示すように、シリコン基板101上に、STI状のシリコン酸化膜からなる素子分離層104によって絶縁分離されたn型ウェル領域102及びp型ウェル領域103を形成する。更に、n型ウェル領域102及びp型ウェル領域103上にわたって、ゲート絶縁膜109と、メタルゲート電極110に加工するための金属含有膜110aを順次積層する。
ここで、ゲート絶縁膜109は、例えば、水蒸気雰囲気、一酸化窒素雰囲気等によりシリコン基板101を酸化した厚さ1.0nm程度のシリコン酸化膜上に、High-k材料からなる膜が積層されたHigh-kゲート絶縁膜として形成する。High-k材料としては、例えば、Hf、Zr等の4族元素を主成分とした酸化物であってもよい。また、シリケートと称されるHf、Zr等とSiとの酸化物であってもよい。また、アルミネートと称されるHf、Zr等とAlの酸化物であっても良い。更には、以上の材料に、プラズマ窒化、アンモニア窒化等により窒素添加した酸窒化物であっても良い。
High-kゲート絶縁膜の形成には、MOCVD(Metal Organic Chemical Vapor Deposition)法、ALD(Atomic Layer Deposition)法、PVD(Physical Vapor Deposition)法等を用いることができる。また、窒化処理を加えた場合には、1000℃以上の熱処理を加え、後工程での熱処理による窒素の外方拡散を防ぐのが良い。
尚、nチャネル及びpチャネルのHigh-kゲート絶縁膜中には、閾値電圧を制御するために、それぞれ異なったHigh-k材料を混ぜることが好ましい。例えば、nチャネル側にLaO、MgO等を、pチャネル側にAlO、TaO等を混ぜることが好ましい。
金属含有膜110aは、例えば、Ti、W、Ta、Ru、Al等の金属元素を主成分とした合金、前記合金の窒化物又はSiを更に含む前記合金の窒化物を材料として、MOCVD法、ALD法、PVD法等により形成する。
次に、図8(b)の工程を行なう。まず、金属含有膜110aの表面について、過酸化水素水により洗浄する。これは、金属含有膜110a上に形成された自然酸化膜と、ゲート絶縁膜109上にメタルゲート電極110を配置しない構造の領域を得るために行なわれたレジスト塗布・除去により変質した金属層とを除去するためである。その後、金属含有膜110a上に、ポリシリコン電極111に加工するためのポリシリコン膜111aを膜厚100nmに形成する。金属含有膜110aとポリシリコン膜111aとの界面に酸化層が存在すると界面抵抗が上昇するため、前記の過酸化水素水による洗浄を行なった方が良い。
ポリシリコン膜111aを得るためには、シラン(SiH4 )、ジシラン(Si2H6)を用いて500℃以上で且つ550℃以下の温度範囲にてアモルファスシリコン膜を形成した後、熱処理を加えてポリシリコン化する方法がある。また、600℃以上で且つ630℃以下の温度範囲にてポリシリコンを形成する方法もある。また、ポリシリコンに代えて、シリコンゲルマニウムからなる電極を形成しても良い。このためには、例えば、シランに加えてゲルマン(GeH4 )を材料に用いる。
次に、図8(c)に示す工程を行なう。まず、フォトリソグラフィ技術及びエッチング技術を用い、ゲート電極レジストパターン(図示省略)を形成する。続いて、ハロゲン系のエッチングガスを用い、ポリシリコン膜111a及び金属含有膜110aについて異方性エッチングを行ない、ゲート電極を形成する。つまり、n型ウェル領域102上にはメタルゲート電極110及びその上のポリシリコン電極111を形成すると共に、p型ウェル領域103上にはメタルゲート電極116及びその上のポリシリコン電極117を形成する。この際、シリコン基板101まで過度にエッチングしてしまわないように、High-kゲート絶縁膜であるゲート絶縁膜109と、シリコン基板101とについてエッチング選択比を確保し、エッチングがゲート絶縁膜109において止まるようにする。尚、ゲート絶縁膜109については、窒化した後に1000℃以上の熱処理が行なわれていると、エッチング選択比を確保しやすくなる。
次に、酸素プラズマによるアッシングを行なってレジストを除去した後、フッ素系洗浄剤によりメタルゲート電極110のエッチングの際に残ったポリマーと、メタルゲート電極110の下以外の不要な部分に残っているゲート絶縁膜109とを除去する。この際、メタルゲート電極110の側壁の酸化層についても多少エッチングされるので、過度にエッチングしてメタルゲート電極110の側壁がくびれないように注意する。
続いて、図8(d)に示すように、オフセットスペーサ100に加工するためのシリコン窒化膜100aを形成する。シリコン窒化膜100aは必ず大気曝露されるため、メタルゲート電極110の側壁には必ず自然酸化膜が形成されることになる。該自然酸化膜がGEMを引き起こし、駆動力を低下させる原因となる。
そこで、シリコン窒化膜100aを形成する前に、メタルゲート電極110表面の自然酸化膜に対してアンモニアラジカルによる還元と再窒化を行なう。具体的には、成膜に用いる炉にウェハを挿入し、炉内を真空状態に引いた後、アンモニアラジカルの曝露と不活性ガスの曝露とを交互に繰り返す。これにより、メタルゲート電極110の表面に付着しているアッシング酸化膜の残膜及び自然酸化膜を除去した後、大気曝露によって再酸化されるのを防ぐために同一の炉内においてin-situ にてシリコン窒化膜100aを膜厚5~10nm程度に形成する。この工程について、より詳しくは、図4(a)及び(b)等を参照して既に説明した通りである。
次に、図8(e)の工程を行なう。まず、ハロゲン系のガスを用いてシリコン窒化膜100aを異方性ドライエッチングすることにより、ゲート電極側壁にオフセットスペーサ100として残すと共に他の箇所については除去する。
続いて、n型ウェル領域102をレジスト(図示省略)にて保護し、p型ウェル領域103にn型不純物であるリン、砒素、アンチモン等をイオン注入する。この後、n型ウェル領域102上のレジストを除去する。続いて、p型ウェル領域103をレジスト(図示省略)にて保護し、n型ウェル領域102にp型不純物であるボロン、インジウム等をイオン注入する。その後、p型ウェル領域103上のレジストの除去と、例えば1000℃以上の熱処理によるイオン種の活性化を行なう。これにより、p型エクステンション層108及びn型エクステンション層114が形成される。
次に、図8(f)の工程を行なう。ここでは、シリコン酸化膜を膜厚5nm~10nmに形成した後、連続してシリコン窒化膜を膜厚10nm~30nmに積層形成し、異方性ドライエッチングを行なう。これにより、オフセットスペーサ100を介してゲート電極(メタルゲート電極110及びポリシリコン電極111と、メタルゲート電極116及びポリシリコン電極117)の側壁に、サイドウォール112及び118を形成する。尚、ここではシリコン窒化膜とシリコン窒化膜との2層からなるサイドウォールとしたが、この構造は必須ではなく、一層のシリコン窒化膜、一層のシリコン酸化膜等からなっていてもよい。
続いて、n型ウェル領域102をレジスト(図示省略)にて保護し、p型ウェル領域103にn型不純物であるリン、砒素、アンチモン等をイオン注入してn型拡散層113を形成する。この後、n型ウェル領域102上のレジストを除去する。続いて、p型ウェル領域103をレジスト(図示省略)にて保護し、n型ウェル領域102にp型不純物であるボロン、インジウム等をイオン注入してp型拡散層107を形成する。その後、例えば900℃~1050℃の熱処理を行ない、n型拡散層113及びp型拡散層107のイオン種の活性化してソース・ドレイン領域を形成する。
この後、ソース・ドレイン領域上部とポリシリコン電極111及び117上部とについて、Ni、Ptによるシリサイド化を行なう。また、コンタクトホールエッチングストッパーとなるシリコン窒化膜(図示せず)と、層間絶縁膜(図示せず)となるシリコン酸化膜とを形成し、平坦化処理等の通常の工程を経て、半導体装置150が形成される。
以上に説明した半導体装置及びその製造方法によると、メタルゲート電極側壁における酸素濃度を抑制することにより半導体装置の駆動能力を向上させることができ、半導体集積回路を用いる種々の電子機器にも有用である。
100 オフセットスペーサ
100a シリコン窒化膜
101 シリコン基板
102 n型ウェル領域
103 p型ウェル領域
104 素子分離層
105 pチャネルトランジスタ
106 nチャネルトランジスタ
107 p型拡散層
108 p型エクステンション層
109 ゲート絶縁膜
110 メタルゲート電極
110a 金属含有膜
111 ポリシリコン電極
111a ポリシリコン膜
112 サイドウォール
113 n型拡散層
114 n型エクステンション層
115 ゲート絶縁膜
116 メタルゲート電極
117 ポリシリコン電極
118 サイドウォール
141 配管
142 平板電極
143 孔
150 半導体装置
100a シリコン窒化膜
101 シリコン基板
102 n型ウェル領域
103 p型ウェル領域
104 素子分離層
105 pチャネルトランジスタ
106 nチャネルトランジスタ
107 p型拡散層
108 p型エクステンション層
109 ゲート絶縁膜
110 メタルゲート電極
110a 金属含有膜
111 ポリシリコン電極
111a ポリシリコン膜
112 サイドウォール
113 n型拡散層
114 n型エクステンション層
115 ゲート絶縁膜
116 メタルゲート電極
117 ポリシリコン電極
118 サイドウォール
141 配管
142 平板電極
143 孔
150 半導体装置
Claims (15)
- 基板上に金属含有膜を形成する工程(a)と、
反応室内において前記金属含有膜にアンモニアラジカルを曝露する工程(b)と、
前記反応室内に不活性ガスを供給し、前記工程(b)において生じたガスを排気する工程(c)と、
前記工程(b)及び前記工程(c)を所定の回数繰り返した後、大気曝露することなく、前記反応室内において前記金属含有膜を覆うシリコン窒化膜を形成する工程(d)とを備えることを特徴とする半導体装置の製造方法。 - 請求項1において、
前記工程(b)及び前記工程(c)は、前記金属含有膜の表面に形成された自然酸化膜が還元されるまで繰り返すことを特徴とする半導体装置の製造方法。 - 請求項1において、
前記工程(b)は、400℃以上で且つ800℃以下の温度範囲において行なうことを特徴とする半導体装置の製造方法。 - 請求項1において、
前記アンモニアラジカルは、高周波電圧が印加された一対の電極板の間にアンモニアを供給することにより発生させることを特徴とする半導体装置の製造方法。 - 請求項1において、
前記アンモニアラジカルは、金属触媒にアンモニアを供給し且つ紫外線を照射することにより発生させることを特徴とする半導体装置の製造方法。 - 請求項5において、
前記金属触媒は、白金族元素、Ti、Zr又はMnを含むことを特徴とする半導体装置の製造方法。 - 請求項1において、
前記金属含有膜は、前記基板上に高誘電体ゲート絶縁膜を介して形成されるメタルゲート電極であり、
前記高誘電体ゲート絶縁膜は、4族元素の酸化物と、4族元素及びSiの酸化物と、4族元素及びAlの酸化物とのうちの少なくとも一つを含むことを特徴とする半導体装置の製造方法。 - 請求項7において、
前記4族元素は、Hf及びZrの少なくとも一つであることを特徴とする半導体装置の製造方法。 - 請求項1において、
前記金属含有膜は、前記基板上に高誘電体ゲート絶縁膜を介して形成されるメタルゲート電極であり、
前記メタルゲート電極は、金属元素を主成分とした合金、金属元素を主成分とした合金の窒化物、又は、金属元素を主成分としたSiを含む合金の窒化物により構成されることを特徴とする半導体装置の製造方法。 - 請求項9において、
前記金属元素は、Ti、W、Ta、Ru及びAlの少なくとも一つであることを特徴とする半導体装置の製造方法。 - 請求項1において、
前記金属含有膜は、前記基板上に高誘電体ゲート絶縁膜を介して形成されるメタルゲート電極であり、
前記高誘電体ゲート絶縁膜及び前記メタルゲート電極を含むpチャネルトランジスタが構成され、
前記高誘電体ゲート絶縁膜は、AlO及びTaOの少なくとも一つを含むことを特徴とする半導体装置の製造方法。 - 請求項1において、
前記金属含有膜は、前記基板上に高誘電体ゲート絶縁膜を介して形成されるメタルゲート電極であり、
前記高誘電体ゲート絶縁膜及び前記メタルゲート電極を含むnチャネルトランジスタが構成され、
前記高誘電体ゲート絶縁膜は、LaO及びMgOの少なくとも一つを含むことを特徴とする半導体装置の製造方法。 - 請求項1において、
金属含有膜は、前記基板上に高誘電体ゲート絶縁膜を介して形成されるメタルゲート電極であり、
前記工程(a)において、前記メタルゲート電極を形成する前に、高誘電体ゲート絶縁膜に対して700℃以上で且つ1100℃以下の熱処理を行なう工程を更に備えることを特徴とする半導体装置の製造方法。 - 請求項1において、
前記金属含有膜は、前記基板上に高誘電体ゲート絶縁膜を介して形成されるメタルゲート電極であり、
前記シリコン窒化膜は、ALD法により形成され、オフセットスペーサとなることを特徴とする半導体装置の製造方法。 - 基板上に、高誘電体ゲート絶縁膜を介してメタルゲート電極が形成されたトランジスタ構造を備え、
前記メタルゲート電極側壁にシリコン窒化膜からなるオフセットスペーサが形成され、
前記メタルゲート電極と、前記オフセットスペーサとの間に偏析している酸素の濃度が1×1020atoms/cm3 以下であることを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US13/397,890 US20120146113A1 (en) | 2009-09-04 | 2012-02-16 | Semiconductor device and method for fabricating the same |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009204581A JP2011054878A (ja) | 2009-09-04 | 2009-09-04 | 半導体装置及びその製造方法 |
JP2009-204581 | 2009-09-04 |
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
US13/397,890 Continuation US20120146113A1 (en) | 2009-09-04 | 2012-02-16 | Semiconductor device and method for fabricating the same |
Publications (1)
Publication Number | Publication Date |
---|---|
WO2011027481A1 true WO2011027481A1 (ja) | 2011-03-10 |
Family
ID=43649042
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
PCT/JP2010/001183 WO2011027481A1 (ja) | 2009-09-04 | 2010-02-23 | 半導体装置及びその製造方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US20120146113A1 (ja) |
JP (1) | JP2011054878A (ja) |
WO (1) | WO2011027481A1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20140030875A1 (en) * | 2012-07-05 | 2014-01-30 | Huey-Jean Lin | Method for forming compound epitaxial layer by chemical bonding and epitaxy product made by the same method |
Families Citing this family (229)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5734744B2 (ja) * | 2011-05-27 | 2015-06-17 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
US20130023129A1 (en) | 2011-07-20 | 2013-01-24 | Asm America, Inc. | Pressure transmitter for a semiconductor processing environment |
JP5960491B2 (ja) * | 2012-04-27 | 2016-08-02 | キヤノンアネルバ株式会社 | 半導体装置およびその製造方法 |
US10714315B2 (en) | 2012-10-12 | 2020-07-14 | Asm Ip Holdings B.V. | Semiconductor reaction chamber showerhead |
JP6089628B2 (ja) * | 2012-11-26 | 2017-03-08 | ウシオ電機株式会社 | ガス活性化装置および窒素酸化物処理装置 |
US20160376700A1 (en) | 2013-02-01 | 2016-12-29 | Asm Ip Holding B.V. | System for treatment of deposition reactor |
US9865731B2 (en) * | 2013-11-15 | 2018-01-09 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor device and manufacturing method thereof |
US11015245B2 (en) | 2014-03-19 | 2021-05-25 | Asm Ip Holding B.V. | Gas-phase reactor and system having exhaust plenum and components thereof |
US10941490B2 (en) | 2014-10-07 | 2021-03-09 | Asm Ip Holding B.V. | Multiple temperature range susceptor, assembly, reactor and system including the susceptor, and methods of using the same |
US10276355B2 (en) | 2015-03-12 | 2019-04-30 | Asm Ip Holding B.V. | Multi-zone reactor, system including the reactor, and method of using the same |
US10458018B2 (en) | 2015-06-26 | 2019-10-29 | Asm Ip Holding B.V. | Structures including metal carbide material, devices including the structures, and methods of forming same |
US10211308B2 (en) | 2015-10-21 | 2019-02-19 | Asm Ip Holding B.V. | NbMC layers |
US11139308B2 (en) | 2015-12-29 | 2021-10-05 | Asm Ip Holding B.V. | Atomic layer deposition of III-V compounds to form V-NAND devices |
US10529554B2 (en) | 2016-02-19 | 2020-01-07 | Asm Ip Holding B.V. | Method for forming silicon nitride film selectively on sidewalls or flat surfaces of trenches |
JP6096955B2 (ja) * | 2016-02-25 | 2017-03-15 | 東京エレクトロン株式会社 | 成膜方法 |
US10367080B2 (en) | 2016-05-02 | 2019-07-30 | Asm Ip Holding B.V. | Method of forming a germanium oxynitride film |
US11453943B2 (en) | 2016-05-25 | 2022-09-27 | Asm Ip Holding B.V. | Method for forming carbon-containing silicon/metal oxide or nitride film by ALD using silicon precursor and hydrocarbon precursor |
US9859151B1 (en) | 2016-07-08 | 2018-01-02 | Asm Ip Holding B.V. | Selective film deposition method to form air gaps |
US10612137B2 (en) | 2016-07-08 | 2020-04-07 | Asm Ip Holdings B.V. | Organic reactants for atomic layer deposition |
US9887082B1 (en) | 2016-07-28 | 2018-02-06 | Asm Ip Holding B.V. | Method and apparatus for filling a gap |
KR102532607B1 (ko) | 2016-07-28 | 2023-05-15 | 에이에스엠 아이피 홀딩 비.브이. | 기판 가공 장치 및 그 동작 방법 |
US9812320B1 (en) | 2016-07-28 | 2017-11-07 | Asm Ip Holding B.V. | Method and apparatus for filling a gap |
US11532757B2 (en) | 2016-10-27 | 2022-12-20 | Asm Ip Holding B.V. | Deposition of charge trapping layers |
US10714350B2 (en) | 2016-11-01 | 2020-07-14 | ASM IP Holdings, B.V. | Methods for forming a transition metal niobium nitride film on a substrate by atomic layer deposition and related semiconductor device structures |
KR102546317B1 (ko) | 2016-11-15 | 2023-06-21 | 에이에스엠 아이피 홀딩 비.브이. | 기체 공급 유닛 및 이를 포함하는 기판 처리 장치 |
KR20180068582A (ko) | 2016-12-14 | 2018-06-22 | 에이에스엠 아이피 홀딩 비.브이. | 기판 처리 장치 |
US11581186B2 (en) | 2016-12-15 | 2023-02-14 | Asm Ip Holding B.V. | Sequential infiltration synthesis apparatus |
US11447861B2 (en) | 2016-12-15 | 2022-09-20 | Asm Ip Holding B.V. | Sequential infiltration synthesis apparatus and a method of forming a patterned structure |
KR20180070971A (ko) | 2016-12-19 | 2018-06-27 | 에이에스엠 아이피 홀딩 비.브이. | 기판 처리 장치 |
US10269558B2 (en) | 2016-12-22 | 2019-04-23 | Asm Ip Holding B.V. | Method of forming a structure on a substrate |
US11390950B2 (en) | 2017-01-10 | 2022-07-19 | Asm Ip Holding B.V. | Reactor system and method to reduce residue buildup during a film deposition process |
US10468261B2 (en) | 2017-02-15 | 2019-11-05 | Asm Ip Holding B.V. | Methods for forming a metallic film on a substrate by cyclical deposition and related semiconductor device structures |
US10529563B2 (en) | 2017-03-29 | 2020-01-07 | Asm Ip Holdings B.V. | Method for forming doped metal oxide films on a substrate by cyclical deposition and related semiconductor device structures |
US10319582B2 (en) * | 2017-04-27 | 2019-06-11 | Lam Research Corporation | Methods and apparatus for depositing silicon oxide on metal layers |
US10770286B2 (en) | 2017-05-08 | 2020-09-08 | Asm Ip Holdings B.V. | Methods for selectively forming a silicon nitride film on a substrate and related semiconductor device structures |
US11306395B2 (en) | 2017-06-28 | 2022-04-19 | Asm Ip Holding B.V. | Methods for depositing a transition metal nitride film on a substrate by atomic layer deposition and related deposition apparatus |
KR20190009245A (ko) | 2017-07-18 | 2019-01-28 | 에이에스엠 아이피 홀딩 비.브이. | 반도체 소자 구조물 형성 방법 및 관련된 반도체 소자 구조물 |
US10541333B2 (en) | 2017-07-19 | 2020-01-21 | Asm Ip Holding B.V. | Method for depositing a group IV semiconductor and related semiconductor device structures |
US11374112B2 (en) | 2017-07-19 | 2022-06-28 | Asm Ip Holding B.V. | Method for depositing a group IV semiconductor and related semiconductor device structures |
US11018002B2 (en) | 2017-07-19 | 2021-05-25 | Asm Ip Holding B.V. | Method for selectively depositing a Group IV semiconductor and related semiconductor device structures |
US10590535B2 (en) | 2017-07-26 | 2020-03-17 | Asm Ip Holdings B.V. | Chemical treatment, deposition and/or infiltration apparatus and method for using the same |
JP2019029448A (ja) * | 2017-07-27 | 2019-02-21 | キヤノン株式会社 | 撮像装置、カメラおよび撮像装置の製造方法 |
US10692741B2 (en) | 2017-08-08 | 2020-06-23 | Asm Ip Holdings B.V. | Radiation shield |
US10770336B2 (en) | 2017-08-08 | 2020-09-08 | Asm Ip Holding B.V. | Substrate lift mechanism and reactor including same |
US11769682B2 (en) | 2017-08-09 | 2023-09-26 | Asm Ip Holding B.V. | Storage apparatus for storing cassettes for substrates and processing apparatus equipped therewith |
US11139191B2 (en) | 2017-08-09 | 2021-10-05 | Asm Ip Holding B.V. | Storage apparatus for storing cassettes for substrates and processing apparatus equipped therewith |
US11830730B2 (en) | 2017-08-29 | 2023-11-28 | Asm Ip Holding B.V. | Layer forming method and apparatus |
US11295980B2 (en) | 2017-08-30 | 2022-04-05 | Asm Ip Holding B.V. | Methods for depositing a molybdenum metal film over a dielectric surface of a substrate by a cyclical deposition process and related semiconductor device structures |
US11056344B2 (en) | 2017-08-30 | 2021-07-06 | Asm Ip Holding B.V. | Layer forming method |
KR102491945B1 (ko) | 2017-08-30 | 2023-01-26 | 에이에스엠 아이피 홀딩 비.브이. | 기판 처리 장치 |
US10658205B2 (en) | 2017-09-28 | 2020-05-19 | Asm Ip Holdings B.V. | Chemical dispensing apparatus and methods for dispensing a chemical to a reaction chamber |
US10403504B2 (en) | 2017-10-05 | 2019-09-03 | Asm Ip Holding B.V. | Method for selectively depositing a metallic film on a substrate |
US11022879B2 (en) | 2017-11-24 | 2021-06-01 | Asm Ip Holding B.V. | Method of forming an enhanced unexposed photoresist layer |
KR102633318B1 (ko) | 2017-11-27 | 2024-02-05 | 에이에스엠 아이피 홀딩 비.브이. | 청정 소형 구역을 포함한 장치 |
WO2019103613A1 (en) | 2017-11-27 | 2019-05-31 | Asm Ip Holding B.V. | A storage device for storing wafer cassettes for use with a batch furnace |
US10872771B2 (en) | 2018-01-16 | 2020-12-22 | Asm Ip Holding B. V. | Method for depositing a material film on a substrate within a reaction chamber by a cyclical deposition process and related device structures |
TW202325889A (zh) | 2018-01-19 | 2023-07-01 | 荷蘭商Asm 智慧財產控股公司 | 沈積方法 |
US11482412B2 (en) | 2018-01-19 | 2022-10-25 | Asm Ip Holding B.V. | Method for depositing a gap-fill layer by plasma-assisted deposition |
US11081345B2 (en) | 2018-02-06 | 2021-08-03 | Asm Ip Holding B.V. | Method of post-deposition treatment for silicon oxide film |
EP3737779A1 (en) | 2018-02-14 | 2020-11-18 | ASM IP Holding B.V. | A method for depositing a ruthenium-containing film on a substrate by a cyclical deposition process |
US10896820B2 (en) | 2018-02-14 | 2021-01-19 | Asm Ip Holding B.V. | Method for depositing a ruthenium-containing film on a substrate by a cyclical deposition process |
KR102636427B1 (ko) | 2018-02-20 | 2024-02-13 | 에이에스엠 아이피 홀딩 비.브이. | 기판 처리 방법 및 장치 |
US10975470B2 (en) | 2018-02-23 | 2021-04-13 | Asm Ip Holding B.V. | Apparatus for detecting or monitoring for a chemical precursor in a high temperature environment |
US11473195B2 (en) | 2018-03-01 | 2022-10-18 | Asm Ip Holding B.V. | Semiconductor processing apparatus and a method for processing a substrate |
US11629406B2 (en) | 2018-03-09 | 2023-04-18 | Asm Ip Holding B.V. | Semiconductor processing apparatus comprising one or more pyrometers for measuring a temperature of a substrate during transfer of the substrate |
US11114283B2 (en) | 2018-03-16 | 2021-09-07 | Asm Ip Holding B.V. | Reactor, system including the reactor, and methods of manufacturing and using same |
KR102646467B1 (ko) | 2018-03-27 | 2024-03-11 | 에이에스엠 아이피 홀딩 비.브이. | 기판 상에 전극을 형성하는 방법 및 전극을 포함하는 반도체 소자 구조 |
US11230766B2 (en) | 2018-03-29 | 2022-01-25 | Asm Ip Holding B.V. | Substrate processing apparatus and method |
US11088002B2 (en) | 2018-03-29 | 2021-08-10 | Asm Ip Holding B.V. | Substrate rack and a substrate processing system and method |
TWI811348B (zh) | 2018-05-08 | 2023-08-11 | 荷蘭商Asm 智慧財產控股公司 | 藉由循環沉積製程於基板上沉積氧化物膜之方法及相關裝置結構 |
KR102596988B1 (ko) | 2018-05-28 | 2023-10-31 | 에이에스엠 아이피 홀딩 비.브이. | 기판 처리 방법 및 그에 의해 제조된 장치 |
US11718913B2 (en) | 2018-06-04 | 2023-08-08 | Asm Ip Holding B.V. | Gas distribution system and reactor system including same |
US11270899B2 (en) | 2018-06-04 | 2022-03-08 | Asm Ip Holding B.V. | Wafer handling chamber with moisture reduction |
US11286562B2 (en) | 2018-06-08 | 2022-03-29 | Asm Ip Holding B.V. | Gas-phase chemical reactor and method of using same |
US10797133B2 (en) | 2018-06-21 | 2020-10-06 | Asm Ip Holding B.V. | Method for depositing a phosphorus doped silicon arsenide film and related semiconductor device structures |
KR102568797B1 (ko) | 2018-06-21 | 2023-08-21 | 에이에스엠 아이피 홀딩 비.브이. | 기판 처리 시스템 |
US11492703B2 (en) | 2018-06-27 | 2022-11-08 | Asm Ip Holding B.V. | Cyclic deposition methods for forming metal-containing material and films and structures including the metal-containing material |
KR20210027265A (ko) | 2018-06-27 | 2021-03-10 | 에이에스엠 아이피 홀딩 비.브이. | 금속 함유 재료를 형성하기 위한 주기적 증착 방법 및 금속 함유 재료를 포함하는 막 및 구조체 |
US10612136B2 (en) | 2018-06-29 | 2020-04-07 | ASM IP Holding, B.V. | Temperature-controlled flange and reactor system including same |
US10388513B1 (en) | 2018-07-03 | 2019-08-20 | Asm Ip Holding B.V. | Method for depositing silicon-free carbon-containing film as gap-fill layer by pulse plasma-assisted deposition |
US10755922B2 (en) | 2018-07-03 | 2020-08-25 | Asm Ip Holding B.V. | Method for depositing silicon-free carbon-containing film as gap-fill layer by pulse plasma-assisted deposition |
US11053591B2 (en) | 2018-08-06 | 2021-07-06 | Asm Ip Holding B.V. | Multi-port gas injection system and reactor system including same |
US11430674B2 (en) | 2018-08-22 | 2022-08-30 | Asm Ip Holding B.V. | Sensor array, apparatus for dispensing a vapor phase reactant to a reaction chamber and related methods |
KR20200030162A (ko) | 2018-09-11 | 2020-03-20 | 에이에스엠 아이피 홀딩 비.브이. | 박막 증착 방법 |
US11024523B2 (en) | 2018-09-11 | 2021-06-01 | Asm Ip Holding B.V. | Substrate processing apparatus and method |
US11049751B2 (en) | 2018-09-14 | 2021-06-29 | Asm Ip Holding B.V. | Cassette supply system to store and handle cassettes and processing apparatus equipped therewith |
CN110970344A (zh) | 2018-10-01 | 2020-04-07 | Asm Ip控股有限公司 | 衬底保持设备、包含所述设备的系统及其使用方法 |
US11232963B2 (en) | 2018-10-03 | 2022-01-25 | Asm Ip Holding B.V. | Substrate processing apparatus and method |
KR102592699B1 (ko) | 2018-10-08 | 2023-10-23 | 에이에스엠 아이피 홀딩 비.브이. | 기판 지지 유닛 및 이를 포함하는 박막 증착 장치와 기판 처리 장치 |
KR102605121B1 (ko) | 2018-10-19 | 2023-11-23 | 에이에스엠 아이피 홀딩 비.브이. | 기판 처리 장치 및 기판 처리 방법 |
KR102546322B1 (ko) | 2018-10-19 | 2023-06-21 | 에이에스엠 아이피 홀딩 비.브이. | 기판 처리 장치 및 기판 처리 방법 |
USD948463S1 (en) | 2018-10-24 | 2022-04-12 | Asm Ip Holding B.V. | Susceptor for semiconductor substrate supporting apparatus |
US11087997B2 (en) | 2018-10-31 | 2021-08-10 | Asm Ip Holding B.V. | Substrate processing apparatus for processing substrates |
KR20200051105A (ko) | 2018-11-02 | 2020-05-13 | 에이에스엠 아이피 홀딩 비.브이. | 기판 지지 유닛 및 이를 포함하는 기판 처리 장치 |
US11572620B2 (en) | 2018-11-06 | 2023-02-07 | Asm Ip Holding B.V. | Methods for selectively depositing an amorphous silicon film on a substrate |
US11031242B2 (en) | 2018-11-07 | 2021-06-08 | Asm Ip Holding B.V. | Methods for depositing a boron doped silicon germanium film |
US10818758B2 (en) | 2018-11-16 | 2020-10-27 | Asm Ip Holding B.V. | Methods for forming a metal silicate film on a substrate in a reaction chamber and related semiconductor device structures |
US10847366B2 (en) | 2018-11-16 | 2020-11-24 | Asm Ip Holding B.V. | Methods for depositing a transition metal chalcogenide film on a substrate by a cyclical deposition process |
US11217444B2 (en) | 2018-11-30 | 2022-01-04 | Asm Ip Holding B.V. | Method for forming an ultraviolet radiation responsive metal oxide-containing film |
KR102636428B1 (ko) | 2018-12-04 | 2024-02-13 | 에이에스엠 아이피 홀딩 비.브이. | 기판 처리 장치를 세정하는 방법 |
US20200181770A1 (en) * | 2018-12-05 | 2020-06-11 | Asm Ip Holding B.V. | Method of forming a structure including silicon nitride on titanium nitride and structure formed using the method |
US11158513B2 (en) | 2018-12-13 | 2021-10-26 | Asm Ip Holding B.V. | Methods for forming a rhenium-containing film on a substrate by a cyclical deposition process and related semiconductor device structures |
TW202037745A (zh) | 2018-12-14 | 2020-10-16 | 荷蘭商Asm Ip私人控股有限公司 | 形成裝置結構之方法、其所形成之結構及施行其之系統 |
TW202405220A (zh) | 2019-01-17 | 2024-02-01 | 荷蘭商Asm Ip 私人控股有限公司 | 藉由循環沈積製程於基板上形成含過渡金屬膜之方法 |
KR20200091543A (ko) | 2019-01-22 | 2020-07-31 | 에이에스엠 아이피 홀딩 비.브이. | 기판 처리 장치 |
CN111524788B (zh) | 2019-02-01 | 2023-11-24 | Asm Ip私人控股有限公司 | 氧化硅的拓扑选择性膜形成的方法 |
KR102626263B1 (ko) | 2019-02-20 | 2024-01-16 | 에이에스엠 아이피 홀딩 비.브이. | 처리 단계를 포함하는 주기적 증착 방법 및 이를 위한 장치 |
TW202044325A (zh) | 2019-02-20 | 2020-12-01 | 荷蘭商Asm Ip私人控股有限公司 | 填充一基板之一表面內所形成的一凹槽的方法、根據其所形成之半導體結構、及半導體處理設備 |
CN111593319B (zh) | 2019-02-20 | 2023-05-30 | Asm Ip私人控股有限公司 | 用于填充在衬底表面内形成的凹部的循环沉积方法和设备 |
KR20200102357A (ko) | 2019-02-20 | 2020-08-31 | 에이에스엠 아이피 홀딩 비.브이. | 3-d nand 응용의 플러그 충진체 증착용 장치 및 방법 |
JP2020133004A (ja) | 2019-02-22 | 2020-08-31 | エーエスエム・アイピー・ホールディング・ベー・フェー | 基材を処理するための基材処理装置および方法 |
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KR20200116855A (ko) | 2019-04-01 | 2020-10-13 | 에이에스엠 아이피 홀딩 비.브이. | 반도체 소자를 제조하는 방법 |
US11447864B2 (en) | 2019-04-19 | 2022-09-20 | Asm Ip Holding B.V. | Layer forming method and apparatus |
KR20200125453A (ko) | 2019-04-24 | 2020-11-04 | 에이에스엠 아이피 홀딩 비.브이. | 기상 반응기 시스템 및 이를 사용하는 방법 |
KR20200130118A (ko) | 2019-05-07 | 2020-11-18 | 에이에스엠 아이피 홀딩 비.브이. | 비정질 탄소 중합체 막을 개질하는 방법 |
KR20200130121A (ko) | 2019-05-07 | 2020-11-18 | 에이에스엠 아이피 홀딩 비.브이. | 딥 튜브가 있는 화학물질 공급원 용기 |
KR20200130652A (ko) | 2019-05-10 | 2020-11-19 | 에이에스엠 아이피 홀딩 비.브이. | 표면 상에 재료를 증착하는 방법 및 본 방법에 따라 형성된 구조 |
JP2020188255A (ja) | 2019-05-16 | 2020-11-19 | エーエスエム アイピー ホールディング ビー.ブイ. | ウェハボートハンドリング装置、縦型バッチ炉および方法 |
JP2020188254A (ja) | 2019-05-16 | 2020-11-19 | エーエスエム アイピー ホールディング ビー.ブイ. | ウェハボートハンドリング装置、縦型バッチ炉および方法 |
USD975665S1 (en) | 2019-05-17 | 2023-01-17 | Asm Ip Holding B.V. | Susceptor shaft |
USD947913S1 (en) | 2019-05-17 | 2022-04-05 | Asm Ip Holding B.V. | Susceptor shaft |
USD935572S1 (en) | 2019-05-24 | 2021-11-09 | Asm Ip Holding B.V. | Gas channel plate |
USD922229S1 (en) | 2019-06-05 | 2021-06-15 | Asm Ip Holding B.V. | Device for controlling a temperature of a gas supply unit |
KR20200141002A (ko) | 2019-06-06 | 2020-12-17 | 에이에스엠 아이피 홀딩 비.브이. | 배기 가스 분석을 포함한 기상 반응기 시스템을 사용하는 방법 |
KR20200143254A (ko) | 2019-06-11 | 2020-12-23 | 에이에스엠 아이피 홀딩 비.브이. | 개질 가스를 사용하여 전자 구조를 형성하는 방법, 상기 방법을 수행하기 위한 시스템, 및 상기 방법을 사용하여 형성되는 구조 |
USD944946S1 (en) | 2019-06-14 | 2022-03-01 | Asm Ip Holding B.V. | Shower plate |
USD931978S1 (en) | 2019-06-27 | 2021-09-28 | Asm Ip Holding B.V. | Showerhead vacuum transport |
KR20210005515A (ko) | 2019-07-03 | 2021-01-14 | 에이에스엠 아이피 홀딩 비.브이. | 기판 처리 장치용 온도 제어 조립체 및 이를 사용하는 방법 |
JP7499079B2 (ja) | 2019-07-09 | 2024-06-13 | エーエスエム・アイピー・ホールディング・ベー・フェー | 同軸導波管を用いたプラズマ装置、基板処理方法 |
CN112216646A (zh) | 2019-07-10 | 2021-01-12 | Asm Ip私人控股有限公司 | 基板支撑组件及包括其的基板处理装置 |
KR20210010307A (ko) | 2019-07-16 | 2021-01-27 | 에이에스엠 아이피 홀딩 비.브이. | 기판 처리 장치 |
KR20210010816A (ko) | 2019-07-17 | 2021-01-28 | 에이에스엠 아이피 홀딩 비.브이. | 라디칼 보조 점화 플라즈마 시스템 및 방법 |
KR20210010820A (ko) | 2019-07-17 | 2021-01-28 | 에이에스엠 아이피 홀딩 비.브이. | 실리콘 게르마늄 구조를 형성하는 방법 |
US11643724B2 (en) | 2019-07-18 | 2023-05-09 | Asm Ip Holding B.V. | Method of forming structures using a neutral beam |
CN112242296A (zh) | 2019-07-19 | 2021-01-19 | Asm Ip私人控股有限公司 | 形成拓扑受控的无定形碳聚合物膜的方法 |
TW202113936A (zh) | 2019-07-29 | 2021-04-01 | 荷蘭商Asm Ip私人控股有限公司 | 用於利用n型摻雜物及/或替代摻雜物選擇性沉積以達成高摻雜物併入之方法 |
CN112309899A (zh) | 2019-07-30 | 2021-02-02 | Asm Ip私人控股有限公司 | 基板处理设备 |
CN112309900A (zh) | 2019-07-30 | 2021-02-02 | Asm Ip私人控股有限公司 | 基板处理设备 |
US11587814B2 (en) | 2019-07-31 | 2023-02-21 | Asm Ip Holding B.V. | Vertical batch furnace assembly |
US11587815B2 (en) | 2019-07-31 | 2023-02-21 | Asm Ip Holding B.V. | Vertical batch furnace assembly |
US11227782B2 (en) | 2019-07-31 | 2022-01-18 | Asm Ip Holding B.V. | Vertical batch furnace assembly |
CN112323048B (zh) | 2019-08-05 | 2024-02-09 | Asm Ip私人控股有限公司 | 用于化学源容器的液位传感器 |
USD965524S1 (en) | 2019-08-19 | 2022-10-04 | Asm Ip Holding B.V. | Susceptor support |
USD965044S1 (en) | 2019-08-19 | 2022-09-27 | Asm Ip Holding B.V. | Susceptor shaft |
JP2021031769A (ja) | 2019-08-21 | 2021-03-01 | エーエスエム アイピー ホールディング ビー.ブイ. | 成膜原料混合ガス生成装置及び成膜装置 |
USD930782S1 (en) | 2019-08-22 | 2021-09-14 | Asm Ip Holding B.V. | Gas distributor |
USD940837S1 (en) | 2019-08-22 | 2022-01-11 | Asm Ip Holding B.V. | Electrode |
KR20210024423A (ko) | 2019-08-22 | 2021-03-05 | 에이에스엠 아이피 홀딩 비.브이. | 홀을 구비한 구조체를 형성하기 위한 방법 |
USD949319S1 (en) | 2019-08-22 | 2022-04-19 | Asm Ip Holding B.V. | Exhaust duct |
USD979506S1 (en) | 2019-08-22 | 2023-02-28 | Asm Ip Holding B.V. | Insulator |
US11286558B2 (en) | 2019-08-23 | 2022-03-29 | Asm Ip Holding B.V. | Methods for depositing a molybdenum nitride film on a surface of a substrate by a cyclical deposition process and related semiconductor device structures including a molybdenum nitride film |
KR20210024420A (ko) | 2019-08-23 | 2021-03-05 | 에이에스엠 아이피 홀딩 비.브이. | 비스(디에틸아미노)실란을 사용하여 peald에 의해 개선된 품질을 갖는 실리콘 산화물 막을 증착하기 위한 방법 |
KR20210029090A (ko) | 2019-09-04 | 2021-03-15 | 에이에스엠 아이피 홀딩 비.브이. | 희생 캡핑 층을 이용한 선택적 증착 방법 |
KR20210029663A (ko) | 2019-09-05 | 2021-03-16 | 에이에스엠 아이피 홀딩 비.브이. | 기판 처리 장치 |
US11562901B2 (en) | 2019-09-25 | 2023-01-24 | Asm Ip Holding B.V. | Substrate processing method |
CN112593212B (zh) | 2019-10-02 | 2023-12-22 | Asm Ip私人控股有限公司 | 通过循环等离子体增强沉积工艺形成拓扑选择性氧化硅膜的方法 |
CN112635282A (zh) | 2019-10-08 | 2021-04-09 | Asm Ip私人控股有限公司 | 具有连接板的基板处理装置、基板处理方法 |
KR20210042810A (ko) | 2019-10-08 | 2021-04-20 | 에이에스엠 아이피 홀딩 비.브이. | 활성 종을 이용하기 위한 가스 분배 어셈블리를 포함한 반응기 시스템 및 이를 사용하는 방법 |
KR20210043460A (ko) | 2019-10-10 | 2021-04-21 | 에이에스엠 아이피 홀딩 비.브이. | 포토레지스트 하부층을 형성하기 위한 방법 및 이를 포함한 구조체 |
US12009241B2 (en) | 2019-10-14 | 2024-06-11 | Asm Ip Holding B.V. | Vertical batch furnace assembly with detector to detect cassette |
TWI834919B (zh) | 2019-10-16 | 2024-03-11 | 荷蘭商Asm Ip私人控股有限公司 | 氧化矽之拓撲選擇性膜形成之方法 |
US11637014B2 (en) | 2019-10-17 | 2023-04-25 | Asm Ip Holding B.V. | Methods for selective deposition of doped semiconductor material |
KR20210047808A (ko) | 2019-10-21 | 2021-04-30 | 에이에스엠 아이피 홀딩 비.브이. | 막을 선택적으로 에칭하기 위한 장치 및 방법 |
KR20210050453A (ko) | 2019-10-25 | 2021-05-07 | 에이에스엠 아이피 홀딩 비.브이. | 기판 표면 상의 갭 피처를 충진하는 방법 및 이와 관련된 반도체 소자 구조 |
US11646205B2 (en) | 2019-10-29 | 2023-05-09 | Asm Ip Holding B.V. | Methods of selectively forming n-type doped material on a surface, systems for selectively forming n-type doped material, and structures formed using same |
KR20210054983A (ko) | 2019-11-05 | 2021-05-14 | 에이에스엠 아이피 홀딩 비.브이. | 도핑된 반도체 층을 갖는 구조체 및 이를 형성하기 위한 방법 및 시스템 |
US11501968B2 (en) | 2019-11-15 | 2022-11-15 | Asm Ip Holding B.V. | Method for providing a semiconductor device with silicon filled gaps |
KR20210062561A (ko) | 2019-11-20 | 2021-05-31 | 에이에스엠 아이피 홀딩 비.브이. | 기판의 표면 상에 탄소 함유 물질을 증착하는 방법, 상기 방법을 사용하여 형성된 구조물, 및 상기 구조물을 형성하기 위한 시스템 |
KR20210065848A (ko) | 2019-11-26 | 2021-06-04 | 에이에스엠 아이피 홀딩 비.브이. | 제1 유전체 표면과 제2 금속성 표면을 포함한 기판 상에 타겟 막을 선택적으로 형성하기 위한 방법 |
CN112951697A (zh) | 2019-11-26 | 2021-06-11 | Asm Ip私人控股有限公司 | 基板处理设备 |
CN112885693A (zh) | 2019-11-29 | 2021-06-01 | Asm Ip私人控股有限公司 | 基板处理设备 |
CN112885692A (zh) | 2019-11-29 | 2021-06-01 | Asm Ip私人控股有限公司 | 基板处理设备 |
JP2021090042A (ja) | 2019-12-02 | 2021-06-10 | エーエスエム アイピー ホールディング ビー.ブイ. | 基板処理装置、基板処理方法 |
KR20210070898A (ko) | 2019-12-04 | 2021-06-15 | 에이에스엠 아이피 홀딩 비.브이. | 기판 처리 장치 |
TW202125596A (zh) | 2019-12-17 | 2021-07-01 | 荷蘭商Asm Ip私人控股有限公司 | 形成氮化釩層之方法以及包括該氮化釩層之結構 |
US11527403B2 (en) | 2019-12-19 | 2022-12-13 | Asm Ip Holding B.V. | Methods for filling a gap feature on a substrate surface and related semiconductor structures |
TW202140135A (zh) | 2020-01-06 | 2021-11-01 | 荷蘭商Asm Ip私人控股有限公司 | 氣體供應總成以及閥板總成 |
US11993847B2 (en) | 2020-01-08 | 2024-05-28 | Asm Ip Holding B.V. | Injector |
US11551912B2 (en) | 2020-01-20 | 2023-01-10 | Asm Ip Holding B.V. | Method of forming thin film and method of modifying surface of thin film |
TW202130846A (zh) | 2020-02-03 | 2021-08-16 | 荷蘭商Asm Ip私人控股有限公司 | 形成包括釩或銦層的結構之方法 |
TW202146882A (zh) | 2020-02-04 | 2021-12-16 | 荷蘭商Asm Ip私人控股有限公司 | 驗證一物品之方法、用於驗證一物品之設備、及用於驗證一反應室之系統 |
US11776846B2 (en) | 2020-02-07 | 2023-10-03 | Asm Ip Holding B.V. | Methods for depositing gap filling fluids and related systems and devices |
TW202146715A (zh) | 2020-02-17 | 2021-12-16 | 荷蘭商Asm Ip私人控股有限公司 | 用於生長磷摻雜矽層之方法及其系統 |
TW202203344A (zh) | 2020-02-28 | 2022-01-16 | 荷蘭商Asm Ip控股公司 | 專用於零件清潔的系統 |
US11876356B2 (en) | 2020-03-11 | 2024-01-16 | Asm Ip Holding B.V. | Lockout tagout assembly and system and method of using same |
KR20210116240A (ko) | 2020-03-11 | 2021-09-27 | 에이에스엠 아이피 홀딩 비.브이. | 조절성 접합부를 갖는 기판 핸들링 장치 |
CN113394086A (zh) | 2020-03-12 | 2021-09-14 | Asm Ip私人控股有限公司 | 用于制造具有目标拓扑轮廓的层结构的方法 |
KR20210124042A (ko) | 2020-04-02 | 2021-10-14 | 에이에스엠 아이피 홀딩 비.브이. | 박막 형성 방법 |
TW202146689A (zh) | 2020-04-03 | 2021-12-16 | 荷蘭商Asm Ip控股公司 | 阻障層形成方法及半導體裝置的製造方法 |
TW202145344A (zh) | 2020-04-08 | 2021-12-01 | 荷蘭商Asm Ip私人控股有限公司 | 用於選擇性蝕刻氧化矽膜之設備及方法 |
US11821078B2 (en) | 2020-04-15 | 2023-11-21 | Asm Ip Holding B.V. | Method for forming precoat film and method for forming silicon-containing film |
US11996289B2 (en) | 2020-04-16 | 2024-05-28 | Asm Ip Holding B.V. | Methods of forming structures including silicon germanium and silicon layers, devices formed using the methods, and systems for performing the methods |
KR20210132600A (ko) | 2020-04-24 | 2021-11-04 | 에이에스엠 아이피 홀딩 비.브이. | 바나듐, 질소 및 추가 원소를 포함한 층을 증착하기 위한 방법 및 시스템 |
US11898243B2 (en) | 2020-04-24 | 2024-02-13 | Asm Ip Holding B.V. | Method of forming vanadium nitride-containing layer |
KR20210132605A (ko) | 2020-04-24 | 2021-11-04 | 에이에스엠 아이피 홀딩 비.브이. | 냉각 가스 공급부를 포함한 수직형 배치 퍼니스 어셈블리 |
KR20210134226A (ko) | 2020-04-29 | 2021-11-09 | 에이에스엠 아이피 홀딩 비.브이. | 고체 소스 전구체 용기 |
KR20210134869A (ko) | 2020-05-01 | 2021-11-11 | 에이에스엠 아이피 홀딩 비.브이. | Foup 핸들러를 이용한 foup의 빠른 교환 |
KR20210141379A (ko) | 2020-05-13 | 2021-11-23 | 에이에스엠 아이피 홀딩 비.브이. | 반응기 시스템용 레이저 정렬 고정구 |
TW202147383A (zh) | 2020-05-19 | 2021-12-16 | 荷蘭商Asm Ip私人控股有限公司 | 基材處理設備 |
KR20210145078A (ko) | 2020-05-21 | 2021-12-01 | 에이에스엠 아이피 홀딩 비.브이. | 다수의 탄소 층을 포함한 구조체 및 이를 형성하고 사용하는 방법 |
TW202200837A (zh) | 2020-05-22 | 2022-01-01 | 荷蘭商Asm Ip私人控股有限公司 | 用於在基材上形成薄膜之反應系統 |
TW202201602A (zh) | 2020-05-29 | 2022-01-01 | 荷蘭商Asm Ip私人控股有限公司 | 基板處理方法 |
TW202218133A (zh) | 2020-06-24 | 2022-05-01 | 荷蘭商Asm Ip私人控股有限公司 | 形成含矽層之方法 |
TW202217953A (zh) | 2020-06-30 | 2022-05-01 | 荷蘭商Asm Ip私人控股有限公司 | 基板處理方法 |
TW202202649A (zh) | 2020-07-08 | 2022-01-16 | 荷蘭商Asm Ip私人控股有限公司 | 基板處理方法 |
TW202219628A (zh) | 2020-07-17 | 2022-05-16 | 荷蘭商Asm Ip私人控股有限公司 | 用於光微影之結構與方法 |
TW202204662A (zh) | 2020-07-20 | 2022-02-01 | 荷蘭商Asm Ip私人控股有限公司 | 用於沉積鉬層之方法及系統 |
TW202212623A (zh) | 2020-08-26 | 2022-04-01 | 荷蘭商Asm Ip私人控股有限公司 | 形成金屬氧化矽層及金屬氮氧化矽層的方法、半導體結構、及系統 |
USD990534S1 (en) | 2020-09-11 | 2023-06-27 | Asm Ip Holding B.V. | Weighted lift pin |
USD1012873S1 (en) | 2020-09-24 | 2024-01-30 | Asm Ip Holding B.V. | Electrode for semiconductor processing apparatus |
US12009224B2 (en) | 2020-09-29 | 2024-06-11 | Asm Ip Holding B.V. | Apparatus and method for etching metal nitrides |
TW202229613A (zh) | 2020-10-14 | 2022-08-01 | 荷蘭商Asm Ip私人控股有限公司 | 於階梯式結構上沉積材料的方法 |
KR20220053482A (ko) | 2020-10-22 | 2022-04-29 | 에이에스엠 아이피 홀딩 비.브이. | 바나듐 금속을 증착하는 방법, 구조체, 소자 및 증착 어셈블리 |
TW202223136A (zh) | 2020-10-28 | 2022-06-16 | 荷蘭商Asm Ip私人控股有限公司 | 用於在基板上形成層之方法、及半導體處理系統 |
KR20220076343A (ko) | 2020-11-30 | 2022-06-08 | 에이에스엠 아이피 홀딩 비.브이. | 기판 처리 장치의 반응 챔버 내에 배열되도록 구성된 인젝터 |
CN114639631A (zh) | 2020-12-16 | 2022-06-17 | Asm Ip私人控股有限公司 | 跳动和摆动测量固定装置 |
TW202231903A (zh) | 2020-12-22 | 2022-08-16 | 荷蘭商Asm Ip私人控股有限公司 | 過渡金屬沉積方法、過渡金屬層、用於沉積過渡金屬於基板上的沉積總成 |
USD981973S1 (en) | 2021-05-11 | 2023-03-28 | Asm Ip Holding B.V. | Reactor wall for substrate processing apparatus |
USD980813S1 (en) | 2021-05-11 | 2023-03-14 | Asm Ip Holding B.V. | Gas flow control plate for substrate processing apparatus |
USD980814S1 (en) | 2021-05-11 | 2023-03-14 | Asm Ip Holding B.V. | Gas distributor for substrate processing apparatus |
USD1023959S1 (en) | 2021-05-11 | 2024-04-23 | Asm Ip Holding B.V. | Electrode for substrate processing apparatus |
US11728385B2 (en) | 2021-05-26 | 2023-08-15 | Atomera Incorporated | Semiconductor device including superlattice with O18 enriched monolayers |
US11682712B2 (en) | 2021-05-26 | 2023-06-20 | Atomera Incorporated | Method for making semiconductor device including superlattice with O18 enriched monolayers |
USD990441S1 (en) | 2021-09-07 | 2023-06-27 | Asm Ip Holding B.V. | Gas flow control plate |
CN117613003B (zh) * | 2024-01-23 | 2024-04-16 | 合肥晶合集成电路股份有限公司 | 半导体器件的制作方法以及半导体器件 |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5390159A (en) * | 1977-01-21 | 1978-08-08 | Kureha Chem Ind Co Ltd | Denitrating method |
JPH07201749A (ja) * | 1993-12-28 | 1995-08-04 | Applied Materials Inc | 薄膜形成方法 |
JPH10223990A (ja) * | 1997-02-12 | 1998-08-21 | Hitachi Ltd | 半導体光素子の製造方法およびそれを用いた半導体光素子ならびにそれを用いた光応用システム |
JPH10223900A (ja) * | 1996-12-03 | 1998-08-21 | Toshiba Corp | 半導体装置及び半導体装置の製造方法 |
JP2006241521A (ja) * | 2005-03-03 | 2006-09-14 | Ulvac Japan Ltd | タンタル窒化物膜の形成方法 |
JP2008258210A (ja) * | 2007-03-30 | 2008-10-23 | Tokyo Electron Ltd | プラズマ処理方法及び記憶媒体 |
JP2008294260A (ja) * | 2007-05-25 | 2008-12-04 | Sony Corp | 半導体装置とその製造方法並びに積層絶縁膜とその形成方法 |
JP2008306051A (ja) * | 2007-06-08 | 2008-12-18 | Rohm Co Ltd | 半導体装置およびその製造方法 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009088421A (ja) * | 2007-10-03 | 2009-04-23 | Renesas Technology Corp | 半導体装置の製造方法 |
-
2009
- 2009-09-04 JP JP2009204581A patent/JP2011054878A/ja active Pending
-
2010
- 2010-02-23 WO PCT/JP2010/001183 patent/WO2011027481A1/ja active Application Filing
-
2012
- 2012-02-16 US US13/397,890 patent/US20120146113A1/en not_active Abandoned
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5390159A (en) * | 1977-01-21 | 1978-08-08 | Kureha Chem Ind Co Ltd | Denitrating method |
JPH07201749A (ja) * | 1993-12-28 | 1995-08-04 | Applied Materials Inc | 薄膜形成方法 |
JPH10223900A (ja) * | 1996-12-03 | 1998-08-21 | Toshiba Corp | 半導体装置及び半導体装置の製造方法 |
JPH10223990A (ja) * | 1997-02-12 | 1998-08-21 | Hitachi Ltd | 半導体光素子の製造方法およびそれを用いた半導体光素子ならびにそれを用いた光応用システム |
JP2006241521A (ja) * | 2005-03-03 | 2006-09-14 | Ulvac Japan Ltd | タンタル窒化物膜の形成方法 |
JP2008258210A (ja) * | 2007-03-30 | 2008-10-23 | Tokyo Electron Ltd | プラズマ処理方法及び記憶媒体 |
JP2008294260A (ja) * | 2007-05-25 | 2008-12-04 | Sony Corp | 半導体装置とその製造方法並びに積層絶縁膜とその形成方法 |
JP2008306051A (ja) * | 2007-06-08 | 2008-12-18 | Rohm Co Ltd | 半導体装置およびその製造方法 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US20120146113A1 (en) | 2012-06-14 |
JP2011054878A (ja) | 2011-03-17 |
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