WO2007116982A1 - 半導体装置及びその製造方法 - Google Patents
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- H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
Definitions
- the present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly to a technique relating to a MOS type field effect transistor (MOSFET) having a gate electrode formed of metal silicide.
- MOSFET MOS type field effect transistor
- CMOS complementary MOS
- metal gate technique a technique using a metal material instead of the conventional polycrystalline silicon
- N-type MOSFET has a work function of Si gap (4.6eV) or less, preferably 4. It is required to use a material of 5 eV or less for the gate electrode and a P-type MOSFET with a work function of Si gap (4.6 eV) or more, preferably 4.7 eV or more.
- Non-Patent Document 1 the work functions of Ta and Ru formed on SiO are 4.
- the dual metal gate technology requires different metal or alloying metal layers with different work functions to be formed on the substrate separately.
- a process of etching and removing the metal layer deposited on one of the gate insulating films is performed, and the quality of the gate insulating film deteriorates during the etching removal, resulting in a loss of device characteristics and reliability.
- Non-Patent Document 2 and Patent Document 1 disclose a technique related to a silicide gate electrode obtained by completely siliciding a gate pattern having a polycrystalline silicon force with nickel (Ni).
- the gate pattern having a polycrystalline silicon force can be silicided by a salicide process. Therefore, it is highly compatible with the conventional CMOS process.
- gate electrodes having different work functions and having different silicide functions can be created without performing a step of etching away the film deposited on the gate insulating film as in the dual metal gate technology. For this reason, damage to the gate insulating film can be prevented.
- a crystalline phase is used to fabricate a MOSFET having an HfSiON high dielectric constant film as a gate insulating film and a fully silicided Ni silicide electrode as a gate electrode. It is described that a wide range of effective work functions can be controlled by controlling the composition of Ni silicide, in particular, the formation of Ni Si phase, NiSi phase and NiSi phase.
- Patent Document 1 Pamphlet of International Publication No. 2006Z001271
- Non-Patent Document 1 International Electron's Device ⁇ Meeting ⁇ Technical Ingest (International electron devices meeting technical digest) 200 2, p. 359
- Non Patent Literature 2 International ⁇ Electron'device ⁇ Meeting ⁇ Tech-Calda Egest (International electron devices meeting technical digest) 200 4, p. 91
- the gate electrode force also varies in the electrode composition due to the diffusion phenomenon of Ni into the interlayer insulating film, the insulating property of the interlayer insulating film decreases, and the gate electrode and the interlayer insulating film.
- An object of the present invention is to provide a semiconductor device with high performance and excellent reliability and a simple manufacturing method thereof.
- a semiconductor device includes:
- the gate electrode has a metal silicide region and a barrier layer region formed on the metal silicide region so that the metal silicide region and the interlayer insulating film are not in contact with each other.
- the barrier layer region is, for example, a metal silicide oxide or nitride region.
- the noria layer region formed on the metal silicide region of the source / drain region is preferably a metal silicide oxide or nitride region.
- the metal silicide region of the gate electrode has a low resistance layer region having a lower resistance than a lower portion in a portion in contact with the barrier layer region.
- the metal silicide region of the gate electrode is a nickel silicide region.
- Another semiconductor device includes:
- P-channel field effect transistor having source / drain regions, second gate insulating film on the silicon substrate, second gate electrode on the second gate insulating film, and sidewall insulation formed on both sides of the second gate electrode
- an N-channel field effect transistor having source / drain regions formed on the substrate on both sides of the film and the second gate electrode, and an interlayer insulation formed on the P-channel field effect transistor and the N-channel field effect transistor.
- the first gate electrode is N-(2-aminoethyl)-2-aminoethyl-N-(2-aminoethyl)-2-aminoethyl-N-(2-aminoethyl)-2-aminoethyl-N-(2-aminoethyl)-2-aminoethyl-N-(2-aminoethyl)-2-aminoethyl
- a first barrier layer region formed on the first metal silicide region so that the first metal silicide region and the interlayer insulating film are not in contact with each other;
- the second gate electrode is N-(2-aminoethyl)-2-aminoethyl-N-(2-aminoethyl)-2-aminoethyl-N-(2-aminoethyl)-2-aminoethyl-N-(2-aminoethyl)-2-aminoethyl-N-(2-aminoethyl)-2-aminoethyl
- the silicide constituting the first metal silicide region is a metal silicide of the same type as the metal of the silicide constituting the second metal silicide region,
- the metal composition ratio of the silicide forming the first metal silicide region is larger than the metal composition ratio of the silicide forming the second metal silicide region.
- the first barrier layer region and the second barrier layer region are respectively metal silicide.
- Preferred is an acid or nitrided region.
- the P-channel field effect transistor and the N-channel field effect transistor each include a metal silicide region formed on the source / drain region, and the metal silicide region and the interlayer insulating film. It is preferable to further have a barrier layer region formed on the metal silicide region so as not to contact.
- the barrier layer region formed on the metal silicide region of the source / drain region is preferably a metal silicide oxide or nitride region.
- the barrier layer region formed on the metal silicide region of the source / drain region preferably contains a metal oxide component and a silicon oxide component, or a metal nitride component and a silicon nitride component. ⁇ .
- the first metal silicide region and the second metal silicide region are each a nickel silicide region.
- the first metal silicide region has a silicide region represented by the composition formula NiXSil—X (0.55 ⁇ X ⁇ 1)
- the second metal silicide region has the composition formula NiXSil—X (0 X X 0.5
- U which preferably has a silicide region represented by 5).
- the first metal silicide region has a Ni Si phase or a Ni Si phase, and the second metal silicide region.
- the side region preferably has a NiSi phase or a NiSi phase.
- the first metal silicide region has a first low resistance layer region having a lower resistance than a lower portion in a portion in contact with the first barrier layer region,
- the second metal silicide region has a lower resistance at the part in contact with the second barrier layer region than the lower part! It is preferable to have a second low resistance layer region.
- the first low resistance layer region is formed of a metal silicide of the same type as the metal of the silicide constituting the lower portion of the first metal silicide region, and the second low resistance layer region is the lower portion of the second metal silicide region.
- the silicide constituting the first low-resistance layer region and the silicide constituting the second low-resistance layer region have the same composition ratio.
- the first metal silicide region is a silicide represented by the composition formula Ni Si (0.55 ⁇ X ⁇ 1).
- the second metal silicide region is a silicide represented by the composition formula Ni Si (0 ⁇ X ⁇ 0.55)
- a second low resistance layer region formed of nickel silicide having a lower resistance than the lower layer region.
- the first metal silicide region includes a lower layer region including a Ni Si phase and a first region including a NiSi phase.
- the second metal silicide region consists of the lower region containing the NiSi phase and the second low resistance containing NiS
- Preferred to have a layered area.
- each of the first gate insulating film and the second gate insulating film includes a high dielectric constant insulating film.
- each of the first gate insulating film and the second gate insulating film has a laminated structure including a silicon oxide film or a silicon oxynitride film and a high dielectric constant insulating film in contact with the gate electrode.
- the high dielectric constant insulating film preferably contains hafnium or zirconium.
- the high dielectric constant insulating film includes an HfSiON layer.
- a method for manufacturing a semiconductor device according to the present invention includes:
- a first silicidation step for forming a silicide layer on the source / drain region When,
- a step of forming a gate barrier layer region on the silicide upper layer by oxidizing or nitriding the exposed surface of the silicide formed by the third silicidation is performed.
- nickel silicide can be formed by the second silicide and the third silicide.
- high dielectric constant (High-k) insulating film refers to an insulating film that is generally used conventionally as a gate insulating film and also has a diacid-silicon (SiO 2) force. In a sense to distinguish!
- the dielectric constant is higher than that of silicon dioxide, and its specific value is not limited.
- the “effective work function” of the gate electrode is generally obtained from a flat band voltage obtained by CV measurement, and in addition to the original work function of the gate electrode, Is affected by fixed charges, dipoles formed at the interface, and Fermi level pinning. It is distinguished from the original “work function” of the material constituting the gate electrode.
- the barrier layer region provided above the gate electrode can prevent the metal element of silicide from diffusing into the gate electrode force interlayer insulating film.
- the barrier layer region provided above the gate electrode can prevent fluctuations in the composition of the gate electrode and deterioration of the insulating properties of the interlayer insulating film, and improve the long-term reliability of the device.
- the adhesion between the gate electrode and the interlayer insulating film is improved, and if it is peeled off, it is possible to suppress a decrease in device performance and a decrease in yield due to foreign matter mixing.
- the noria layer region can be used as a silicide mask during manufacturing, the number of processes can be reduced compared to the conventional method, and silicide gate electrodes having different effective work functions can be easily produced. Can be divided.
- FIG. 1 is a schematic cross-sectional view showing a first embodiment of a semiconductor device of the present invention.
- FIG. 2 is a schematic cross-sectional view showing a second embodiment of the semiconductor device of the present invention.
- FIG. 3 (a) to (c) are cross-sectional views showing a method of manufacturing a semiconductor device (first embodiment) according to the present invention in the order of steps.
- FIGS. 4 (a) to (c) are cross-sectional views showing a method of manufacturing a semiconductor device (first embodiment) according to the present invention in the order of steps.
- 5 (d) and 5 (e) are cross-sectional views showing a method for manufacturing the semiconductor device (first embodiment) according to the present invention in the order of steps.
- FIG. 6] (f) to (h) are cross-sectional views showing a method of manufacturing a semiconductor device (first embodiment) according to the present invention in the order of steps.
- FIG. 7] (i) to (k) are cross-sectional views showing a method of manufacturing a semiconductor device (first embodiment) according to the present invention in the order of steps.
- FIG. 8] (1) to (n) are cross-sectional views showing a method of manufacturing a semiconductor device (first embodiment) according to the present invention in the order of steps.
- FIG. 9 (a) to (c) are cross-sectional views showing a method of manufacturing a semiconductor device (second embodiment) according to the present invention in the order of steps.
- FIGS. 10 (d) and 10 (e) are cross-sectional views showing a method of manufacturing a semiconductor device (second embodiment) according to the present invention in the order of steps.
- FIGS. 11] (f) and (g) are cross-sectional views showing a method for manufacturing a semiconductor device (second embodiment) according to the present invention in the order of steps.
- FIG. 12] (h) to (j) are cross-sectional views showing a method of manufacturing a semiconductor device (second embodiment) according to the present invention in the order of steps.
- FIG. 13] (k) to (m) are cross-sectional views showing the method of manufacturing the semiconductor device (second embodiment) according to the present invention in order of steps.
- the present invention relates to a MOS field effect transistor having a gate electrode formed of metal silicide.
- P-type MOSFET P-channel field effect transistor
- N-type MOSFE TJ N-channel field effect transistor
- CMOS type MOS
- FIG. 1 is a schematic cross-sectional view for explaining the first embodiment of the semiconductor device of the present invention.
- reference numeral 1 is a silicon substrate
- 2 is an element isolation region
- 3a and 3b are gate insulating films (3a: SiO film
- 4 is an extension diffusion region
- 5 is a source / drain.
- Diffusion region 6 is a silicide layer, 7 is a gate sidewall, 8 and 9 are Ni silicide electrodes, 10 is an interlayer insulating film, and 11 and 13 are barrier layer regions.
- a high dielectric constant insulating film (HfSiON film 3b) is used for the gate insulating film, and Ni silicide is used for the gate electrode.
- the Ni silicide electrodes 8 and 9 constituting the gate electrode are different in composition between transistors, and each transistor is set to a predetermined threshold value.
- the barrier layer region 11 for preventing the diffusion of nickel (Ni) is provided in the upper layer portion of the gate electrode.
- the barrier layer region 11 can be formed by oxidizing or nitriding the upper layer portion of the Ni silicide electrodes 8 and 9 constituting the gate electrode.
- the thickness of the barrier layer region suppresses an increase in the wiring resistance of the gate electrode, and is preferably 10 nm or less, more preferably 5 nm or less, and even more preferably about 3 nm. Can be obtained. On the other hand, 0.5 nm or more is preferable from the viewpoint of obtaining a sufficient barrier effect and adhesion, and lnm or more is more preferable.
- this noria layer region a region formed by oxidation or nitridation of silicide can be used. If it is an oxidation region, it contains SiO component and nickel oxide component, and is nitrided In the case of the region, it contains a SiN component and a nickel nitride component.
- the content ratio of the nickel oxide component or nickel nitride component is preferably at least 20 atomic% in terms of Ni element with respect to Si element in terms of adhesion and barrier effect, and is preferably at least 30 atomic%. It is particularly preferable. On the other hand, from the viewpoint of adhesion and ease of dry etching force when forming contact holes, 80 atomic% or less is preferable, and 70 atomic% or less is more preferable.
- the silicide layer 6 when the silicide layer 6 is formed on the source / drain diffusion region as in the present embodiment, it is preferable to form the noria layer region 13 on the silicide layer. Thereby, diffusion of Ni from the silicide layer 6 to the interlayer insulating film 10 can be prevented, and adhesion between the silicide layer 6 and the interlayer insulating film 10 can be improved.
- the barrier layer region 13 on the source / drain diffusion region can be formed by silicide oxidation or nitridation in the same manner as the above-described noria layer region on the gate electrode upper layer portion.
- the thickness and composition of the NOR layer region 13 on the source / drain diffusion region are preferably the same as those of the above-mentioned NORIA layer region 11 in the upper layer portion of the gate electrode from the viewpoint of adhesion and barrier effect.
- the silicide electrodes 8, 9 are in contact with the gate insulating film and constitute the gate electrode body including the lower surface of the gate electrode.
- the thickness of the silicide electrodes 8 and 9 needs to be thick enough to ensure the effective work function originally obtained by the silicide used, and can be set to, for example, lOnm or more, preferably 20 nm or more. On the other hand, it can be set to 120 nm or less, preferably lOOnm or less, for example, 40 nm or less, from the viewpoint of miniaturization and ensuring the uniformity of full silicide.
- FIG. 2 is a schematic cross-sectional view for explaining the second embodiment of the semiconductor device of the present invention.
- reference numeral 1 is a silicon substrate
- 2 is an element isolation region
- 3a and 3b are gate insulating films (3a: SiO film
- 4 is an extension diffusion region
- 5 is a source / drain.
- Diffusion region 6 is a silicide layer, 7 is a gate sidewall, 8 and 9 are Ni silicide electrodes, 10 is an interlayer insulating film, 11 and 13 are noria layer regions, and 12 is a low resistance layer region.
- the portion in contact with the barrier layer region 11 has a lower resistance than the lower portion, and the low resistance layer region 12 Other than that, it has the same structure as the first embodiment.
- the wiring resistance and contact resistance of the gate electrode can be reduced.
- Low resistance when forming contacts to connect upper wiring and gate electrodes The noria layer region 11 on the layer region 12 can be easily removed. In particular, if the metal atom content relative to the Si element in the barrier layer region is 80 atomic% or less, the device operation is hindered. It can be removed without coming.
- the low resistance layer region 12 is preferably formed of a silicide of the same metal as the silicide metal constituting the gate electrode lower layer including the lower surface of the gate electrode from the viewpoint of ease of manufacture and composition control.
- the composition is preferably the same as that of the silicide layer in the source / drain region.
- the thickness of the low resistance layer region 12 is preferably sufficiently thick as long as it does not affect the value of the effective work function determined by the silicide constituting the lower portion of the gate electrode in contact with the gate insulating film. .
- the thickness of the low-resistance layer region 12 can be set to a sufficiently low resistance, for example, lOnm or more, preferably 20 nm or more. On the other hand, it affects the effective work function and is easy to form.
- the force can also be set to 120 nm or less, preferably 10 nm or less, for example 40 nm or less. In a device having a CMOS structure, different thicknesses may be set between transistors so that the gate wiring resistances of P-type MOSFET and N-type MOSFET are equal.
- the thickness of the gate electrode lower layer portions 8 and 9 of the second embodiment can be set in the same range as the silicide electrodes 8 and 9 of the first embodiment.
- the silicide electrodes 8 and 9 of the first embodiment, the gate electrode lower layer portions 8 and 9 of the second embodiment, and the low resistance layer region 12 formed thereon are composed of silicide constituting them as a main crystal. It is desirable to have a composition at or near the stoichiometric composition corresponding to the composition of the phase. Since the silicide constituting the gate electrode has a stoichiometric composition or a composition close thereto, stable silicide can be formed, and as a result, variations in device performance can be suppressed.
- the lower layer portion of the gate electrode is formed of Ni silicide
- the low resistance layer region 12 formed on the lower layer is formed from the viewpoint of material resistance, composition stability, and ease of manufacture. It is desirable to contain Ni monosilicide (NiSi) as the main crystal component.
- the gate electrode in the present invention has a silicide region in contact with the gate insulating film from the viewpoint of control of threshold voltage and improvement of conductivity. .
- the entire portion from the portion in contact with the gate insulating film to the portion in contact with the barrier layer region is formed of silicide. , Prefer to be.
- the size of the gate electrode (including the barrier layer region) in the present invention can be set to 200 nm or less, preferably lOOnm or less in height (length in the direction perpendicular to the substrate) from the viewpoint of miniaturization. In terms of ensuring operating performance and manufacturing accuracy, 20 nm or more is preferred, and 40 nm or more is more preferred.
- the gate length can be set, for example, within a range of 10 to: LOOnm.
- a metal capable of forming silicide by the salicide technique can be used, for example, nickel (Ni), cobalt (Co), vanadium (V), titanium (Ti), Examples include tantalum (Ta), chromium (Cr), zirconium (Zr), hafnium (Hf), niobium (Nb), iridium (Ir), and palladium (Pd). Of these, Ni is preferred! Ni can fully silicide a polycrystalline silicon layer formed for a gate electrode at a relatively low temperature (below 700 ° C).
- Ni silicide suitable as a silicide constituting the gate electrode has a composition represented by Ni Si (O. 55 ⁇ X ⁇ 1) in the P-type MOSFET from the viewpoint of threshold control.
- the silicide that constitutes the gate electrode of a P-type MOSFET has a Ni Si phase or Ni Si phase as the main component.
- N-type MOSFET gates are preferred, especially those containing Ni Si phase as the main component. It is preferable that the silicide constituting the electrode is mainly composed of a NiSi phase or a NiSi phase.
- Ni Si phase, NiSi phase, and NiSi phase can be easily formed with their compositions determined in a self-aligned manner.
- the effective work function of Ni silicide on HfSiO N film is about 4.8 eV for Ni Si phase and about 4 for NiSi phase.
- NiSi phase is about 4.4eV, so Ni Si phase is the gate electrode of P-type MOSFET
- NiSi phase or NiSi phase it is preferable to apply the NiSi phase or NiSi phase to the gate electrode of the N-type MOSFET.
- Ni silicide is mainly NiSi, NiSi ⁇ NiSi, NiSi ⁇ NiSi, NiSi
- the average composition of the silicide constituting the gate electrode may deviate from the stoichiometric composition, but it is desirable that the composition range be within the above range. From the viewpoint of suppressing variations in device performance, it is desirable that the silicide constituting the gate electrode is made of a single crystal as much as possible in at least the lower layer portion in contact with the gate insulating film and has a certain composition reflecting this.
- a silicon oxide film, a silicon oxynitride film, a high dielectric constant insulating film, a silicon oxide film or a silicon oxynitride film and a high dielectric constant insulating film laminated thereon A laminated film including a film can be given.
- a high-dielectric-constant insulating film or a multilayer film including this is required. It is preferable to use it.
- the high dielectric constant insulating film has a relative dielectric constant larger than that of silicon dioxide (SiO 2).
- the material includes metal oxide, metal silicate, metal oxide into which nitrogen is introduced, and metal silicate into which nitrogen is introduced.
- Nitrogen is preferably introduced from the viewpoint of suppressing crystallization and improving reliability.
- the metal element in the high dielectric constant material is particularly preferably Hf, which is preferably hafnium (Hf) or zirconium (Zr) from the viewpoints of heat resistance of the film and suppression of fixed charges in the film.
- Hf hafnium
- Zr zirconium
- a metal oxide containing Hf or Zr and Si, a metal oxynitride containing nitrogen in addition to this metal oxide, and HfSiO, HfSiON are more preferred.
- HfSiON is particularly preferred.
- the high dielectric constant insulating film is preferably provided so as to be in contact with the gate electrode.
- the combination of the gate electrode and the high dielectric constant insulating film in contact with the gate electrode results in the threshold voltage of the transistor.
- the pressure can be controlled over a wide range.
- the silicon oxide layer on the interface between the high dielectric constant insulating film and the silicon substrate is reduced.
- a film or a silicon oxynitride film may be provided.
- the atomic number ratio MZ (M + Si) between the metal element M (for example, Hf) and Si in the film is preferably 0.3 or more and 0.7 or less.
- this ratio is 0.3 or more, the leakage current flowing in the high dielectric constant insulating film during device operation can be effectively suppressed, and the power consumption can be reduced more sufficiently.
- this ratio is 0.7 or less, the heat resistance of the high dielectric constant insulating film can be secured, and the occurrence of defects in the crystallization of the high dielectric constant insulating film during the device manufacturing process can be suppressed. Performance degradation as an insulating film can be suppressed
- An element isolation region 2 formed by STI (Shallow Trench Isolation) technology and a silicon substrate 1 having a P-type active region and an n-type active region are prepared, and the following steps are performed on the silicon substrate.
- the stacked structure shown in Fig. 3 (a) is formed.
- gate insulating films 3a and 3b are formed on a silicon substrate from which elements have been isolated.
- the gate insulating film in this embodiment is formed of a silicon oxide film 3a and an HfSiON film 3b.
- the Hf concentration changes in the depth direction (perpendicular to the substrate), and the Hf concentration in the vicinity of the interface between the gate electrode and the gate insulating film has the highest concentration toward the silicon substrate side. The concentration is getting lower.
- the average Hf atomic ratio HfZ (Hf + Si) in the HfSiON film is 0.5.
- the vicinity of the interface between the silicon substrate and the gate insulating film is a region of a silicon thermal oxide film (SiO film).
- Such a gate insulating film can be formed as follows. First, a 2 nm thick silicon thermal oxide film is formed, and then a 0.5 nm thick Hf film is deposited by the long throw sputtering method. Next, a two-step heat treatment is performed in oxygen at 500 ° C for 1 minute and then in nitrogen at 800 ° C for 30 seconds, so that the SiO film remains in the region in contact with the silicon substrate.
- a HfSiO film is formed by solid-phase diffusion into the oxide film. After that, annealing at 900 ° C. for 10 minutes in an NH3 atmosphere can be performed to form a 3 nm thick HfSiON film. Next, a polycrystalline silicon film 14 having a thickness of 60 nm is deposited on the gate insulating film 3b by a CVD (Chemical Vapor Deposition) method, and then an SiO mask 15 made of a silicon oxide film having a thickness of about 15 nm is formed. To do.
- CVD Chemical Vapor Deposition
- this laminated film (gate insulating films 3a and 3b, polycrystalline silicon film 14, Lithography technology using SiO mask 15)
- a silicon nitride film (not shown) and a silicon oxide film are deposited so as to cover the gate pattern by the CVD method, and then etched back to obtain the gate pattern. A side wall 7 is formed. Next, ion implantation is performed again, and then activation annealing is performed to form the source / drain diffusion region 5.
- the extension diffusion region and the source / drain region may be formed by implanting ions of opposite conductivity type into each active region while masking one of the p-type active region and the n-type active region. it can.
- the structure shown in FIG. 4A corresponding to FIG. 3C can be formed on the p-type active region and the n-type active region on the silicon substrate.
- a nickel film 16 is deposited on the entire surface by sputtering, and then, as shown in FIG. Using the separation region as a mask, a silicide layer 6 having a thickness of about 20 nm is formed only on the source and drain diffusion regions.
- a Ni monosilicide (NiSi) layer that can have the lowest contact resistance is formed as the silicide layer 6.
- a Co silicide layer or a Ti silicide layer may be formed.
- excess Ni is removed by wet etching using a mixed solution of sulfuric acid and hydrogen peroxide / hydrogen peroxide solution.
- the upper layer portion of the silicide layer 6 on the source / drain region 5 is oxidized to form a noiral layer region 13 having a thickness of about 3 nm.
- This oxidation treatment can be performed by radical oxidation treatment or low-temperature oxidation treatment (in an oxygen atmosphere, for example, 400 to 500 ° C.).
- the barrier layer region may be formed by nitriding treatment such as radical nitriding treatment.
- the radical oxidation treatment can be performed, for example, by supplying 450 W of RF power in an oxygen atmosphere of 0.7 Torr to generate oxygen plasma and exposing the wafer to this for 90 minutes.
- the radical nitridation treatment can be performed, for example, by supplying RF power of 400 W in a nitrogen atmosphere of 0.9 Torr, generating nitrogen plasma, and exposing the wafer to this for 60 minutes.
- the distance between the electrode for supplying RF power and the wafer it is preferable to set the distance between the electrode for supplying RF power and the wafer to about 15 cm.
- the process gas may be oxygen or a mixed gas of nitrogen and rare gas. At this time, the oxygen or nitrogen concentration in the process gas is preferably 3 to 5%.
- Ar, He, or Kr can be used as the rare gas.
- a resist mask 17 that covers the P-type MOSFET region and exposes the N-type MOSFET region is formed by lithography, and then dry etching is performed. Remove the SiO mask film 15 on the gate pattern in the N-type MOSFET region
- the resist mask 17 protects the entire P-type MOSFET region, and the barrier layer region 13 protects the silicide layer 6 and the source / drain diffusion region 5 in the N-type MOSFET region.
- a Ni film 16 is deposited on the entire surface by sputtering as shown in FIG. 6 (g), and then subjected to heat treatment as shown in FIG. 6 (h). Then, the Ni silicide electrode 8 is formed by siliciding the polycrystalline silicon constituting the gate pattern of the N-type MOSFET region until it reaches the gate insulating film (that is, siliciding the entire polycrystalline silicon in the thickness direction). At that time, the silicide layer 6 and the source / drain diffusion region 5 are protected by the noria layer region 13, and the SiO mask 15 forms the gate pattern of the P-type MOSFET.
- the Ni composition ratio of the Ni silicide electrode 8 can be controlled in combination with the temperature condition by adjusting the nickel supply amount according to the thickness of the Ni film in silicidation.
- This silicidation is preferably performed under a V temperature condition in which the resistance of the silicide layer 6 on the source / drain diffusion region does not increase.
- Silicide layer 6 on source / drain diffusion region is N i When formed of monosilicide (NiSi), high resistance due to phase change to NiSi phase
- the heat treatment conditions of the silicid soot it is desirable to set the heat treatment conditions of the silicid soot at 350 to 500 ° C. for 1 to 20 minutes in a nitrogen gas atmosphere, for example, at 400 ° C. for 2 to 5 minutes. Under such heat treatment conditions, a Ni silicide electrode containing NiS ⁇ as a main crystal component can be satisfactorily formed while preventing high resistance of the silicide layer 6 on the source / drain diffusion regions.
- the thickness of the Ni film can be set to about 40 nm for a polycrystalline silicon film having a thickness of about 60 nm.
- the thickness of the Ni film is set to about 20 nm for a polycrystalline silicon film having a thickness of about 60 nm. it can.
- the heat treatment conditions can be set, for example, at 650 ° C for about 1 minute in a nitrogen gas atmosphere. When the heat treatment condition is set to a relatively high temperature, it is desirable to form the silicide layer 6 on the source / drain diffusion region with a Co silicide layer or a Ti silicide layer having high heat resistance.
- a Ni silicide electrode containing a NiSi phase as a main crystal component is an alternative to the above silicidation method.
- Ni (PF) or Ni (BF) is used as the source gas, and the carrier
- Nitrogen is used as the gas.
- a wafer set at a substrate temperature of 300 ° C is placed in a vacuum vessel maintained at a pressure of 2.5 Torr, and this source gas is supplied in the range of 2 sccm to lOOsccm (standard cc / min) for 10 to 20 minutes.
- this source gas is supplied in the range of 2 sccm to lOOsccm (standard cc / min) for 10 to 20 minutes.
- the upper layer portion of the Ni silicide electrode 8 in the N-type MOSFET region is oxidized to form a noria layer region 11 having a thickness of about 3 nm.
- This oxidation treatment can be performed by radical oxidation treatment or low-temperature oxidation treatment (in an oxygen atmosphere, for example, 400 to 500 ° C.).
- the barrier layer region may be formed by nitriding treatment such as radical nitriding treatment.
- This mask 15 is removed with dilute hydrofluoric acid solution. This mask 15 may be removed by dry etching.
- a Ni film 16 having a thickness of about lOnm is deposited on the entire surface by sputtering, and then heat treatment is performed as shown in Fig. 8 (m).
- the Ni silicide electrode 9 is formed by siliciding the polycrystalline silicon constituting the gate pattern of the MOSFET region until it reaches the gate insulating film (that is, siliciding the entire polycrystalline silicon in the thickness direction).
- the silicide layer 6 and the source / drain diffusion region 5 are protected by the noria layer region 13, and the Ni silicide electrode 8 of the N-type MOSFET is protected by the barrier layer region 11.
- This silicidation is preferably performed under a V temperature condition in which the resistance of the silicide layer 6 on the source / drain diffusion region does not increase.
- the silicide layer 6 on the source / drain diffusion region is made of Ni monosilicide (NiSi)
- the heat treatment condition of the silicid soot is 350 to 500 ° C. for 1 to 20 minutes in a nitrogen gas atmosphere, for example, at 400 ° C. for 2 to 5 minutes.
- the Ni silicide electrode 9 containing Ni as a main crystal component is well formed while preventing the high resistance of the silicide layer 6 on the source / drain diffusion region.
- the Ni2Si phase can be formed at a relatively low temperature of, for example, 300 ° C or lower.
- the Ni composition ratio of the Ni silicide electrode 9 can be controlled in combination with the temperature condition by adjusting the nickel supply amount according to the thickness of the Ni film in the silicide layer.
- an interlayer insulating film is formed on the entire surface according to a normal method. Thereafter, a desired semiconductor device can be formed according to a normal process.
- FIG. 9 corresponding to FIG. 7 (i) is obtained in accordance with the manufacturing method of the semiconductor device (first embodiment) described above.
- Ni silicide electrode 8 in the N-type MOSFET region is Ni
- a Ni film 16 having a thickness of about 10 nm is deposited on the entire surface by sputtering, and then, as shown in FIG. 9 (c), heat treatment is performed to form an N-type MOSFET.
- the low resistance layer region 12 is formed by silicidizing the upper layer of the Ni silicide electrode 8 in the region.
- the silicide layer 6 and the source / drain diffusion region 5 are protected by the barrier layer region 13, and the polycrystalline silicon constituting the gate pattern of the P-type MOSFET is protected by the Si02 mask 15.
- This silicidation is preferably performed under a V-temperature condition where the resistance of the silicide layer 6 on the source / drain diffusion region does not increase.
- the silicide layer 6 on the source / drain diffusion region is made of Ni monosilicide (NiSi)
- the heat treatment condition of the silicid soot is set at 350 to 500 ° C. for 1 to 20 minutes in a nitrogen gas atmosphere, for example, at 400 ° C. for 2 to 5 minutes.
- the low resistance layer region 12 containing the Ni monosilicide phase as the main crystal component can be satisfactorily formed while preventing the high resistance of the silicide layer 6 on the source / drain diffusion region. it can.
- the thickness of the Ni film for the silicide layer is such that silicide containing Ni monosilicide phase as the main crystal component is formed in the upper layer under the prescribed heat treatment conditions, and is not monosilicified up to the region in contact with the gate insulating film Set to thickness.
- excess Ni is removed by wet etching using a mixed solution of sulfuric acid and hydrogen peroxide solution.
- the method for manufacturing the semiconductor device (first embodiment) described above is applied.
- the upper layer portion of the low resistance layer region 12 in the N-type MOSFET region is oxidized or nitrided to form the noria layer region 11.
- This mask 15 is removed with dilute hydrofluoric acid solution. This mask 15 may be removed by dry etching.
- a Ni film 16 is deposited on the entire surface by sputtering, and then FIG.
- excess Ni is removed by wet etching using a mixed solution of sulfuric acid and hydrogen peroxide / hydrogen peroxide.
- a silicon (Si) film 18 having a thickness of about 60 nm is formed on the entire surface by sputtering.
- This heat treatment is desirably performed under a temperature condition in which the resistance of the silicide layer 6 on the source / drain diffusion regions does not increase.
- the silicide layer 6 on the source / drain diffusion region is formed of Ni monosilicide (NiSi), high resistance due to the phase change to the NiSi phase occurs.
- Silicide formed by Ni diffused into the Ni monosilicide phase as the main crystal component It is necessary that the conditions are such that they are contained. It is desirable to set such heat treatment conditions at 350 to 500 ° C for 1 to 20 minutes in an inert gas atmosphere, for example, at 2 to 5 minutes at 400 ° C in a nitrogen atmosphere. it can.
- the excess Si film is removed by wet etching or dry etching.
- the low resistance layer in the P-type MOSFET region is formed in the same manner as the formation of the noria layer 11 in the manufacturing method of the semiconductor device (first embodiment) described above.
- the upper layer portion of the region 12 is oxidized or nitrided to form the noria layer region 11.
- an interlayer insulating film is formed on the entire surface in accordance with a normal method. Thereafter, a desired semiconductor device can be formed according to a normal process.
- the present invention is useful as a MOS field effect transistor having a gate electrode formed of metal silicide.
Abstract
本発明の半導体装置は、シリコン基板と、このシリコン基板上に形成された電界効果トランジスタと、この電界効果トランジスタ上に形成された層間絶縁膜とを備えたものである。前記電界効果トランジスタは、ゲート絶縁膜、ゲート電極、ゲート電極の両側面に形成された側壁絶縁膜、及びゲート電極両側の基板に形成されたソース・ドレイン領域を有する。前記ゲート電極は、メタルシリサイド領域と、このメタルシリサイド領域と層間絶縁膜とが接しないようにメタルシリサイド領域上に形成されたバリア層領域とを有する。
Description
半導体装置及びその製造方法
技術分野
[0001] 本発明は、半導体装置及びその製造方法に関するものであり、特に、メタルシリサ イドで形成されたゲート電極を有する MOS型電界効果トランジスタ（MOSFET: Me tal Oxide semiconductor Field Effect Transistor)に関する技術で to 。 背景技術
[0002] 近時、トランジスタの微細化が進む先端 CMOS (相補型 MOS)デバイスの開発に おいて、ゲート電極の空乏化による駆動電流の劣化が問題となっている。そのため、 駆動能力の向上を目的として、従来の多結晶シリコンに代えて金属系材料を用いる 技術、いわゆるメタルゲート技術が検討されている。
[0003] 一方、トランジスタの微細化に伴い、ゲート絶縁膜の薄膜ィ匕によるゲートリーク電流 の増加が問題となっている。そのため、消費電力の低減を目的として、ゲート絶縁膜 に高誘電率材料 (High— k材料)を用いて物理膜厚を厚くすることでゲートリーク電 流を低減することが検討されて 、る。
[0004] メタルゲート電極に用いる材料として、純金属、金属窒化物又はシリサイド材料等が 検討されているが、いずれの場合においても、（1)メタルゲート電極を形成する際に、 ゲート絶縁膜の劣化を引き起こさないこと、（2) N型 MOSFET及び P型 MOSFET のしき!/、値電圧 (Vth)を適切な値に設定可能であることが必要である。
[0005] 低電力動作のデバイス用の CMOSトランジスタにおいて ±0. 5eV以下の Vthを実 現するためには、 N型 MOSFETでは仕事関数が Siのミツドギャップ（4. 6eV)以下、 望ましくは 4. 5eV以下の材料を、 P型 MOSFETでは仕事関数が Siのミツドギャップ ( 4. 6eV)以上、望ましくは 4. 7eV以上の材料をゲート電極に用いることが求められる
[0006] これらを実現する手段として、 N型 MOSFETのゲート電極及び P型 MOSFETの ゲート電極にそれぞれ最適な仕事関数を持った金属あるいは合金を用い、作り分け ることでトランジスタの Vthを制御する方法 (デュアルメタルゲート技術）が提案されて
いる。
[0007] 例えば、非特許文献 1には、 SiO上に形成した Taと Ruの仕事関数はそれぞれ 4.
2
15eVと 4. 95eVであり、この二つの電極間で 0. 8eVの仕事関数変調が可能である と述べられている。
[0008] し力しながら、デュアルメタルゲート技術は、異なる仕事関数を持った異種の金属あ るいは合金力もなるメタル層を基板上に作り分ける必要があるため、 P型 MOSFETと N型 MOSFETのいずれか一方のゲート絶縁膜上に堆積されたメタル層をエツチン グ除去するプロセスが行われ、そのエッチング除去の際にゲート絶縁膜の品質が低 下し、結果、素子の特性や信頼性が損なわれるといった問題がある。
[0009] 一方、非特許文献 2及び特許文献 1には、多結晶シリコン力もなるゲートパターンを ニッケル (Ni)で完全にシリサイドィ匕して得られるシリサイドゲート電極に関する技術が 開示されている。この技術では、 CMOSのソース'ドレイン拡散領域の不純物活性ィ匕 のための高温熱処理を行った後に、多結晶シリコン力もなるゲートパターンをサリサイ ドプロセスによってシリサイド化をすることができる。このため、従来の CMOSプロセス と整合性が高い。また、デュアルメタルゲート技術のようにゲート絶縁膜上に堆積した 膜をエッチング除去する工程を行わなくても、互いに異なる仕事関数をもつシリサイド 力もなるゲート電極を作り分けることができる。このため、ゲート絶縁膜へのダメージを 防止できる。
[0010] 具体的には、ゲート絶縁膜として HfSiON高誘電率膜を有し、ゲート電極として完 全にシリサイドィ匕された Niシリサイド電極を有する MOSFETの作製にぉ 、て、結晶 相の形成を利用して Niシリサイドの組成を制御することにより、広範囲な実効仕事関 数の制御が可能であることが記載され、特に、 Ni Si相、 NiSi相及び NiSi相の形成
3 2 を利用して ± 0. 3 Vの Vthを実現できることが記載されて!、る。
[0011] 特許文献 1：国際公開第 2006Z001271号パンフレット
非特許文献 1：インターナショナル ·エレクトロン'デバイス ·ミーティング ·テク-カルダ インェスト (International electron devices meeting technical digest) 200 2, p. 359
非特許文献 2：インターナショナル ·エレクトロン'デバイス ·ミーティング ·テク-カルダ
イジェスト (International electron devices meeting technical digest) 200 4, p. 91
発明の開示
発明が解決しょうとする課題
[0012] し力しながら、このような技術においても、ゲート電極力も層間絶縁膜への Niの拡散 現象に伴う電極組成の変動及び層間絶縁膜の絶縁性低下、並びにゲート電極と層 間絶縁膜との密着性の観点力 改善の余地があり、また、簡便な製造プロセスも求め られている。
[0013] 本発明の目的は、高性能で信頼性に優れた半導体装置及びその簡便な製造方法 を提供することにある。
課題を解決するための手段
[0014] 本発明に係る半導体装置は、
シリコン基板と、
前記シリコン基板上のゲート絶縁膜、このゲート絶縁膜上のゲート電極、このゲート 電極の両側面に形成された側壁絶縁膜、及び前記ゲート電極両側の基板に形成さ れたソース'ドレイン領域を有する電界効果トランジスタと、
前記電界効果トランジスタ上に形成された層間絶縁膜と、
を有し、
前記ゲート電極は、メタルシリサイド領域と、このメタルシリサイド領域と前記層間絶 縁膜とが接しな 、ように該メタルシリサイド領域上に形成されたバリア層領域を有する ことを特徴とする。
[0015] この場合に、前記バリア層領域は、例えば、メタルシリサイドの酸ィ匕又は窒化領域で ある。
[0016] また、前記ソース ·ドレイン領域上に形成されたメタルシリサイド領域と、このメタルシ リサイド領域と前記層間絶縁膜とが接しな ヽように該メタルシリサイド領域上に形成さ れたバリア層領域をさらに有することが好ましい。
[0017] 更に、前記ソース'ドレイン領域のメタルシリサイド領域上に形成されたノリア層領域 は、メタルシリサイドの酸ィ匕又は窒化領域であることが好ま 、。
[0018] 更にまた、前記ゲート電極のメタルシリサイド領域は、前記バリア層領域に接する部 分にその下方部より抵抗の低い低抵抗層領域を有することが好ましい。
[0019] 更にまた、前記ゲート電極のメタルシリサイド領域がニッケルシリサイド領域であるこ とが好ましい。
[0020] 本発明に係る他の半導体装置は、
シリコン基板と、
前記シリコン基板上の第 1ゲート絶縁膜、第 1ゲート絶縁膜上の第 1ゲート電極、第 1ゲート電極の両側面に形成された側壁絶縁膜、及び第 1ゲート電極両側の基板に 形成されたソース ·ドレイン領域を有する Pチャネル型電界効果トランジスタと、 前記シリコン基板上の第 2ゲート絶縁膜、第 2ゲート絶縁膜上の第 2ゲート電極、第 2ゲート電極の両側面に形成された側壁絶縁膜、及び第 2ゲート電極両側の基板に 形成されたソース ·ドレイン領域を有する Nチャネル型電界効果トランジスタと、 前記 Pチャネル型電界効果トランジスタ及び前記 Nチャネル型電界効果トランジスタ 上に形成された層間絶縁膜と、
を有し、
前記第 1ゲート電極は、
第 1メタルシリサイド領域、及び
第 1メタルシリサイド領域と前記層間絶縁膜とが接しな 、ように第 1メタルシリサイド 領域上に形成された第 1バリア層領域を有し、
前記第 2ゲート電極は、
第 2メタルシリサイド領域、及び
第 2メタルシリサイド領域と前記層間絶縁膜とが接しな 、ように第 2メタルシリサイド 領域上に形成された第 2バリア層領域とを有し、
前記第 1メタルシリサイド領域を構成するシリサイドは、第 2メタルシリサイド領域を構 成するシリサイドの金属と同種の金属のシリサイドであり、
前記第 1メタルシリサイド領域を構成するシリサイドの金属組成比は、第 2メタルシリ サイド領域を構成するシリサイドの金属組成比より大きいことを特徴とする。
[0021] この場合に、前記第 1バリア層領域及び第 2バリア層領域は、夫々、メタルシリサイド
の酸ィ匕又は窒化領域であることが好ま 、。
[0022] また、前記 Pチャネル型電界効果トランジスタ及び前記 Nチャネル型電界効果トラン ジスタは夫々、前記ソース'ドレイン領域上に形成されたメタルシリサイド領域と、この メタルシリサイド領域と前記層間絶縁膜とが接しな ヽように該メタルシリサイド領域上 に形成されたバリア層領域とをさらに有することが好ましい。
[0023] 前記ソース ·ドレイン領域のメタルシリサイド領域上に形成されたバリア層領域は、メ タルシリサイドの酸ィ匕又は窒化領域であることが好ましい。
[0024] 前記ソース ·ドレイン領域のメタルシリサイド領域上に形成されたバリア層領域は、金 属酸化物成分及びシリコン酸化物成分、又は金属窒化物成分及びシリコン窒化物 成分を含有することが好まし ヽ。
[0025] また、前記第 1メタルシリサイド領域及び第 2メタルシリサイド領域は夫々ニッケルシ リサイド領域であることが好ま 、。
[0026] 更に、第 1メタルシリサイド領域は、組成式 NiXSil— X(0. 55≤X< 1)で表される シリサイド領域を有し、第 2メタルシリサイド領域は、組成式 NiXSil— X(0く Xく 0. 5
5)で表されるシリサイド領域を有することが好ま U、。
[0027] 更にまた、第 1メタルシリサイド領域は、 Ni Si相又は Ni Si相を有し、第 2メタルシリ
3 2
サイド領域は、 NiSi相又は NiSi相を有することが好ましい。
2
[0028] 前記第 1メタルシリサイド領域は、第 1バリア層領域に接する部分にその下方部より 抵抗の低!、第 1低抵抗層領域を有し、
前記第 2メタルシリサイド領域は、第 2バリア層領域に接する部分にその下方部より 抵抗の低！、第 2低抵抗層領域を有することが好ま Uヽ。
[0029] 第 1低抵抗層領域は、第 1メタルシリサイド領域下層部分を構成するシリサイドの金 属と同種の金属のシリサイドで形成され、第 2低抵抗層領域は、第 2メタルシリサイド 領域下層部分を構成するシリサイドの金属と同種の金属のシリサイドで形成され、第 1低抵抗層領域を構成するシリサイドと第 2低抵抗層領域を構成するシリサイドは同じ 組成比を有することが好ま 、。
[0030] 第 1メタルシリサイド領域は、組成式 Ni Si (0. 55≤X< 1)で表されるシリサイド
X 1 -X
で形成される下層領域と、その上にこの下層領域より抵抗の低いニッケルシリサイド
で形成される第 1低抵抗層領域を有し、
第 2メタルシリサイド領域は、組成式 Ni Si (0<X< 0. 55)で表されるシリサイド
X 1 -X
で形成される下層領域と、その上にこの下層領域より抵抗の低いニッケルシリサイド で形成される第 2低抵抗層領域を有することが好まし ヽ。
[0031] また、第 1メタルシリサイド領域は、 Ni Si相を含む下層領域と、 NiSi相を含む第 1
3
低抵抗層領域を有し、
第 2メタルシリサイド領域は、 NiSi相を含む下層領域と、 NiS湘を含む第 2低抵抗
2
層領域を有することが好ま 、。
[0032] 第 1ゲート絶縁膜及び第 2ゲート絶縁膜はそれぞれ高誘電率絶縁膜を含むことが 好ましい。
[0033] 第 1ゲート絶縁膜及び第 2ゲート絶縁膜はそれぞれ、シリコン酸ィ匕膜又はシリコン酸 窒化膜と、前記ゲート電極に接する高誘電率絶縁膜とを含む積層構造を有すること が好ましい。
[0034] 前記高誘電率絶縁膜はハフニウム又はジルコニウムを含有することが好ま 、。
[0035] 前記高誘電率絶縁膜は HfSiON層を含むことが好ま 、。
[0036] 本発明に係る半導体装置の製造方法は、
本願請求項 7に係る半導体装置の製造方法であって、
P型活性領域と n型活性領域を有するシリコン基板を用意する工程と、 前記シリコン基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート用多結晶シリコン膜を形成する工程と、
前記多結晶シリコン膜上にマスク膜を形成する工程と、
前記多結晶シリコン膜及びマスク膜を加工してゲートパターンを形成する工程と、 前記ゲートパターンの側面に側壁絶縁膜を形成する工程と、
一方の活性領域上のゲートパターンの両側の基板にソース'ドレイン領域を形成す る工程と、
他方の活性領域上のゲートパターンの両側の基板にソース ·ドレイン領域を形成す る工程と、
前記ソース'ドレイン領域上にシリサイド層を形成する第 1のシリサイド化を行う工程
と、
前記シリサイド層の表面部を酸ィ匕又は窒化処理してソース'ドレイン用ノリア層領域 を形成する工程と、
一方の活性領域のゲートパターン上のマスク膜を除去して多結晶シリコンを露出さ せ、他方の活性領域のゲートパターン上のマスク膜を残す工程と、
露出した多結晶シリコンを厚さ方向の全体にわたって第 2のシリサイドィ匕を行う工程 と、
第 2のシリサイド化により形成されたシリサイドの露出面を酸ィ匕又は窒化処理して、 シリサイド上層部にゲート用ノリア層領域を形成する工程と、
前記ゲート用バリア層領域をマスクとして用い、残して 、たマスク膜を除去して多結 晶シリコンを露出させる工程と、
前記ゲート用バリア層領域をマスクとして用い、露出した多結晶シリコンを厚さ方向 の全体にわたって第 3のシリサイドィ匕を行う工程と、
層間絶縁膜を形成する工程を有することを特徴とする。
[0037] この半導体装置の製造方法において、前記第 3のシリサイド化により形成されたシリ サイドの露出面を酸ィ匕又は窒化処理して、シリサイド上層部にゲート用バリア層領域 を形成する工程を有することができる。
[0038] また、前記第 2のシリサイドィ匕及び第 3のシリサイドィ匕によってニッケルシリサイドを形 成することができる。
[0039] 本明細書にぉ 、て「高誘電率 (High— k)絶縁膜」とは、一般にゲート絶縁膜として 従来用いられて 、た二酸ィ匕ケィ素（SiO )力もなる絶縁膜と区別する意味にお!、て
2
用いられるものであり、二酸化ケイ素の誘電率よりも誘電率が高いことを意味し、その 具体的数値が限定されるものではない。
[0040] また、本明細書において、ゲート電極の「実効仕事関数」とは、一般に CV測定によ るフラットバンド電圧より求められるものであり、ゲート電極本来の仕事関数の他に、 絶縁膜中の固定電荷、界面に形成される双極子、フェルミレベルピンユング等の影 響を受ける。ゲート電極を構成する材料本来の「仕事関数」とは区別される。
発明の効果
[0041] 本発明によれば、高性能で信頼性に優れた半導体装置を簡便に提供することがで きる。すなわち、ゲート電極上部に設けたバリア層領域によって、シリサイドの金属元 素がゲート電極力 層間絶縁膜へ拡散することを防止することができる。結果、ゲート 電極の組成変動や層間絶縁膜の絶縁性低下を防止でき、素子の長期信頼性を向上 することができる。また、ゲート電極と層間絶縁膜との密着性が向上し、剥がれゃ異 物混入等に起因する素子性能の低下や歩留まりの低下を抑えることができる。さらに 、製造時において、ノリア層領域をシリサイドィ匕のマスクとして利用することができるた め、従来の方法に比べて工程数を削減でき、互いに異なる実効仕事関数をもつシリ サイドゲート電極を容易に作り分けることができる。
図面の簡単な説明
[0042] [図 1]本発明の半導体装置の第 1の実施形態を示す模式的断面図である。
[図 2]本発明の半導体装置の第 2の実施形態を示す模式的断面図である。
[図 3] (a)乃至 (c)は本発明に係る半導体装置 (第 1の実施形態)の製造方法を工程 順に示す断面図である。
[図 4] (a)乃至 (c)は本発明に係る半導体装置 (第 1の実施形態)の製造方法を工程 順に示す断面図である。
[図 5] (d) , (e)は本発明に係る半導体装置 (第 1の実施形態)の製造方法を工程順 に示す断面図である。
[図 6] (f)乃至 (h)は本発明に係る半導体装置 (第 1の実施形態)の製造方法を工程 順に示す断面図である。
[図 7] (i)乃至 (k)は本発明に係る半導体装置 (第 1の実施形態)の製造方法を工程 順に示す断面図である。
[図 8] (1)乃至 (n)は本発明に係る半導体装置 (第 1の実施形態)の製造方法を工程 順に示す断面図である。
[図 9] (a)乃至 (c)は本発明に係る半導体装置 (第 2の実施形態)の製造方法を工程 順に示す断面図である。
[図 10] (d) , (e)は本発明に係る半導体装置 (第 2の実施形態)の製造方法を工程順 に示す断面図である。
[図 ll] (f)、 （g)は本発明に係る半導体装置 (第 2の実施形態)の製造方法を工程順 に示す断面図である。
[図 12] (h)乃至 (j)は本発明に係る半導体装置 (第 2の実施形態)の製造方法を工程 順に示す断面図である。
[図 13] (k)乃至 (m)は本発明に係る半導体装置 (第 2の実施形態)の製造方法をェ 程順に示す断面図である。
符号の説明
[0043] 1 シリコン基板
2 素子分離領域
3a ゲート絶縁膜 (SiO膜）
2
3b ゲート絶縁膜 (HfSiON膜）
4 エクステンション拡散領域
5 ソース'ドレイン拡散領域
6 シリサイド層
7 ゲート側壁
8 Niシリサイド電極
9 Niシリサイド電極
10 層間絶縁膜
11 バリア層領域
12 低抵抗層領域
13 バリア層領域
14 多結晶シリコン膜
15 SiOマスク
2
16 Ni膜
17 レジストマスク
18 Si膜
発明を実施するための最良の形態
[0044] 本発明は、メタルシリサイドで形成されたゲート電極を有する MOS型電界効果トラ
ンジスタ（以下「MOSFET」）に好適であり、特に Pチャネル型電界効果トランジスタ（ 以下「P型 MOSFET」 )及び Nチャネル型電界効果トランジスタ（以下「N型 MOSFE TJ )を備えた半導体装置、例えば相補型 MOS (以下「CMOS」 )構造を有する半導 体装置に好適である。
[0045] 図 1に、本発明の半導体装置の第 1の実施形態を説明するための模式的断面図を 示す。図中の符号 1はシリコン基板、 2は素子分離領域、 3a及び 3bはゲート絶縁膜（ 3a : SiO膜、 3b :HfSiON膜）、 4はエクステンション拡散領域、 5はソース'ドレイン
2
拡散領域、 6はシリサイド層、 7はゲート側壁、 8及び 9は Niシリサイド電極、 10は層間 絶縁膜、 11及び 13はバリア層領域を示す。
[0046] 本実施形態の半導体装置は、 P型 MOSFET及び N型 MOSFETにおいてゲート 絶縁膜に高誘電率絶縁膜 (HfSiON膜 3b)が用いられ、ゲート電極に Niシリサイドが 用いられている。ゲート電極を構成する Niシリサイド電極 8、 9は、トランジスタ間で組 成が異なり、各トランジスタは所定のしき 、値に設定されて 、る。
[0047] 本発明の特徴の一つは、上記の例に示されるように、ゲート電極の上層部に-ッケ ル (Ni)の拡散防止のためのバリア層領域 11を有することにある。このバリア層領域 1 1は、ゲート電極を構成する Niシリサイド電極 8, 9の上層部を酸ィ匕又は窒化して形成 することができる。
[0048] このようなノリア層領域を有することにより、ゲート電極のシリサイドから層間絶縁膜 への Niの拡散を防止でき、シリサイド組成の安定化、層間絶縁膜の絶縁性を確保す ることができ、結果、素子の長期信頼性を高めることができる。また、ゲート電極と層 間絶縁膜との密着性が向上し、製造時の剥がれや異物混入等に起因する素子性能 の低下や歩留まりの低下を抑えることができる。
[0049] このバリア層領域の厚さは、ゲート電極の配線抵抗の増加を抑える点から、 10nm 以下が好ましぐ 5nm以下がより好ましぐ 3nm程度であっても十分なバリア効果や 密着性を得ることができる。一方、十分なバリア効果や密着性を得る点から 0. 5nm 以上が好ましぐ lnm以上がより好ましい。
[0050] このノリア層領域としては、シリサイドの酸ィ匕あるいは窒化により形成された領域を 使用できる。酸化領域である場合は、 SiO成分、ニッケル酸化物成分を含み、窒化
領域である場合は、 SiN成分、ニッケル窒化物成分を含む。ニッケル酸化物成分ある いはニッケル窒化物成分の含有比率は、密着性及びバリア効果の点から、 Si元素に 対する Ni元素換算で 20原子％以上であることが好ましぐ 30原子％以上であること 力 り好ましい。一方、密着性及びコンタクトホール形成時のドライエッチング力卩ェの 容易性の点から、 80原子％以下が好ましぐ 70原子％以下がより好ましい。
[0051] 本発明において、本実施形態のように、ソース'ドレイン拡散領域上にシリサイド層 6 を形成する場合は、このシリサイド層上にノリア層領域 13を形成することが好ましい。 これにより、シリサイド層 6から層間絶縁膜 10への Niの拡散が防止され、また、シリサ イド層 6と層間絶縁膜 10との密着性を向上することができる。ソース'ドレイン拡散領 域上のバリア層領域 13は、前述のゲート電極上層部のノリア層領域と同様に、シリ サイドの酸ィ匕又は窒化により形成することができる。ソース'ドレイン拡散領域上のノ リ ァ層領域 13の厚さ及び組成は、密着性やバリア効果の点から、前述のゲート電極上 層部のノリア層領域 11と同様であることが好ま 、。
[0052] シリサイド電極 8、 9は、ゲート絶縁膜に接し、ゲート電極下面を含むゲート電極本 体を構成している。シリサイド電極 8、 9の厚さは、使用したシリサイドによって本来得 られる実効仕事関数が確保できる以上の厚さが必要であり、例えば lOnm以上、好ま しくは 20nm以上に設定できる。一方、微細化及びフルシリサイドィ匕の均一性の確保 の点から 120nm以下、好ましくは lOOnm以下、例えば 40nm以下に設定できる。
[0053] 図 2に、本発明の半導体装置の第 2の実施形態を説明するための模式的断面図を 示す。図中の符号 1はシリコン基板、 2は素子分離領域、 3a及び 3bはゲート絶縁膜（ 3a : SiO膜、 3b :HfSiON膜）、 4はエクステンション拡散領域、 5はソース'ドレイン
2
拡散領域、 6はシリサイド層、 7はゲート側壁、 8及び 9は Niシリサイド電極、 10は層間 絶縁膜、 11及び 13はノリア層領域、 12は低抵抗層領域を示す。
[0054] 第 2の実施形態は、 P型 MOSFETのゲート電極及び N型 MOSFETのゲート電極 にお 、て、バリア層領域 11に接する部分にその下方部より抵抗の低 、低抵抗層領 域 12を有し、それ以外は第 1の実施形態と同様な構造を有する。このような低抵抗層 領域 12を有することにより、ゲート電極の配線抵抗及びコンタクト抵抗を低減すること ができる。上層配線とゲート電極とを接続するためのコンタクト形成に際して、低抵抗
層領域 12上のノリア層領域 11は容易に除去可能であり、特に、前述のようにバリア 層領域中の Si元素に対する金属原子の含有量が 80原子％以下であれば、デバイス 動作に支障をきたすことなく除去することができる。
[0055] 低抵抗層領域 12は、製造の容易さと組成制御の観点から、ゲート電極下面を含む ゲート電極下層部を構成するシリサイドの金属と同種の金属のシリサイドで形成され ていることが好ましい。加えて、 P型 MOSFETの低抵抗層領域 12と N型 MOSFET の低抵抗層領域 12とを同じ組成比のシリサイドで形成することが好ましい。さらに、ソ ース'ドレイン領域のシリサイド層と同じ組成であることが好ましい。このような低抵抗 層領域の上層部を酸ィ匕あるいは窒化してノリア層領域を形成することにより、トランジ スタ間で組成が均一なノリア層領域を形成でき、結果、素子性能の均一なトランジス タを形成できる。
[0056] 低抵抗層領域 12の厚さは、ゲート絶縁膜に接するゲート電極下層部を構成するシ リサイドによって決定される実効仕事関数の値に影響を及ぼさない範囲で、十分に 厚いことが好ましい。低抵抗層領域 12の厚さは、十分に低い抵抗を得る点カゝら例え ば lOnm以上、好ましくは 20nm以上に設定でき、一方、実効仕事関数への影響や、 形成のし易さの点力も例えば 120nm以下、好ましくは lOOnm以下、例えば 40nm以 下に設定することができる。 CMOS構造を有するデバイスにおいては、 P型 MOSFE Tと N型 MOSFETのゲート配線抵抗が等しくなるように、トランジスタ間で異なる厚さ に設定してもよい。
[0057] 第 2の実施形態のゲート電極下層部 8、 9の厚さは、第 1の実施形態のシリサイド電 極 8、 9と同様な範囲に設定することができる。
[0058] 第 1の実施形態のシリサイド電極 8、 9、第 2の実施形態のゲート電極下層部 8、 9及 びその上に形成された低抵抗層領域 12は、これらを構成するシリサイドが主結晶相 の組成に対応する化学量論組成又はそれに近 、組成を有することが望まし ヽ。ゲー ト電極を構成するシリサイドが化学量論組成又はそれに近 ヽ組成を有することで、安 定なシリサイドを形成でき、結果、素子性能のバラツキを抑えることができる。第 2の実 施形態において、ゲート電極下層部を Niシリサイドで形成する場合、その上に形成さ れる低抵抗層領域 12は、材料の抵抗値及び組成の安定性、製造の容易さの点から
、 Niモノシリサイド (NiSi)を主結晶成分として含むことが望ま 、。
[0059] 上記の第 1及び第 2の実施形態に示されるように、本発明におけるゲート電極は、し きい値電圧の制御や導電性の向上の点から、ゲート絶縁膜に接するシリサイド領域 を有する。ゲート電極内の空乏化を防止し、駆動性能を向上する点、抵抗及び製造 の容易さの点などから、ゲート絶縁膜に接する部分からバリア層領域に接する部分に わたる全体がシリサイドで形成されて 、ることが好ま 、。
[0060] 本発明におけるゲート電極 (バリア層領域を含む）のサイズは、微細化の点から、高 さ（基板に垂直方向の長さ）が 200nm以下、好ましくは lOOnm以下に設定できる。 動作性能の確保、製造精度の点からは 20nm以上が好ましぐ 40nm以上がより好ま しい。ゲート長は、例えば 10〜： LOOnmの範囲に設定することができる。
[0061] ゲート電極を構成するシリサイドの金属は、サリサイド技術によりシリサイドを形成し 得る金属を用いることができ、例えば、ニッケル (Ni)、コバルト（Co)、バナジウム (V) 、チタン（Ti)、タンタル (Ta)、クロム（Cr)、ジルコニウム（Zr)、ハフニウム（Hf)、ニォ ブ（Nb)、イリジウム（Ir)、パラジウム（Pd)が挙げられる。これらの中でも Niが好まし!/、 。 Niは、比較的低温下（700°C以下)で、ゲート電極用に形成された多結晶シリコン 層を完全にシリサイドィ匕できる。そのため、ソース'ドレイン拡散領域の不純物の再拡 散、及びソース'ドレイン拡散領域上のシリサイド層の抵抗の増大を抑えることができ る。また、 Niを用いたシリサイド化によれば、 Niの供給量に応じて段階的に組成の異 なる結晶相が形成され、自己整合的に組成が決定される。その結果、組成が安定し 、プロセスのバラツキを抑えることができる。
[0062] ゲート電極を構成するシリサイドとして好適な Niシリサイドは、しきい値制御の点から 、 P型 MOSFETにおいては、 Ni Si (O. 55≤X< 1)で表される組成を持つことが
X 1 -X
好ましく、 0. 6<X< 0. 9を満たすこと力より好ましく、 0. 6<X< 0. 7、又は 0. 7<X < 0. 8を満たすことが特に好ましぐ N型 MOSFETでは、 Ni Si (0<X< 0. 55)
X 1 -X
で表される組成を持つことが好ましぐ O. 25<X< 0. 55を満たすことがより好ましぐ 0. 25<X< 0. 4若しくは 0. 45<X< 0. 55を満たすことが特に好ましい。即ち、 P型 MOSFETのゲート電極を構成するシリサイドは、 Ni Si相又は Ni Si相を主成分とす
3 2
ることが好ましぐ特に Ni Si相を主成分とすることが好ましぐ N型 MOSFETのゲー
ト電極を構成するシリサイドは、 NiSi相又は NiSi相を主成分とすることが好ましい。
2
Ni Si相、 NiSi相、 NiSi相は、自己整合的に組成が決定され容易に形成することが
3 2
でき、またその組成が安定なため、プロセスのバラツキを抑えることができる。 HfSiO N膜上の Niシリサイドの実効仕事関数は、 Ni Si相では約 4. 8eV、 NiSi相では約 4
3
. 5eV、 NiSi相では約 4. 4eVであるため、 Ni Si相を P型 MOSFETのゲート電極
2 3
に、 NiSi相又は NiSi相を N型 MOSFETのゲート電極に適用することが好ましい。
2
[0063] Niシリサイドの結晶ネ目は、主として、 NiSi、 NiSiゝ Ni Si、 Ni Siゝ Ni Si 、 Ni Si
2 3 2 2 31 21 3 等に分類され、これらの混合物も形成可能である。そのため、ゲート電極を構成する シリサイドの平均的な組成が化学量論組成力も外れることあるが、上記の組成範囲に あることが望ましい。素子性能のバラツキを抑える点から、ゲート電極を構成するシリ サイドは、ゲート絶縁膜に接する少なくとも下層部分において、できるだけ単一の結 晶からなり、これを反映した一定の組成を有することが望ましい。
[0064] 本発明におけるゲート絶縁膜としては、シリコン酸ィ匕膜、シリコン酸窒化膜、高誘電 率絶縁膜、シリコン酸ィ匕膜もしくはシリコン酸窒化膜とその上に積層された高誘電率 絶縁膜とを含む積層膜を挙げることができる。リーク電流の抑制による待機電力の低 減、物理膜厚の確保による信頼性の向上、シリサイド電極との組み合わせによるしき い値電圧の制御の点から、高誘電率絶縁膜又はこれを含む積層膜を用いることが好 ましい。
[0065] 高誘電率絶縁膜は、二酸ィ匕シリコン (SiO )の比誘電率より大きな比誘電率をもつ
2
材料からなり、その材料としては、金属酸化物、金属シリケート、窒素が導入された金 属酸化物、窒素が導入された金属シリケートが挙げられる。結晶化が抑えられ、信頼 性が向上する点から、窒素が導入されたものが好ましい。高誘電率材料中の金属元 素としては、膜の耐熱性及び膜中の固定電荷抑制の観点から、ハフニウム (Hf)又は ジルコニウム (Zr)が好ましぐ Hfが特に好ましい。このような高誘電体率材料としては 、 Hf又は Zrと Siとを含む金属酸化物、この金属酸ィヒ物にさらに窒素を含む金属酸窒 化物が好ましぐ HfSiO、 HfSiONがより好ましぐ HfSiONが特に好ましい。
[0066] 高誘電率絶縁膜は、ゲート電極と接するように設けられることが好ましい。ゲート電 極とこれに接する高誘電率絶縁膜との組み合わせにより、トランジスタのしきい値電
圧を広範囲に制御できる。このとき、シリコン基板とゲート絶縁膜との界面の界面準位 を減らし、高誘電率絶縁膜中の固定電荷の影響をより小さくするため、高誘電率絶縁 膜とシリコン基板界面にシリコン酸ィ匕膜もしくはシリコン酸窒化膜を設けてもよい。
[0067] 高誘電率絶縁膜は、膜中の金属元素 M (例えば Hf)と Siとの原子数比 MZ (M + S i)が 0. 3以上 0. 7以下であることが好ましい。この比が 0. 3以上であるとデバイス動 作時に高誘電率絶縁膜中を流れるリーク電流を効果的に抑えることができ、消費電 力をより十分に低減することができる。一方、この比が 0. 7以下であると、高誘電率絶 縁膜の耐熱性を確保でき、デバイスの製造プロセス中における高誘電率絶縁膜の結 晶化ゃ欠陥の発生が抑えられ、ゲート絶縁膜としての性能劣化を抑えることができる
[0068] 以下に、第 1の実施形態の半導体装置の製造方法について説明する。
[0069] STI (Shallow Trench Isolation)技術により形成された素子分離領域 2、並び に P型活性領域及び n型活性領域を有するシリコン基板 1を用意し、以下の工程に従 つて、シリコン基板上に図 3 (a)に示される積層構造を形成する。
[0070] まず、素子分離されたシリコン基板上にゲート絶縁膜 3a、 3bを形成する。本実施形 態のゲート絶縁膜は、シリコン酸ィ匕膜 3a及び HfSiON膜 3bから形成されている。ゲ ート絶縁膜中において Hf濃度が深さ方向（基板に垂直方向）に変化していて、ゲート 電極とゲート絶縁膜との界面付近における Hfの濃度が最も高ぐシリコン基板側へ向 力つて濃度が低くなつている。 HfSiON膜中の平均 Hf原子数比 HfZ (Hf+Si)は 0 . 5である。ゲート絶縁膜中において、シリコン基板とゲート絶縁膜との界面付近がシ リコン熱酸化膜 (SiO膜)の領域である。
2
[0071] このようなゲート絶縁膜は次のようにして形成することができる。まず、厚さ 2nmのシ リコン熱酸化膜を形成し、次いで厚さ 0. 5nmの Hf膜をロングスロースパッタ法で堆 積する。次に、酸素中で 500°C1分、続いて窒素中で 800°C30秒の 2段階の熱処理 を行って、シリコン基板に接する領域に SiO膜が残るように、 Hfを下地のシリコン熱
2
酸ィ匕膜中へ固相拡散させることにより HfSiO膜を形成する。その後、 NH3雰囲気中 900°C10分の窒化ァニールを行って、厚さ 3nmの HfSiON膜を形成することができ る。
[0072] 次に、ゲート絶縁膜 3b上に、厚さ 60nmの多結晶シリコン膜 14を CVD (Chemical Vapor Deposition)法により堆積し、次いで厚さ 15nm程度のシリコン酸化膜から なる SiOマスク 15を形成する。
2
[0073] 以上のようにして図 3 (a)に示す積層膜を形成した後、図 3 (b)に示すように、この積 層膜 (ゲート絶縁膜 3a、 3b、多結晶シリコン膜 14、 SiOマスク 15)をリソグラフィー技
2
術及び RIE (Reactive Ion Etching)技術を用いてゲートパターンに加工する。続 いて、このゲートパターンをマスクとしてイオン注入を行い、エクステンション拡散領域 4を自己整合的に形成する。
[0074] 次に、図 3 (c)に示すように、 CVD法によりゲートパターンを覆うようにシリコン窒化 膜 (図示せず)及びシリコン酸ィ匕膜を堆積し、その後エッチバックすることによってゲ ート側壁 7を形成する。次いで、再度イオン注入を行い、その後に活性化ァニールを 行ってソース ·ドレイン拡散領域 5を形成する。
[0075] エクステンション拡散領域及びソース ·ドレイン領域は、 p型活性領域と n型活性領 域の一方をマスクした状態で、それぞれの活性領域に反対導電型の不純物をイオン 注入して形成することができる。
[0076] 以上の工程にしたがって、シリコン基板上の p型活性領域及び n型活性領域上に、 図 3 (c)に対応する図 4 (a)に示す構造を形成することができる。
[0077] 次に、図 4 (b)に示すように、ニッケル膜 16をスパッタにより全面に堆積し、次いで 図 4 (c)に示すように、サリサイド技術により、ゲートパターン、ゲート側壁及び素子分 離領域をマスクとして、ソース'ドレイン拡散領域上のみに厚さ 20nm程度のシリサイド 層 6を形成する。本実施形態では、このシリサイド層 6として、コンタクト抵抗を最も低く することができる Niモノシリサイド (NiSi)層を形成する。この Niモノシリサイド層の代 わりに Coシリサイド層又は Tiシリサイド層を形成してもよ 、。
[0078] 次に、図 5 (d)に示すように、余剰の Niを硫酸と過酸ィ匕水素水の混合溶液を用いて ウエットエッチングにより除去する。
[0079] 次に、図 5 (e)に示すように、ソース'ドレイン領域 5上のシリサイド層 6の上層部を酸 化して厚さ 3nm程度のノ リア層領域 13を形成する。この酸化処理は、ラジカル酸ィ匕 処理や、低温酸化処理 (酸素雰囲気中、例えば 400〜500°C)により行うことができる
。この酸化処理に代えて、ラジカル窒化処理等の窒化処理によりバリア層領域を形成 してもよい。ラジカル酸化処理は、例えば、 0. 7Torrの酸素雰囲気中に 450Wの RF 電力を供給することで、酸素プラズマを発生させ、これにウェハーを 90分間さらすこと により行うことができる。ラジカル窒化処理は、例えば、 0. 9Torrの窒素雰囲気中に 4 00Wの RF電力を供給し、窒素プラズマを発生させ、これにウェハーを 60分間さらす ことにより行うことができる。これらの処理において、ウェハーへのプラズマダメージを 最小限に抑えるために、 RF電力を供給する電極とウェハーの距離を 15cm程度に設 定することが好ましい。また、酸素プラズマあるいは窒素プラズマを安定に発生させる ために、プロセスガスを酸素あるいは窒素と希ガスの混合ガスとしてもよい。このとき、 プロセスガス中の酸素あるいは窒素濃度は 3〜5%とすることが好ましい。希ガスとし ては Arや He、 Krを用いることができる。
[0080] 次に、図 6 (f)に示すように、リソグラフィー技術を用いて、 P型 MOSFET領域を覆 い、 N型 MOSFET領域を露出させるレジストマスク 17を形成し、次いでドライエッチ ングを行って N型 MOSFET領域のゲートパターン上の SiOマスク膜 15を除去する
2
。その際、レジストマスク 17によって P型 MOSFET領域の全部が保護され、バリア層 領域 13によって N型 MOSFET領域のシリサイド層 6及びソース'ドレイン拡散領域 5 が保護される。
[0081] 次に、レジストマスクを除去した後、図 6 (g)に示すように Ni膜 16をスパッタにより全 面に堆積し、次いで図 6 (h)〖こ示すよう〖こ、熱処理を行って、 N型 MOSFET領域の ゲートパターンを構成する多結晶シリコンをゲート絶縁膜に達するまでシリサイド化（ 即ち、厚さ方向に多結晶シリコン全体をシリサイド化）して Niシリサイド電極 8を形成 する。その際、ノ リア層領域 13によってシリサイド層 6及びソース'ドレイン拡散領域 5 が保護され、 SiOマスク 15によって P型 MOSFETのゲートパターンを構成するシリ
2
サイドが保護される。この Niシリサイド電極 8の Ni組成比は、シリサイド化における Ni 膜の厚さによりニッケル供給量を調整して、温度条件と組み合わせて、制御すること ができる。
[0082] このシリサイドィ匕は、ソース'ドレイン拡散領域上のシリサイド層 6の抵抗が増大しな Vヽ温度条件下で行うことが望ま U、。ソース ·ドレイン拡散領域上のシリサイド層 6が N
iモノシリサイド (NiSi)で形成されている場合は、 NiSi相への相変化による高抵抗ィ匕
2
を防止する点から、シリサイドィ匕の熱処理条件を窒素ガス雰囲気中 350〜500°Cで 1 〜20分に設定することが望ましぐ例えば 400°Cで 2〜5分に設定することができる。 このような熱処理条件下では、ソース'ドレイン拡散領域上のシリサイド層 6の高抵抗 ィ匕を防止しながら、 NiS湘を主結晶成分として含む Niシリサイド電極を良好に形成 することができる。
[0083] NiSi相を主結晶成分として含む Niシリサイド電極を形成する場合、 Ni膜の厚さは、 厚さ 60nm程度の多結晶シリコン膜に対して 40nm程度に設定できる。
[0084] 一方、 NiSi相に代えて NiSi2相を主結晶成分として含む Niシリサイド電極を形成 する場合は、 Ni膜の厚さは、厚さ 60nm程度の多結晶シリコン膜に対して 20nm程度 に設定できる。熱処理条件は、例えば窒素ガス雰囲気中 650°C、 1分程度に設定で きる。熱処理条件を比較的高温に設定する場合は、ソース'ドレイン拡散領域上のシ リサイド層 6を耐熱性が高い Coシリサイド層又は Tiシリサイド層で形成することが望ま しい。
[0085] NiSi相を主結晶成分として含む Niシリサイド電極は、上記のシリサイドィ匕方法に代
2
えて、比較的低温でシリサイドィ匕可能な CVD法を用いた方法によっても形成すること ができる。即ち、図 6 (f)に示す状態において、多結晶シリコン力もなるゲートパターン 上に CVDで Niを堆積しながら、 CVD時の温度（例えば 200°C力も 400°C)下でシリ サイドィ匕を行うことができる。この方法によれば、比較的低温下でシリサイド化を行うこ とができるため、ソース'ドレイン領域上のシリサイド層 6 (Niモノシリサイド）の抵抗増 大を防止しながら、 NiSi相を主結晶成分として含む Niシリサイド電極を良好に形成
2
することができる。例えば、原料ガスとして、 Ni(PF )又は Ni (BF ) を用い、キャリア
3 4 2 4
ガスとして窒素を用いる。圧力を 2. 5Torrに保った真空容器に基板温度 300°Cに設 定されたウェハーを設置し、この原料ガスを、 2sccmから lOOsccm (standard cc / min)の範囲で 10〜20分間供給することにより、膜厚 60nmの多結晶シリコンを すべてシリサイドィ匕して、 NiSi2相を形成することができる。
[0086] 次に、 07 (1)に示すように、余剰の Niを硫酸と過酸ィ匕水素水の混合溶液を用いて ウエットエッチングにより除去する。
[0087] 次に、図 7 (j)〖こ示すように、 N型 MOSFET領域の Niシリサイド電極 8の上層部を 酸ィ匕して厚さ 3nm程度のノリア層領域 11を形成する。この酸化処理は、ラジカル酸 化処理や、低温酸化処理 (酸素雰囲気中、例えば 400〜500°C)により行うことがで きる。この酸化処理に代えて、ラジカル窒化処理等の窒化処理によりバリア層領域を 形成してもよい。これらのラジカル酸ィ匕処理やラジカル窒化処理は、ソース'ドレイン 領域のシリサイド層領域上のノリア層領域と同様の前述の処理条件を用いることがで きる。
[0088] 次に、図 7 (k)〖こ示すように、 P型 MOSFET領域のゲートパターン上の SiOマスク
2
15を希フッ酸溶液により除去する。このマスク 15の除去はドライエッチングにより行つ てもよい。
[0089] 次に、図 8 (1)に示すように、スパッタにより厚さ l lOnm程度の Ni膜 16を全面に堆 積し、次いで図 8 (m)に示すように、熱処理を行って P型 MOSFET領域のゲートパタ ーンを構成する多結晶シリコンをゲート絶縁膜に達するまでシリサイド化 (すなわち厚 さ方向に多結晶シリコン全体をシリサイド化）して Niシリサイド電極 9を形成する。その 際、ノリア層領域 13によってシリサイド層 6及びソース'ドレイン拡散領域 5が保護さ れ、バリア層領域 11によって N型 MOSFETの Niシリサイド電極 8が保護される。
[0090] このシリサイドィ匕は、ソース'ドレイン拡散領域上のシリサイド層 6の抵抗が増大しな Vヽ温度条件下で行うことが望ま U、。ソース ·ドレイン拡散領域上のシリサイド層 6が N iモノシリサイド (NiSi)で形成されている場合は、 NiSi相への相変化による高抵抗ィ匕
2
を防止する点から、シリサイドィ匕の熱処理条件を窒素ガス雰囲気中 350〜500°Cで 1 〜20分に設定することが望ましぐ例えば 400°Cで 2〜5分に設定することができる。 このような熱処理条件下では、ソース'ドレイン拡散領域上のシリサイド層 6の高抵抗 ィ匕を防止しながら、 Ni を主結晶成分として含む Niシリサイド電極 9を良好に形
3
成することができる。 Ni2Si相は、例えば 300°C以下の比較的低温下で形成すること ができる。この Niシリサイド電極 9の Ni組成比は、シリサイドィ匕における Ni膜の厚さに よりニッケル供給量を調整して、温度条件と組み合わせて、制御することができる。
[0091] 次に、余剰の Niを硫酸と過酸ィ匕水素水の混合溶液を用いてウエットエッチングによ り除去する。
[0092] 次に、図 8 (n)に示すように、前述の N型 MOSFET領域におけるノリア層 11の形 成と同様にして、 P型 MOSFET領域の Niシリサイド電極 9の上層部を酸ィ匕又は窒化 してバリア層領域 11を形成する。
[0093] 次に、全面に、通常の方法に従って層間絶縁膜を形成する。以降、通常のプロセス に従って所望の半導体装置を形成することができる。
[0094] 以下に、第 2の実施形態の半導体装置の製造方法を説明する。
[0095] 上述の半導体装置 (第 1の実施形態)の製造方法に従って、図 7 (i)に対応する図 9
(a)に示す構造を形成する。ここで、 N型 MOSFET領域の Niシリサイド電極 8は、 Ni
Si相を主結晶成分として含むシリサイドからなる。
2
[0096] 次に、図 9 (b)に示すように、スパッタにより厚さ 10nm程度の Ni膜 16を全面に堆積 し、次いで図 9 (c)に示すように、熱処理を行って N型 MOSFET領域の Niシリサイド 電極 8の上層部をシリサイドィ匕して低抵抗層領域 12を形成する。その際、バリア層領 域 13によってシリサイド層 6及びソース'ドレイン拡散領域 5が保護され、 Si02マスク 15によって P型 MOSFETのゲートパターンを構成する多結晶シリコンが保護される
[0097] このシリサイドィ匕は、ソース'ドレイン拡散領域上のシリサイド層 6の抵抗が増大しな Vヽ温度条件下で行うことが望ま U、。ソース ·ドレイン拡散領域上のシリサイド層 6が N iモノシリサイド (NiSi)で形成されている場合は、 NiSi相への相変化による高抵抗ィ匕
2
を防止する点から、シリサイドィ匕の熱処理条件を窒素ガス雰囲気中 350〜500°Cで 1 〜20分に設定することが望ましぐ例えば 400°Cで 2〜5分に設定することができる。 このような熱処理条件下では、ソース'ドレイン拡散領域上のシリサイド層 6の高抵抗 ィ匕を防止しながら、 Niモノシリサイド相を主結晶成分として含む低抵抗層領域 12を 良好に形成することができる。シリサイドィ匕のための Ni膜の厚さは、所定の熱処 理条件下で Niモノシリサイド相を主結晶成分として含むシリサイドが上層部に形成さ れ、ゲート絶縁膜に接する領域までモノシリサイド化されない厚さに設定する。
[0098] 次に、図 10 (d)に示すように、余剰の Niを硫酸と過酸化水素水の混合溶液を用い てウエットエッチングにより除去する。
[0099] 次に、図 10 (e)に示すように、前述の半導体装置 (第 1の実施形態)の製造方法に
おけるノ リア層 11の形成と同様にして、 N型 MOSFET領域における低抵抗層領域 12の上層部を酸ィ匕又は窒化してノリア層領域 11を形成する。
[0100] 次に、図 11 (f)〖こ示すように、 P型 MOSFET領域のゲートパターン上の SiOマスク
2
15を希フッ酸溶液により除去する。このマスク 15の除去はドライエッチングにより行つ てもよい。
[0101] 次に、図 11 (g)に示すように、スパッタにより Ni膜 16を全面に堆積し、次いで図 12
(h)に示すように、熱処理を行って P型 MOSFET領域のゲートパターンを構成する 多結晶シリコンをゲート絶縁膜に達するまでシリサイド化 (即ち、厚さ方向に多結晶シ リコン全体をシリサイド化)して Niシリサイド電極 9を形成する。その際、バリア層領域 1 3によってシリサイド層 6及びソース'ドレイン拡散領域 5が保護され、ノリア層領域 11 によって N型 MOSFETの低抵抗層領域 12及び Niシリサイド電極 8が保護される。こ こでは、前述の半導体装置 (実施形態 1)の製造方法における Niシリサイド電極 9の 形成方法と同様にして、 Ni Si相を主結晶成分として含む Niシリサイド電極 9を形成
3
する。
[0102] 次に、図 12 (i)に示すように、余剰の Niを硫酸と過酸ィ匕水素水の混合溶液を用い てウエットエッチングにより除去する。
[0103] 次に、図 12 (j)に示すように、スパッタにより厚さ 60nm程度のシリコン（Si)膜 18を 全面に形成する。
[0104] 次に、図 13 (k)〖こ示すように、熱処理を行って P型 MOSFET領域の Niシリサイド 電極の上層部と Si膜 18を反応させて低抵抗層領域 12を形成する。その際、バリア層 領域 13によってシリサイド層 6及びソース'ドレイン拡散領域 5が保護され、バリア層 領域 11によって N型 MOSFETの Ni低抵抗層領域 12及びシリサイド電極 8が保護さ れる。
[0105] この熱処理は、ソース'ドレイン拡散領域上のシリサイド層 6の抵抗が増大しない温 度条件下で行うことが望ましい。ソース'ドレイン拡散領域上のシリサイド層 6が Niモノ シリサイド (NiSi)で形成されている場合は、 NiSi相への相変化による高抵抗ィ匕が生
2
じない条件下で行うことが望ましい。また、 Niシリサイド電極 9の Ni Si相から Si膜 18
3
へ拡散した Niにより形成されるシリサイドが、 Niモノシリサイド相を主結晶成分として
含有するように形成される条件であることが必要である。このような熱処理条件は、不 活性ガス雰囲気中で 350〜500°Cで 1〜20分に設定することが望ましぐ例えば窒 素雰囲気中で 400°Cで 2〜5分に設定することができる。
[0106] 次に、図 13 (1)に示すように、余剰の Si膜をウエットエッチング又はドライエッチング により除去する。
[0107] 次に、図 13 (m)に示すように、前述の半導体装置 (第 1の実施形態)の製造方法に おけるノリア層 11の形成と同様にして、 P型 MOSFET領域における低抵抗層領域 12の上層部を酸ィ匕又は窒化してノリア層領域 11を形成する。
[0108] 次に、全面に、通常の方法に従って層間絶縁膜を形成する。以降、通常のプロセス に従って所望の半導体装置を形成することができる。
産業上の利用可能性
[0109] 本発明は、メタルシリサイドで形成されたゲート電極を有する MOS型電界効果トラ ンジスタとして有用である。
Claims
[1] シリコン基板と、
前記シリコン基板上のゲート絶縁膜、このゲート絶縁膜上のゲート電極、このゲート 電極の両側面に形成された側壁絶縁膜、及び前記ゲート電極両側の基板に形成さ れたソース'ドレイン領域を有する電界効果トランジスタと、
前記電界効果トランジスタ上に形成された層間絶縁膜と、
を有し、
前記ゲート電極は、メタルシリサイド領域と、このメタルシリサイド領域と前記層間絶 縁膜とが接しな 、ように前記メタルシリサイド領域上に形成されたバリア層領域とを有 することを特徴とする半導体装置。
[2] 前記ノリア層領域は、メタルシリサイドの酸ィ匕領域又は窒化領域であることを特徴と する請求項 1に記載の半導体装置。
[3] 前記ソース'ドレイン領域上に形成されたメタルシリサイド領域と、このメタルシリサイ ド領域と前記層間絶縁膜とが接しな ヽように前記メタルシリサイド領域上に形成され たバリア層領域とをさらに有することを特徴とする請求項 1又は 2に記載の半導体装 置。
[4] 前記ソース ·ドレイン領域のメタルシリサイド領域上に形成されたバリア層領域は、メ タルシリサイドの酸ィ匕領域又は窒化領域であることを特徴とする請求項 3に記載の半 導体装置。
[5] 前記ゲート電極のメタルシリサイド領域は、前記ノリア層領域に接する部分にその 下方部より抵抗の低い低抵抗層領域を有することを特徴とする請求項 1乃至 4のいず れか 1項に記載の半導体装置。
[6] 前記ゲート電極のメタルシリサイド領域がニッケルシリサイド領域であることを特徴と する請求項 1乃至 5のいずれ力 1項に記載の半導体装置。
[7] シリコン基板と、
前記シリコン基板上の第 1ゲート絶縁膜、第 1ゲート絶縁膜上の第 1ゲート電極、第 1ゲート電極の両側面に形成された側壁絶縁膜、及び第 1ゲート電極両側の基板に 形成されたソース ·ドレイン領域を有する Pチャネル型電界効果トランジスタと、
前記シリコン基板上の第 2ゲート絶縁膜、第 2ゲート絶縁膜上の第 2ゲート電極、第 2ゲート電極の両側面に形成された側壁絶縁膜、及び第 2ゲート電極両側の基板に 形成されたソース ·ドレイン領域を有する Nチャネル型電界効果トランジスタと、 前記 Pチャネル型電界効果トランジスタ及び前記 Nチャネル型電界効果トランジスタ 上に形成された層間絶縁膜と、
を有し、
前記第 1ゲート電極は、
第 1メタルシリサイド領域、及び
第 1メタルシリサイド領域と前記層間絶縁膜とが接しな 、ように第 1メタルシリサイド 領域上に形成された第 1バリア層領域を有し、
前記第 2ゲート電極は、
第 2メタルシリサイド領域、及び
第 2メタルシリサイド領域と前記層間絶縁膜とが接しな 、ように第 2メタルシリサイド 領域上に形成された第 2バリア層領域を有し、
前記第 1メタルシリサイド領域を構成するシリサイドは、第 2メタルシリサイド領域を構 成するシリサイドの金属と同種の金属のシリサイドであり、
前記第 1メタルシリサイド領域を構成するシリサイドの金属組成比は、第 2メタルシリ サイド領域を構成するシリサイドの金属組成比より大きいことを特徴とする半導体装置
[8] 第 1バリア層領域及び第 2バリア層領域はそれぞれ、メタルシリサイドの酸化又は窒 化領域であることを特徴とする請求項 7に記載の半導体装置。
[9] 前記 Pチャネル型電界効果トランジスタ及び前記 Nチャネル型電界効果トランジスタ はそれぞれ、前記ソース'ドレイン領域上に形成されたメタルシリサイド領域と、このメ タルシリサイド領域と前記層間絶縁膜とが接しな 、ように該メタルシリサイド領域上に 形成されたバリア層領域をさらに有することを特徴とする請求項 7又は 8に記載の半 導体装置。
[10] 前記ソース'ドレイン領域のメタルシリサイド領域上に形成されたバリア層領域は、メ タルシリサイドの酸ィ匕又は窒化領域であることを特徴とする請求項 9に記載の半導体
装置。
[11] 前記ソース'ドレイン領域のメタルシリサイド領域上に形成されたバリア層領域は、金 属酸化物成分及びシリコン酸化物成分、又は金属窒化物成分及びシリコン窒化物 成分を含有することを特徴とする請求項 10に記載の半導体装置。
[12] 第 1メタルシリサイド領域及び第 2メタルシリサイド領域は夫々ニッケルシリサイド領 域であることを特徴とする請求項 7乃至 11のいずれか 1項に記載の半導体装置。
[13] 第 1メタルシリサイド領域は、組成式 Ni Si (0. 55≤X< 1)で表されるシリサイド
X 1 -X
領域を有し、第 2メタルシリサイド領域は、組成式 Ni Si (0<X< 0. 55)で表され
X 1 -X
るシリサイド領域を有することを特徴とする請求項 12に記載の半導体装置。
[14] 第 1メタルシリサイド領域は、 Ni Si相又は Ni Si相を有し、第 2メタルシリサイド領域
3 2
は、 NiSi相又は NiSi相を有することを特徴とする請求項 12又は 13に記載の半導
2
体装置。
[15] 第 1メタルシリサイド領域は、第 1バリア層領域に接する部分にその下方部より抵抗 の低い第 1低抵抗層領域を有し、
第 2メタルシリサイド領域は、第 2バリア層領域に接する部分にその下方部より抵抗 の低!ヽ第 2低抵抗層領域を有することを特徴とする請求項 7乃至 11の ヽずれかに記 載の半導体装置。
[16] 第 1低抵抗層領域は、第 1メタルシリサイド領域下層部分を構成するシリサイドの金 属と同種の金属のシリサイドで形成され、第 2低抵抗層領域は、第 2メタルシリサイド 領域下層部分を構成するシリサイドの金属と同種の金属のシリサイドで形成され、第 1低抵抗層領域を構成するシリサイドと第 2低抵抗層領域を構成するシリサイドは同じ 組成比を有することを特徴とする請求項 15に記載の半導体装置。
[17] 第 1メタルシリサイド領域は、組成式 Ni Si (0. 55≤X< 1)で表されるシリサイド
X 1 -X
で形成される下層領域と、その上にこの下層領域より抵抗の低いニッケルシリサイド で形成される第 1低抵抗層領域を有し、
第 2メタルシリサイド領域は、組成式 Ni Si (0<X< 0. 55)で表されるシリサイド
X 1 -X
で形成される下層領域と、その上にこの下層領域より抵抗の低いニッケルシリサイド で形成される第 2低抵抗層領域を有することを特徴とする請求項 15又は 16に記載の
半導体装置。
[18] 第 1メタルシリサイド領域は、 Ni S湘を含む下層領域と、 NiS湘を含む第 1低抵抗
3
層領域を有し、
第 2メタルシリサイド領域は、 NiSi相を含む下層領域と、 NiS湘を含む第 2低抵抗
2
層領域を有することを特徴とする請求項 15乃至 17のいずれか 1項に記載の半導体 装置。
[19] 第 1ゲート絶縁膜及び第 2ゲート絶縁膜はそれぞれ高誘電率絶縁膜を含むことを特 徴とする請求項 7乃至 18のいずれかに記載の半導体装置。
[20] 第 1ゲート絶縁膜及び第 2ゲート絶縁膜はそれぞれ、シリコン酸ィ匕膜又はシリコン酸 窒化膜と、前記ゲート電極に接する高誘電率絶縁膜とを含む積層構造を有すること を特徴とする請求項 19に記載の半導体装置。
[21] 前記高誘電率絶縁膜はハフニウム又はジルコニウムを含有することを特徴とする請 求項 19又は 20に記載の半導体装置。
[22] 前記高誘電率絶縁膜は HfSiON層を含むことを特徴とする請求項 19又は 20に記 載の半導体装置。
[23] 請求項 7に記載の半導体装置の製造方法であって、
P型活性領域と n型活性領域を有するシリコン基板を用意する工程と、 前記シリコン基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート用多結晶シリコン膜を形成する工程と、
前記多結晶シリコン膜上にマスク膜を形成する工程と、
前記多結晶シリコン膜及びマスク膜を加工してゲートパターンを形成する工程と、 前記ゲートパターンの側面に側壁絶縁膜を形成する工程と、
一方の活性領域上のゲートパターンの両側の基板にソース'ドレイン領域を形成す る工程と、
他方の活性領域上のゲートパターンの両側の基板にソース ·ドレイン領域を形成す る工程と、
前記ソース'ドレイン領域上にシリサイド層を形成する第 1のシリサイド化を行う工程 と、
前記シリサイド層の表面部を酸ィ匕又は窒化処理してソース'ドレイン用ノリア層領域 を形成する工程と、
一方の活性領域のゲートパターン上のマスク膜を除去して多結晶シリコンを露出さ せ、他方の活性領域のゲートパターン上のマスク膜を残す工程と、
露出した多結晶シリコンを厚み方向の全体にわたって第 2のシリサイド化を行う工程 と、
第 2のシリサイド化により形成されたシリサイドの露出面を酸ィ匕又は窒化処理して、 シリサイド上層部にゲート用ノリア層領域を形成する工程と、
前記ゲート用バリア層領域をマスクとして用い、残して 、たマスク膜を除去して多結 晶シリコンを露出させる工程と、
前記ゲート用バリア層領域をマスクとして用い、露出した多結晶シリコンを厚み方向 の全体にわたって第 3のシリサイドィ匕を行う工程と、
層間絶縁膜を形成する工程を有することを特徴とする半導体装置の製造方法。
[24] 第 3のシリサイド化により形成されたシリサイドの露出面を酸ィ匕又は窒化処理して、 シリサイド上層部にゲート用ノリア層領域を形成する工程を有することを特徴とする 請求項 23に記載の半導体装置の製造方法。
[25] 第 2のシリサイド化及び第 3のシリサイド化によってニッケルシリサイドを形成すること を特徴とする請求項 23又は 24に記載の半導体装置の製造方法。
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