JPS6298642A - 半導体集積回路装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は、半、導体集積回路装置に関するものであり、
特に、半導体集積回路装置の高集積化、高信頼度化に適
用して有効な技術に関するものである。

〔背景技術〕

半導体基板の表面に設けたＭＩ　５ＦＥＴのソース領域
、ドレイン領域にはアルミニュウムからなる配線が接続
孔を通して接続されている。アルミニュウムは半導体集
積回路装置（以下、ＩＣという）の製造工程中の熱処理
によって、ソース領域およびドレイン領域中に拡散する
。このソース領域およびドレイン領域中に拡散したアル
ミニュウムによって、ソース領域、ドレイン領域と半導
体基板との間が電気的に短絡されるという問題点がある
。

そこで、アルミニュウムがソース領域、ドレイン領域中
に拡散するのを防止するためＫ、前記アルミニュウム配
線とソース領域、ドレイン領域との間にバリアメタルを
設ける技術が、例えばＣ０Ｙ、ＴＩＮＧによってＴｈ１
ｎ　５ｏｌｉｄ　Ｆｉｌｍｓ、Ｖｏｌ。

９６．１９８２．ｐ３２７に示されている。このバリア
メタルは、２層構造からなり、下層がチタン層、上層が
窒化チタン層からなる。

本発明者は、前記バリアメタルではＩＣの集積度を向上
させることが困難であるという問題点を見出した。前記
バリアメタルはそれを形成する際のマスク合せズレを考
慮して、接続孔よりも犬ぎく形成しなければならない。

さらに、例えばドレイン領域上に形成したバリアメタル
とソース領域に接続される配線との間にマスク合せ余裕
を設けなければならない。これらのことからＩＣの高集
積化が困難となる。

一方、ＭＩ　Ｓ　Ｆ　Ｅ　Ｔのソース領域およびドレイ
ン領域のシート抵抗値を低減するために、ソース領域、
ドレイン領域上面にチタンシリサイド層を形成する技術
がある（Ｒ，Ｄ、Ｄａｖｉｅｓ、　　Ｉｎｔｅｒ−ｎａ
ｔｉｏｎａｌ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ　Ｍ
ｅｅｔｉｎｇ。

Ｔｅｃｈｎｉｃａｌ　Ｄｉｇｅｓｔ、　　ｐ７１４　、
１９８２　）。

しかし、本発明者は、チタンシリサイドはアルミニュウ
ムと４５０℃程度で反応し始めるので、チタンシリサイ
ドｊ―はアルミニュウム配線のバリアメタルとして用い
ることができないという問題点を見出した。チタンシリ
サイドがバリアメタルとならないのは、前記アルミニュ
ウム配線を形成した後にも、４５０℃程度の熱処理がチ
ップに施されるからである。

〔発明の目的〕

本発明の目的は、ＩＣの高集積化を図ることが可能な技
術を提供することにある。

本発明の他の目的は、配線等の導電層が接続された半導
体領域を、他の半導体領域から電気的に良好に分離する
ことが可能な技術を提供することにある。

本発明の他の目的は、半導体領域の抵抗を小さくするた
めに半導体領域の表面に形成されろ導電層が、配線等の
導電層が半導体領域に拡散することを防止する機能を有
するようにすることにある。

本発明の他の目的は、上記機能を有する導電層を、半導
体領域又は接続孔に自己整合的に形成することにある。

本発明のさらに他の目的は、半導体領域の表面に形成さ
れる導電層の抵抗値を、さらに小さくすることにある。

本発明のさらに他の目的は、半導体領域の表面に形成さ
れる導電層を半導体領域に自己整合的に形成するととも
に、その抵抗値をさらに小さくすることにある。

本発明の他の目的は、ＭＩＳＦＥＴのソース及びドレイ
ン領域の低抵抗化と接合耐圧の向上にある。

本発明のさらに他の目的は、Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔの
ソース領域、ドレイン領域及びゲート電極の低抵抗化に
ある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔発明の概要〕

本題において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

配線等の導Ｍｔ層を構成するアルミニーラムが半導体領
域中に拡散するのを防止するために、前記半導体領域と
導電層との間にバリアメタルを形成する。前記バリアメ
タルは半導体領域に自己整合的に形成された高融点金属
のシリサイド層と、少なくとも接続孔内に形成された高
融点金属のナイトライド層とからなる。これにより、バ
リアメタルと接続孔との間のマスク合せ余裕、およびバ
リアメタルと導電層との間のマスク合せ余裕を不要にし
て、ＩＣの集積度を向上するものである。

〔第１実施例〕 第１図乃至第８図は、本発明の第１実施例を説明するた
めの図であり、製造工程におけるＩＣの要部の断面図で
ある。

まず第１図に示すように、ｐ−型単結晶シリコンからな
る半導体基板１の所定の表面部に、フィールド絶縁膜２
およびｐ＋型チャネルストッパ領域３を形成する。

フィールド絶縁膜２は、それが設けられる以外の半導体
基板１の上面を耐熱酸化マスクで覆った後に、半導体基
板１の上面を選択的に酸化して形成する。耐熱酸化マス
クは、例えばＣＶＤ技術によって得られるシリコンナイ
トライド膜を用いる。

チャネルストッパ領域３は、フィールド絶縁膜２を形成
する以前に、予め半導体基板１０表面部にｎ型不純物を
導入し、この不純物をフィールド絶縁膜２を形成する熱
酸化工程中に拡散して形成する。前記ｎ型不純物はイオ
ン打ち込みによって導入し、またイオン打ち込みの際の
マスクはフィールド絶縁膜２を形成する際の耐熱酸化マ
スクと、これを形成するときのホトレジストマスクとを
用いる。

次に、半導体基板１のフィールド絶縁膜２の間の表面を
酸化してゲート絶縁膜４を形成する。

次に、ゲート電極５を形成するために、例えばＣＶＤ技
術によって得られる多結晶シリコン層を半導体基板１上
の全面に形成する。そして、この多結晶シリコン層の不
要な部分を選択的にエツチングしてゲート電極５を形成
する。

次に、第２図に示すように、ゲート電極５をマスクとし
て用いて、半導体基板１０表面部にｎ型不純物、例えば
リンをＩ　Ｘ　１０”７ｃｍ”　、　５０　ＫｅＶのイ
オン打ち込みによって導入する。このｎ型不純物は、Ｍ
Ｉ　５ＦＥＴのソース領域およびドレイン領域の一部で
ある低不純物濃度領域（ｎ−型領域）を形成するための
ものである。

次に、第３図に示すように、ゲート電極５の側面に側部
絶縁膜（サイドウオールスペーサ）６を形成するために
、半導体基板１上の全面に、例えばＣＶＤ技術によって
得られるシリコン酸化膜を形成する。このシリコン酸化
膜はゲート電極５の側部に特に厚（形成されるので、シ
リコン酸化膜をその上面からｒｅａｃｔｉｖｅ　ｉｏｎ
　ｅａｔｃｈｉｎｇ　　によって徐々に除去することに
よって、サイドウオールスペーサ６を形成する際にオー
バエツチングをした場合は、半導体基板１上のゲート絶
縁膜４も伴に除去される。

次に、ゲート電極５およびサイドウオール６をマスクと
して、イオン打ち込み（Ｉ　Ｘ　１０”　／ｚ”＋１０
０ＫｅＶ）によってｎ型不純物１例えば砒素を半導体基
板１０表面に導入する。このｎ型不純物は、先に導入し
たｎ型不純物より拡散係数の小さく・ものである。

そして、半導体基板１をアニールすることによって、半
導体基板１０表面部に導入した２種のｎ型不純物を拡散
して、ｎ−型半導体領域７ａとｎ＋型半導体領域７ｂと
からなるＬ　Ｄ　Ｄ　（ＬｉｇｈｔｌｙＤｏｐｅｄ　Ｄ
ｒａｉｎ）構造を形成する。半導体領域７ａ、７ｂは、
ＭＩ　５ＦＥＴのソース領域、ドレイン領域として用い
られるものである。

次に、第４図に示すように１ゲート電極５および半導体
領域７ｂ上面に、高融点金属のシリサイド層８，９を形
成するために、半導体基板１上の全面に厚さ６０　ｎｍ
の高融点金属例えばチタン層１０を形成する。このチタ
ン層１ｏは、例えばスパッタ技術によって形成する。

次に、アニールによって、半導体領域７ｂとチタン層１
０とを反応させてチタンシリサイド層９を形成する。こ
のアニール工程中に、ゲート電極５とこの上のチタンＮ
１０とが反応するので、ゲート電極５上に、もチタンシ
リサイド層８を形成することができる。

このアニールは、第５図乃至第７図に示す工程に従って
、２回に分けて行なうことが好ましい。

第５図に示すように、１回目のアニールを行なうことに
よって、シリコンとチタンを反応させる。

このアニールは６００℃以下の温度で行なうのが好まし
く、この例では５００℃、２ｈｒのアニールが行なわれ
る。雰囲気は窒素またはアルゴンである。シリコン酸化
膜２及び６上のチタン層は未反応のままである。

アニール温度が６００℃以下のとき、次のようになるこ
とを本発明者は実験の結果発見した。すなわち、チタン
シリサイド層８及び９の組成は、主として、ＴｉＳｉで
あり、その抵抗は３０Ω／口と比較的太きい。また、シ
リコン酸化膜２及び６上に、不所望な化合物例えばＴｉ
５ｉＯ等が形成されることはない。また、チタンシリサ
イド層８及び９は露出したシリコン層５及び７ｂに自己
整合的にほぼ同一形状に形成され、それ以外には形成さ
れない。

次に、第６図に示すように、フィールド絶縁膜２および
サイドウオールスペーサ６上の不要となったチタン層１
０をエツチングによって選択的に。

除去する。エツチング液としては過酸化水素系のエツチ
ング液（例えばＨｔ　Ｏｔ　：　ＮＨｓ　＝　１　：　
１の水溶液）を用いることができる。このエツチング液
はチタンシリサイド（ＴｉＳｉ　）層８，９には働かな
い。一方、チタン層１０は、エツチングの残りな（、除
去できる。チタンクリサイド層８及び９はシリコン層５
及び７ｂ上に残る。

１回目のアニール温度が６００℃以上のとき、上述のよ
うな選択エツチングはできない。シリコン酸化膜２及び
６上に形成され℃しま５ＴｉＳｉＯ等はフッ酸でなけれ
ば除去できないからエツチング液としてフッ酸の水溶液
を用いなければならない。しかし、フッ酸はチタンシリ
サイド層も、またエツチングしてしまう。この結果、エ
ツチング液としてフッ酸を用いた場合、チタンシリサイ
ド層８，９もエツチングされてしまう。一方、他のエツ
チング液を用いた場合、シリコン酸化膜２゜６上に除去
されることな（残るＴｉ５ｉＯによって、各チタンシリ
サイド層間が短絡する不良が生ずる。

また、この場合、チタンシリサイド層は主とじて’ｌ’
１ｓｉｌからなるが、その一部がシリコン酸化膜２．６
上にも形成されてしまう場合がある。このため、チタン
シリサイド層間の短絡が発生する。

次に、第７図に示すように、チタンシリサイド７８８．
９を低抵抗化するため及び窒化チタン層１１．１２を形
成するためＫ、窒素を含むガス中でアニールする。すな
わち、このアニールは、チタンシリサイド層を形成する
ための２回目のアニールと、窒化チタン層形成のための
アニールとを兼ねたものである。

本発明者は、実験の結果、次のことを発見した。

つまり、チタンシリサイド（ＴｉＳｉ）層は６００℃以
上の温度のアニールによって、抵抗が２〜３Ω／口と小
さいチタンシリサイド層（主としてＴｉＳｉ、からなる
）に変化する。一方、チタンシリサイド層の表面は、窒
素雰囲気中での９００℃以上の温度のアニールによって
、窒化チタンとなる。

以上のことから、第７図に示すアニールは、窒素雰囲気
中で９００℃以上で行なわれる。

この実施例では、短時間でのアニールが可能なランプア
ニールが用いられる。９００℃の高温アニールであるの
で、その間に半導体領域７ｂ形成のための砒素が基板か
ら蒸発する。このため、アニール時間を短くすることに
よって、砒素の蒸発量を少なく１．−Ｃ〜・る。ランプ
アニールは、例えばハロゲンランプを用い９００℃でｌ
Ｏ秒行なわれる。

砒素の蒸発を極めて少なくしているので、チタンシリサ
イド層９と半導体領域７ｂとの間の接触抵抗が増加する
ことを防止でき、また、半導体領域７ｂの接合深さが浅
くなることを防止できる。

接合深さが浅くなった場合、半導体領域７ｂと基板１と
の間のＰＮ接合の降伏電圧が低下してしまうと（・う不
良を生ずる。

このアニールによって、チタンシリサイド層は抵抗が約
１／１０の２〜３Ω／口とされる。また、このアニール
によって、チタンシリサイド層９をその上面を窒化チタ
ン層１２にすることができる。

窒化チタン層は約１００Ｘ、である。窒化チタン層１２
中に含まれているべきシリコンは、チタンシリサイド層
９又はその下の基板内に析出される。

チタンシリサイド層９より窒化チタン層１２の方がシー
ト抵抗値が大きい（約５倍）ので、シート抵抗値の増加
をできるだけ少なくするため窒化チタン層は薄い方がよ
い。しかし、アニール時間を充分に長くすることによっ
て、チタンシリサイド層９の全てを窒化チタン層１２と
することもできる。

以上のように、自己整合によって半導体領域７ｂの上面
に形成した比較的抵抗の大きいチタンシリサイド（Ｔｉ
Ｓｉ）層９をさらにアニールして抵抗の小さいチタンシ
リサイド（ＴｉＳｉ、）層としている。これにより、半
導体領域７ｂに対し自己整合的に抵抗の小さいチタンシ
リサイド層（第１導を層）を形成できる。

また、チタンシリサイド層を半導体領域７ｂに自己整合
的に形成した後、チタンシリサイド層を窒素を含むガス
中でアニールして、窒化チタン層１２としたので、窒化
チタン層１２からなるバリアメタル（第２導１に層）を
、マスク合せ余裕無しで、半導体領域７ｂ上に形成する
ことができる。

さらに、半導体領域７ｂの上面に、該半導体領域７ｂよ
りシート抵抗の小さいチタンシリサイド層９（あるいは
窒化チタン層１２）を設けることによっ【、半導体領域
７ｂを伝搬すべき電気信号の伝搬速度を向上することが
できる。

また、ゲート電極５上にチタンシリサイド層８（窒化チ
タン層１１）を形成することにより、ゲート電極５を伝
達する電気信号の伝搬速度を向上することができる。

さらに、チタンシリサイド層８，９を形成するための熱
処理装置を用い、ガス中に窒素を含ませるだけで窒化チ
タン層１１．１２を形成できる。

以上のように、半導体領域７ｂおよびゲート電極５のシ
ート抵抗値を低減させ、かつ半導体領域７ｂ上の少なく
とも一部に自己整合によってバリアメタルを形成するこ
とに、本実施例の特徴がある。

次に、第８図に示すように、例えばＣＶＤによってフォ
スフオシリケードガラス（Ｐ　Ｓ　Ｇ）からなる絶縁膜
を半導体基板１上の全面に形成する。

そして、半導体領域７ｂ上の絶縁膜１３を選択的に除去
して、接続孔１４を形成する。

次に、（第３）導電層１５を形成するために半導体基板
１上の全面にアルミニュウム層を形成する。このアルミ
ニュウム層は、例えばスパッタによって形成し、また半
導体領域７ｂ中への拡散を低減させるために、シリコン
を含有させる。そして、このアルミニュウム層の不要な
部分を、例えばドライエツチングによって選択的に除去
して導電層１５を形成する。

次に、第９図に示すように、例えばＣＶＤによって得ら
れるシリコン酸化膜を用いて半導体基板１上に絶縁膜１
６を形成する。

半導体領域７ｂ上に自己整合によって、窒化チタン層１
２からなるバリアメタルを設けることができるので、バ
リアメタルと導電層１５とのマスク合せ余裕を不要にで
きる。

導電層１５を形成した後、導電層１５と半導体領域７ｂ
との接続抵抗を抵抗するために半導体基板１をアニール
する必要がある。

一方、絶縁膜１６には、ナ）　ＩＪニウムイオン等の不
純物イオンを捕捉する効果がある。ところが、この不純
物の捕捉効果は、絶縁膜１６の形成温度が低いと低下す
る。

そこで、絶縁膜１６を形成した後にも、半導体基板１を
アニールすることによって、絶縁膜１６の前記不純物の
捕捉効果を向上させている。

ところが、窒化チタン層がない場合、前記導電層１５と
半導体領域７ｂとの接続抵抗を低減させるためのアニー
ル工程中に、導を層１５を構成するアルミニュウムがチ
タンクリサイド層９内の拡散し、さらに半導体領域７ｂ
内に拡散する。この半導体領域７ｂ内に拡散したアルミ
ニュウムは、絶縁膜１６が有する不純物イオンの捕捉効
果を向上させるためのアニール工程中に半導体領域７ｂ
の内部にさらに拡散しようとする。アルミニーラムが半
導体領域７ｂ内に拡散すると、半導体領域７ｂと半導体
基板１との間が短絡する恐れがある。

しかし、本実施例では、チタンシリサイド層９よりグレ
インが小さいためにち密な層を形成することができかつ
アルミニュウムとの反応温度がチタンクリサイド層９よ
り高い窒化チタン層１２を導電層１５と半導体領域７ｂ
との間に設けである。

したがって、前記アニール工程中にアルミニュウムが半
導体領域７ｂ内に拡散するのを防止できるので、半導体
領域７ｂと半導体基板１との間の接合破壊を防止するこ
とができる。

本実施例のＩＣは、絶縁膜１６を形成した後に、半導体
基板１等からなるチップをパッケージによって外気から
封止して完成する。半導体基板１をパッケージに固定す
る技術として、半導体基板１とパッケージの金の膜とを
摩擦させることによって、それらの間に金−シリコン共
晶を形成して固定する方法がある。

この共晶を形成する際にも半導体基板１に熱が加えられ
るので、導電層１５を構成するアルミニーラムが半導体
領域７ｂ内に拡散する恐れがある。

しかし、本実施例では、窒化チタン層１２からなるバリ
アメタルを半導体領域７ｂ上に設けであるので、前記共
晶を形成する際にアルミニーラムが半導体領域７ｂ内に
拡散するのを防止できる。

〔第２実施例〕 第１０図乃至第１３図は、第２実施例を示す図である。

第２実施例の特徴は、チタンシリサイド（ＴｉＳ＋ｔ）
層形成のためのアニールを窒化チタン層形成のためのア
ニールと別に行なう点と、チタンシリサイド（ＴｉＳｔ
ｔ）層形成のためのアニール後に半導体領域７ｂを形成
する点にある。

第１実施例の第２図に示すまでの工程を行なった後、ア
ニールにより、低不純物濃度のｎ−型半導体領域７ａを
形成する（第１０図）。

次に、半導体領域７ｂを形成するための不純物の導入及
びアニールを除いて、第３図から第６図に示すまでの工
程を行なう。これによって、第１１図に示すように、チ
タンシリサイド（ＴｉＳｉ）層８と半導体領域７ａ上の
チタンシリサイド（ＴｉＳｉ）層９とが形成される。チ
タンシリサイド層８及び９の形状は、６００℃以下のア
ニールのみを行なったので、シリコン酸化膜２及び６に
よって決まる。

次に、チタンシリサイド（Ｔ’＋Ｓ＋ｔ）層形成のため
の２回目のアニールを行なう。これは窒素（又はアルゴ
ン）雰囲気中で、７００℃で５０分間行なわれる。アニ
ール温度が９０Ｃ）Ｃより低いので、窒化チタンは形成
されない。これにより、第１２図に示すように、１２０
　ｎｍのチタンシリサイド（ＴｉＳｉｚ　）　Ｎ　８　
、９がシリコン層に自己整合的に形成される。この状態
で、半導体領域７ｂを形成するための砒素のイオン打ち
込み（ＩＸ　１０”７ｃｍ”　、　１２０　ＫｅＶ）を
行なう。砒素イオンは、第１２図に点線で示すように、
ゲート電極５、サイドウオールスペーサ６及びフィール
ド絶縁膜２をマスクとして基板に導入される。

次に、電化チタン形成のための９５０℃のアニールを行
なう。このアニールは第１実施例と同様にランプアニー
ルである。これによって、第１３図に示すように、チタ
ンシリサイドＮｉ８　、９に自己整合的に窒化チタン層
１１．１２が形成される。

また、このアニールによって、打ち込まれた砒素が活性
化され、ｎ＋型半導体領域７ｂが形成される。

この実施例によれば、チタンシリサイド層ノ低抵抗化の
ためのアニールを独立に行なっているので、チタンシリ
サイド（ＴｉＳｉ、　）層９の厚さを制御できる。また
、窒化チタン層１２の厚さも制御し易い。したがって、
チタンクリサイド層９を厚くし、窒化チタンＮ１２を薄
くして、全体の抵抗値を小さくできる。

この実施例によれば、２回目のアニールの時に砒素が基
板内に導入されていないので、７００℃という比較的高
温でのアニールにおいても砒素の蒸発は考慮しなくてよ
い。

この実施例によれば、１回目及び２回目のチタンシリサ
イド層形成のためのアニールの時に、基板内の不純物濃
度が低い。すなわち、チタンシリサイド層９を形成すべ
き領域のｎ型不純物濃度は低い。このため、チタンシリ
サイド層を充分厚く形成でき−る。シリサイドは、不純
物濃度が約１０ｔ０／副３以上のシリコンでは形成され
る速度が遅くなる。本実施例によれば、アニールのとき
砒素が導入されていないので、シリサイド層を厚くでき
る結果、抵抗値を小さのできる。

〔第３実施例〕 第１４図乃至第１６図は、本発明の第３実施例を説明す
るための図である。

第３実施例は、接続孔１４を形成した後に、接続孔１４
から露出するチタンシリサイド層９を窒化チタン層１２
とするものである。

第１４図に示す半導体領域７ａ、７ｂ、チタンシリサイ
ド（ＴｉＳｉｚ　）　７６８　、９を第１または第２実
施例と同様の方法によって形成する。

次に、第１５図に示す絶縁膜１３および接続孔１４を第
１実施例と同様に形成する。

次に、窒素を含むガス雰囲気中でのアニール（９５０℃
、３０分）によって、接続孔１４から露出している部分
のチタンシリサイド（Ｔ’ｔｓｉ、）層９を窒化チタン
Ｊ−１２に形成する。

第３実施例では、前記アニール工程の時間を充分に長く
して、第１６図におけるチタンシリサイド層９の底部ま
で窒化チタン層１２を形成した。

窒化チタン層１２の厚さは１２０℃ｍである。

なお、ゲート電極５上のチタンシリサイド層８は、絶縁
膜１３によって覆われているので、窒化チタン層とはな
らない。

次に、ｎ型不純物、例えばリンなイオン打ち込みによっ
て、接続孔１４を通し、さらにチタンシリサイド層９を
貫通させて半導体領域７ｂ内に導入する。そして、アニ
ールして前記ｎ型不純物を半導体基板１内に拡散させる
。

リンのイオン打ち込みは、第１５図に示す状態、すなわ
ち、接続孔１４を形成した後であって窒化チタン層１２
形成前に行なうこともできる。

この実施例では、ランプアニールでなく通常のアニール
によって、窒化チタン層１２を形成している。アニール
時間が長いが、絶縁膜１３がキャップとして働くので、
絶縁膜１３に覆われた領域からは砒素は外方拡散しない
。接続孔１４からのみ砒素は外部へ拡散する。接続孔１
４から外部へ蒸発することによって減少したｎ型不純物
の量を補うため、ｎ型不純物が再び導入される。したが
って、この不純物の導入は、接続孔１４を通して行なう
だけで十分である。また、この不純物の導入によって形
成される半導体領域は、半導体領域７ｂより深い必要は
な（・。

ｎ型不純物としてリンを用いることが好ましい。

リンは、例えば９００℃以上の高温でアニールされた場
合でも、シリコン基板中へ多く拡散し、基板の外へ拡散
する量は少ないからである。

窒化チタン層１２は、チタンシリサイド層９よりシート
抵抗値が大きいので、窒化チタン層１２を形成すること
によって、半導体領域７ｂ上面のシート抵抗値が増加す
る恐れがある。しかし、本実施例では、接続孔１４にお
けるチタンシリサイド層９のみを窒化チタン層１２とす
るので、窒化チタン層１２を形成することによる半導体
領域７ｂ上面のシート抵抗値の増加を防ぐことができる
。

この実施例によれば、ソースおよびドレイン領域の接合
が浅くなることによる逆方向の降伏電圧の低下が無い。

この実施例によれば、９５０℃のアニール後のソース及
びドレイン領域のシート抵抗は３〜５Ω／口である。絶
縁膜１３無しで９５０℃、３０分のアニールを行なった
ときのそれは、約１４０／口と大きい。この差はアニー
ル温度が高い程大きくなる。また、ソースおよびドレイ
ン領域と基板との間に接合のリーク電流はＩ　Ｘ　１０
−’°Ａ／ｒｍ以下である。窒化チタン層が無くチタン
シリサイド（ＴｉＳｉ２）層のみの場合は、リーク電流
は２．５〜３　Ｘ　１０−”　（３，５〜４　Ｘ　１０
−”）　Ａ／瓢である。

窒化チタン層及びチタンシリサイド層の両方が無い場合
は、リーク電流は約４　Ｘ　１０’″１０（１〜１．５
Ｘ　１０””　）　Ａ／ｆｆ１ｌｌ＋である。これらの
数値は、０外は４５０℃のアニール後の値であり、０内
は５００℃のアニール後の値である。本実施例のリーク
電流はアニールの温度が高くなっても増加しない。

〔第４実施例〕 第１７図は、第４実施例を示す断面図である。

第４実施例では、ゲート電極上にチタンシリサイド層又
は窒化チタン層が形成されない。

第１７図において、ゲート電極５Ａは、多結晶シリコン
、またはタングステン、モリブデン、タンタル及びチタ
ン等の高融点金属、またはこれら高融点金属の７リサイ
ドからなる。ゲート電極５Ａ上にチタンシリサイド層が
形成されないように、ゲート電極５Ａの上面は酸化シリ
コン膜またはＰＳＧ膜からなる絶縁膜１７によって覆わ
れている。

第１７図に示す構造は、例えば、次のようにして得られ
る。ゲート絶縁膜４形成後、基板上全面にゲート電極５
Ａ形成用の導電層をスパッタにより形成する。引き続き
、この導電層上全面に絶縁膜１７形成用の絶縁物をＣＶ
Ｄにより形成する。

この２つの層を、フォトリングラフィ技術により、連続
してエツチングする。これにより、第１図において、ゲ
ー）［極５を５Ａとし、ゲート電極５Ａ上にこれと同一
形状の絶縁膜１７を形成したものが得られる。この後、
第３実施例に従うことによって、第１９図に示すＩＣが
完成する。

この実施例によれば、シリサイド層を十分厚くできる。

また、シリサイド層の形成によって、ゲート電極が汚染
されること、しきい値電圧が変化することを防止できる
。

〔効果〕

本願によって開示された新規な技術によれば、以下の効
果を得ることができる。

（１）ＭＩＳＦＥＴのソース領域、ドレイン領域等の半
導体領域の上面に自己整合によって高融点金属シリサイ
ド層を形成した後、このシリサイド層を窒素を含むガス
中でアニールして窒化物層としている。これにより、窒
化物層からなるバリアメタルをマスク合せ余裕を不要に
して前記半導体領域上に形成することができる。これに
より、ＩＣの集積度を向上することができる。

（２）半導体領域の上面に、該半導体領域より７−ト抵
抗の小さい高融点金属シリサイド層を半導体領域に自己
整合的に設けることによって、半導体領域を伝搬すべき
電気信号の伝搬速度を向上することができる。

（３）ゲート電極上に高融点金属シリサイド層を自己整
合的に形成することにより、ゲート電極を伝達する電気
信号の伝搬速度を向上することができる。

（４）半導体領域上あるいはゲート電極上に設けられる
高融点金属シリサイド層を形成するための熱処理装置を
用い、ガス中に窒素を含有することによって、前記シリ
サイド層を窒化物層に形成することができる。したがっ
て、窒化物層を形成するだめの専用の製造装置を不要に
できる。

（５）高融点金属シリサイド層よりグレインが小さいた
めに、ち密な層を形成することができ、さらにアルミニ
ュウムとの反応温度が高融点金属シリサイド層より高い
窒化物層を、導電層とそれが接続される半導体領域との
間に設けである。したがって、種々のアニール工程中に
アルミニュウムが半導体領域内に拡散するのを防止でき
る。

（６）半導体領域の上に設けられる接続孔を通して、ｎ
型不純物を再度導入することによって、前記接。

読札の下部における半導体領域の不純物濃度を補正する
（高くする）ことができる。したがって、半導体領域と
、半導体領域上に形成した高融点金属シリサイド層との
間の抵抗を小さくできる。

（７）高融点金属クリサイド層の形成のためのアニール
を、低温と高温の２回に分けて行なう。これによって、
半導体領域上に自己整合的にシリサイド層を形成できる
。

（８）半導体領域上にこれに自己整合的に形成された高
融点金属クリサイド層を直接窒化する。これによって、
マスク合せ余裕なしで、バリアメタルを形成できる。

（９）バリアメタル形成のだめの窒化の時、層間絶縁膜
なアニールキャップとして用いている。これにより、半
導体領域形成のための不純物が基板から外方拡散するこ
とを防止できる。

αＱ　接続孔を形成した眉間絶縁膜をマスクとして、ハ
ＩＪアメタルである窒化膜を形成している。これによっ
て、半導体領域のシート抵抗が増加することを防止でき
る。

以上、本発明者によってなされた発明を実施例にもとづ
き具体的に説明したが、本発明は前記実施例に限定され
るものではなく、その要旨を逸脱しない範囲において種
々変形可能であることはいうまでもない。

例えば、本発明はＰチャネルＭＩＳＦＥＴあるいはＮ及
びＰチャネルＭＩＳＦＥＴの双方を備えたＩＣにも適用
できる。ＭＩ　５ＦＥＴはＬＤＤ構造以外の構造であっ
ても、何ら問題ない。サイドウオールスペーサはシリサ
イド層の形成後に、除去することができる。アルミニュ
ウム配線層は、シリコン及び／又は銅等の少量の不純物
を含むものであってもよい。

高融点金属クリサイド層を窒化物層に形成する方法とし
ては、プラズマ状態にした窒化ガスを用いる方法、アン
モニアガスを用いる方法、イオン打ち込みによって窒素
原子あるいは分子を導入する方法を用いてもよい。プラ
ズマを用いる方法では、窒素ガスが励起状態にあること
からシリサイド層との反応速度を速めることができるの
で、窒化物層を形成するための工程時間を短縮すること
ができる。アンモニアガスを用いる方法では、アンモニ
アガスが絶縁膜１３と反応しにくいことから、窒化層１
２を形成する際に絶縁膜１３が受ける損傷を防止できる
。イオン打ち込みを用いる方法では、イオン打ち込みの
エネルギー及びドーズ量を制御することによって、窒化
物層１２の膜厚を容易に制御して形成することができる
。

本発明は高融点金属としてチタン以外のものを用いた場
合にも有効である。この場合、窒化物層は窒素、高融点
金属及びシリコンを含む層であってよい。また、アニー
ルの温度、時間は適当な値にすることができる。

【図面の簡単な説明】

第１図〜第９図は、本発明の第１実施例を示し、製造工
程ごとの断面を示す断面図、 第１０図〜第１３図は、本発明の第２実施例を示し、製
造工程ごとの断面を示す断面図、第１４図〜第１６図は
、本発明の第３実施例を示し、製造工程ごとの断面を示
す断面図、第１７図は、本発明の第４実施例を示す断面
図である。 １・・・半導体基板、２・・・フィールド絶縁膜、３・
・・チャネルストッパ領域、４・・・ゲート絶縁膜、５
・・・ゲート’を極、６・・・サイドウオールスペーサ
、７ａ。 ７ｂ・・・半導体領域（ノース、ドレイン）、　８．９
・・・チタンシリサイド層、１０・・・チタン層、１１
゜１２・・・窒化チタン層、１３．１６・・・絶縁膜、
１４・・・接続孔、１５・・・導電層、１７・・・絶縁
膜。 代理人　弁理士　　小　川　勝　男 第　　１　　図 第　　２　　図 第　　３　　図 第　　５　　図 第　　６　　図 第　　７　　図 ７１１、（切 第　　８　　図 第　　９　　図 第　　１０　図 第１２図 第１３図 μ（Ｌづ 第１４図 第１５図 第１６図 第１７図

Claims (1)

1. 【特許請求の範囲】 １、半導体基板の主面に形成された半導体領域と、半導
   体基板の主面に形成された前記半導体領域の表面の形状
   を規定する絶縁膜と、 前記半導体領域上に、前記半導体領域の表面形状に自己
   整合的に形成された高融点金属のシリサイドからなる第
   １導電層と、 前記第１導電層上に形成された前記第１導電層の窒化に
   よって形成された窒化物層からなる第２導電層と、 前記半導体領域に、前記第１及び第２導電層を通して、
   接続された第３導体層とを備えた半導体集積回路装置。 ２、前記第２導電層は前記第１導電層の表面を覆ってい
   ることを特徴とする特許請求の範囲第１項記載の半導体
   集積回路装置。 ３、前記半導体基板上に形成されかつその上に前記第３
   導体層が形成された層間絶縁膜に、前記半導体領域を前
   記第３導体層に接続するために接続孔を形成し、前記第
   ２導体層を前記接続孔の形成によつて前記層間絶縁膜に
   覆われていない部分に形成したことを特徴とする特許請
   求の範囲第１項記載の半導体集積回路装置。 ４、前記接続孔下の前記半導体領域の接合深さは、他の
   部分のそれより深いことを特徴とする特許請求の範囲第
   ３項記載の半導体集積回路装置。 ５、前記第１及び第２導電層は、夫々、チタンシリサイ
   ド及び窒化チタンからなることを特徴とする特許請求の
   範囲第１項乃至第４項のいずれかに記載の半導体集積回
   路装置。 ６、前記半導体領域は、ＭＩＳＦＥＴのソース又はドレ
   イン領域の一部であり、前記絶縁膜は、前記ＭＩＳＦＥ
   Ｔのゲート電極の側壁上に形成されたサイドウォールス
   ペーサと、前記ＭＩＳＦＥＴの周りを囲むように前記半
   導体基板上に形成された厚い絶縁膜とからなることを特
   徴とする特許請求の範囲第１項乃至第５項のいずれかに
   記載の半導体集積回路装置。 ７、半導体基板上にあるシリコンの表面の一部を露出さ
   せる工程と、 前記露出したシリコン領域上、及び前記露出したシリコ
   ン領域の表面形状を規定する絶縁膜上に、高融点金属を
   デポジションする工程と、 前記露出したシリコン領域上に、比較的低い温度での第
   １回目のアニールによって前記シリコンと高融点金属と
   を反応させることによって形成され、比較的高い抵抗値
   を持つようにされた前記高融点金属のシリサイド層を形
   成する工程と、前記シリサイド層を除去することなく前
   記シリサイド層に寄与した以外の高融点金属を除去する
   工程と、 前記比較的高い抵抗値を持つシリサイド層を、１回目の
   アニールより高い温度で行なわれる２回目のアニールに
   よって低い抵抗値を持つシリサイド層にする工程とを備
   えた半導体集積回路装置の製造方法。 ８、半導体基板上にあるシリコンの表面の一部を露出さ
   せる工程と、 前記露出したシリコン領域上及び前記露出したシリコン
   領域の表面形状を規定する絶縁膜上に、高融点金属をデ
   ポジションする工程と、 前記露出したシリコン領域上に、アニールによって前記
   高融点金属のシリサイド層を形成する工程と、 前記シリサイド層上に、窒素雰囲気中でのアニールによ
   って、前記シリサイド層を窒化することにより窒化物層
   を形成する工程とを備えた半導体集積回路装置の製造方
   法。 ９、前記シリコン領域内に前記シリサイド層を通したイ
   オン打込みによって不純物を導入した後に、前記半導体
   基板上に形成した層間絶縁膜に、前記シリコン領域上の
   層間絶縁膜の一部を除去することによって接続孔を形成
   し、前記窒化物層を前記接続孔の形成によって露出した
   前記シリサイド層を窒化することによって形成すること
   を特徴とする特許請求の範囲第８項記載の半導体集積回
   路装置の製造方法。 １０、前記接続孔の形成された前記層間絶縁膜をマスク
   として用いて、少なくとも前記シリサイド層を通したイ
   オン打込みによって、前記シリコン領域内に、予め前記
   シリサイド層を通してイオン打込みされた不純物と同一
   導電型の不純物を導入することを特徴とする特許請求の
   範囲第９項記載の半導体集積回路装置の製造方法。 １１、前記シリサイド層を形成する工程は、前記露出し
   たシリコン領域上に、比較的低い温度での第１回目のア
   ニールによって前記シリコンと高融点金属とを反応させ
   ることによって形成され、比較的高い抵抗値を持つよう
   にされた前記高融点金属のシリサイド層を形成する工程
   と、前記シリサイド層を除去することなく、前記シリサ
   イド層に寄与した以外の高融点金属を除去する工程と、 前記比較的高い抵抗値を持つシリサイド層を、１回目の
   アニールより高い温度で行なわれる２回目のアニールに
   よって低い抵抗値を持つシリサイド層にする工程とを備
   えていることを特徴とする特許請求の範囲第８項乃至第
   １０項のいずれかに記載の半導体集積回路装置の製造方
   法。 １２、前記高融点金属はチタンであり、前記１回目及び
   ２回目のアニールは夫々６００℃以下及び６００℃以上
   の温度で行なわれ、前記１回目及び２回目のアニール後
   のチタンシリサイド層は夫々主としてＴｉＳｉ及びＴｉ
   Ｓｉ＿２からなり、前記窒化物層はＴｉＮからなること
   を特徴とする特許請求の範囲第１１項記載の半導体集積
   回路装置の製造方法。 １３、前記窒化物層形成のためのアニールは、９００℃
   以上で行なわれることを特徴とする特許請求の範囲第１
   ２項記載の半導体集積回路装置の製造方法。