JPH0716000B2 - 半導体集積回路装置の製造方法 - Google Patents

Description

【発明の詳細な説明】 〔技術分野〕 本発明は、半導体集積回路装置に関するものであり、特
に、半導体集積回路装置の高集積化、高信頼度化に適用
して有効な技術に関するものである。

〔背景技術〕

半導体基板の表面に設けたMISFETのソース領域、ドレイ
ン領域にはアルミニュウムからなる配線が接続孔を通し
て接続されている。アルミニュウムは半導体集積回路装
置（以下、ICという）の製造工程中の熱処理によって、
ソース領域およびドレイン領域中に拡散する。このソー
ス領域およびドレイン領域中に拡散したアルミニュウム
によって、ソース領域、ドレイン領域と半導体基板との
間が電気的に短絡されるという問題点がある。

そこで、アルミニュウムがソース領域、ドレイン領域中
に拡散するのを防止するために、前記アルミニュウム配
線とソース領域、ドレイン領域との間にバリアメタルを
設ける技術が、例えばC.Y.TINGによってThin Solid Fil
ms,Vol.96,1982,p327に示されている。このバリアメタ
ルは、２層構造からなり、下層がチタン層、上層が窒化
チタン層からなる。

本発明者は、前記バリアメタルではICの集積度を向上さ
せることが困難であるという問題点を見出した。前記バ
リアメタルはそれを形成する際のマスク合せズレを考慮
して、接続孔よりも大きく形成しなければならない。さ
らに、例えばドレイン領域上に形成したバリアメタルと
ソース領域に接続される配線との間にマスク合せ余裕を
設けなければならない。これらのことからICの高集積化
が困難となる。

一方、MISFETのソース領域およびドレイン領域のシート
抵抗値を低減するために、ソース領域、ドレイン領域上
面にチタンシリサイド層を形成する技術がある（R.D.Da
vies、International Electron Devices Meeting、Tech
nical Digest,p714,1982）。

しかし、本発明者は、チタンシリサイドはアルミニュウ
ムと450℃程度で反応し始めるので、チタンシリサイド
層はアルミニュウム配線のバリアメタルとして用いるこ
とができないという問題点を見出した。チタンシリサイ
ドがバリアメタルとならないのは、前記アルミニュウム
配線を形成した後にも、450℃程度の熱処理がチップに
施されるからである。

〔発明の目的〕 本発明の目的は、ICの高集積化を図ることが可能な技術
を提供することにある。

本発明の他の目的は、配線等の導電層が接続された半導
体領域を、他の半導体領域から電気的に良好に分離する
ことが可能な技術を提供することにある。

本発明の他の目的は、半導体領域の抵抗を小さくするた
めに半導体領域の表面に形成される導電層が、配線等の
導電層が半導体領域に拡散することを防止する機能を有
するようにすることにある。

本発明の他の目的は、上記機能を有する導電層を、半導
体領域又は接続孔に自己整合的に形成することにある。

本発明のさらに他の目的は、半導体領域の表面に形成さ
れる導電層の抵抗値を、さらに小さくすることにある。

本発明のさらに他の目的は、半導体領域の表面に形成さ
れる導電層を半導体領域に自己整合的に形成するととも
に、その抵抗値をさらに小さくすることにある。

本発明の他の目的は、MISFETのソース及びドレイン領域
の低抵抗化と接合耐圧の向上にある。

本発明のさらに他の目的は、MISFETのソース領域、ドレ
イン領域及びゲート電極の低抵抗化にある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔発明の概要〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

（ａ）．半導体基板上にMISFETのゲート電極を形成した
後、前記ゲート電極をマスクとして前記半導体基板にイ
オン打込みにより不純物を導入することによって、低不
純物濃度の半導体領域を形成する工程、 （ｂ）．前記ゲート電極の側面にサイドウォールスペー
サを形成した後、前記半導体基板の全面に高融点金属層
を形成し、比較的低温での第１回目のアニールによって
前記高融点金属層と前記低不純物濃度の半導体領域とを
反応させ、比較的高い抵抗値を持つ前記高融点金属のシ
リサイド層を前記低不純物濃度の半導体領域に対して自
己整合的に形成する工程、 （ｃ）．前記シリサイド層の形成に寄与しなかった不要
の高融点金属層をエッチングによって選択的に除去した
後、前記シリサイド層を前記第１回目のアニールよりも
高温の第２回目のアニールによって低抵抗化する工程、 （ｄ）．前記ゲート電極および前記サイドウォールスペ
ーサをマスクとして前記半導体基板にイオン打込みによ
り不純物を導入した後、窒素ガスを含む雰囲気中、前記
低抵抗化されたシリサイド層を前記第２回目のアニール
よりも高温の第３回目のアニールで窒化することによっ
て、前記低抵抗化されたシリサイド層の上面に前期高融
点金属の窒化物層からなるバリアメタルを形成すると共
に、前記第３回目のアニールで前記不純物を拡散させて
前記半導体基板に高不純物濃度の半導体領域を形成する
ことによって、前記低不純物濃度の半導体領域と前記高
不純物濃度の半導体領域とからなるLDD構造のソース領
域、ドレイン領域を形成する工程、 からなる半導体集積回路装置の製造方法とするものであ
る。

〔第１参考例〕 第１図乃至第８図は、本発明の第１参考例を説明するた
めの図であり、製造工程におけるICの要部の断面図であ
る。

まず第１図に示すように、p^-型単結晶シリコンからなる
半導体基板１の所定の表面部に、フィールド絶縁膜２お
よびp⁺型チャネルストッパ領域３を形成する。

フィールド絶縁膜２は、それが設けられる以外の半導体
基板１の上面を耐熱酸化マスクで覆った後に、半導体基
板１の上面を選択的に酸化して形成する。耐熱酸化マス
クは、例えばCVD技術によって得られるシリコンナイト
ライド膜を用いる。

チャネルストッパ領域３は、フィールド絶縁膜２を形成
する以前に、予め半導体基板１の表面部にｐ型不純物を
導入し、この不純物をフィールド絶縁膜２を形成する熱
酸化工程中に拡散して形成する。前記ｐ型不純物はイオ
ン打ち込みによって導入し、またイオン打ち込みの際の
マスクはフィールド絶縁膜２を形成する際の耐熱酸化マ
スクと、これを形成するときのホトレジストマスクとを
用いる。

次に、半導体基板１のフィールド絶縁膜２の間の表面を
酸化してゲート絶縁膜４を形成する。

次に、ゲート電極５を形成するために、例えばCVD技術
によって得られる多結晶シリコン層を半導体基板１上の
全面に形成する。そして、この多結晶シリコン層の不要
な部分を選択的にエッチングしてゲート電極５を形成す
る。

次に、第２図に示すように、ゲート電極５をマスクとし
て用いて、半導体基板１の表面部にｎ型不純物、例えば
リンを１×10¹⁵/cm²,50KeVのイオン打ち込みによって導
入する。このｎ型不純物は、MISFETのソース領域および
ドレイン領域の一部である低不純物濃度領域（n^-型領
域）を形成するためのものである。

次に、第３図に示すように、ゲート電極５の側面に側部
絶縁膜（サイドウォールスペーサ）６を形成するため
に、半導体基板１上の全面に、例えばCVD技術によって
得られるシリコン酸化膜を形成する。このシリコン酸化
膜はゲート電極５の側部に特に厚く形成されるので、シ
リコン酸化膜をその上面からreactive ion eatchingに
よって徐々に除去することによって、サイドウォールス
ペーサ６を形成する際にオーバエッチングをした場合
は、半導体基板１上のゲート絶縁膜４も伴に除去され
る。

次に、ゲート電極５およびサイドウォール６をマスクと
して、イオン打ち込み（１×10¹⁶/cm²,100KeV）によっ
てｎ型不純物、例えば砒素を半導体基板１の表面に導入
する。このｎ型不純物は、先に導入したｎ型不純物より
拡散係数の小さいものである。

そして、半導体基板１をアニールすることによって、半
導体基板１の表面部に導入した２種のｎ型不純物を拡散
して、n^-型半導体領域7aとn⁺型半導体領域7bとからなる
LDD（Lightly Doped Drain）構造を形成する。半導体領
域7a,7bは、MISFETのソース領域、ドレイン領域として
用いられるものである。

次に、第４図に示すように、ゲート電極５および半導体
領域7b上面に、高融点金属のシリサイド層8,9を形成す
るために、半導体基板１上の全面に厚さ60nmの高融点金
属例えばチタン層10を形成する。このチタン層10は、例
えばスパッタ技術によって形成する。

次に、アニールによって、半導体領域7bとチタン層10と
を反応させてチタンシリサイド層９を形成する。このア
ニール工程中に、ゲート電極５とこの上のチタン層10と
が反応するので、ゲート電極５上にもチタンシリサイド
層８を形成することができる。

このアニールは、第５図乃至第７図に示す工程に従っ
て、２回に分けて行う。

第５図に示すように、１回目のアニールを行なうことに
よって、シリコンとチタンを反応させる。このアニール
は600℃以下の温度で行なうのが好ましく、この例では5
00℃,2hrのアニールが行なわれる。雰囲気は窒素または
アルゴンである。シリコン酸化膜２及び６上のチタン層
は未反応のままである。

アニール温度が600℃以下のとき、次のようになること
を本発明者は実験の結果発見した。すなわち、チタンシ
リサイド層８及び９の組成は、主として、TiSiであり、
その抵抗は30Ω／□と比較的大きい。また、シリコン酸
化膜２及び６上に、不所望な化合物例えばTiSiO等が形
成されることはない。また、チタンシリサイド層８及び
９は露出したシリコン層５及び7bに自己整合的にほぼ同
一形状に形成され、それ以外には形成されない。

次に、第６図に示すように、フィールド絶縁膜２および
サイドウォールスペーサ６上の不要となったチタン層10
をエッチングによって選択的に除去する。エッチング液
としては過酸化水素系のエッチング液（例えばH₂O₂：NH
₃＝1:1の水溶液）を用いることができる。このエッチン
グ液はチタンシリサイド（TiSi）層8,9には働かない。
一方、チタン層10は、エッチングの残りなく、除去でき
る。チタンシリサイド層８及び９はシリコン層５及び7b
上に残る。

１回目のアニール温度が600℃以上のとき、上述のよう
な選択エッチングはできない。シリコン酸化膜２及び６
上に形成されてしまうTiSiO等はフッ酸でなければ除去
できないからエッチング液としてフッ酸の水溶液を用い
なければならない。しかし、フッ酸はチタンシリサイド
層も、またエッチングしてしまう。この結果、エッチン
グ液としてフッ酸を用いた場合、チタンシリサイド層8,
9もエッチングされてしまう。一方、他のエッチング液
を用いた場合、シリコン酸化膜2,6上に除去されること
なく残るTiSiOによって、各チタンシリサイド層間が短
絡する不良が生ずる。また、この場合、チタンシリサイ
ド層は主としてTiSi₂からなるが、その一部がシリコン
酸化膜2,6上にも形成されてしまう場合がある。このた
め、チタンシリサイド層間の短絡が発生する。

次に、第７図に示すように、チタンシリサイド層8,9を
低抵抗化するため及び窒化チタン層11,12を形成するた
めに、窒素を含むガス中でアニールする。すなわち、こ
のアニールは、チタンシリサイド層を形成するための２
回目のアニールと、窒化チタン層形成のためのアニール
とを兼ねたものである。

本発明者は、実験の結果、次のことを発見した。つま
り、チタンシリサイド（TiSi）層は600℃以上の温度の
アニールによって、抵抗が２〜３Ω／□と小さいチタン
シリサイド層（主としてTiSi₂からなる）に変化する。
一方、チタンシリサイド層の表面は、窒素雰囲気中での
900℃以上の温度のアニールによって、窒化チタンとな
る。

以上のことから、第７図に示すアニールは、窒素雰囲気
中で900℃以上で行なわれる。

この参考例では、短時間でのアニールが可能なランプア
ニールが用いられる。900℃の高温アニールであるの
で、その間に半導体領域7b形成のための砒素が基板から
蒸発する。このため、アニール時間を短くすることによ
って、砒素の蒸発量を少なくしている。ランプアニール
は、例えばハロゲンランプを用い900℃で10秒行なわれ
る。

砒素の蒸発を極めて少なくしているので、チタンシリサ
イド層９と半導体領域7bとの間の接触抵抗が増加するこ
とを防止でき、また、半導体領域7bの接合深さが浅くな
ることを防止できる。接合深さが浅くなった場合、半導
体領域7bと基板１との間のPN接合の降伏電圧が低下して
しまうという不良を生ずる。

このアニールによって、チタンシリサイド層は抵抗が約
1/10の２〜３Ω／□とされる。また、このアニールによ
って、チタンシリサイド層９をその上面を窒化チタン層
12にすることができる。窒化チタン層は約100Åであ
る。窒化チタン層12中に含まれているべきシリコンは、
チタンシリサイド層９又はその下の基板内に析出され
る。

チタンシリサイド層９より窒化チタン層12の方がシート
抵抗値が大きい（約５倍）ので、シート抵抗値の増加を
できるだけ少なくするため窒化チタン層は薄い方がよ
い。しかし、アニール時間を充分に長くすることによっ
て、チタンシリサイド層９の全てを窒化チタン層12とす
ることもできる。

以上のように、自己整合によって半導体領域7bの上面に
形成した比較的抵抗の大きいチタンシリサイド（TiSi）
層９をさらにアニールして抵抗の小さいチタンシリサイ
ド（TiSi₂）層としている。これにより、半導体領域7b
に対し自己整合的に抵抗の小さいチタンシリサイド層を
形成できる。

また、チタンシリサイド層を半導体領域7bに自己整合的
に形成した後、チタンシリサイド層を窒素を含むガス中
でアニールして、窒化チタン層12としたので、窒化チタ
ン層12からなるバリアメタルを、マスク合せ余裕無し
で、半導体領域7b上に形成することができる。

さらに、半導体領域7bの上面に、該半導体領域7bよりシ
ート抵抗の小さいチタンシリサイド層９（あるいは窒化
チタン層12）を設けることによって、半導体領域7bを伝
搬すべき電気信号の伝搬速度を向上することができる。

また、ゲート電極５上にチタンシリサイド層８（窒化チ
タン層11）を形成することにより、ゲート電極５を伝達
する電気信号の伝搬速度を向上することができる。

さらに、チタンシリサイド層8,9を形成するための熱処
理装置を用い、ガス中に窒素が含ませるだけで窒化チタ
ン層11,12を形成できる。

以上のように、半導体領域7bおよびゲート電極５のシー
ト抵抗値を低減させ、かつ半導体領域7b上の少なくとも
一部に自己整合によってバリアメタルを形成すること
に、本参考例の特徴がある。

次に、第８図に示すように、例えばCVDによってフォス
フォシリケートガラス（PSG）からなる絶縁膜13を半導
体基板１上の全面に形成する。そして、半導体領域7b上
の絶縁膜13を選択的に除去して、接続孔14を形成する。

次に、導電層15を形成するために半導体基板１上の全面
にアルミニュウム層を形成する。このアルミニュウム層
は、例えばスパッタによって形成し、また半導体領域7b
中への拡散を低減させるために、シリコンを含有させ
る。そして、このアルミニュウム層の不要な部分を、例
えばドライエッチングによって選択的に除去して導電層
15を形成する。

次に、第９図に示すように、例えばCVDによって得られ
るシリコン酸化膜を用いて半導体基板１上に絶縁膜16を
形成する。

半導体領域7b上に自己整合によって、窒化チタン層12か
らなるバリアメタルを設けることができるので、バリア
メタルと導電層15とのマスク合せ余裕を不要にできる。

導電層15を形成した後、導電層15と半導体領域7bとの接
続抵抗を抵抗するために半導体基板１をアニールする必
要がある。

一方、絶縁膜16には、ナトリュウムイオン等の不純物イ
オンを捕促する効果がある。ところが、この不純物の捕
促効果は、絶縁膜16の形成温度が低いと低下する。

そこで、絶縁膜16を形成した後にも、半導体基板１をア
ニールすることによって、絶縁膜16の前記不純物の捕促
効果を向上させている。

ところが、窒化チタン層がない場合、前記導電層15と半
導体領域7bとの接続抵抗を低減させるためのアニール工
程中に、導電層15を構成するアルミニュウムがチタンシ
リサイド層９内の拡散し、さらに半導体領域7b内に拡散
する。この半導体領域7b内に拡散したアルミニュウム
は、絶縁膜16が有する不純物イオンの捕捉効果を向上さ
せるためのアニール工程中に半導体領域7bの内部にさら
に拡散しようとする。アルミニュウムが半導体領域7b内
に拡散すると、半導体領域7bと半導体基板１との間が短
絡する恐れがある。

しかし、本参考例では、チタンシリサイド層９よりグレ
インが小さいためにち密な層を形成することができかつ
アルミニュウムとの反応温度がチタンシリサイド層９よ
り高い窒化チタン層12を導電層15と半導体領域7bとの間
に設けてある。

したがって、前記アニール工程中にアルミニュウムが半
導体領域7b内に拡散するのを防止できるので、半導体領
域7bと半導体基板１との間の接合破壊を防止することが
できる。

本参考例のICは、絶縁膜16を形成した後に、半導体基板
１等からなるチップをパッケージによって外気から封止
して完成する。半導体基板１をパッケージに固定する技
術として、半導体基板１とパッケージの金の膜とを摩擦
させることによって、それらの間に金−シリコン共晶を
形成して固定する方法がある。

この共晶を形成する際にも半導体基板１に熱が加えられ
るので、導電層15を構成するアルミニュウムが半導体領
域7b内に拡散する恐れがある。

しかし、本参考例では、窒化チタン層12からなるバリア
メタルを半導体領域7b上に設けてあるので、前記共晶を
形成する際にアルミニュウムが半導体領域7b内に拡散す
るのを防止できる。

〔第１実施例〕 第10図乃至第13図は、第１実施例を示す図である。第１
実施例の特徴は、チタンシリサイド（TiSi₂）層形成の
ためのアニールを窒化チタン層形成のためのアニールと
別に行なう点と、チタンシリサイド（TiSi₂）層形成の
ためのアニール後に半導体領域7bを形成する点にある。

第１参考例の第２図に示すまでの工程を行なった後、ア
ニールにより、低不純物濃度のn^-型半導体領域7aを形成
する（第10図）。

次に、半導体領域7bを形成するための不純物の導入及び
アニールを除いて、第３図から第６図に示すまでの工程
を行なう。これによって、第11図に示すように、チタン
シリサイド（TiSi）層８と半導体領域7a上のチタンシリ
サイド（TiSi）層９とが形成される。チタンシリサイド
層８及び９の形状は、600℃以下のアニールのみを行な
ったので、シリコン酸化膜２及び６によって決まる。

次に、チタンシリサイド（TiSi₂）層形成のための２回
目のアニールを行なう。これは窒素（又はアルゴン）雰
囲気中で、700℃で50分間行なわれる。アニール温度が9
00℃より低いので、窒化チタンは形成されない。これに
より、第12図に示すように、120nmのチタンシリサイド
（TiSi₂）層8,9がシリコン層に自己整合的に形成され
る。この状態で、半導体領域7bを形成するための砒素の
イオン打ち込み（１×10¹⁶/cm²,120KeV）を行なう。砒
素イオンは、第12図に点線で示すように、ゲート電極
５、サイドウォールスペーサ６及びフィールド絶縁膜２
をマスクとして基板に導入される。

次に、窒化チタン形成のための950℃のアニールを行な
う。このアニールは第１参考例と同様にランプアニール
である。これによって、第13図に示すように、チタンシ
リサイド層8,9に自己整合的に窒化チタン層11,12が形成
される。また、このアニールによって、打ち込まれた砒
素が活性化され、n⁺型半導体領域7bが形成される。

この実施例によれば、チタンシリサイド層の低抵抗化の
ためのアニールを独立に行なっているので、チタンシリ
サイド（TiSi₂）層９の厚さを制御できる。また、窒化
チタン層12の厚さも制御し易い。したがって、チタンシ
リサイド層９を厚くし、窒化チタン層12を薄くして、全
体の抵抗値を小さくできる。

この実施例によれば、２回目のアニールの時に砒素が基
板内に導入されていないので、700℃という比較的高温
でのアニールにおいても砒素の蒸発は考慮しなくてよ
い。

この実施例によれば、１回目及び２回目のチタンシリサ
イド層形成のためのアニールの時に、基板内の不純物濃
度が低い。すなわち、チタンシリサイド層９を形成すべ
き領域のｎ型不純物濃度は低い。このため、チタンシリ
サイド層を充分厚く形成できる。シリサイドは、不純物
濃度が約10²⁰／cm³以上のシリコンでは形成される速度
が遅くなる。本実施例によれば、アニールのとき砒素が
導入されていないので、シリサイド層を厚くできる結
果、抵抗値を小さのできる。

〔第２参考例〕 第14図乃至第16図は、本発明の第２参考例を説明するた
めの図である。

第２参考例は、接続孔14を形成した後に、接続孔14から
露出するチタンシリサイド層９を窒化チタン層12とする
ものである。

第14図に示す半導体領域7a,7b、チタンシリサイド（TiS
i₂）層8,9を第１参考例または第１実施例と同様の方法
によって形成する。

次に、第15図に示す絶縁膜13および接続孔14を第１参考
例と同様に形成する。

次に、窒素を含むガス雰囲気中でのアニール（950℃,30
分）によって、接続孔14から露出している部分のチタン
シリサイド（TiSi₂）層９を窒化チタン層12に形成す
る。

第２参考例では、前記アニール工程の時間を充分に長く
して、第16図におけるチタンシリサイド層９の底部まで
窒化チタン層12を形成した。窒化チタン層12の厚さは12
0nmである。

なお、ゲート電極５上のチタンシリサイド層８は、絶縁
膜13によって覆われているので、窒化チタン層とはなら
ない。

次に、ｎ型不純物、例えばリンをイオン打ち込みによっ
て、接続孔14を通し、さらにチタンシリサイド層９を貫
通させて半導体領域7b内に導入する。そして、アニール
して前記ｎ型不純物を半導体基板１内に拡散させる。

リンのイオン打ち込みは、第15図に示す状態、すなわ
ち、接続孔14を形成した後であって窒化チタン層12形成
前に行なうこともできる。

この参考例では、ランプアニールでなく通常のアニール
によって、窒化チタン層12を形成している。アニール時
間が長いが、絶縁膜13がキャップとして働くので、絶縁
膜13に覆われた領域からは砒素は外方拡散しない。接続
孔14からのみ砒素は外部へ拡散する。接続孔14から外部
へ蒸発することによって減少したｎ型不純物の量を補う
ため、ｎ型不純物が再び導入される。したがって、この
不純物の導入は、接続孔14を通して行なうだけで十分で
ある。また、この不純物の導入によって形成される半導
体領域は、半導体領域7bより深い必要はない。

ｎ型不純物としてリンを用いることが好ましい。リン
は、例えば900℃以上の高温でアニールされた場合で
も、シリコン基板中へ多く拡散し、基板の外へ拡散する
量は少ないからである。

窒化チタン層12は、チタンシリサイド層９よりシート抵
抗値が大きいので、窒化チタン層12を形成することによ
って、半導体領域7b上面のシート抵抗値が増加する恐れ
がある。しかし、本参考例では、接続孔14におけるチタ
ンシリサイド層９のみを窒化チタン層12とするので、窒
化チタン層12を形成することによる半導体領域7b上面の
シート抵抗値の増加を防ぐことができる。

この実施例によれば、ソースおよびドレイン領域の接合
が浅くなることによる逆方向の降伏電圧の低下が無い。

この参考例によれば、950℃のアニール後のソース及び
ドレイン領域のシート抵抗は３〜５Ω／□である。絶縁
膜13無しで950℃,30分のアニールを行なったときのそれ
は、約14Ω／□と大きい。この差はアニール温度が高い
程大きくなる。また、ソースおよびドレイン領域と基板
との間に接合のリーク電流は１×10^-10A/mm以下であ
る。窒化チタン層が無くチタンシリサイド（TiSi₂）層
のみの場合は、リーク電流は2.5〜３×10^-10（3.5〜４
×10^-10）A/mmである。窒化チタン層及びチタンシリサ
イド層の両方が無い場合は、リーク電流は約４×1
0^-10）（１〜1.5×10^-9）A/mmである。これらの数値
は、（）外は450℃のアニール後の値であり、（）内は5
00℃のアニール後の値である。本実施例のリーク電流は
アニールの温度が高くなっても増加しない。

〔第３参考例〕 第17図は、第３参考例を示す断面図である。第３参考例
では、ゲート電極上にチタンシリサイド層又は窒化チタ
ン層が形成されない。

第17図において、ゲート電極5Aは、多結晶シリコン、ま
たはタングステン、モリブデン、タンタル及びチタン等
の高融点金属、またはこれら高融点金属のシリサイドか
らなる。ゲート電極5A上にチタンシリサイド層が形成さ
れないように、ゲート電極5Aの上面は酸化シリコン膜ま
たはPSG膜からなる絶縁膜17によって覆われている。

第17図に示す構造は、例えば、次のようにして得られ
る。ゲート絶縁膜４形成後、基板上全面にゲート電極5A
形成用の導電層をスパッタにより形成する。引き続き、
この導電層上全面に絶縁膜17形成用の絶縁物をCVDによ
り形成する。この２つの層を、フォトリングラフィ技術
により、連続してエッチングする。これにより、第１図
において、ゲート電極５を5Aとし、ゲート電極5A上にこ
れと同一形状の絶縁膜17を形成したものが得られる。こ
の後、第２参考例に従うことによって、第19図に示すIC
が完成する。

この参考例によれば、シリサイド層を十分厚くできる。
また、シリサイド層の形成によって、ゲート電極が汚染
されること、しきい値電圧が変化することを防止でき
る。

〔効果」 本願によって開示された新規な技術によれば、以下の効
果を得ることができる。

（１）MISFETのソース領域、ドレイン領域等の半導体領
域の上面に自己整合によって高融点金属シリサイド層を
形成した後、このシリサイド層を窒素を含むガス中でア
ニールして窒化物層としている。これにより、窒化物層
からなるバリアメタルをマスク合せ余裕を不要にして前
記半導体領域上に形成することができる。これにより、
ICの集積度を向上することができる。

（２）半導体領域の上面に、該半導体領域よりシート抵
抗の小さい高融点金属シリサイド層を半導体領域に自己
整合的に設けることによって、半導体領域を伝搬すべき
電気信号の伝搬速度を向上することができる。

（３）ゲート電極上に高融点金属シリサイド層を自己整
合的に形成することにより、ゲート電極を伝達する電気
信号の伝搬速度を向上することができる。

（４）半導体領域上あるいはゲート電極上に設けられる
高融点金属シリサイド層を形成するための熱処理装置を
用い、ガス中に窒素を含有することによって、前記シリ
サイド層を窒化物層に形成することができる。したがっ
て、窒化物層を形成するための専用の製造装置を不要に
できる。

（５）高融点金属シリサイド層よりグレインが小さいた
めに、ち密な層を形成することができ、さらにアルミニ
ュウムとの反応温度が高融点金属シリサイド層より高い
窒化物層を、導電層とそれが接続される半導体領域との
間に設けてある。したがって、種々のアニール工程中に
アルミニュウムが半導体領域内に拡散するのを防止でき
る。

（６）半導体領域の上に設けられる接続孔を通して、ｎ
型不純物を再度導入することによって、前記接続孔の下
部における半導体領域の不純物濃度を補正する（高くす
る）ことができる。したがって、半導体領域と、半導体
領域上に形成した高融点金属シリサイド層との間の抵抗
を小さくできる。

（７）高融点金属シリサイド層の形成のためのアニール
を、低温と高温の２回に分けて行なう。これによって、
半導体領域上に自己整合的にシリサイド層を形成でき
る。

（８）半導体領域上にこれに自己整合的に形成された高
融点金属シリサイド層を直接窒化する。これによって、
マスク合せ余裕なしで、バリアメタルを形成できる。

（９）バリアメタル形成のための窒化の時、層間絶縁膜
をアニールキャップとして用いている。これにより、半
導体領域形成のための不純物が基板から外方拡散するこ
とを防止できる。

（10）接続孔を形成した層間絶縁膜をマスクとして、バ
リアメタルである窒化膜を形成している。これによっ
て、半導体領域のシート抵抗が増加することを防止でき
る。

以上、本発明者によってなされた発明を実施例にもとづ
き具体的に説明したが、本発明は前記実施例に限定され
るものではなく、その要旨を逸脱しない範囲において種
々変形可能であることはいうまでもない。

例えば、本発明はＰチャネルMISFETあるいはＮ及びＰチ
ャネルMISFETの双方を備えたICにも適用できる。MISFET
はLDD構造以外の構造であっても、何ら問題ない。サイ
ドウォールスペーサはシリサイド層の形成後に、除去す
ることができる。アルミニュウム配線層は、シリコン及
び／又は銅等の少量の不純物を含むものであってもよ
い。

高融点金属シリサイド層を窒化物層に形成する方法とし
ては、プラズマ状態にした窒化ガスを用いる方法、アン
モニアガスを用いる方法、イオン打ち込みによって窒素
原子あるいは分子を導入する方法を用いてもよい。プラ
ズマを用いる方法では、窒素ガスが励起状態にあること
からシリサイド層との反応速度を速めることができるの
で、窒化物層を形成するための工程時間を短縮すること
ができる。アンモニアガスを用いる方法では、アンモニ
アガスが絶縁膜13と反応しにくいことから、窒化層12を
形成する際に絶縁膜13が受ける損傷を防止できる。イオ
ン打ち込みを用いる方法では、イオン打ち込みのエネル
ギー及びドーズ量を制御することによって、窒化物層12
の膜厚を容易に制御して形成することができる。

本発明は高融点金属としてチタン以外のものを用いた場
合にも有効である。この場合、窒化物層は窒素、高融点
金属及びシリコンを含む層であってよい。また、アニー
ルの温度、時間は適当な値にすることができる。

【図面の簡単な説明】

第１図〜第９図は、本発明の第１参考例を示し、製造工
程ごとの断面を示す断面図、 第10図〜第13図は、本発明の第１実施例を示し、製造工
程ごとの断面を示す断面図、 第14図〜第16図は、本発明の第２参考例を示し、製造工
程ごとの断面を示す断面図、 第17図は、本発明の第３参考例を示す断面図である。 １……半導体基板、２……フィールド絶縁膜、３……チ
ャネルストッパ領域、４……ゲート絶縁膜、５……ゲー
ト電極、６……サイドウォールスペーサ、7a,7b……半
導体領域（ソース、ドレイン）、8,9……チタンシリサ
イド層、10……チタン層、11,12……窒化チタン層、13,
16……絶縁膜、14……接続孔、15……導電層、17……絶
縁膜。

Claims (2)

【特許請求の範囲】
1. 【請求項１】下記の工程（ａ）〜（ｄ）を有することを
   特徴とする半導体集積回路装置の製造方法。 （ａ）．半導体基板上にMISFETのゲート電極を形成した
   後、前記ゲート電極をマスクとして前記半導体基板にイ
   オン打込みにより不純物を導入することによって、低不
   純物濃度の半導体領域を形成する工程、 （ｂ）．前記ゲート電極の側面にサイドウォールスペー
   サを形成した後、前記半導体基板の全面に高融点金属層
   を形成し、比較的低温での第１回目のアニールによって
   前記高融点金属層と前記低不純物濃度の半導体領域とを
   反応させ、比較的高い抵抗値を持つ高融点金属のシリサ
   イド層を前記低不純物濃度の半導体領域に対して自己整
   合的に形成する工程、 （ｃ）．前記シリサイド層の形成に寄与しなかった不要
   の高融点金属層をエッチングによって選択的に除去した
   後、前記シリサイド層を前記第１回目のアニールよりも
   高温の第２回目のアニールによって低抵抗化する工程、 （ｄ）．前記ゲート電極および前記サイドウォールスペ
   ーサをマスクとして前記半導体基板にイオン打込みによ
   り不純物を導入した後、窒素ガスを含む雰囲気中、前記
   低抵抗化されたシリサイド層を前記第２回目のアニール
   よりも高温の第３回目のアニールで窒化することによっ
   て、前記低抵抗化されたシリサイド層の上面に高融点金
   属の窒化物層からなるバリアメタルを形成すると共に、
   前記第３回目のアニールで前記不純物を拡散させて前記
   半導体基板に高不純物濃度の半導体領域を形成すること
   によって、前記低不純物濃度の半導体領域と前記高不純
   物濃度の半導体領域とからなるLDD構造のソース領域、
   ドレイン領域を形成する工程。
2. 【請求項２】前記高融点金属層はTi層であり、前記第１
   回目、第２回目および第３回目のアニールはそれぞれ60
   0℃以下、600℃以上900℃以下および900℃以上の温度で
   行い、前記比較的高い抵抗値を持つシリサイド層、低抵
   抗化されたシリサイド層および高融点金属の窒化物層は
   それぞれ主としてTiSi層、主としてTiSi₂層およびTiN層
   であることを特徴とする特許請求の範囲第１項記載の半
   導体集積回路装置の製造方法。