JP2525186B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2525186B2 JP2525186B2 JP62143716A JP14371687A JP2525186B2 JP 2525186 B2 JP2525186 B2 JP 2525186B2 JP 62143716 A JP62143716 A JP 62143716A JP 14371687 A JP14371687 A JP 14371687A JP 2525186 B2 JP2525186 B2 JP 2525186B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関する。
従来の半導体装置、特にソース・ドレイン拡散層上に
金属ケイ化物を有する半導体装置の製造方法は、１）拡
散層形成後、金属を蒸着し熱アニールにより金属ケイ化
物を形成する方法か、あるいは、２）金属ケイ化物を形
成後、不純物を注入し熱アニールにより拡散層を形成す
る方法が用いられてきた。
金属ケイ化物を有する半導体装置の製造方法は、１）拡
散層形成後、金属を蒸着し熱アニールにより金属ケイ化
物を形成する方法か、あるいは、２）金属ケイ化物を形
成後、不純物を注入し熱アニールにより拡散層を形成す
る方法が用いられてきた。
しかし、前述の従来の技術では、１）の方法は金属ケ
イ化物形成の際に不純物が金属の方に拡散するため、ま
た２）の方法は不純物が金属ケイ化物から基板中に十分
に拡散されないため、拡散層の不純物濃度が低下し、そ
のため、拡散層−基板間の接合リークを引き起こしてい
た。
イ化物形成の際に不純物が金属の方に拡散するため、ま
た２）の方法は不純物が金属ケイ化物から基板中に十分
に拡散されないため、拡散層の不純物濃度が低下し、そ
のため、拡散層−基板間の接合リークを引き起こしてい
た。
そこで本発明はこのような問題点を解決するもので、
その目的とするところは、ソース・ドレイン拡散層上に
金属ケイ化物を有する半導体装置において、拡散層一基
板間の接合リーク特性が良好な半導体装置の製造方法を
提供することにある。
その目的とするところは、ソース・ドレイン拡散層上に
金属ケイ化物を有する半導体装置において、拡散層一基
板間の接合リーク特性が良好な半導体装置の製造方法を
提供することにある。
半導体基板に第一絶縁膜を形成する工程、前記第一絶
縁膜上にポリシリコン層を形成する工程、前記ポリシリ
コン層をエッチングしゲート電極を形成する工程、前記
ゲート電極をマスクに第一不純物を含む第一不純物層を
形成する工程、前記ゲート電極の側壁にサイドウォール
を形成する工程、前記サイドウォールをマスクにして前
記半導体基板に前記第一不純物と同一導電型の第二不純
物を含む第二不純物層を形成する工程、前記ゲート電極
上及び前記半導体基板上に延在する高融点金属層を形成
する工程、前記高融点金属層に前記第一不純物と同一導
電型の第三不純物をイオン注入する工程、前記半導体基
板を短時間熱処理し、高融点金属層と前記半導体基板及
び前記ゲート電極のポリシリコンとをシリサイド化させ
る第一熱処理工程、前記高融点金属層の未反応部分を除
去する工程、前記半導体基板を短時間熱処理する第二熱
処理工程を有することを特徴とする。
縁膜上にポリシリコン層を形成する工程、前記ポリシリ
コン層をエッチングしゲート電極を形成する工程、前記
ゲート電極をマスクに第一不純物を含む第一不純物層を
形成する工程、前記ゲート電極の側壁にサイドウォール
を形成する工程、前記サイドウォールをマスクにして前
記半導体基板に前記第一不純物と同一導電型の第二不純
物を含む第二不純物層を形成する工程、前記ゲート電極
上及び前記半導体基板上に延在する高融点金属層を形成
する工程、前記高融点金属層に前記第一不純物と同一導
電型の第三不純物をイオン注入する工程、前記半導体基
板を短時間熱処理し、高融点金属層と前記半導体基板及
び前記ゲート電極のポリシリコンとをシリサイド化させ
る第一熱処理工程、前記高融点金属層の未反応部分を除
去する工程、前記半導体基板を短時間熱処理する第二熱
処理工程を有することを特徴とする。
以下第１図により詳細に実施例を説明する。
工程１…第１図（ａ） Ｐ型半導体基板101上に素子分離用酸化膜102を形成し
た後、ゲート酸化膜103を熱酸化法で150〜200Å形成
し、その上に多結晶シリコンを2000〜4000Å化学的気相
成長法で形成し、800〜1000℃でリンを熱拡散する。次
にレジストパターンをマスクに前記多結晶シリコンをエ
ッチングし、ゲート電極104を形成した後に、低濃度リ
ンのイオン注入を行いＮ型低濃度拡散層105を形成す
る。さらに化学的気相成長法で3000〜4000Åの酸化膜を
形成し、リアクティブイオンで全面エッチングすること
で、前記ゲート電極104の側壁に酸化膜スペーサー100を
形成した後、高濃度ヒ素のイオン注入を行いＮ型高濃度
拡散層107を形成し、900〜1000℃で熱アニールを行い前
記Ｎ型高濃度拡散層107の活性化を行う。
た後、ゲート酸化膜103を熱酸化法で150〜200Å形成
し、その上に多結晶シリコンを2000〜4000Å化学的気相
成長法で形成し、800〜1000℃でリンを熱拡散する。次
にレジストパターンをマスクに前記多結晶シリコンをエ
ッチングし、ゲート電極104を形成した後に、低濃度リ
ンのイオン注入を行いＮ型低濃度拡散層105を形成す
る。さらに化学的気相成長法で3000〜4000Åの酸化膜を
形成し、リアクティブイオンで全面エッチングすること
で、前記ゲート電極104の側壁に酸化膜スペーサー100を
形成した後、高濃度ヒ素のイオン注入を行いＮ型高濃度
拡散層107を形成し、900〜1000℃で熱アニールを行い前
記Ｎ型高濃度拡散層107の活性化を行う。
工程２…第１図（ｂ） HF水溶液により、前記ゲート酸化膜103の一部を除去し
た後、スパッタ法によりTi108を400〜800Å形成し、高
濃度のヒ素109をイオン注入する。
た後、スパッタ法によりTi108を400〜800Å形成し、高
濃度のヒ素109をイオン注入する。
工程３…第１図（Ｃ） ハロゲンランプアニールで700℃10sec処理することに
より、前記Ｎ型高濃度拡散層107の上部及び前記ゲート
電極104の上部のみTiケイ化物110が形成される。その
後、アンモニア、過酸化水素、水の混合液で処理するこ
とにより未反応Tiは除去される。
より、前記Ｎ型高濃度拡散層107の上部及び前記ゲート
電極104の上部のみTiケイ化物110が形成される。その
後、アンモニア、過酸化水素、水の混合液で処理するこ
とにより未反応Tiは除去される。
工程４…第１図（ｄ） ハロゲンランプアニール800℃10sec処理した後、層間
絶縁膜IIIを化学的気相成長法で4000〜6000Å形成し、
レジストパターンをマスクに前記層間絶縁用酸化膜111
をエッチングし、コンタクトホールを形成した後、配線
材料用Ａ112を形成する。
絶縁膜IIIを化学的気相成長法で4000〜6000Å形成し、
レジストパターンをマスクに前記層間絶縁用酸化膜111
をエッチングし、コンタクトホールを形成した後、配線
材料用Ａ112を形成する。
以上述べたように、本発明、シリサイド形成の際に、
不純物を含んだ高融点金属を使用し、二度の熱処理でシ
リサイド化させているので、不純物層から高融点金属中
への不純物の拡散を抑制し、サイドウォール上などにシ
リサイドを形成することなく、不純物層と半導体基板と
の接合リークを低減させる効果を有するものでありま
す。
不純物を含んだ高融点金属を使用し、二度の熱処理でシ
リサイド化させているので、不純物層から高融点金属中
への不純物の拡散を抑制し、サイドウォール上などにシ
リサイドを形成することなく、不純物層と半導体基板と
の接合リークを低減させる効果を有するものでありま
す。
第１図（ａ）〜（ｄ）は本発明の半導体装置の製造方法
を表わす主要断面図。 101……Ｐ型半導体基板 102……素子分離用酸化膜 103……ゲート酸化膜 104……ゲート電極 105……Ｎ型低濃度拡散層 106……酸化膜スペーサー 107……Ｎ型高濃度拡散層 108……Ti 109……ヒ素 110……Tiケイ化物 111……層間絶縁用酸化膜 112……配線材料用Al
を表わす主要断面図。 101……Ｐ型半導体基板 102……素子分離用酸化膜 103……ゲート酸化膜 104……ゲート電極 105……Ｎ型低濃度拡散層 106……酸化膜スペーサー 107……Ｎ型高濃度拡散層 108……Ti 109……ヒ素 110……Tiケイ化物 111……層間絶縁用酸化膜 112……配線材料用Al
Claims (1)
- 【請求項１】半導体基板に第一絶縁膜を形成する工程、
前記第一絶縁膜上にポリシリコン層を形成する工程、前
記ポリシリコン層をエッチングしゲート電極を形成する
工程、前記ゲート電極をマスクに第一不純物を含む第一
不純物層を形成する工程、前記ゲート電極の側壁にサイ
ドウォールを形成する工程、前記サイドウォールをマス
クにして前記半導体基板に前記第一不純物と同一導電型
の第二不純物を含む第二不純物層を形成する工程、前記
ゲート電極上及び前記半導体基板上に延在する高融点金
属層を形成する工程、前記高融点金属層に前記第一不純
物と同一導電型の第三不純物をイオン注入する工程、前
記半導体基板を短時間熱処理し、高融点金属層と前記半
導体基板及び前記ゲート電極のポリシリコンとをシリサ
イド化させる第一熱処理工程、前記高融点金属層の未反
応部分を除去する工程、前記半導体基板を短時間熱処理
する第二熱処理工程を有することを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62143716A JP2525186B2 (ja) | 1987-06-09 | 1987-06-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62143716A JP2525186B2 (ja) | 1987-06-09 | 1987-06-09 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63307726A JPS63307726A (ja) | 1988-12-15 |
| JP2525186B2 true JP2525186B2 (ja) | 1996-08-14 |
Family
ID=15345324
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62143716A Expired - Lifetime JP2525186B2 (ja) | 1987-06-09 | 1987-06-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2525186B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5858846A (en) * | 1997-08-04 | 1999-01-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Salicide integration method |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0715997B2 (ja) * | 1985-04-05 | 1995-02-22 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
| JPS61274325A (ja) * | 1985-05-29 | 1986-12-04 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH0831598B2 (ja) * | 1985-07-03 | 1996-03-27 | 株式会社日立製作所 | 半導体装置の製造方法 |
-
1987
- 1987-06-09 JP JP62143716A patent/JP2525186B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63307726A (ja) | 1988-12-15 |
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Legal Events
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|---|---|---|---|
| EXPY | Cancellation because of completion of term | ||
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