JPS6068656A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6068656A JPS6068656A JP17624183A JP17624183A JPS6068656A JP S6068656 A JPS6068656 A JP S6068656A JP 17624183 A JP17624183 A JP 17624183A JP 17624183 A JP17624183 A JP 17624183A JP S6068656 A JPS6068656 A JP S6068656A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
この発明は半導体装置、特にショットキーバリアンース
・ドレインＭＯ８（以下ＳＢＭＯ８と略称する）ＬＳＩ
の製造方法に関するものである。
・ドレインＭＯ８（以下ＳＢＭＯ８と略称する）ＬＳＩ
の製造方法に関するものである。
（従来技術）
従来のＳＢＭＯ８の製造方法を第１図に従って説明する
。
。
まず、通常一般のシリコン基板）ＭＯＳの製造方法によ
、６、ｓｉ基板１上にポリシリコンゲート（ゲート酸化
膜２、ゲートポリシリコン３）を形成し、その後全面に
８１０！膜４を付ける。この５１０２膜４はＣＶＤ（化
学気相蒸着）あるいは熱酸化などによシ形成する。（第
１図（ａ）） 次に、ＲＩＥ（反応性イオンエッチ）によりゲート側面
にのみ＄１０．膜４を残し、その他のソース・ドレイン
領域部分はＳｌ基板１表面を露出させる。
、６、ｓｉ基板１上にポリシリコンゲート（ゲート酸化
膜２、ゲートポリシリコン３）を形成し、その後全面に
８１０！膜４を付ける。この５１０２膜４はＣＶＤ（化
学気相蒸着）あるいは熱酸化などによシ形成する。（第
１図（ａ）） 次に、ＲＩＥ（反応性イオンエッチ）によりゲート側面
にのみ＄１０．膜４を残し、その他のソース・ドレイン
領域部分はＳｌ基板１表面を露出させる。
（第１図（ｂ））
その後、メタル（金属）膜５を全面に堆積させる。この
メタル膜５にはＰｔ 、 Ｎｉ 、 ＡＩ！、 Ｔｉな
どが利用でさる。（第１図（Ｃ）） 続いて、電気炉やランプなどで熱処理を行うことによ勺
、メタル膜５とＳｔ （以下、特に断らない限シこの中
にはポリシリコンも含む）とを反応させ、Ｓ１上のメタ
ル膜５のみをシリサイド化させる。
メタル膜５にはＰｔ 、 Ｎｉ 、 ＡＩ！、 Ｔｉな
どが利用でさる。（第１図（Ｃ）） 続いて、電気炉やランプなどで熱処理を行うことによ勺
、メタル膜５とＳｔ （以下、特に断らない限シこの中
にはポリシリコンも含む）とを反応させ、Ｓ１上のメタ
ル膜５のみをシリサイド化させる。
次に、ｓｉｏ、膜４上の未反応のメタル膜５をエツチン
グによシ除去する。その後の状態が第１図（ｄ）に示さ
ハておシ、図中６は前記熱処理にょフボリシリコンゲー
トの上部に形成されたメタルシリサイド％７１＋７２は
同時に８１基板１上にショットキーバリアのソース・ド
レインとして形成されたメタルシリサイドである。
グによシ除去する。その後の状態が第１図（ｄ）に示さ
ハておシ、図中６は前記熱処理にょフボリシリコンゲー
トの上部に形成されたメタルシリサイド％７１＋７２は
同時に８１基板１上にショットキーバリアのソース・ド
レインとして形成されたメタルシリサイドである。
この後は詳しくは説明しないが、絶縁膜の堆積、この絶
縁膜へのコンタクト孔の開孔、金属配線の形成などの壬
程を経て素子を完成させる。
縁膜へのコンタクト孔の開孔、金属配線の形成などの壬
程を経て素子を完成させる。
このＳＢＭＯ８は、極めて浅いソース・ドレイン接合の
ためいわゆるショートチャネル効果が小さい、ソース・
ドレインの直列抵抗が通常の拡散層（Ｄ７−ス・ドレイ
ンよシも小さい、また基板への少数キャリアの注入が少
ないので、特に０ＭＯ８のラッチアップの防止に有用で
あるなどの特長を持つ。
ためいわゆるショートチャネル効果が小さい、ソース・
ドレインの直列抵抗が通常の拡散層（Ｄ７−ス・ドレイ
ンよシも小さい、また基板への少数キャリアの注入が少
ないので、特に０ＭＯ８のラッチアップの防止に有用で
あるなどの特長を持つ。
しかしながら、上記従来の製造方法では、シリサイド形
成のときゲート部分とソース・ドレイン部分の短絡防止
のために使用したサイドウオール５ｉｎ１膜（ポリシリ
コンゲート側面に残存するｓｉｏ。
成のときゲート部分とソース・ドレイン部分の短絡防止
のために使用したサイドウオール５ｉｎ１膜（ポリシリ
コンゲート側面に残存するｓｉｏ。
膜４）のために、そのサイドウオール５ｉ０１膜の下に
第１図（ｄ）に８で示すようにいわゆるオフセット部分
が存在するようにな凱動作時、チャネル電流が通常の拡
散層ソース・ドレインＭＯ８よリモ非常に少ないという
欠点を有していた。
第１図（ｄ）に８で示すようにいわゆるオフセット部分
が存在するようにな凱動作時、チャネル電流が通常の拡
散層ソース・ドレインＭＯ８よリモ非常に少ないという
欠点を有していた。
（発明の概要）
この発明は、上記欠点を改善する目的でなされたもので
、ショットキーソース・ドレインｍＫは不純物を導入せ
ず、サイドウオールとしての絶縁膜の下にのみ拡散層を
形成することにょシ、ショットキー接合の大きな特長で
ある少数キャリアの注入が少ないという利点を失わない
で、動作時、通常の拡散層のソース・ドレインの場合と
同じチャネル電流が得られるようにした半導体装置の製
造方法を提供するものである。
、ショットキーソース・ドレインｍＫは不純物を導入せ
ず、サイドウオールとしての絶縁膜の下にのみ拡散層を
形成することにょシ、ショットキー接合の大きな特長で
ある少数キャリアの注入が少ないという利点を失わない
で、動作時、通常の拡散層のソース・ドレインの場合と
同じチャネル電流が得られるようにした半導体装置の製
造方法を提供するものである。
（実施例）
以下この発明の一実施例を第２図を参照して説明する。
一実施例では、まず、通常一般のシリコングー）ＭＯＳ
の製造方法により、ポリシリコンゲート（ゲート酸化膜
１２、ゲートポリシリコン１３）をＳｉ基板（シリコン
基板）１１上に形成した後、そのポリシリコンゲートと
セルファラインで通常のＭＯＳのようにイオンインプラ
ンテーションなどで拡散層１４をＳｔ基板１１に作る
（第２図（ａ））。
の製造方法により、ポリシリコンゲート（ゲート酸化膜
１２、ゲートポリシリコン１３）をＳｉ基板（シリコン
基板）１１上に形成した後、そのポリシリコンゲートと
セルファラインで通常のＭＯＳのようにイオンインプラ
ンテーションなどで拡散層１４をＳｔ基板１１に作る
（第２図（ａ））。
この後、電気炉やランプなどで熱処理を行うことにより
、導入不純物の活性化あるいは拡散層１４の所定の深さ
への拡張などを行う（第２図（ｂ））。
、導入不純物の活性化あるいは拡散層１４の所定の深さ
への拡張などを行う（第２図（ｂ））。
この時、熱処理の一部あるいは全部の間、酸化性雰囲気
にすることにより、全表面にＳｔＯ，膜１５を作る。こ
のＳｉｎ、膜１５は、不純物を高濃度にドープしである
ゲートポリシリコン１３上の部分が、ソース・ドレイン
領域の部分よシも厚くなる。この傾向は、特に比較的低
温（例えば８００〜９００℃）でウエツ） ０２あるい
はスチームによる酸化を行った時に著しい。なお、この
ようにして形成したＳｔＯ，膜１５上に、さらに、ＣＶ
Ｄ ８１０．などを堆積させても良い。あるいは％ ５
ｉ０７膜１５の形成そのものを、ＣｖＤで行ってもよい
。その場合は、前記不純物導入後の熱処理を非酸化性雰
囲気で行い、その後にＣＶＤ Ｓｉｎｇを堆積させる。
にすることにより、全表面にＳｔＯ，膜１５を作る。こ
のＳｉｎ、膜１５は、不純物を高濃度にドープしである
ゲートポリシリコン１３上の部分が、ソース・ドレイン
領域の部分よシも厚くなる。この傾向は、特に比較的低
温（例えば８００〜９００℃）でウエツ） ０２あるい
はスチームによる酸化を行った時に著しい。なお、この
ようにして形成したＳｔＯ，膜１５上に、さらに、ＣＶ
Ｄ ８１０．などを堆積させても良い。あるいは％ ５
ｉ０７膜１５の形成そのものを、ＣｖＤで行ってもよい
。その場合は、前記不純物導入後の熱処理を非酸化性雰
囲気で行い、その後にＣＶＤ Ｓｉｎｇを堆積させる。
この方法にょつても、形成された５ｉｏｔ膜はゲートポ
リシリコン１３上の部分が他に比較して厚くなる。
リシリコン１３上の部分が他に比較して厚くなる。
その後、ＣＨＦ、ガスなどを使用してＲＩＥで、ソース
・ドレイン領域の薄いＳｉｎ、膜１５を除去する。
・ドレイン領域の薄いＳｉｎ、膜１５を除去する。
この時、ゲートポリシリコン１３の上面と側面にはｓｉ
ｏ、膜１５（絶縁膜）が残っている。（第２図（Ｃ）） 続いて、前記ＳｔＯ，膜１５をマスクとしてＲＩＥ（７
） カスヲｃＦ’４３ トｌ＃えて、ソース・ドレイン
トなる部分の拡散層１４を除去し、サイドウオール５ｉ
０１膜（ゲートポリシリコン１３の側面に残存するＳｉ
ｏ、膜１５）の下のみに拡散層１４を残す。
ｏ、膜１５（絶縁膜）が残っている。（第２図（Ｃ）） 続いて、前記ＳｔＯ，膜１５をマスクとしてＲＩＥ（７
） カスヲｃＦ’４３ トｌ＃えて、ソース・ドレイン
トなる部分の拡散層１４を除去し、サイドウオール５ｉ
０１膜（ゲートポリシリコン１３の側面に残存するＳｉ
ｏ、膜１５）の下のみに拡散層１４を残す。
（第２図（ｄ））
その後、再びガスを替えてＲＩＥで、ゲートポリシリコ
ン１３上面の薄くなっているＳｉｎ、膜１５をエツチン
グ除去する。あるいは、緩衝フッ酸液に浸漬して前記Ｓ
ｉＯ□膜１５を除去する。（第２図（ｄ）） この後は従来方法と同様であるので詳しくは説明しない
が、メタル膜１６を全面に堆積させ（第２図（ｅ） ）
、熱処理によりＳｌ上のメタル膜１６のみを選択的に
シリサイド化させ、最後にＳｉｎ、膜１５上の未反応の
メタル膜１６を除去する。その後の状態が第２図（ｆ）
に示されておシ、図中１７は前記熱処理にょクゲートボ
リシリコン１３上に形成されたメタルシリサイド、１８
．．１８□は同時にＳｉ基板１１上にショットキーバリ
アのソース・ドレインとして形成されたメタルシリサイ
ドである。
ン１３上面の薄くなっているＳｉｎ、膜１５をエツチン
グ除去する。あるいは、緩衝フッ酸液に浸漬して前記Ｓ
ｉＯ□膜１５を除去する。（第２図（ｄ）） この後は従来方法と同様であるので詳しくは説明しない
が、メタル膜１６を全面に堆積させ（第２図（ｅ） ）
、熱処理によりＳｌ上のメタル膜１６のみを選択的に
シリサイド化させ、最後にＳｉｎ、膜１５上の未反応の
メタル膜１６を除去する。その後の状態が第２図（ｆ）
に示されておシ、図中１７は前記熱処理にょクゲートボ
リシリコン１３上に形成されたメタルシリサイド、１８
．．１８□は同時にＳｉ基板１１上にショットキーバリ
アのソース・ドレインとして形成されたメタルシリサイ
ドである。
（発明の効果）
以上の一実施例から明らかなように、この発明の方法で
は、サイドウオールとしての絶縁膜の下にのみ拡散層を
形成する。したがって、ソース・ドレインとチャネル間
にオフセット部分がなくなり、動作時、通常の拡散層の
ソース・ドレインの場合と同じチャネル電流が得られる
。また、ソース・ドレインは拡散層が除去されるから、
ショットキー接合の大きな特長である少数キャリアの注
入が少ないという利点は失われていない。
は、サイドウオールとしての絶縁膜の下にのみ拡散層を
形成する。したがって、ソース・ドレインとチャネル間
にオフセット部分がなくなり、動作時、通常の拡散層の
ソース・ドレインの場合と同じチャネル電流が得られる
。また、ソース・ドレインは拡散層が除去されるから、
ショットキー接合の大きな特長である少数キャリアの注
入が少ないという利点は失われていない。
第１図は従来のＳＢＭＯ８の製造方法を示す断面図、第
２図は本発明の半導体装置の製造方法の一実施例を示す
断面図である。 １１・・・Ｓｉ基板、１２・・・ゲート酸化膜、１３・
・・ゲートポリシリコン、１４・・・拡散層、１５・・
・ｓｉｏ、膜、１６・・・メタル膜、１７ 、１８．．
１８．・・・メタルシリサイド。 第１図 ス ５ ｂ 第２図
２図は本発明の半導体装置の製造方法の一実施例を示す
断面図である。 １１・・・Ｓｉ基板、１２・・・ゲート酸化膜、１３・
・・ゲートポリシリコン、１４・・・拡散層、１５・・
・ｓｉｏ、膜、１６・・・メタル膜、１７ 、１８．．
１８．・・・メタルシリサイド。 第１図 ス ５ ｂ 第２図
Claims (1)
- シリコン基板上にポリシリコンゲートを形成した後、そ
のポリシリコンゲートとセルファラインで拡散層をシリ
コン基板に形成する工程と、その後、前記ポリシリコン
ゲート上面および側面に絶縁膜を形成する工程と、その
後、前記ゲート側面の絶縁膜下以外の前記拡散層を除去
する工程と、それによυ露出したシリコン基板表面およ
びゲートポリシリコンに選択的にメタルシリサイドを形
成する工程とからなる半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17624183A JPS6068656A (ja) | 1983-09-26 | 1983-09-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17624183A JPS6068656A (ja) | 1983-09-26 | 1983-09-26 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6068656A true JPS6068656A (ja) | 1985-04-19 |
Family
ID=16010105
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17624183A Pending JPS6068656A (ja) | 1983-09-26 | 1983-09-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6068656A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02281661A (ja) * | 1989-04-21 | 1990-11-19 | Nec Corp | 縦型電界効果トランジスタ |
| JPH06224428A (ja) * | 1992-12-18 | 1994-08-12 | Internatl Business Mach Corp <Ibm> | 電界効果トランジスタ及びその形成方法 |
| KR100466539B1 (ko) * | 2002-09-09 | 2005-01-15 | 한국전자통신연구원 | 쇼트키 배리어 트랜지스터 제조 방법 |
-
1983
- 1983-09-26 JP JP17624183A patent/JPS6068656A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02281661A (ja) * | 1989-04-21 | 1990-11-19 | Nec Corp | 縦型電界効果トランジスタ |
| JPH06224428A (ja) * | 1992-12-18 | 1994-08-12 | Internatl Business Mach Corp <Ibm> | 電界効果トランジスタ及びその形成方法 |
| KR100466539B1 (ko) * | 2002-09-09 | 2005-01-15 | 한국전자통신연구원 | 쇼트키 배리어 트랜지스터 제조 방법 |
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