JP3626773B2 - 半導体デバイスの導電層、mosfet及びそれらの製造方法 - Google Patents
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Description
【産業上の利用分野】
本発明は、半導体デバイス及びその製造方法に関し、特に、高集積度MOSFETに適した半導体デバイスのケイ化物導電層、高集積度MOSFETデバイス及びそれらの製造方法に関する。
【0002】
【従来の技術】
ICの高集積度化と共に単位素子の寸法は縮小されてきており、これに伴いトランジスタのゲート線の寸法も縮小されてきている。その結果、ゲート電極及びソース・ドレインのとコンタクト部位における抵抗増加が問題となってきている。
【0003】
この問題を解決するための従来技術として、多結晶シリコンのゲート電極上とシリコン基板のコンタクト部位とに金属ケイ化物層を形成する技術が開発された。これによって、トランジスタのゲート電極と、ソース・ドレインのコンタクト部位における抵抗は減少し、デバイスの性能が改善されてきた。
【0004】
この技術の初期の頃には、金属ケイ化物層のゲート電極上への形成とソース・ドレイン領域への形成とは別々の工程として実施されていた。その後、工程の簡素化と製作費の節減のため、これらを同1工程内で実行するサリサイド(salicide; self aligned silicide formation、自己整合ケイ化物形成)法が開発された。
【0005】
このサリサイド法では、シリコンが露出している部分と絶縁物の部分とに金属を同時にコーティングした後、熱処理を施す。すると、シリコンが露出している部分にはケイ化反応によってケイ化物が形成され、他方、絶縁物の部分には金属のままの状態が残される。この性質を利用して、選択的にケイ化物を形成したり、エッチングによって選択的に金属層を除去したりすることができる。
【0006】
サリサイド法がトランジスタの製作に適用されるようになって、既存のCVD(Chemical Vapour Deposition、化学蒸着)に基づくケイ化物形成法は、サリサイド法に取って代わられることになった。特に、この工法は、金属としても、またそのケイ化物としても電気抵抗値が低いチタン及びチタンケイ化物の形成に使用されている。
【0007】
しかし、従来のチタンサリサイド法による形成工程では、1回の熱処理のみによるケイ化反応でTiSi2を形成するが、化学量論上、1個のTi原子が2個のSi原子を必要とするので、トランジスタのソース・ドレインのジャンクションにTiが甚だしく進入するという問題がある。更に、TiSi2と配線に使用されるAlとの界面に異種材料が進入し、特に、TiSi2が酸化されてTiO2を形成し、その結果、コンタクト部位の抵抗値Rcが増加するという問題がある。また、TiSi2は、Si原子の拡散を防止するという役割を果たすことは出来ないので、Si原子がTiSi2を通過して溶融状態のAl配線内に進入する。そのため、Alジャンクションスパイク(Al junction spike)やAl配線内へのエレクトロ−ミグレーション(electro-migration)の問題は解消されない。
【0008】
そこで、Si原子がTiSi2を通過して溶融状態のAl配線内に進入する問題を解決するために、Al配線とTiSi2層との間に拡散防止層としてTiN層を配置するAl−TiN−TiSi2構造のコンタクト金属化技術が開発された。
【0009】
しかし、この技術は別の諸問題をもたらした。即ち、TiN層をスパッタリングで別に堆積する必要がある。また、従来のTiサリサイド法と同様に、TiSi2層が大気に曝されると異物質が進入してTiSi2を酸化し、自然酸化物のTiO2を形成する。その結果、TiNとTiSi2間の界面の接触抵抗Rcの値は全く改善されない。つまり、Al配線へのSi原子の拡散は防止出来るが、TiSi2のジャンクションへの異物質進入の問題は未解決のまま残っている。
【0010】
以下、従来のTiサリサイド法について図5を用いて説明する。
【0011】
まず、P型シリコン基板11に、単位素子を形成する活性領域と、その活性領域を電気的に分離するフィールド領域12とを、ロコス(LOCOS、シリコン窒化層を利用したシリコン基板の選択的酸化構造)法で形成する。次に、熱酸化層を成長させてトランジスタのゲート絶縁層を形成した後、多結晶シリコン導電層のゲート13を形成する。
【0012】
次に、多結晶シリコン導電層のゲート13の両側面にCVD(化学蒸着)でSiO2を堆積した後、エッチングバックして、SiO2側壁スペーサ14を形成する。次に、不純物注入を施して、自己整合のソース・ドレイン領域15を、SiO2側壁スペーサ14を持った多結晶シリコン導電層ゲート13とフィールド領域12との間のシリコン基板表面に形成する。
【0013】
次に、ウエハの全表面にスパッタリングによってTiを堆積する。次に、不活性ガス雰囲気中で、700〜800℃の温度で熱処理を施して、露出している多結晶シリコン導電層のゲート13上とシリコン基板のソース・ドレイン領域15上とに、TiSi2層16を選択的に形成する。この熱処理間には、1個のTi原子が2個のSi原子と結合されてTiSi2が形成され、そのSi原子はシリコン層または多結晶シリコン導電層のゲート13から供給される。つまり、Ti金属が、露出した表面から深さ方向にシリコンを吸収することによってTiSi2が形成される。
【0014】
次に、上記工程を経た構造をアンモニア溶液に浸して、ケイ化反応を生じなかった残存Ti層を除去する。その後、TiSi2安定化熱処理を施した後、ウエハの全表面にPSG(phospho-silicate glass、リン−ケイ酸塩ガラス)層17をコーティングする。次いで、ソース・ドレイン領域15にコンタクト穴を設け、スパッタリングによってAlを堆積し、パターニングしてアルミニウム配線18を形成して、トランジスタの製作を完了する。
【0015】
米国特許第4,855,798号には、別のサリサイド法が開示されている。この方法においては、ゲートの側壁スペーサを形成した直後にTiを堆積し、窒素雰囲気中で熱処理して、絶縁層上のTiはTiNにし、シリコンの表面上のTiはTiSi2にし、このTiSi2層の上にはケイ化窒化物(TiSi2N)が形成されるようにする。この反応の後、TiNを除去してサリサイド工程を完了する。本方法においては、TiNとTiSi2Nとの選択エッチング特性が良くないので、TiNを除去した後のゲートとソース・ドレイン領域との間で短絡を生じやすい。また、TiNを除去した後のソース・ドレイン領域の上に残留するTiSi2N層の厚さは薄いので、拡散防止層としては充分には役立たない。更に、TiNを除去した後のソース・ドレイン領域の上に残留するTiSi2N層はステップ形状をしている。
【0016】
【発明が解決しようとする課題】
上記従来技術に於いては、上述のように、TiSi2層の形成中におけるSi原子の甚だしい消費のためにTi原子がソース・ドレインジャンクションへ進入するので、ジャンクションの特性が低下し、また、薄いソース・ドレインジャンクションを形成することは不可能であるという問題がある。
【0017】
更に、TiSi2層はSi原子の拡散防止層の役割を果たすことは出来ないので、Si原子がAl配線の中へ拡散され、ジャンクションがAlスパイクによって損傷を受けやすく、あるいは、Al配線のエレクトロ−ミグレーションが生じ、トランジスタの信頼性を損なうという問題がある。
【0018】
更に、TiSi2は大気に曝されると容易に酸化されるので、Alを堆積すると、Al層とTiSi2層との界面にTiO2のような異物が形成され、接触抵抗Rcが増大し、このため、トランジスタの動作速度が低下するという問題がある。 本発明の目的は、上記従来技術の問題点を解決して、トランジスタの動作速度が低下することのない半導体デバイスの導電層、MOSFET及びそれらの製造方法を提供することにある。
【0019】
【課題を解決するための手段】
上記目的を達成するために、本願発明の半導体デバイスの導電層は、
半導体基板上に形成した不純物領域と、上記不純物領域上に形成した金属ケイ化物層と、上記金属ケイ化物層上に形成した金属ケイ化窒化物層と、上記金属ケイ化窒化物層上に形成した金属窒化物層とを、上記順序に積層した構造を含んで成る半導体デバイスの導電層において、上記金属ケイ化物層はTiSi 2 層から成り、上記金属ケイ化窒化物層はTiSiN層から成り、上記金属窒化物層はTiN層から成ることを特徴とする。
【0020】
本発明のMOSFETは、
半導体基板上に形成された不純物領域とゲート電極とを含んで成るMOSFETであって、上記不純物領域上と上記ゲート電極の上面とに形成された金属ケイ化物層と、上記金属ケイ化物層上に形成された金属ケイ化窒化物層と、上記金属ケイ化窒化物層上に形成された金属窒化物層とを含んで成るMOSFET において、上記金属ケイ化物層はTiSi 2 層から成り、上記金属ケイ化窒化物層はTiSiN層から成り、上記金属窒化物層はTiN層から成ることを特徴とする。
【0021】
本発明の半導体デバイスの導電層製造方法は、
(1)半導体基板上に不純物領域を形成する工程と、
(2)上記不純物領域上に金属層を形成する工程と、
(3)不活性ガス雰囲気中で熱処理を施して、上記金属層と上記半導体基板のシリコンとを結合させ、準安定相の金属ケイ化物層を形成する工程と、
(4)窒素を含む雰囲気中で熱処理を施して、準安定相の上記金属ケイ化物層を、安定相の金属ケイ化物層と金属ケイ化窒化物層と金属窒化物層とに相転換する工程と、
を含んで成り、上記各工程により、上記不純物領域と、安定相の上記金属ケイ化物層と、上記金属ケイ化窒化物層と、上記金属窒化物層とを上記順序に積層することを含んで成る半導体デバイスの導電層製造方法において、
安定相の上記金属ケイ化物層はTiSi 2 層から成り、上記金属ケイ化窒化物層はTiSiN層から成り、上記金属窒化物層はTiN層から成り、
上記工程(2)の上記金属層は、チタニウム層であって、スパッタリングによって厚さ約1000Åに形成し、
上記工程(3)の上記熱処理は、600〜700℃の温度で、約20分間、アルゴンまたはネオンガス雰囲気中で実施してTiSi層を形成し、
上記工程(4)の上記熱処理は、約700℃の温度で、NH 3 ガス雰囲気中で実施して、上記TiSi層上にTiN層を形成し、上記TiN層の下の上記TiSi層からTiSi 2 層を形成し、上記TiN層と上記TiSi 2 層との間にTiSiN層を形成し、
上記各工程により、上記不純物領域と、上記TiSi 2 層と、上記TiSiN層と、上記TiN層とを上記順序に積層することを特徴とする。
【0022】
本願発明のMOSFETを製造する方法は、
半導体基板にMOSFETを製造する方法において
(1)半導体シリコンで形成され、それぞれの上面が露出したソースと、ドレインと、ゲート電極とを形成する工程と、
(2)全面に金属層を形成する工程と、
(3)不活性ガス雰囲気中で熱処理を施して、上記金属層と上記シリコンとを結合させ、準安定相の金属ケイ化物層を形成する工程と、
(4)窒素を含むガス雰囲気中で熱処理を施して、準安定相の上記金属ケイ化物層を安定相の金属ケイ化物層に相転換する工程と、
を含んで成るMOSFET製造方法において、
上記工程(2)においては、上記ソースと、上記ドレインと、上記ゲート電極との上にチタニウム層を形成し、
上記工程(3)の上記熱処理は、600〜700℃の温度で、約20分間、不活性ガス雰囲気中で実施してTiSi層を形成し、
上記工程(4)の上記熱処理は、約700℃の温度で、NH 3 ガス雰囲気中で実施して、上記TiSi層上にTiN層を形成し、上記TiN層の下の上記TiSi層からTiSi 2 層を形成し、上記TiN層と上記TiSi 2 層との間にTiSiN層を形成し、
上記各工程により、上記不純物領域と、上記TiSi 2 層と、上記TiSiN層と、上記TiN層とを上記順序に積層することを特徴とする。
【0023】
この場合、上記工程(2)の上記金属層は、スパッタリングによって厚さ約1000Åに形成し、上記工程(3)の上記熱処理は、アルゴンまたはネオンガス雰囲気中で実施することを特徴とする。
【0024】
【作用】
本願発明によれば、Si層の表面にTi層を堆積し、その後、従来技術におけるTiSi2層形成温度よりも低い600〜700℃の温度で熱処理を施すので、TiSi層(単ケイ化物層)が形成される。その後、窒素雰囲気中でTiSi層に長時間の熱処理を施すので、表面上にTiN層が形成され、同時にTiSi2層が形成される。即ち、
2TiSi+N2→2TiN+2Si …… (1)
TiSi+Si→TiSi2 ……………… (2)
において、式(1)に示すように、TiN層が形成されると同時にSi原子が残される。残されたSi原子はTiSi2層形成時のSi供給源となる。
【0025】
図3及び図4に示すように、ケイ化反応を600〜700℃の温度で生じさせると、TiSi相がTiSi2相よりも大きい割合で形成される。更に、熱力学的にTiSiよりも大きな成長ポテンシャルを有するTiNを形成するために、約700℃の温度で、長時間にわたって、窒素(N2,NH3)を含有するガス雰囲気中で熱処理を施すので、TiSiのSiがNによって置換され、同時に、図4に示すように、TiSiからTiSi2への相転移が生じる。TiSiからTiSi2への相転移が生じると、TiN反応時に残されたSiがTiSi2のSi供給源となるので、シリコン層からのSi消費は最小限となる。
【0026】
本願発明によれば、TiとSiとが反応してケイ化物を形成する際、TiSi2とは異なる中間相(反応が最終相へ進行する際の中間段階において生じる準安定相)のTiSiを形成するので、Ti原子1個がSi原子1個を必要とすることになり、TiSi2が直接生成される場合に比し、Tiと接するシリコン層でのSiの消費は1/2となる。また、最終相のTiSi2形成の熱処理工程においては、窒素を供給してTiSiの表面にTiNを形成するが、TiN形成反応の際に残ったSiが、TiSiが最終安定相であるTiSi2に遷移する際に供給されるので、シリコン基板(即ち、拡散領域及びソース・ドレイン領域)から供給されるSi原子の消費は最小化される。
【0027】
従って、従来技術と同様なTiSi2ケイ化物層をゲート多結晶シリコン上とトランジスタのソース・ドレイン領域上とに形成するが、従来技術と比較して、TiSi2のジャンクションへの侵入を抑制することが可能となる。また、別の工程を加えることなく窒素雰囲気中でTiN層をTiSi2層上に形成することが出来るので、ソース・ドレイン領域のコンタクトをAl/TiN/TiSi2構造とすることが出来、Al層とTiSi2層との間に拡散防止層(TiN膜)が形成され、信頼性の高いコンタクト配線構造が得られる。
【0028】
【実施例】
以下本発明の1実施例を、図1および図2を参照して説明する。
【0029】
先ず、図1(a)に示すように、LOCOS法を施して、第1導電型(p型)シリコン基板21の非活性領域22と活性領域(非活性領域22以外の領域)とを従来技術で分離する。次に、ゲート絶縁層23としてシリコン熱酸化層を約100Åの厚さでシリコン基板21上に形成する。次に、多結晶シリコンを約2500Åの厚さでLPCVD(Low Pressure Chemical Vapor Deposition、低圧化学蒸着)法によって堆積し、ゲート電極24として用いる導電層を形成し、ホトエッチングによりパターニングしてゲート電極24を形成する。
【0030】
次に、図1(b)に示すように、CVD(化学蒸着)でSiO2を堆積し、エッチングバックしてゲート電極24の両側にSiO2側壁スペーサ25を形成する。次に、イオン注入を実施して、シリコン基板21に不純物を浸透させ、不純物領域を形成してソース・ドレイン領域26を形成する。
【0031】
次に、図1(c)に示すように、チタニウム(Ti)をスパッタリングによって表面全体に約1000Åの厚さに堆積して、チタニウム層27を形成する。
【0032】
次に、図1(d)に示すように、不活性ガス(ArまたはN2)雰囲気中で、温度600〜700℃の熱処理を20分間施してTiSi単ケイ化物層30を形成する。
【0033】
次に、図2(e)に示すように、アンモニア液に浸して、Siと反応しなかったTiを取り除き、TiSi単ケイ化物層30のみをゲート電極24、ソース・ドレイン領域26の上に残す。
【0034】
次に、図2(f)に示すように、NH3ガスの雰囲気中で、約700℃の温度で熱処理を施して、TiSi単ケイ化物層30の上にTiN層32を形成する。この条件のもとに、TiN層32の下のTiSi単ケイ化物層30は、TiSi2層31に変換する。また、この条件のもとでは、TiN層32とTiSi2層31との間には、TiSiNの薄膜が形成され得る。
【0035】
換言すれば、TiSi2層31は、次のような2段階のケイ化によって形成される。
ここに、Si※は、TiSiから分離したSi原子を示す。
次に、図2(g)に示すように、CVD(化学蒸着)でSiO2層34を全面に堆積しソース・ドレイン領域26への配線のためのコンタクト穴を形成した後、Alを堆積し、パターニングを施して、配線パターン35を形成する。
【0036】
この後、従来技術で後工程を実施して、半導体MOSチップを完成する。
【0037】
上記実施例においては、金属ケイ化物層を形成する金属としてチタニウムを使用したが、準安定相の金属ケイ化物層と安定相の金属ケイ化物層とに成り得る金属であればチタニウム以外の他の金属を使用してもよい。
【0038】
【発明の効果】
本願発明によれば、TiとSiとが反応してケイ化物を形成する際、最終の安定相に到る中間段階である準安定相のTiSiを形成するので、Ti原子1個がSi原子1個を必要とすることになり、TiSi2が直接生成される場合に比し、Tiと接するシリコン層でのSiの消費は1/2となる。また、最終相のTiSi2形成の熱処理工程においては、窒素を供給してTiSiの表面にTiNを形成するが、TiN形成反応の際に残ったSiが、TiSiが最終安定相であるTiSi2に遷移する際に供給されるので、シリコン基板から供給されるSi原子の消費は最小化される。従って、Si原子の甚だしい消費に伴うTi原子のソース・ドレインジャンクションへの侵入を抑制することが可能となるという効果があり、これによって、ジャンクションの特性低下を防止し、また、薄いソース・ドレインジャンクションの形成が可能となるという効果がある。
【0039】
また、本願発明によれば、別の工程を加えることなく窒素雰囲気中でTiN層をTiSi2層上に形成することが出来るので、ソース・ドレイン領域のコンタクトをAl/TiN/TiSi2構造とすることが出来、Al層とTiSi2層との間に拡散防止層(TiN膜)が形成され、Si原子のAl配線中への拡散を防止することが可能となり、ジャンクションがAlスパイクによって損傷を受けることを防止し、Al配線のエレクトロ−ミグレーションの発生を防止し、トランジスタの信頼性を向上出来るという効果がある。
【0040】
また、本願発明によれば、Al層とTiSi2層との間の界面への異物侵入に起因する接触抵抗Rcの増加を抑制することが可能となり、トランジスタの動作速度の低下を防止出来るという効果がある。
【図面の簡単な説明】
【図1】本発明の半導体デバイスの製造方法の1実施例を示す製造工程断面図である。
【図2】本発明の半導体デバイスの製造方法の1実施例を示す製造工程断面図である。
【図3】熱処理温度による、チタニウム、多結晶シリコン等の濃度分布変化の状況を示すグラフである。
【図4】熱処理時間による、ケイ化チタンの準安定相と最終安定相の濃度分布変化の状況を示すグラフである。
【図5】従来の半導体デバイスの製造方法を説明するための、MOSFETの部分断面図である。
【符号の説明】
11…P型シリコン基板、
12…フィールド領域、
13…ゲート、
14…SiO2側壁スペーサ、
15…ソース・ドレイン領域、
16…TiSi2層、
17…PSG層、
18…アルミニウム配線、
21…シリコン基板、
22…非活性領域、
23…ゲート絶縁層、
24…ゲート電極、
25…SiO2側壁スペーサ、
26…ソース・ドレイン領域、
27…チタニウム層、
30…TiSi単ケイ化物層、
31…TiSi2層、
32…TiN層、
34…SiO2層、
35…配線パターン
Claims (5)
- 半導体基板上に形成した不純物領域と、上記不純物領域上に形成した金属ケイ化物層と、上記金属ケイ化物層上に形成した金属ケイ化窒化物層と、上記金属ケイ化窒化物層上に形成した金属窒化物層とを、上記順序に積層した構造を含んで成る半導体デバイスの導電層において、上記金属ケイ化物層はTiSi 2 層から成り、上記金属ケイ化窒化物層はTiSiN層から成り、上記金属窒化物層はTiN層から成ることを特徴とする半導体デバイスの導電層。
- 半導体基板上に形成された不純物領域とゲート電極とを含んで成るMOSFETであって、上記不純物領域上と上記ゲート電極の上面とに形成された金属ケイ化物層と、上記金属ケイ化物層上に形成された金属ケイ化窒化物層と、上記金属ケイ化窒化物層上に形成された金属窒化物層とを含んで成るMOSFETにおいて、上記金属ケイ化物層はTiSi 2 層から成り、上記金属ケイ化窒化物層はTiSiN層から成り、上記金属窒化物層はTiN層から成ることを特徴とする MOSFET。
- (1)半導体基板上に不純物領域を形成する工程と、
(2)上記不純物領域上に金属層を形成する工程と、
(3)不活性ガス雰囲気中で熱処理を施して、上記金属層と上記半導体基板のシリコンとを結合させ、準安定相の金属ケイ化物層を形成する工程と、
(4)窒素を含む雰囲気中で熱処理を施して、準安定相の上記金属ケイ化物層を、安定相の金属ケイ化物層と金属ケイ化窒化物層と金属窒化物層とに相転換する工程と、
を含んで成り、上記各工程により、上記不純物領域と、安定相の上記金属ケイ化物層と、上記金属ケイ化窒化物層と、上記金属窒化物層とを上記順序に積層することを含んで成る半導体デバイスの導電層製造方法において、
安定相の上記金属ケイ化物層はTiSi 2 層から成り、上記金属ケイ化窒化物層はTiSiN層から成り、上記金属窒化物層はTiN層から成り、
上記工程(2)の上記金属層は、チタニウム層であって、スパッタリングによって厚さ約1000Åに形成し、
上記工程(3)の上記熱処理は、600〜700℃の温度で、約20分間、アルゴンまたはネオンガス雰囲気中で実施してTiSi層を形成し、
上記工程(4)の上記熱処理は、約700℃の温度で、NH 3 ガス雰囲気中で実施して、上記TiSi層上にTiN層を形成し、上記TiN層の下の上記TiSi層からTiSi 2 層を形成し、上記TiN層と上記TiSi 2 層との間にTiSiN層を形成し、
上記各工程により、上記不純物領域と、上記TiSi 2 層と、上記TiSiN層と、上記TiN層とを上記順序に積層することを特徴とする半導体デバイスの導電層製造方法。 - 半導体基板にMOSFETを製造する方法において
(1)半導体シリコンで形成され、それぞれの上面が露出したソースと、ドレインと、ゲート電極とを形成する工程と、
(2)全面に金属層を形成する工程と、
(3)不活性ガス雰囲気中で熱処理を施して、上記金属層と上記シリコンとを結合させ、準安定相の金属ケイ化物層を形成する工程と、
(4)窒素を含むガス雰囲気中で熱処理を施して、準安定相の上記金属ケイ化物層を安定相の金属ケイ化物層に相転換する工程と、
を含んで成るMOSFET製造方法において、
上記工程(2)においては、上記ソースと、上記ドレインと、上記ゲート電極との上にチタニウム層を形成し、
上記工程(3)の上記熱処理は、600〜700℃の温度で、約20分間、不活性ガス雰囲気中で実施してTiSi層を形成し、
上記工程(4)の上記熱処理は、約700℃の温度で、NH 3 ガス雰囲気中で実施して上記TiSi層上にTiN層を形成し、上記TiN層の下の上記TiSi層からTiSi 2 層を形成し、上記TiN層と上記TiSi 2 層との間にTiSiN層を形成し、
上記各工程により、上記不純物領域と、上記TiSi 2 層と、上記TiSiN層と、上記TiN層とを上記順序に積層することを特徴とする MOSFET 製造方法。 - 請求項4において、上記工程(2)の上記金属層は、スパッタリングによって厚さ約1000Åに形成し、上記工程(3)の上記熱処理は、アルゴンまたはネオンガス雰囲気中で実施することを特徴とするMOSFET製造方法。
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