JP2586816B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JP2586816B2
JP2586816B2 JP5323576A JP32357693A JP2586816B2 JP 2586816 B2 JP2586816 B2 JP 2586816B2 JP 5323576 A JP5323576 A JP 5323576A JP 32357693 A JP32357693 A JP 32357693A JP 2586816 B2 JP2586816 B2 JP 2586816B2
Authority
JP
Japan
Prior art keywords
film
titanium
silicide film
layer
silicide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP5323576A
Other languages
English (en)
Other versions
JPH07183504A (ja
Inventor
義久 松原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Electric Co Ltd filed Critical Nippon Electric Co Ltd
Priority to JP5323576A priority Critical patent/JP2586816B2/ja
Publication of JPH07183504A publication Critical patent/JPH07183504A/ja
Application granted granted Critical
Publication of JP2586816B2 publication Critical patent/JP2586816B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Landscapes

  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、高融点金属シリサイド
膜をトランジスタのゲート電極及びシリコン拡散層上に
有する半導体装置の製造方法に関する。
【0002】
【従来の技術】トランジスタのサイズの縮小による集積
度の向上に伴い、ゲート電極の幅や拡散層の幅が狭くな
ってきている。ゲート電極と拡散層の縮小に従い、層抵
抗が増加して回路遅延に大きな影響を及ぼす。したがっ
てサブミクロンオーダー以降の微細技術における、高融
点金属シリサイドの低抵抗技術は必須の技術として注目
されている。特に、チタン(Ti)を用いたサリサイド
(self−aligned−silicide)の電
極配線を用いたトランジスタは、実デバイスへ応用され
ている。
【0003】しかしながら、チタンシリサイドを適用し
てサリサイド構造のトランジスタを形成する場合、デバ
イスサイズの縮小に伴い、拡散層の深さはリーク電流を
抑制するためにシャロー化が必要である。
【0004】シリサイド膜厚の薄膜化は、本質的なシリ
サイド層抵抗の増加を導くだけでなく、シリサイド膜形
成におけるチタンシリサイド物性に次の2つの問題点を
生じる。第1は凝集によるシリサイド層の断線と、第2
は相転移温度の上昇である。
【0005】凝集によるチタンシリサイド層断線の原因
は次の様に考えられる。チタンシリサイド膜が800℃
以上の高温になると軟化し始め、流動可能な状態にな
る。この流動は、チタンシリサイド膜の表面あるいは拡
散層との界面で水平の方向に生じる。この流動によっ
て、エネルギーが最小になるようにチタンシリサイド膜
の変形が生じる。したがって、膜状であったものが、や
がて部分的に島状になる領域と薄膜になる領域とが発生
する。この現象によって、チタンシリサイド膜の膜厚の
均一性が失われるだけでなく、完全に断線状態になる場
合もある。したがって、チタンシリサイド膜の導電性が
劣化し、抵抗値が増加する。更に、シリサイド膜厚の減
少とシリサイド配線幅の減少は表面張力の増加を引き起
こし、薄膜における凝集開始温度はチタンシリサイド膜
厚の減少と共に低下する。このことは、テー ピー ノ
ラン(T.P.Nolan)等によりジャーナル オブ
アップライド フィズイックス(Journal o
f Applied Physics)71(2),1
5頁(1992年)に報告されている。
【0006】一方、チタンシリサイド膜の形成には相転
移が必要である。すなわち、高層抵抗(比抵抗:2×1
-4Ω・cm)を有する非平衡相であるC49構造か
ら、低層抵抗(比抵抗:1.5×10-5Ω・cm)を有
する平衡相であるC54構造への相転移である。トラン
ジスタの微細化は不純物濃度の増加、シリサイド膜厚の
薄膜化、シリサイド膜幅の縮小が要求され、この相転移
温度は、不純物濃度、シリサイド薄膜、シリサイド膜幅
に依存して変動する。例えばシリサイド膜厚を50nm
から30nmへ薄膜化することにより、C49構造から
C54構造への相転移温度は700℃程度から900℃
以上まで上昇する。
【0007】従ってチタンシリサイド膜単層構造では、
相転移温度と凝集温度で制限された温度範囲でのみ形成
できるものである。しかしながら、デバイスサイズの微
細化に伴う相転移温度の上昇と凝集温度の低下により、
もはや0.5μm以下の設計ルールでは、従来シリサイ
ド膜の単層構造では、低抵抗(10Ω/□)は得られな
かった。
【0008】そこで、設計ルールが0.5μm以下のト
ランジスタでは、材質の異なる複数の高融点金属シリサ
イドをシリコン基板上に形成する技術(特開昭62−6
2555号)が注目されている。この積層高融点金属シ
リサイド構造を形成する技術は、MOSトランジスタの
ゲート電極及びソース/ドレイン領域の各表面に第1の
高融点金属シリサイド膜を形成した上に、第1の高融点
金属シリサイド膜と異なる、低い層抵抗の金属層を選択
的に形成することによって、シリサイド単層構造と比較
して、層抵抗の低抵抗化が実現できる特徴を有する。
【0009】このような従来の積層高融点金属シリサイ
ド構造を有するトランジスタの製造方法を、図3に基づ
いて説明する。ここで、第1の金属シリサイド膜をチタ
ンシリサイド10で形成し、第2の高融点金属シリサイ
ド層としてタングステンシリサイド9を形成する場合の
製造工程の例について説明する。
【0010】まず図3(a)に示すように、シリコン基
板1上にゲート酸化膜3を介してポリシリコンからなる
ゲート電極4とサイドウオール5を形成し、この工程中
に不純物をイオン注入しLDD構造の拡散層2を形成す
る。次でスパッタリング法などにより所定の膜厚(10
〜100nm)のTi膜6を全面に形成する。次に図3
(b)に示すように、600〜700℃の窒素雰囲気中
で30〜60秒間程度熱処理を行う。この時、Ti膜6
がシリコン面と接する面、すなわち、ゲート電極4の表
面と拡散層2の表面のうち絶縁膜で覆われていない領域
では、C49構造チタンシリサイド(TiSi2 )が形
成される。それに対してシリコン酸化膜で覆われた領域
は、未反応のチタンが窒素と反応して窒化チタン(Ti
N)を形成する。したがって、アンモニア水とH2 2
の混合液などでTiNや未反応のTiを取り除くことに
よって、ゲート電極4上及びソース/ドレイン領域を形
成する拡散層2上のみにチタンシリサイド膜を形成する
ことができる。その後、さらに、800℃程度の窒素雰
囲気中で60秒程度の所定時間の熱処理を行うことによ
り完全なC54構造を有するチタンシリサイド(TiS
2 )10が形成される。次に図3(c)に示すよう
に、WF6 とSiH4 をソースガスとして用いた選択化
学気相成長(CVD)法を用いて、自己整合的にタング
ステンシリサイド膜9Aを形成する。
【0011】更に、窒化したチタンシリサイド表面にタ
ングステンシリサイド膜を形成するプロセスもアール
ブイ ジョシイ(R.V.Joshi)等によりアプラ
イドフィジックス レターズ(Applied Phy
sics Letters)54(17),24 19
89年に提案されている。次にこのプロセスを図4を用
いて説明する。
【0012】まず、図3(a),(b)で説明したよう
に、チタンシリサイド膜を形成したのち余剰のTiをア
ンモニア水などにより除去してC49構造のチタンシリ
サイド膜を形成する。その後、図4に示すように800
℃程度のアンモニアガス雰囲気中で60秒程度の所定時
間の熱処理を行うことにより完全なC54構造を有する
チタンシリサイド(TiSi2 )膜10を形成すると共
に、シリサイド膜表面に窒化チタン膜11を形成する。
次に、WF6 とSiH4 をソースガスとして用いた選択
CVD法を用いて、自己整合的にタングステンシリサイ
ド膜9Bを形成する。
【0013】このようにして形成されたタングステンシ
リサイド膜とチタンシリサイド膜の少なくとも2層から
なる積層高融点金属シリサイド構造を有するMOSトラ
ンジスタは、コンタクトエッチング耐性に優れると共
に、チタンシリサイド膜の層抵抗の変化に影響されずに
安定な層抵抗を有する電極配線が得られる。
【0014】
【発明が解決しようとする課題】図3で説明したタング
ステンシリサイド膜とチタンシリサイド膜との積層シリ
サイド構造の電極配線の形成には、以下に述べる問題点
が存在する。
【0015】C54構造のチタンシリサイド層10への
シリコンを含有した選択タングステンシリサイド膜の成
長技術は、配線層と基板とを接続するコンタクト電極に
おいて多くの研究がなされている。しかし、C54構造
のチタンシリサイド膜表面にはタングステンシリサイド
の核成長はしにくく、またWF6 を用いたタングステン
シリサイド膜成長においては酸化膜上とチタンシリサイ
ド膜上との選択性が得られない。更に、タングステンシ
リサイド膜成長に用いられるソースガスのWF6 は、チ
タンシリサイドと反応して、高抵抗のフッ化チタン膜8
(TiF3 またはTiF4 )を形成し、コンタクト性を
悪化することが知られている。
【0016】この高抵抗コンタクトの原因であるフッ化
チタン膜を形成せずに、タングステンシリサイド膜を成
膜する技術が検討されている。しかし、成長温度700
℃程度では、酸化膜上とチタンシリサイド膜上との選択
性が低下するばかりでなく、成長レートが上昇し膜厚制
御が困難になるという問題がある。
【0017】一方、図4で説明した窒化したシリサイド
膜表面上にタングステンシリサイド膜9Bを形成する方
法では、フッ化チタン膜を発生させない。故にフッ化チ
タン膜である高抵抗層を形成せずにタングステンシリサ
イド膜が成膜できるが、酸化膜とチタンシリサイド膜上
への成長時の選択性が低下するという問題が生じる。
【0018】以上示したように、いずれの従来技術を用
いても積層高融点金属シリサイド膜からなる2層構造の
電極配線の実用化は極めて難しいため、半導体装置の集
積度の向上が妨げられるという問題点があった。
【0019】
【課題を解決するための手段】本発明の半導体装置の成
長方法は、拡散層が形成されたシリコン基板上または絶
縁膜を介してシリコン基板に形成されたポリシリコン層
上にチタン膜を形成する工程と、前記チタン膜を熱処理
し前記拡散層または前記ポリシリコン層上にチタンシリ
サイド膜を形成する工程と、前記チタンシリサイド膜上
にタングステンシリサイド膜を選択的に形成する工程
と、前記タングステンシリサイド膜をランプアニール装
置を用いて熱処理する工程とを含むことを特徴とするも
のである。
【0020】
【実施例】以下本発明の実施例を図面を参照しながら説
明する。
【0021】図1(a)〜(d)は本発明の第1の実施
例を説明するための工程順に示した半導体チップの断面
図であり、本発明をサリサイド構造の電極配線を有する
MOSトランジスタに適用した場合を示している。特に
本実施例では、シリコン基板1の表面に形成されたソー
ス/ドレインとなる拡散層2と、前記シリコン基板上に
形成された膜厚10nm程度のゲート酸化膜3を介して
形成された膜厚100nm〜300nm程度のゲート電
極4との上に形成されたC49構造のチタンシリサイド
膜7と、前記チタンシリサイド膜7の全面に形成された
タングステンシリサイド膜9を有する構造を特徴として
いる。
【0022】まず図1(a)に示すように、従来と同様
の工程によりシリコン基板1上にLDD構造の拡散層2
とゲート酸化膜3とポリシリコンからなるゲート電極4
と絶縁膜からなるサイドウオール5を形成する。次に、
全面にスパッタリング法などにより所定の膜厚(10〜
100nm)のTi膜6を形成する。
【0023】次に図1(b)に示すように、600〜7
00℃の窒素雰囲気中で30〜60分間程度熱処理を行
う。この時、Ti膜6がシリコン面と接する面、すなわ
ち、ゲート電極4の表面と拡散層2の表面のうち絶縁膜
で覆われていない領域では、高い層抵抗を有するチタン
シリサイド(C49構造TiSi2 )膜7が形成され
る。それに対してシリコン酸化膜で覆われた領域には、
未反応のTi膜と窒素と反応した窒化チタン(TiN)
膜が形成される。アンモニア水とH2 2 の混合液など
でTiN膜や未反応のTi膜を取り除く。
【0024】次に図1(c)に示すように、WF6 とシ
ランを主成分としたタングステンシリサイドの選択CV
D成長法を用いてチタンシリサイド膜7上全面にタング
ステンシリサイド膜9を形成する。
【0025】ここで、このCVD成膜方法は、一般に2
ステップで形成することが望ましい。まず、WF6 が3
00sccm、圧力300mTorr程度の雰囲気にお
いて5秒程度でウエハーを晒す。この工程により、チタ
ンシリサイド膜の表面は、WF6 によりフッ化され、T
iF3 またはTiF4 が形成されると共に、タングステ
ンシリサイド成長核が膜上に均一に形成される。図4で
説明した従来の製造方法における窒化チタンやC54構
造のチタンシリサイドはWF6 によってはほとんどフッ
化されない。次に、WF6 300sccm,SiH4
200sccmの流量比のWF6 とシランの混合ガスに
より、4nm/sec程度の成長レートでタングステン
シリサイド膜を100nm程度形成する。成長時間は2
0sec程度である。
【0026】次に図1(d)に示すように、ランプアニ
ールの工程により、このタングステンシリサイド膜9の
形成時にシリコン基板上に形成された高抵抗のフッ化チ
タン膜8を除去する。図5にオージェ分光法(AES)
の深さプロファイルより得られたフッ素のピーク強度の
ランプアニール温度依存性を示す。ランプアニールの温
度が700℃以上でフッ素ピーク強度は0となる。一
方、このアニール工程におけるチタンシリサイド膜のバ
リア性を図6の大面積拡散層の逆バイアス特性として示
す。600〜850℃までは良好な接合耐性を持ってい
るが900℃以上の温度になると接合は破壊する。図
5,図6よりこのランプアニールを650〜900℃で
行なえば良好な接続を有するMOSトランジスタが得ら
れることが分る。
【0027】タングステンシリサイド膜の選択成長にお
ける金属膜上へのタングステンシリサイド成長レートを
図7に示す。従来例におけるTiN膜やC54構造チタ
ンシリサイド膜より本実施例のC49構造のチタンシリ
サイド膜上へのタングステンシリサイド膜の成長レート
は約1桁大きい(成長時間50sec以下)。従って、
酸化膜上への成長速度との差が拡大し酸化膜と金属膜上
との選択性が改善される。さらに、成長速度の向上は、
タングステンシリサイド成長核密度の増加に起因してい
ることから、タングステンシリサイド膜のモホロジーが
改善されるばかりでなくウエハー面内の膜厚均一性も改
善される。
【0028】次に層抵抗の拡散層幅依存性を図8に示
す。本実施例の2層シリサイド構造では従来法にあるよ
うなTiN膜やフッ化チタン膜がないことから、1.0
Ω/□程度の低い層抵抗が得られる。図9にn型トラン
ジスタのId−Vd特性を示す。層抵抗の低下により線
形領域におけるドレイン電流が従来の構造のものより1
5%以上改善されていることが分る。
【0029】図2(a)〜(d)は、本発明の第2の実
施例を説明するための半導体チップの断面図であり、本
発明をバイポーラトランジスタに適用した例を示す。
【0030】まず図2(a)に示すように、P型シリコ
ン基板上1Aにヒ素原子の拡散によりN型埋め込み層1
2を形成する。ついで、N型のエピタキシャル成長層1
3を形成したのち、リン原子の選択拡散により埋め込み
コレクタ引出し領域18を形成する。次で全面にシリコ
ン酸化膜14を形成し、更にボロン原子をイオン注入し
て、ベース領域15を形成する。次にシリコン酸化膜1
4を選択的にエッチングしベース領域15上に開口部を
形成したのち全面にポリシリコン膜16をCVD法によ
り70〜100nmの膜厚に堆積する。次でこのポリシ
リコン膜16の上方から砒素原子を70〜80keVの
イオン注入エネルギーで添加される。この結果、砒素原
子のピーク濃度はポリシリコン膜16のほぼ1/2の膜
厚の位置に存在するように設定される。
【0031】次に図2(b)に示すように、900〜1
100℃の温度処理をランプアニールにより行ない、ボ
ロン原子および砒素原子を活性化して砒素原子をポリシ
リコン膜16からベース領域15内へ拡散させエミッタ
領域17を形成する。次にポリシリコン膜16およびシ
リコン酸化膜14を順次選択的にエッチングし、埋め込
みコレクタ引き出し領域18、ベース領域15に達する
深さの開口部を設ける。次に、Ti膜6Aをスパッタ法
により30〜60nm膜厚に堆積する。
【0032】次に図2(c)に示すように、400〜6
00℃の熱処理を施してチタンシリサイド膜7Aをそれ
ぞれの開口部内及びポリシリコン膜16の表面に形成
し、続いてアンモニア水または硫酸とH2 2 の混合液
により未反応のTi及びTiN膜を除去する。
【0033】次に図2(d)に示すように、CVD技術
を用いてチタンシリサイド膜7A上のみにタングステン
シリサイド膜9Cを選択的に成長させたのち約800℃
の熱処理をランプアニールにより行なう。本第2の実施
例によれば、エミッタ領域17はタングステンシリサイ
ド膜9Cにより被覆されるため、エミッタ引き出しのポ
リシリコン膜16の層抵抗が低減され、ドライブ電流の
大きいバイポーラトランジスタにおける回路動作速度が
改善される。更に、ベース及びコレクタの引出し領域の
開口部をタングステンシリサイド膜9Cで埋め込むこと
により、その上に形成されるアルミニウム配線の形状も
改善され信頼性も向上する。
【0034】
【発明の効果】以上詳細に説明したように本発明によれ
ば、チタンシリサイド膜上に選択性良くタングステンシ
リサイド膜を形成できるため、層抵抗の低い2層構造の
シリサイド膜からなる電極配線を形成できるという効果
がある。このため、集積度の向上した半導体装置が得ら
れる。
【図面の簡単な説明】
【図1】本発明の第1の実施例を説明するための半導体
チップの断面図。
【図2】本発明の第2の実施例を説明するための半導体
チップの断面図。
【図3】従来例を説明するための半導体チップの断面
図。
【図4】他の従来例を説明するための半導体チップの断
面図。
【図5】フッ素ピーク強度とランプアニール温度との関
係を示す図。
【図6】n型拡散層の逆バイアス特性を示す図
【図7】金属膜上へのタングステンシリサイド膜の成長
速度を示す図。
【図8】実施例と従来例におけるシリサイド膜の層抵抗
を示す図。
【図9】n型トランジスタのId−Vd特性を示す図。
【符号の説明】
1,1A シリコン基板 2 拡散層 3 ゲート酸化膜 4 ゲート電極 5 サイドウオール 6,6A Ti膜 7,7A チタンシリサイド膜(C49) 8 フッ化チタン膜 9,9A〜9C タングステンシリサイド膜 10 チタンシリサイド膜(C54) 11 窒化チタン膜 12 N型埋込み層 13 N型エピタキシャル層 14 シリコン酸化膜 15 ベース領域 16 ポリシリコン膜 17 エミッタ領域 18 コレクタ引出し領域

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項1】 拡散層が形成されたシリコン基板上また
    は絶縁膜を介してシリコン基板に形成されたポリシリコ
    ン層上にチタン膜を形成する工程と、前記チタン膜を熱
    処理し前記拡散層または前記ポリシリコン層上にチタン
    シリサイド膜を形成する工程と、前記チタンシリサイド
    膜上にタングステンシリサイド膜を選択的に形成する工
    程と、前記タングステンシリサイド膜をランプアニール
    装置を用いて熱処理する工程とを含むことを特徴とする
    半導体装置の製造方法。
  2. 【請求項2】 WF6 とSiH4 のソースガスを主成分
    とした化学気相成長法によりタングステンシリサイド膜
    を選択的に形成したのちランプアニール装置を用いて6
    50〜900℃で熱処理を行う請求項1記載の半導体装
    置の製造方法。
JP5323576A 1993-12-22 1993-12-22 半導体装置の製造方法 Expired - Fee Related JP2586816B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP5323576A JP2586816B2 (ja) 1993-12-22 1993-12-22 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP5323576A JP2586816B2 (ja) 1993-12-22 1993-12-22 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JPH07183504A JPH07183504A (ja) 1995-07-21
JP2586816B2 true JP2586816B2 (ja) 1997-03-05

Family

ID=18156254

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5323576A Expired - Fee Related JP2586816B2 (ja) 1993-12-22 1993-12-22 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP2586816B2 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2360128A (en) * 1996-12-04 2001-09-12 United Microelectronics Corp Method of making semiconductor device with salicide electrode
JP3107032B2 (ja) 1998-03-09 2000-11-06 日本電気株式会社 半導体装置の製造方法
JP3417866B2 (ja) * 1999-03-11 2003-06-16 株式会社東芝 半導体装置およびその製造方法

Also Published As

Publication number Publication date
JPH07183504A (ja) 1995-07-21

Similar Documents

Publication Publication Date Title
US6562718B1 (en) Process for forming fully silicided gates
US4378628A (en) Cobalt silicide metallization for semiconductor integrated circuits
US5652180A (en) Method of manufacturing semiconductor device with contact structure
US5512516A (en) Contact structure for connecting an electrode to a semiconductor device and a method of forming the same
US5217923A (en) Method of fabricating a semiconductor device having silicided source/drain regions
JP2848299B2 (ja) 半導体装置及びその製造方法
US5801444A (en) Multilevel electronic structures containing copper layer and copper-semiconductor layers
JP2692554B2 (ja) 半導体装置の製造方法
JP3626773B2 (ja) 半導体デバイスの導電層、mosfet及びそれらの製造方法
KR19980053694A (ko) Mosfet 제조 방법
US6329277B1 (en) Method of forming cobalt silicide
JP2630292B2 (ja) 半導体装置の製造方法
US6437445B1 (en) Niobium-near noble metal contact structures for integrated circuits
JPH07321066A (ja) 半導体装置の製造方法
JPH07283168A (ja) 半導体装置およびその製造方法
EP0769808A2 (en) Wet etching process with high selectivity between Cu and Cu3Ge
US6291890B1 (en) Semiconductor device having a silicide structure
JP2586816B2 (ja) 半導体装置の製造方法
JP3211374B2 (ja) 半導体装置及び半導体装置の製造方法
JP2848333B2 (ja) 半導体装置の製造方法
JP3185235B2 (ja) 半導体装置の製造方法
JP2616551B2 (ja) 半導体装置およびその製造方法
JPH1174507A (ja) 半導体装置の製造方法
JP2940492B2 (ja) 半導体装置およびその製造方法
KR0180259B1 (ko) 반도체 장치의 제조방법

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 19961015

LAPS Cancellation because of no payment of annual fees