JP3185235B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に拡散層領域の表面にチタンシリサイド層を有
する半導体装置の製造方法に関する。
関し、特に拡散層領域の表面にチタンシリサイド層を有
する半導体装置の製造方法に関する。
【０００２】
【従来の技術】拡散層領域および多結晶シリコン膜から
なるゲート電極の上面を自己整合的にシリサイド化する
サリサイド法によるＬＤＤ構造のＭＯＳトランジスタの
製造方法を例に、図３を参照して、従来の技術を説明す
る。
なるゲート電極の上面を自己整合的にシリサイド化する
サリサイド法によるＬＤＤ構造のＭＯＳトランジスタの
製造方法を例に、図３を参照して、従来の技術を説明す
る。
【０００３】まず、ｐ型シリコン基板１表面にフィール
ド酸化膜２，ゲート酸化膜３を形成し、多結晶シリコン
膜からなるゲート電極４ａ，４ｂを形成する。ここで、
ゲート電極４ａはゲート酸化膜３上に形成され、ゲート
電極４ｂはフィールド酸化膜２上に形成される。その
後、例えば１×１０13〜１×１０14ｃｍ-2程度の燐のイ
オン注入によりｎ型低濃度不純物領域５を形成する。次
に、全面に膜厚１００〜３００ｎｍ程度のシリコン酸化
膜を堆積し、反応性イオンエッチングによるエッチバッ
クを行ない、ゲート電極４ａ，４ｂの側面にスペーサ酸
化膜６を形成する。続いて、例えば１×１０15〜１×１
０16ｃｍ-2程度の砒素のイオン注入によりｎ型高濃度不
純物領域７を形成する。引き続いて、全面に膜厚５０〜
１００ｎｍ程度のチタニウム膜８を、スパッタ法により
堆積する〔図３（ａ）〕。
ド酸化膜２，ゲート酸化膜３を形成し、多結晶シリコン
膜からなるゲート電極４ａ，４ｂを形成する。ここで、
ゲート電極４ａはゲート酸化膜３上に形成され、ゲート
電極４ｂはフィールド酸化膜２上に形成される。その
後、例えば１×１０13〜１×１０14ｃｍ-2程度の燐のイ
オン注入によりｎ型低濃度不純物領域５を形成する。次
に、全面に膜厚１００〜３００ｎｍ程度のシリコン酸化
膜を堆積し、反応性イオンエッチングによるエッチバッ
クを行ない、ゲート電極４ａ，４ｂの側面にスペーサ酸
化膜６を形成する。続いて、例えば１×１０15〜１×１
０16ｃｍ-2程度の砒素のイオン注入によりｎ型高濃度不
純物領域７を形成する。引き続いて、全面に膜厚５０〜
１００ｎｍ程度のチタニウム膜８を、スパッタ法により
堆積する〔図３（ａ）〕。
【０００４】次に、ランプアニール法を用いて、５００
℃以上の窒素雰囲気中で数十秒間のアニールを行なう。
これにより、ｎ型高濃度不純物領域７表面およびゲート
電極４ａ，４ｂ上面には、チタンシリサイド層１０が自
己整合的に形成される。またこのアニールにより、チタ
ニウム膜８の一部は窒化チタン層に変換される。その
後、酸化膜２，６表面上の余剰のチタニウム膜８および
窒化チタン層をエッチング除去する〔図３（ｂ）〕。
℃以上の窒素雰囲気中で数十秒間のアニールを行なう。
これにより、ｎ型高濃度不純物領域７表面およびゲート
電極４ａ，４ｂ上面には、チタンシリサイド層１０が自
己整合的に形成される。またこのアニールにより、チタ
ニウム膜８の一部は窒化チタン層に変換される。その
後、酸化膜２，６表面上の余剰のチタニウム膜８および
窒化チタン層をエッチング除去する〔図３（ｂ）〕。
【０００５】次に、全面に層間絶縁膜１３を堆積する。
続いて、フォトレジスト膜１２ｂをマスクとしたエッチ
ングにより、層間絶縁膜１３にコンタクト孔を開口する
〔図３（ｃ）〕。その後、アルミニウム配線を形成する
ことにより、サリサイド構造のＭＯＳトランジスタを形
成する。
続いて、フォトレジスト膜１２ｂをマスクとしたエッチ
ングにより、層間絶縁膜１３にコンタクト孔を開口する
〔図３（ｃ）〕。その後、アルミニウム配線を形成する
ことにより、サリサイド構造のＭＯＳトランジスタを形
成する。
【０００６】
【発明が解決しようとする課題】上述した従来のサリサ
イド構造のＭＯＳトランジスタの製造方法では、コンタ
クト孔を形成するときにチタンシリサイド層がむき出し
となり、コンタクトエッチングの際のオーバーエッチ，
およびアルミニウム配線用のアルミニウム膜の堆積の前
処理に晒されるため、コンタクト部のチタンシリサイド
層が薄くなり、コンタクト抵抗が増大するという欠点が
ある。特にｎ型不純物を含むチタンシリサイド層は、バ
ッファード弗酸に対するエッチング速度が速いため、コ
ンタクト周辺部のチタンシリサイド層が無くなり、コン
タクト抵抗が増大したり，ばらつきが大きくなりやすい
という問題がある。
イド構造のＭＯＳトランジスタの製造方法では、コンタ
クト孔を形成するときにチタンシリサイド層がむき出し
となり、コンタクトエッチングの際のオーバーエッチ，
およびアルミニウム配線用のアルミニウム膜の堆積の前
処理に晒されるため、コンタクト部のチタンシリサイド
層が薄くなり、コンタクト抵抗が増大するという欠点が
ある。特にｎ型不純物を含むチタンシリサイド層は、バ
ッファード弗酸に対するエッチング速度が速いため、コ
ンタクト周辺部のチタンシリサイド層が無くなり、コン
タクト抵抗が増大したり，ばらつきが大きくなりやすい
という問題がある。
【０００７】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、チタンポリサイド構造の配線および拡散層領
域と金属配線とを有し、拡散層領域の表面にチタンシリ
サイド層を有する半導体装置の製造方法において、多結
晶シリコン膜からなる配線の上面と拡散層領域表面とを
露出させる工程と、全面にチタニウム膜を堆積する工程
と、窒素雰囲気中で熱処理を行うことによりチタニウム
膜を窒化チタン層に変換すると同時に拡散層領域表面に
チタンシリサイド層を形成し，多結晶シリコン膜からな
る配線をチタンポリサイド構造の配線に変換する工程
と、全面に絶縁膜を堆積する工程と、フォトレジスト膜
をマスクにして、金属配線とのコンタクト形成予定領域
を包含する領域のみに絶縁膜を残す工程と、絶縁膜をマ
スクにして窒化チタン層を除去する工程と、全面に層間
絶縁膜を形成する工程と、コンタクト形成予定領域に開
口部を有した別のフォトレジスト膜をマスクにして、層
間絶縁膜および絶縁膜を順次エッチングして、コンタク
ト形成予定領域にコンタクト孔を形成する工程と、金属
配線を形成する工程とを有している。
造方法は、チタンポリサイド構造の配線および拡散層領
域と金属配線とを有し、拡散層領域の表面にチタンシリ
サイド層を有する半導体装置の製造方法において、多結
晶シリコン膜からなる配線の上面と拡散層領域表面とを
露出させる工程と、全面にチタニウム膜を堆積する工程
と、窒素雰囲気中で熱処理を行うことによりチタニウム
膜を窒化チタン層に変換すると同時に拡散層領域表面に
チタンシリサイド層を形成し，多結晶シリコン膜からな
る配線をチタンポリサイド構造の配線に変換する工程
と、全面に絶縁膜を堆積する工程と、フォトレジスト膜
をマスクにして、金属配線とのコンタクト形成予定領域
を包含する領域のみに絶縁膜を残す工程と、絶縁膜をマ
スクにして窒化チタン層を除去する工程と、全面に層間
絶縁膜を形成する工程と、コンタクト形成予定領域に開
口部を有した別のフォトレジスト膜をマスクにして、層
間絶縁膜および絶縁膜を順次エッチングして、コンタク
ト形成予定領域にコンタクト孔を形成する工程と、金属
配線を形成する工程とを有している。
【０００８】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の第１の実施例を説明するための工程
順の断面図である。本実施例はｎ型ＭＯＳトランジスタ
に適用した例である。
る。図１は本発明の第１の実施例を説明するための工程
順の断面図である。本実施例はｎ型ＭＯＳトランジスタ
に適用した例である。
【０００９】まず、ｐ型シリコン基板１表面にフィール
ド酸化膜２，ゲート酸化膜３を形成し、多結晶シリコン
膜からなるゲート電極４ａ，４ｂを形成する。ここで、
ゲート電極４ａはゲート酸化膜３上に形成され、ゲート
電極４ｂはフィールド酸化膜２上に形成される。その
後、例えば１×１０13〜１×１０14ｃｍ-2程度の燐のイ
オン注入によりｎ型低濃度不純物領域５を形成する。次
に、全面に膜厚１００〜３００ｎｍ程度のシリコン酸化
膜を堆積し、反応性イオンエッチングによるエッチバッ
クを行ない、ゲート電極４ａ，４ｂの側面にスペーサ酸
化膜６を形成する。続いて、例えば１×１０15〜１×１
０16ｃｍ-2程度の砒素のイオン注入によりｎ型高濃度不
純物領域７を形成する。引き続いて、全面に膜厚５０〜
１００ｎｍ程度のチタニウム膜８を、スパッタ法により
堆積する〔図１（ａ）〕。
ド酸化膜２，ゲート酸化膜３を形成し、多結晶シリコン
膜からなるゲート電極４ａ，４ｂを形成する。ここで、
ゲート電極４ａはゲート酸化膜３上に形成され、ゲート
電極４ｂはフィールド酸化膜２上に形成される。その
後、例えば１×１０13〜１×１０14ｃｍ-2程度の燐のイ
オン注入によりｎ型低濃度不純物領域５を形成する。次
に、全面に膜厚１００〜３００ｎｍ程度のシリコン酸化
膜を堆積し、反応性イオンエッチングによるエッチバッ
クを行ない、ゲート電極４ａ，４ｂの側面にスペーサ酸
化膜６を形成する。続いて、例えば１×１０15〜１×１
０16ｃｍ-2程度の砒素のイオン注入によりｎ型高濃度不
純物領域７を形成する。引き続いて、全面に膜厚５０〜
１００ｎｍ程度のチタニウム膜８を、スパッタ法により
堆積する〔図１（ａ）〕。
【００１０】次に、ランプアニール法を用いて、５００
℃以上，１０００℃以下の窒素雰囲気中で数十秒間のア
ニールを行なう。これにより、ｎ型高濃度不純物領域７
表面およびゲート電極４ａ，４ｂ上面には、チタンシリ
サイド層１０が自己整合的に形成される。またこのアニ
ールにより、チタニウム膜８は窒化チタン層に変換され
る。その後、ＣＶＤ法により、全面に膜厚１０〜１００
ｎｍ程度のシリコン酸化膜１１を堆積する。続いて、全
面にフォトレジスト膜を塗布し、露光，現像を行ない、
ゲート電極４ｂ（フィールド酸化膜２上に形成されてい
る）並びにｎ型高濃度不純物領域７におけるコンタクト
孔形成予定領域およびその周辺部にのみフォトレジスト
膜１２ａを残す〔図１（ｂ）〕。
℃以上，１０００℃以下の窒素雰囲気中で数十秒間のア
ニールを行なう。これにより、ｎ型高濃度不純物領域７
表面およびゲート電極４ａ，４ｂ上面には、チタンシリ
サイド層１０が自己整合的に形成される。またこのアニ
ールにより、チタニウム膜８は窒化チタン層に変換され
る。その後、ＣＶＤ法により、全面に膜厚１０〜１００
ｎｍ程度のシリコン酸化膜１１を堆積する。続いて、全
面にフォトレジスト膜を塗布し、露光，現像を行ない、
ゲート電極４ｂ（フィールド酸化膜２上に形成されてい
る）並びにｎ型高濃度不純物領域７におけるコンタクト
孔形成予定領域およびその周辺部にのみフォトレジスト
膜１２ａを残す〔図１（ｂ）〕。
【００１１】次に、フォトレジスト膜１２ａをマスクに
してシリコン酸化膜１１のエッチングを行ない、フォト
レジスト膜１２ａを除去した後、シリコン酸化膜１１を
マスクにして窒化チタン層９のエッチングを行なう。こ
のエッチングには、例えば過酸化水素水とアンモニアと
の混合液を用いるならば、チタンシリサイド層１０との
選択性のよいエッチングが行なえる。その後、全面に層
間絶縁膜１３を堆積し、コンタクト孔の形成を行ない、
バッファード弗酸による前処理を行ない、アルミニウム
配線１４を形成する〔図１（ｃ）〕。
してシリコン酸化膜１１のエッチングを行ない、フォト
レジスト膜１２ａを除去した後、シリコン酸化膜１１を
マスクにして窒化チタン層９のエッチングを行なう。こ
のエッチングには、例えば過酸化水素水とアンモニアと
の混合液を用いるならば、チタンシリサイド層１０との
選択性のよいエッチングが行なえる。その後、全面に層
間絶縁膜１３を堆積し、コンタクト孔の形成を行ない、
バッファード弗酸による前処理を行ない、アルミニウム
配線１４を形成する〔図１（ｃ）〕。
【００１２】従来の製造方法では１０〜１００Ω／個程
度の範囲でばらついていたコンタクト抵抗が、本実施例
では１０〜２０Ω／個程度の範囲に分布し、安定した値
が得られる。また、コンタクト部の窒化チタン層は、ア
ルミニウム配線とチタンシリサイド層との反応を抑える
バリアメタルとしても作用し、耐熱性が向上するという
効果も有している。
度の範囲でばらついていたコンタクト抵抗が、本実施例
では１０〜２０Ω／個程度の範囲に分布し、安定した値
が得られる。また、コンタクト部の窒化チタン層は、ア
ルミニウム配線とチタンシリサイド層との反応を抑える
バリアメタルとしても作用し、耐熱性が向上するという
効果も有している。
【００１３】図２は本発明の第２の実施例を説明するた
めの断面図である。本実施例では、全面にゲート電極用
の多結晶シリコン膜を堆積した後、全面にタングステン
シリサイド層１５を形成し、エッチングにより上面にタ
ングステンシリサイド層１５を有するポリサイド構造の
ゲート電極４ａ，４ｂを形成する。チタニウム膜の堆
積，窒素雰囲気中でのアニールを行なってもタングステ
ンシリサイド層１５上でのシリサイド反応は起らないた
め、チタンシリサイド層１０はｎ型高濃度不純物領域７
表面にのみ形成される。ｎ型高濃度不純物領域７におけ
るコンタクト孔形成予定領域およびその周辺部にのみシ
リコン酸化膜１１，窒化チタン層１０を残し、フィール
ド酸化膜２上のゲート電極４ｂにおけるコンタクト孔形
成予定領域およびその周辺部でのシリコン酸化膜１１，
窒化チタン層１０は除去される。
めの断面図である。本実施例では、全面にゲート電極用
の多結晶シリコン膜を堆積した後、全面にタングステン
シリサイド層１５を形成し、エッチングにより上面にタ
ングステンシリサイド層１５を有するポリサイド構造の
ゲート電極４ａ，４ｂを形成する。チタニウム膜の堆
積，窒素雰囲気中でのアニールを行なってもタングステ
ンシリサイド層１５上でのシリサイド反応は起らないた
め、チタンシリサイド層１０はｎ型高濃度不純物領域７
表面にのみ形成される。ｎ型高濃度不純物領域７におけ
るコンタクト孔形成予定領域およびその周辺部にのみシ
リコン酸化膜１１，窒化チタン層１０を残し、フィール
ド酸化膜２上のゲート電極４ｂにおけるコンタクト孔形
成予定領域およびその周辺部でのシリコン酸化膜１１，
窒化チタン層１０は除去される。
【００１４】本実施例では、多結晶シリコン膜とチタニ
ウム膜とのシリサイド反応の不均一性を考慮する必要が
なく、ゲート電極とアルミニウム配線とのコンタクト抵
抗は第１の実施例より安定している。
ウム膜とのシリサイド反応の不均一性を考慮する必要が
なく、ゲート電極とアルミニウム配線とのコンタクト抵
抗は第１の実施例より安定している。
【００１５】
【発明の効果】以上説明したように本発明の半導体装置
の製造方法は、少なくとも拡散層領域表面にチタンシリ
サイド層を有する半導体装置を形成するにあたり、堆積
したチタニウム膜を窒素雰囲気中のアニールを行ない、
これの形成とともにチタニウム膜を窒化チタン層に変換
する。さらに金属配線とのコンタクト形成領域およびそ
の周辺のチッァチタン層を残しておく。
の製造方法は、少なくとも拡散層領域表面にチタンシリ
サイド層を有する半導体装置を形成するにあたり、堆積
したチタニウム膜を窒素雰囲気中のアニールを行ない、
これの形成とともにチタニウム膜を窒化チタン層に変換
する。さらに金属配線とのコンタクト形成領域およびそ
の周辺のチッァチタン層を残しておく。
【００１６】その結果、金属配線と例えば拡散層領域と
のコンタクト抵抗の増大，ばらつきを防ぐことができ
る。
のコンタクト抵抗の増大，ばらつきを防ぐことができ
る。
【図１】本発明の第１の実施例を説明するための工程順
の断面図である。
の断面図である。
【図２】本発明の第２の実施例を説明するための断面図
である。
である。
【図３】従来の半導体装置の製造方法を説明するための
工程順の断面図である。
工程順の断面図である。
１ ｐ型シリコン基板 ２ フィールド酸化膜 ３ ゲート酸化膜 ４ａ，４ｂ ゲート電極 ５ ｎ型低濃度不純物領域 ６ スペーサ酸化膜 ７ ｎ型高濃度不純物領域 ８ チタニウム膜 ９ 窒化チタン層 １０ チタンシリサイド層 １１ シリコン酸化膜 １２ａ，１２ｂ フォトレジスト膜 １３ 層間絶縁膜 １４ アルミニウム配線 １５ タングステンシリサイド層
Claims (1)
- 【請求項１】 チタンポリサイド構造の配線および拡散
層領域と金属配線とを有し、前記拡散層領域の表面にチ
タンシリサイド層を有する半導体装置の製造方法におい
て、 多結晶シリコン膜からなる配線の上面と前記拡散層領域
表面とを露出させる工程と、 全面にチタニウム膜を堆積する工程と、 窒素雰囲気中で熱処理を行ない、前記チタニウム膜を窒
化チタン層に変換すると同時に前記拡散層領域表面にチ
タンシリサイド層を形成し，前記多結晶シリコン膜から
なる配線を前記チタンポリサイド構造の配線に変換する
工程と、 全面に絶縁膜を堆積する工程と、 フォトレジスト膜をマスクにして、前記金属配線とのコ
ンタクト形成予定領域を包含する領域のみに前記絶縁膜
を残す工程と、 前記絶縁膜をマスクにして、前記窒化チタン層を除去す
る工程と、 全面に層間絶縁膜を形成する工程と、 前記コンタクト形成予定領域に開口部を有した別のフォ
トレジスト膜をマスクにして、前記層間絶縁膜および前
記絶縁膜を順次エッチングして、前記コンタクト形成予
定領域にコンタクト孔を形成する工程と、 前記金属配線を形成する工程とを有することを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6815891A JP3185235B2 (ja) | 1991-04-01 | 1991-04-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6815891A JP3185235B2 (ja) | 1991-04-01 | 1991-04-01 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04303944A JPH04303944A (ja) | 1992-10-27 |
| JP3185235B2 true JP3185235B2 (ja) | 2001-07-09 |
Family
ID=13365672
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6815891A Expired - Fee Related JP3185235B2 (ja) | 1991-04-01 | 1991-04-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3185235B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100461335B1 (ko) * | 1997-12-31 | 2005-04-06 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택 형성 방법 |
| KR100327422B1 (ko) * | 1999-04-26 | 2002-03-13 | 박종섭 | 반도체 소자의 제조 방법 |
| US6348383B1 (en) * | 1999-04-26 | 2002-02-19 | Vanguard International Semiconductor Corporation | Method of forming poly gate and polycide gate with equal height |
| JP3426170B2 (ja) * | 1999-11-26 | 2003-07-14 | 沖電気工業株式会社 | 半導体装置の製造方法 |
-
1991
- 1991-04-01 JP JP6815891A patent/JP3185235B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04303944A (ja) | 1992-10-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20001121 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010403 |
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