JPH0831931A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0831931A JPH0831931A JP6158660A JP15866094A JPH0831931A JP H0831931 A JPH0831931 A JP H0831931A JP 6158660 A JP6158660 A JP 6158660A JP 15866094 A JP15866094 A JP 15866094A JP H0831931 A JPH0831931 A JP H0831931A
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Abstract
(57)【要約】
【目的】 不純物の相互拡散の影響のないポリサイドゲ
ート構造を有する半導体装置およびその製造方法を実現
可能にする。 【構成】 ポリサイドゲート構造におけるリンドープポ
リシリコン層８，ボロンドープポリシリコン層９とタン
グステンシリサイド層１１との間に窒素ドープ非晶質シ
リコン層１０を挟み、リンドープポリシリコン層８およ
びボロンドープポリシリコン層９中の不純物がタングス
テンシリサイド層１１中を通して相互に拡散しない構造
とした。
ート構造を有する半導体装置およびその製造方法を実現
可能にする。 【構成】 ポリサイドゲート構造におけるリンドープポ
リシリコン層８，ボロンドープポリシリコン層９とタン
グステンシリサイド層１１との間に窒素ドープ非晶質シ
リコン層１０を挟み、リンドープポリシリコン層８およ
びボロンドープポリシリコン層９中の不純物がタングス
テンシリサイド層１１中を通して相互に拡散しない構造
とした。
Description
【０００１】
【産業上の利用分野】本発明は、例えば微細高性能ＬＳ
Ｉに要求される低抵抗ゲート電極を有する相補型ＭＯＳ
電界効果素子（ＣＭＯＳ）などに適用される半導体素子
およびその製造方法に関するものである。
Ｉに要求される低抵抗ゲート電極を有する相補型ＭＯＳ
電界効果素子（ＣＭＯＳ）などに適用される半導体素子
およびその製造方法に関するものである。
【０００２】
【従来の技術】近年、ＬＳＩは高性能化，高集積化に向
けてさらに微細化の研究が進められているが、微細化に
伴い、ゲート電極の低抵抗化が高性能化のために必要不
可欠となっている。このため、ゲート電極材料に金属シ
リサイドを使用することが行われている。その中でも、
ＭＯＳ素子の界面特性などに優れていることから、ゲー
ト酸化膜との界面に近い側にポリシリコンを用いる金属
シリサイド／ポリシリコンの２層構造、すなわちポリサ
イドゲート構造が検討されている。
けてさらに微細化の研究が進められているが、微細化に
伴い、ゲート電極の低抵抗化が高性能化のために必要不
可欠となっている。このため、ゲート電極材料に金属シ
リサイドを使用することが行われている。その中でも、
ＭＯＳ素子の界面特性などに優れていることから、ゲー
ト酸化膜との界面に近い側にポリシリコンを用いる金属
シリサイド／ポリシリコンの２層構造、すなわちポリサ
イドゲート構造が検討されている。
【０００３】一方、微細高性能ＣＭＯＳＬＳＩの実現に
は、微細なＮＭＯＳトランジスタおよびＰＭＯＳトラン
ジスタが必要であるが、良く知られているようにゲート
長が短くなると、短チャネル効果のためにトランジスタ
特性が劣化してしまう。この短チャネル効果の抑制に
は、表面チャネル型のトランジスタが有利である。ＮＭ
ＯＳトランジスタとＰＭＯＳトランジスタとの両方を表
面チャネル型とするためには、ＮＭＯＳトランジスタに
はｎ+ ポリシリコンを、ＰＭＯＳトランジスタにｐ+ ポ
リシリコンを用いる異極ゲート構造が精力的に検討され
ている。
は、微細なＮＭＯＳトランジスタおよびＰＭＯＳトラン
ジスタが必要であるが、良く知られているようにゲート
長が短くなると、短チャネル効果のためにトランジスタ
特性が劣化してしまう。この短チャネル効果の抑制に
は、表面チャネル型のトランジスタが有利である。ＮＭ
ＯＳトランジスタとＰＭＯＳトランジスタとの両方を表
面チャネル型とするためには、ＮＭＯＳトランジスタに
はｎ+ ポリシリコンを、ＰＭＯＳトランジスタにｐ+ ポ
リシリコンを用いる異極ゲート構造が精力的に検討され
ている。
【０００４】
【発明が解決しようとする課題】しかしながら、この異
極ゲート構造にポリサイドゲートを適用した場合には、
次に説明するような不純物の相互拡散の問題があり、微
細なＣＭＯＳＬＳＩに適用することができない。すなわ
ち、金属シリサイド中のボロン，リンなどの不純物（Ｓ
ｉ中でアクセプタまたはドナーとして働くドーパント）
の拡散係数は極めて大きく、通常のＬＳＩ製造プロセス
で行われる熱処理での拡散距離は１０μｍ以上にも達す
る。
極ゲート構造にポリサイドゲートを適用した場合には、
次に説明するような不純物の相互拡散の問題があり、微
細なＣＭＯＳＬＳＩに適用することができない。すなわ
ち、金属シリサイド中のボロン，リンなどの不純物（Ｓ
ｉ中でアクセプタまたはドナーとして働くドーパント）
の拡散係数は極めて大きく、通常のＬＳＩ製造プロセス
で行われる熱処理での拡散距離は１０μｍ以上にも達す
る。
【０００５】このため、ＮＭＯＳトランジスタとＰＭＯ
Ｓトランジスタとの間の距離が１０μｍ程度以下である
と、ゲートポリシリコン中の不純物がシリサイドを介し
て相互に拡散し、トランジスタの閾値電圧が変動してし
まう。すなわち、従来のポリサイドゲート技術では、Ｎ
ＭＯＳトランジスタとＰＭＯＳトランジスタとを近づけ
ることができず、微細なＣＭＯＳＬＳＩを製造すること
が不可能であった。
Ｓトランジスタとの間の距離が１０μｍ程度以下である
と、ゲートポリシリコン中の不純物がシリサイドを介し
て相互に拡散し、トランジスタの閾値電圧が変動してし
まう。すなわち、従来のポリサイドゲート技術では、Ｎ
ＭＯＳトランジスタとＰＭＯＳトランジスタとを近づけ
ることができず、微細なＣＭＯＳＬＳＩを製造すること
が不可能であった。
【０００６】したがって本発明は、前述した従来の課題
を解決するためになされたものであり、その目的は、不
純物の相互拡散の影響のないポリサイドゲート構造を有
する半導体装置を提供することにある。また、本発明の
他の目的は、不純物の相互拡散の影響のないポリサイド
ゲート構造を有する半導体装置の製造方法を提供するこ
とにある。
を解決するためになされたものであり、その目的は、不
純物の相互拡散の影響のないポリサイドゲート構造を有
する半導体装置を提供することにある。また、本発明の
他の目的は、不純物の相互拡散の影響のないポリサイド
ゲート構造を有する半導体装置の製造方法を提供するこ
とにある。
【０００７】
【課題を解決するための手段】このような目的を達成す
るために本発明による半導体装置は、第１の導電型を有
する第１の半導体層と第２の導電型を有する第２の半導
体層とが金属シリサイド配線により接続されてなる半導
体装置において、金属シリサイド配線と第１の半導体層
または金属シリサイド配線と第２の半導体層とが窒素を
添加したシリコン層を介して接続された構成を有してい
る。
るために本発明による半導体装置は、第１の導電型を有
する第１の半導体層と第２の導電型を有する第２の半導
体層とが金属シリサイド配線により接続されてなる半導
体装置において、金属シリサイド配線と第１の半導体層
または金属シリサイド配線と第２の半導体層とが窒素を
添加したシリコン層を介して接続された構成を有してい
る。
【０００８】また、本発明による半導体装置の製造方法
は、第１の導電型を有する第１の半導体層と第２の導電
型を有する第２の半導体層とを形成する工程と、第１の
半導体層および第２の半導体層の少なくとも一方の上に
窒素を添加したシリコン層を形成する工程と、窒素を添
加したシリコン層または第１の半導体層および第２の半
導体層の上に金属シリサイド配線を形成する工程とを有
している。
は、第１の導電型を有する第１の半導体層と第２の導電
型を有する第２の半導体層とを形成する工程と、第１の
半導体層および第２の半導体層の少なくとも一方の上に
窒素を添加したシリコン層を形成する工程と、窒素を添
加したシリコン層または第１の半導体層および第２の半
導体層の上に金属シリサイド配線を形成する工程とを有
している。
【０００９】
【作用】本発明においては、第１の半導体層および第２
の半導体層中の不純物が金属シリサイドを通して相互拡
散しなくなる。
の半導体層中の不純物が金属シリサイドを通して相互拡
散しなくなる。
【００１０】
【実施例】以下、図面を用いて本発明の実施例を詳細に
説明する。 （第１の実施例）図１〜図１２は、本発明による半導体
装置およびその製造方法の一実施例を説明するための微
細ＣＭＯＳＬＳＩの製造プロセスにおける各工程の要部
断面図であり、図１３（ａ），（ｂ）はこれらの工程に
おける要部平面図を示している。これらの図において、
１はＳｉ基板、２はフィールド酸化膜、３は溝分離領
域、４はＰウェル層、５はＮウェル層、６はゲート酸化
膜、７はノンドープ非晶質シリコン層、８はリンドープ
ポリシリコン層、９はボロンドープポリシリコン層であ
る。
説明する。 （第１の実施例）図１〜図１２は、本発明による半導体
装置およびその製造方法の一実施例を説明するための微
細ＣＭＯＳＬＳＩの製造プロセスにおける各工程の要部
断面図であり、図１３（ａ），（ｂ）はこれらの工程に
おける要部平面図を示している。これらの図において、
１はＳｉ基板、２はフィールド酸化膜、３は溝分離領
域、４はＰウェル層、５はＮウェル層、６はゲート酸化
膜、７はノンドープ非晶質シリコン層、８はリンドープ
ポリシリコン層、９はボロンドープポリシリコン層であ
る。
【００１１】また、これらの図において、１０は窒素ド
ープ非晶質シリコン層、１１はタングステンシリサイド
層、１２はＣＶＤ酸化膜、１３はＮＭＯＳのソース／ド
レイン（Ｓ／Ｄ）領域、１４はＰＭＯＳのソース／ドレ
イン（Ｓ／Ｄ）領域、１５は層間絶縁膜、１６はゲート
部分のＡｌ電極、１７はＮＭＯＳのＳ／Ｄ部分のＡｌ電
極、１８はＰＭＯＳのＳ／Ｄ部分のＡｌ電極である。
ープ非晶質シリコン層、１１はタングステンシリサイド
層、１２はＣＶＤ酸化膜、１３はＮＭＯＳのソース／ド
レイン（Ｓ／Ｄ）領域、１４はＰＭＯＳのソース／ドレ
イン（Ｓ／Ｄ）領域、１５は層間絶縁膜、１６はゲート
部分のＡｌ電極、１７はＮＭＯＳのＳ／Ｄ部分のＡｌ電
極、１８はＰＭＯＳのＳ／Ｄ部分のＡｌ電極である。
【００１２】まず、図１に示すようにＳｉ基板１上にフ
ィールド酸化膜２および溝分離領域３を形成した後、Ｐ
ウェル層４およびＮウェル層５を形成する。図１３
（ａ）はこの段階における平面図を示すものであり、図
１は、図１３（ａ）のＡ−Ａ′線方向での断面図を示す
ものである。
ィールド酸化膜２および溝分離領域３を形成した後、Ｐ
ウェル層４およびＮウェル層５を形成する。図１３
（ａ）はこの段階における平面図を示すものであり、図
１は、図１３（ａ）のＡ−Ａ′線方向での断面図を示す
ものである。
【００１３】次に図２に示すように乾燥酸素雰囲気での
酸化によりゲート酸化膜６を形成する。本実施例では、
膜厚は約１００Åとした。その後、ＣＶＤ法によりノン
ドープ非晶質シリコン層７を約１５００Åの厚さに堆積
する。次に図３に示すように図示しないレジストをマス
クとして選択的にリンおよびボロンのイオン注入を行っ
た後、電気炉中でアニールすることにより、それぞれＮ
ＭＯＳ領域にはリンドープポリシリコン層８を、ＰＭＯ
Ｓ領域にはボロンドープポリシリコン層９を形成する。
酸化によりゲート酸化膜６を形成する。本実施例では、
膜厚は約１００Åとした。その後、ＣＶＤ法によりノン
ドープ非晶質シリコン層７を約１５００Åの厚さに堆積
する。次に図３に示すように図示しないレジストをマス
クとして選択的にリンおよびボロンのイオン注入を行っ
た後、電気炉中でアニールすることにより、それぞれＮ
ＭＯＳ領域にはリンドープポリシリコン層８を、ＰＭＯ
Ｓ領域にはボロンドープポリシリコン層９を形成する。
【００１４】次に図４に示すようにリンドープポリシリ
コン層８およびボロンドープポリシリコン層９上に窒素
ドープ非晶質シリコン層１０をＣＶＤ法により堆積す
る。本実施例では、窒素濃度は約１０21ｃｍ-3，膜厚は
約１００Åとした。さらにタングステンシリサイド層１
１をスパッタ法により約１５００Åの厚さに、ＣＶＤ酸
化膜１２をＣＶＤ法により約１０００Åの厚さにそれぞ
れ堆積する。
コン層８およびボロンドープポリシリコン層９上に窒素
ドープ非晶質シリコン層１０をＣＶＤ法により堆積す
る。本実施例では、窒素濃度は約１０21ｃｍ-3，膜厚は
約１００Åとした。さらにタングステンシリサイド層１
１をスパッタ法により約１５００Åの厚さに、ＣＶＤ酸
化膜１２をＣＶＤ法により約１０００Åの厚さにそれぞ
れ堆積する。
【００１５】次に図５に示すように例えばフォトリソグ
ラフィ法とドライエッチング法とによりＣＶＤ酸化膜１
２／タングステンシリサイド層１１／窒素ドープ非晶質
シリコン層１０／ポリシリコンのタングステンポリサイ
ド構造を有するゲートパターンを形成する。図１３
（ｂ）はこの段階における平面図を示すものであり、図
５は図１３（ｂ）のＡ−Ａ′線方向での断面図を示すも
のである。また、図６および図７は、それぞれ図１３
（ｂ）のＢ−Ｂ′線方向およびＣ−Ｃ′線方向の断面図
を示すものである。
ラフィ法とドライエッチング法とによりＣＶＤ酸化膜１
２／タングステンシリサイド層１１／窒素ドープ非晶質
シリコン層１０／ポリシリコンのタングステンポリサイ
ド構造を有するゲートパターンを形成する。図１３
（ｂ）はこの段階における平面図を示すものであり、図
５は図１３（ｂ）のＡ−Ａ′線方向での断面図を示すも
のである。また、図６および図７は、それぞれ図１３
（ｂ）のＢ−Ｂ′線方向およびＣ−Ｃ′線方向の断面図
を示すものである。
【００１６】次に図８および図９に示すようにＮＭＯＳ
領域に注入エネルギ約２０ｋｅＶ，注入量約４×１０15
ｃｍ-2の条件で砒素のイオン注入を、ＰＭＯＳ領域に注
入エネルギ約１０ｋｅＶ，注入量２×１０15ｃｍ-2の条
件でボロンのイオン注入をそれぞれ行い、ランプ加熱を
用いた急速アニール（ＲＴＡ）を約９５０℃，１５秒の
条件で行い、ＮＭＯＳのソース／ドレイン（Ｓ／Ｄ）領
域１３およびＰＭＯＳのソース／ドレイン（Ｓ／Ｄ）領
域１４を形成する。これらのＳ／Ｄ領域１３，Ｓ／Ｄ領
域１４のアニールのためのＲＴＡ処理により、タングス
テンポリサイド構造のシート抵抗は、約７．６Ω／口程
度に低下する。なお、図８および図９は、それぞれ図１
３（ｂ）のＢ−Ｂ′線方向およびＣ−Ｃ′線方向での断
面図を示すものである。
領域に注入エネルギ約２０ｋｅＶ，注入量約４×１０15
ｃｍ-2の条件で砒素のイオン注入を、ＰＭＯＳ領域に注
入エネルギ約１０ｋｅＶ，注入量２×１０15ｃｍ-2の条
件でボロンのイオン注入をそれぞれ行い、ランプ加熱を
用いた急速アニール（ＲＴＡ）を約９５０℃，１５秒の
条件で行い、ＮＭＯＳのソース／ドレイン（Ｓ／Ｄ）領
域１３およびＰＭＯＳのソース／ドレイン（Ｓ／Ｄ）領
域１４を形成する。これらのＳ／Ｄ領域１３，Ｓ／Ｄ領
域１４のアニールのためのＲＴＡ処理により、タングス
テンポリサイド構造のシート抵抗は、約７．６Ω／口程
度に低下する。なお、図８および図９は、それぞれ図１
３（ｂ）のＢ−Ｂ′線方向およびＣ−Ｃ′線方向での断
面図を示すものである。
【００１７】次に図１０，図１１，図１２に示すように
層間絶縁膜（ＣＶＤ酸化膜）１５を約３０００Åの厚さ
に堆積した後、コンタクトホールを開口し、Ａｌを堆積
し、フォトリソグラフィ技術およびＡｌのドライエッチ
ング法により、ゲート部分のＡｌ電極１６，ＮＭＯＳの
Ｓ／Ｄ部分のＡｌ電極１７およびＰＭＯＳのＳ／Ｄ部分
のＡｌ電極１８をそれぞれ形成する。なお、図１０，図
１１，図１２は、それぞれ図１３（ｂ）のＡ−Ａ′線方
向，Ｂ−Ｂ′線方向およびＣ−Ｃ′線方向での断面図を
示すものである。
層間絶縁膜（ＣＶＤ酸化膜）１５を約３０００Åの厚さ
に堆積した後、コンタクトホールを開口し、Ａｌを堆積
し、フォトリソグラフィ技術およびＡｌのドライエッチ
ング法により、ゲート部分のＡｌ電極１６，ＮＭＯＳの
Ｓ／Ｄ部分のＡｌ電極１７およびＰＭＯＳのＳ／Ｄ部分
のＡｌ電極１８をそれぞれ形成する。なお、図１０，図
１１，図１２は、それぞれ図１３（ｂ）のＡ−Ａ′線方
向，Ｂ−Ｂ′線方向およびＣ−Ｃ′線方向での断面図を
示すものである。
【００１８】以上のようにして第１層目のＡｌ電極１
６，１７，１８を形成した後は、通常のＣＭＯＳＬＳＩ
の製造方法にしたがって図示しない第２層目以降のＡｌ
電極を層間絶縁膜を介して形成し、ポリシリコン層８，
９とタングステンシリサイド層１１との間に窒素ドープ
非晶質シリコン層１０を挟んだタングステンポリサイド
ゲート構造を有するＣＭＯＳＬＳＩが製造される。
６，１７，１８を形成した後は、通常のＣＭＯＳＬＳＩ
の製造方法にしたがって図示しない第２層目以降のＡｌ
電極を層間絶縁膜を介して形成し、ポリシリコン層８，
９とタングステンシリサイド層１１との間に窒素ドープ
非晶質シリコン層１０を挟んだタングステンポリサイド
ゲート構造を有するＣＭＯＳＬＳＩが製造される。
【００１９】（実施例２）図１４〜図１６は、本発明に
よる半導体装置およびその製造方法の他の実施例を説明
するためのＣＭＯＳＬＳＩの製造プロセスにおける各工
程の要部断面図であり、図１４は前述した図２と同じ断
面図を示している。前述した第１の実施例と同様にして
図１４に示すようにノンドープ非晶質シリコン層７を堆
積する。
よる半導体装置およびその製造方法の他の実施例を説明
するためのＣＭＯＳＬＳＩの製造プロセスにおける各工
程の要部断面図であり、図１４は前述した図２と同じ断
面図を示している。前述した第１の実施例と同様にして
図１４に示すようにノンドープ非晶質シリコン層７を堆
積する。
【００２０】次に図１５に示すように窒素ドープ非晶質
シリコン層１０をＣＶＤ法により堆積する。本実施例で
は、窒素濃度は約１０21ｃｍ-3，膜厚は約１００Åとし
た。次に図示しないレジスト膜をマスクとして選択的に
リンおよびボロンのイオン注入を窒素ドープ非晶質シリ
コン層１０を通して非晶質シリコン層７中に行う。その
後、電気炉中でアニールすることにより、ＮＭＯＳ領域
にはリンドープポリシリコン層８を、ＰＭＯＳ領域には
ボロンドープポリシリコン層９をそれぞれ形成する。
シリコン層１０をＣＶＤ法により堆積する。本実施例で
は、窒素濃度は約１０21ｃｍ-3，膜厚は約１００Åとし
た。次に図示しないレジスト膜をマスクとして選択的に
リンおよびボロンのイオン注入を窒素ドープ非晶質シリ
コン層１０を通して非晶質シリコン層７中に行う。その
後、電気炉中でアニールすることにより、ＮＭＯＳ領域
にはリンドープポリシリコン層８を、ＰＭＯＳ領域には
ボロンドープポリシリコン層９をそれぞれ形成する。
【００２１】次に図１６に示すように窒素ドープ非晶質
シリコン層１０上にタングステンシリサイド１１をスパ
ッタ法により約１５００Åの厚さに、ＣＶＤ酸化膜１２
をＣＶＤ法により約１０００Åの厚さにそれぞれ堆積す
る。その後の工程は前述した図５以降に説明した第１の
実施例と全く同様にしてポリシリコン層８，９とタング
ステンシリサイド層１１との間に窒素ドープ非晶質シリ
コン層１０を挟んだタングステンポリサイドゲート構造
を有するＣＭＯＳＬＳＩが製造される。
シリコン層１０上にタングステンシリサイド１１をスパ
ッタ法により約１５００Åの厚さに、ＣＶＤ酸化膜１２
をＣＶＤ法により約１０００Åの厚さにそれぞれ堆積す
る。その後の工程は前述した図５以降に説明した第１の
実施例と全く同様にしてポリシリコン層８，９とタング
ステンシリサイド層１１との間に窒素ドープ非晶質シリ
コン層１０を挟んだタングステンポリサイドゲート構造
を有するＣＭＯＳＬＳＩが製造される。
【００２２】（実施例３）図１７〜図２４は、本発明に
よる半導体装置およびその製造方法のさらに他の実施例
を説明するためのＣＭＯＳＬＳＩの製造プロセスにおけ
る各工程の要部断面図である。これらの図において、１
９は酸化膜の領域、２０はレジスト膜、２１はＣＶＤ酸
化膜または窒化膜、２２はポリシリコン酸化膜である。
本実施例では、ポリシリコン層への不純物導入にイオン
注入を用いないで堆積時に不純物添加法を用いるもので
ある。
よる半導体装置およびその製造方法のさらに他の実施例
を説明するためのＣＭＯＳＬＳＩの製造プロセスにおけ
る各工程の要部断面図である。これらの図において、１
９は酸化膜の領域、２０はレジスト膜、２１はＣＶＤ酸
化膜または窒化膜、２２はポリシリコン酸化膜である。
本実施例では、ポリシリコン層への不純物導入にイオン
注入を用いないで堆積時に不純物添加法を用いるもので
ある。
【００２３】まず、図１７に示すように第１のゲート酸
化膜６を乾燥酸素雰囲気での熱酸化により形成した後、
ＣＶＤ法によりリンドープポリシリコン層８を、引き続
いて窒素ドープ非晶質シリコン層１０をＣＶＤ装置から
ウエハを引き出すことなく、連続して堆積した後、ＣＶ
Ｄ法により酸化膜または窒化膜２１を堆積する。
化膜６を乾燥酸素雰囲気での熱酸化により形成した後、
ＣＶＤ法によりリンドープポリシリコン層８を、引き続
いて窒素ドープ非晶質シリコン層１０をＣＶＤ装置から
ウエハを引き出すことなく、連続して堆積した後、ＣＶ
Ｄ法により酸化膜または窒化膜２１を堆積する。
【００２４】次に図１８に示すようにＮＭＯＳ領域上に
リソグラフィ技術を用いてエッチングマスクとなるレジ
スト膜２０を形成し、このレジスト膜２０を用いて不要
な領域のＣＶＤ酸化膜または窒化膜２１をエッチング除
去した後、窒素ドープ非晶質シリコン層１０およびリン
ドープポリシリコン層８の２層膜を、酸化膜２，６に対
してポリシリコンのエッチングレートの高いドライエッ
チング技術、例えばＥＣＲイオン流エッチングなどの方
法を用いてエッチングし、除去する。
リソグラフィ技術を用いてエッチングマスクとなるレジ
スト膜２０を形成し、このレジスト膜２０を用いて不要
な領域のＣＶＤ酸化膜または窒化膜２１をエッチング除
去した後、窒素ドープ非晶質シリコン層１０およびリン
ドープポリシリコン層８の２層膜を、酸化膜２，６に対
してポリシリコンのエッチングレートの高いドライエッ
チング技術、例えばＥＣＲイオン流エッチングなどの方
法を用いてエッチングし、除去する。
【００２５】次に図１９に示すように使用したマスク用
レジスト膜２０を除去し、ＮＭＯＳの第１のゲート酸化
の際に形成された酸化膜を除去し、ＰＭＯＳ用の第２の
ゲート酸化を行う。この時に既に堆積されているＮＭＯ
Ｓのゲート電極用の窒素ドープ非晶質シリコン層１０お
よびリンドープポリシリコン層８の側面も酸化され、引
き続いて堆積されるＰＭＯＳのゲート電極用のボロンド
ープポリシリコン層９との境界に相互に不純物が拡散す
ることを防止する幅の狭い酸化膜の領域１９が形成され
る。ＰＭＯＳ用の第２のゲート酸化を行った後、ＰＭＯ
Ｓのゲート電極材料であるボロンドープポリシリコン層
９および窒素ドープ非晶質シリコン層１０をＣＶＤ装置
からウエハを引き出すことなく、連続して堆積する。
レジスト膜２０を除去し、ＮＭＯＳの第１のゲート酸化
の際に形成された酸化膜を除去し、ＰＭＯＳ用の第２の
ゲート酸化を行う。この時に既に堆積されているＮＭＯ
Ｓのゲート電極用の窒素ドープ非晶質シリコン層１０お
よびリンドープポリシリコン層８の側面も酸化され、引
き続いて堆積されるＰＭＯＳのゲート電極用のボロンド
ープポリシリコン層９との境界に相互に不純物が拡散す
ることを防止する幅の狭い酸化膜の領域１９が形成され
る。ＰＭＯＳ用の第２のゲート酸化を行った後、ＰＭＯ
Ｓのゲート電極材料であるボロンドープポリシリコン層
９および窒素ドープ非晶質シリコン層１０をＣＶＤ装置
からウエハを引き出すことなく、連続して堆積する。
【００２６】次に図２０に示すようにＰＭＯＳ領域上に
ＰＭＯＳ領域よりやや狭い領域にリソグラフィ技術によ
りレジスト膜２０を残す。この時のレジスト膜２０の厚
さはＮＭＯＳのゲート電極の厚さとほぼ同じとする。こ
の上にさらにレジストを塗布し、表面が平坦なレジスト
膜を形成する。パタンによっては塗布のみで十分に平坦
になる場合があり、この場合にはリソグラフィ工程は不
要になる。引き続いて全面をエッチバックし、下層の窒
素ドープ非晶質シリコン層１０とリンドープポリシリコ
ン層８との２層膜上に形成された窒素ドープ非晶質シリ
コン層１０とボロンドープポリシリコン層９との２層膜
を露出させる。
ＰＭＯＳ領域よりやや狭い領域にリソグラフィ技術によ
りレジスト膜２０を残す。この時のレジスト膜２０の厚
さはＮＭＯＳのゲート電極の厚さとほぼ同じとする。こ
の上にさらにレジストを塗布し、表面が平坦なレジスト
膜を形成する。パタンによっては塗布のみで十分に平坦
になる場合があり、この場合にはリソグラフィ工程は不
要になる。引き続いて全面をエッチバックし、下層の窒
素ドープ非晶質シリコン層１０とリンドープポリシリコ
ン層８との２層膜上に形成された窒素ドープ非晶質シリ
コン層１０とボロンドープポリシリコン層９との２層膜
を露出させる。
【００２７】次に図２１に示すように酸化膜に対してポ
リシリコンのエッチングレートの高いドライエッチング
技術、例えばＥＣＲイオン流エッチングなどの方法によ
って露出した窒素ドープ非晶質シリコン層１０とボロン
ドープポリシリコン層９とをエッチングし、下層の窒素
ドープ非晶質シリコン層１０とリンドープポリシリコン
層８との２層膜上の酸化膜または窒化膜２１が露出した
時点でエッチングを止める。
リシリコンのエッチングレートの高いドライエッチング
技術、例えばＥＣＲイオン流エッチングなどの方法によ
って露出した窒素ドープ非晶質シリコン層１０とボロン
ドープポリシリコン層９とをエッチングし、下層の窒素
ドープ非晶質シリコン層１０とリンドープポリシリコン
層８との２層膜上の酸化膜または窒化膜２１が露出した
時点でエッチングを止める。
【００２８】次に図２２に示すようにレジスト膜２０，
窒素ドープ非晶質シリコン層１０およびリンドープポリ
シリコン層８の２層膜上の酸化膜または窒化膜２１を除
去した後、タングステンシリサイド膜１１をスパッタ法
により堆積する。
窒素ドープ非晶質シリコン層１０およびリンドープポリ
シリコン層８の２層膜上の酸化膜または窒化膜２１を除
去した後、タングステンシリサイド膜１１をスパッタ法
により堆積する。
【００２９】次に図２３に示すようにＣＶＤ法によりポ
リシリコン酸化膜２２を堆積した後、リソグラフィ技術
によってレジスト膜２０でゲート電極パタンを形成し、
ポリシリコンエッチングのためのマスクを形成する。
リシリコン酸化膜２２を堆積した後、リソグラフィ技術
によってレジスト膜２０でゲート電極パタンを形成し、
ポリシリコンエッチングのためのマスクを形成する。
【００３０】次に図２４に示すように形成されたゲート
電極用のレジスト膜２０をマスクとしてポリシリコン酸
化膜２２，タングステンシリサイド膜１１，窒素ドープ
非晶質シリコン層１０，リンドープポリシリコン膜８お
よびボロンドープポリシリコン膜９を加工し、ＣＶＤ酸
化膜２２／タングステンシリサイド層１１／窒素ドープ
非晶質シリコン層１０／ポリシリコンのタングステンポ
リサイド構造を有するゲートパタンを形成する。
電極用のレジスト膜２０をマスクとしてポリシリコン酸
化膜２２，タングステンシリサイド膜１１，窒素ドープ
非晶質シリコン層１０，リンドープポリシリコン膜８お
よびボロンドープポリシリコン膜９を加工し、ＣＶＤ酸
化膜２２／タングステンシリサイド層１１／窒素ドープ
非晶質シリコン層１０／ポリシリコンのタングステンポ
リサイド構造を有するゲートパタンを形成する。
【００３１】その後の工程は、図６以降の図に示す第１
の実施例と全く同様にしてポリシリコン層８，９とタン
グステンシリサイド層１１との間に窒素ドープ非晶質シ
リコン層１０を挟んだタングステンポリサイドゲート構
造を有するＣＭＯＳＬＳＩが製造される。なお、ここで
は、先にリンドープポリシリコン層８を堆積し、後でボ
ロンドープポリシリコン層９を堆積する工程について説
明したが、この順番は逆であっても同様な構造が実現で
きる。
の実施例と全く同様にしてポリシリコン層８，９とタン
グステンシリサイド層１１との間に窒素ドープ非晶質シ
リコン層１０を挟んだタングステンポリサイドゲート構
造を有するＣＭＯＳＬＳＩが製造される。なお、ここで
は、先にリンドープポリシリコン層８を堆積し、後でボ
ロンドープポリシリコン層９を堆積する工程について説
明したが、この順番は逆であっても同様な構造が実現で
きる。
【００３２】本発明の実施例において説明したＣＭＯＳ
ＬＳＩのタングステンポリサイドゲート層（ボロンドー
プポリシリコン部分）のシート抵抗値は、約７．６Ω／
口であった。これに対して窒素ドープ非晶質シリコン層
を挟まない従来構造のタングステンポリサイドゲート層
（ボロンドープポリシリコン部分）のシート抵抗値は約
６．３Ω／口であった。
ＬＳＩのタングステンポリサイドゲート層（ボロンドー
プポリシリコン部分）のシート抵抗値は、約７．６Ω／
口であった。これに対して窒素ドープ非晶質シリコン層
を挟まない従来構造のタングステンポリサイドゲート層
（ボロンドープポリシリコン部分）のシート抵抗値は約
６．３Ω／口であった。
【００３３】このように本発明の実施例で説明した窒素
ドープ非晶質シリコン層１０を挟んだタングステンポリ
サイド構造のシート抵抗は、従来のタングステンポリサ
イド構造のシート抵抗とほぼ同等の値を示し、ゲート電
極の低抵抗化が達成されている。
ドープ非晶質シリコン層１０を挟んだタングステンポリ
サイド構造のシート抵抗は、従来のタングステンポリサ
イド構造のシート抵抗とほぼ同等の値を示し、ゲート電
極の低抵抗化が達成されている。
【００３４】なお、前述した実施例においては、窒素を
添加したシリコン層として窒素ドープ非晶質シリコン層
１０を用いた場合について説明したが、窒素ドープポリ
シリコン層を用いても同様の効果が得られることは言う
までもない。
添加したシリコン層として窒素ドープ非晶質シリコン層
１０を用いた場合について説明したが、窒素ドープポリ
シリコン層を用いても同様の効果が得られることは言う
までもない。
【００３５】図２５は、本発明の実施例において説明し
たＣＭＯＳＬＳＩのタングステンポリサイドゲート層の
不純物（ボロン）の深さ方向分布をＳＩＭＳにより測定
した結果を示すものであり、タングステンシリサイド／
窒素ドープポリシリコン／ボロンドープポリシリコン構
造のタングステンポリサイド層のボロン分布を示す。熱
処理はＲＴＡにより行い、熱処理温度は約９５０℃，熱
処理時間は約１５秒である。また、図２５には従来のタ
ングステンポリサイド層、すなわち窒素ドープポリシリ
コン層を挟まない構造でのボロン分布も示している。
たＣＭＯＳＬＳＩのタングステンポリサイドゲート層の
不純物（ボロン）の深さ方向分布をＳＩＭＳにより測定
した結果を示すものであり、タングステンシリサイド／
窒素ドープポリシリコン／ボロンドープポリシリコン構
造のタングステンポリサイド層のボロン分布を示す。熱
処理はＲＴＡにより行い、熱処理温度は約９５０℃，熱
処理時間は約１５秒である。また、図２５には従来のタ
ングステンポリサイド層、すなわち窒素ドープポリシリ
コン層を挟まない構造でのボロン分布も示している。
【００３６】図２５に示すように窒素ドープポリシリコ
ン層を挟まない従来構造では、ポリシリコン層中のボロ
ンがタングステンシリサイド層の表面までほぼ平坦な分
布になっている。従来報告されているタングステンシリ
サイド層中のボロンの拡散係数（１０-8ｃｍ2 ／ｓ）を
用いて拡散距離を計算すると、約７．７μｍとなり、本
実施例におけるタングステンシリサイド層の膜厚約０．
１５μｍに比べて桁違いに大きい。
ン層を挟まない従来構造では、ポリシリコン層中のボロ
ンがタングステンシリサイド層の表面までほぼ平坦な分
布になっている。従来報告されているタングステンシリ
サイド層中のボロンの拡散係数（１０-8ｃｍ2 ／ｓ）を
用いて拡散距離を計算すると、約７．７μｍとなり、本
実施例におけるタングステンシリサイド層の膜厚約０．
１５μｍに比べて桁違いに大きい。
【００３７】したがって図２５に示すような平坦な分布
になる。これは膜厚方向に着目した場合であって無限で
はないので、拡散により拡がる深さは最大で膜厚の値で
あるが、横方向拡がりを考えると、無限と考えられるの
で、ボロンは前述した拡散距離の程度まで拡がると考え
られる。
になる。これは膜厚方向に着目した場合であって無限で
はないので、拡散により拡がる深さは最大で膜厚の値で
あるが、横方向拡がりを考えると、無限と考えられるの
で、ボロンは前述した拡散距離の程度まで拡がると考え
られる。
【００３８】一方、本発明によるタングステンポリサイ
ド構造の場合には、図２５に示すようにタングステンシ
リサイド層の表面に向かってボロン濃度は減少してお
り、タングステンシリサイド層中のボロンの拡散が抑制
されていることが判る。図２５に示す分布形状からこの
場合の拡散距離を求めると、約０．１μｍとなる。この
結果から、横方向への拡がりも約０．１μｍとなってい
ると考えられ、従来のタングステンポリサイド構造に比
べて格段に拡散が抑制されていることが判る。
ド構造の場合には、図２５に示すようにタングステンシ
リサイド層の表面に向かってボロン濃度は減少してお
り、タングステンシリサイド層中のボロンの拡散が抑制
されていることが判る。図２５に示す分布形状からこの
場合の拡散距離を求めると、約０．１μｍとなる。この
結果から、横方向への拡がりも約０．１μｍとなってい
ると考えられ、従来のタングステンポリサイド構造に比
べて格段に拡散が抑制されていることが判る。
【００３９】前述した拡散距離の値から本発明の構造に
おけるタングステンシリサイド層中のボロンの拡散係数
を見積もると、約１０-12ｃｍ2／ｓとなり、従来構造の
場合に比べて４桁も小さくなっていることが判る。
おけるタングステンシリサイド層中のボロンの拡散係数
を見積もると、約１０-12ｃｍ2／ｓとなり、従来構造の
場合に比べて４桁も小さくなっていることが判る。
【００４０】図２６は、本発明の実施例において説明し
たＣＭＯＳＬＳＩのタングステンポリサイドゲート層の
窒素の深さ方向分布をＳＩＭＳにより測定した結果を示
すものであり、タングステンシリサイド／窒素ドープポ
リシリコン／ボロンドープポリシリコン構造のタングス
テンポリサイド層の窒素分布を示す。熱処理はＲＴＡに
より行い、熱処理温度は約９５０℃，熱処理時間は約１
５秒である。なお、図２６には熱処理を行う前の分布も
示している。
たＣＭＯＳＬＳＩのタングステンポリサイドゲート層の
窒素の深さ方向分布をＳＩＭＳにより測定した結果を示
すものであり、タングステンシリサイド／窒素ドープポ
リシリコン／ボロンドープポリシリコン構造のタングス
テンポリサイド層の窒素分布を示す。熱処理はＲＴＡに
より行い、熱処理温度は約９５０℃，熱処理時間は約１
５秒である。なお、図２６には熱処理を行う前の分布も
示している。
【００４１】図２６に示すように熱処理前には、窒素ド
ープポリシリコン層にのみ高濃度に存在していた窒素が
熱処理によりタングステンシリサイド層中に拡散してい
き、分布状態が拡がる。この結果、窒素ドープポリシリ
コン層中の窒素濃度は低下していることが判る。このよ
うにタングステンシリサイド層中に窒素が導入されるこ
とにより、タングステンシリサイド層中のドーパントの
拡散が係数が低下し、前述したようにドーパントの拡が
りが抑えられると考えられる。さらに熱処理前には約１
０21ｃｍ-3にドープされていた窒素ドープポリシリコン
層中の窒素濃度は熱処理により低下するので、タングス
テンシリサイド層とポリシリコン層との接触抵抗には影
響を与えないと考えられる。
ープポリシリコン層にのみ高濃度に存在していた窒素が
熱処理によりタングステンシリサイド層中に拡散してい
き、分布状態が拡がる。この結果、窒素ドープポリシリ
コン層中の窒素濃度は低下していることが判る。このよ
うにタングステンシリサイド層中に窒素が導入されるこ
とにより、タングステンシリサイド層中のドーパントの
拡散が係数が低下し、前述したようにドーパントの拡が
りが抑えられると考えられる。さらに熱処理前には約１
０21ｃｍ-3にドープされていた窒素ドープポリシリコン
層中の窒素濃度は熱処理により低下するので、タングス
テンシリサイド層とポリシリコン層との接触抵抗には影
響を与えないと考えられる。
【００４２】以上、説明したように本発明の実施例によ
れば、不純物の相互拡散の影響のないポリサイドゲート
構造を有する微細ＣＭＯＳＬＳＩを製造することができ
る。
れば、不純物の相互拡散の影響のないポリサイドゲート
構造を有する微細ＣＭＯＳＬＳＩを製造することができ
る。
【００４３】なお、前述した実施例においては、ポリシ
リコン層へのドーピングにイオン注入を用いた場合につ
いて説明したが、熱拡散法によるドーピング法を用いて
も良い。また、不純物はボロンとリンとの場合について
説明したが、砒素，アンチモンなどのそれ以外のドーパ
ントを用いても良い。さらにシリサイド層としてタング
ステンシリサイド層を用いた場合について説明したが、
チタンシリサイド層などの他のシリサイド層を用いても
良いことは言うまでもない。
リコン層へのドーピングにイオン注入を用いた場合につ
いて説明したが、熱拡散法によるドーピング法を用いて
も良い。また、不純物はボロンとリンとの場合について
説明したが、砒素，アンチモンなどのそれ以外のドーパ
ントを用いても良い。さらにシリサイド層としてタング
ステンシリサイド層を用いた場合について説明したが、
チタンシリサイド層などの他のシリサイド層を用いても
良いことは言うまでもない。
【００４４】
【発明の効果】以上、説明したように本発明によれば、
金属シリサイド配線と第１の半導体層または金属シリサ
イド配線と第２の半導体層とが窒素を添加したシリコン
層を介して接続されることにより、金属シリサイド配線
中の不純物の拡散が抑制されるので、不純物の横方向拡
がりを抑制したポリサイド構造が得られ、これによって
素子特性の劣化を防止して微細高速ＣＭＯＳＬＳＩが実
現できるなどの極めて優れた効果が得られる。
金属シリサイド配線と第１の半導体層または金属シリサ
イド配線と第２の半導体層とが窒素を添加したシリコン
層を介して接続されることにより、金属シリサイド配線
中の不純物の拡散が抑制されるので、不純物の横方向拡
がりを抑制したポリサイド構造が得られ、これによって
素子特性の劣化を防止して微細高速ＣＭＯＳＬＳＩが実
現できるなどの極めて優れた効果が得られる。
【図１】 本発明に係わる微細ＣＭＯＳＬＳＩおよびそ
の製造方法の第１の実施例を説明する工程の要部断面図
である。
の製造方法の第１の実施例を説明する工程の要部断面図
である。
【図２】 図１に引き続く工程の要部断面図である。
【図３】 図２に引き続く工程の要部断面図である。
【図４】 図３に引き続く工程の要部断面図である。
【図５】 図４に引き続く工程の要部断面図である。
【図６】 図５に引き続く工程の要部断面図である。
【図７】 図６に引き続く工程の要部断面図である。
【図８】 図７に引き続く工程の要部断面図である。
【図９】 図８に引き続く工程の要部断面図である。
【図１０】 図９に引き続く工程の要部断面図である。
【図１１】 図１０に引き続く工程の要部断面図であ
る。
る。
【図１２】 図１１に引き続く工程の要部断面図であ
る。
る。
【図１３】 本発明に係わる微細ＣＭＯＳＬＳＩおよび
その製造方法の第１の実施例の平面構造を示す要部平面
図である。
その製造方法の第１の実施例の平面構造を示す要部平面
図である。
【図１４】 本発明に係わる微細ＣＭＯＳＬＳＩおよび
その製造方法の第２の実施例を説明する工程の要部断面
図である。
その製造方法の第２の実施例を説明する工程の要部断面
図である。
【図１５】 図１４に引き続く工程の要部断面図であ
る。
る。
【図１６】 図１５に引き続く工程の要部断面図であ
る。
る。
【図１７】 本発明に係わる微細ＣＭＯＳＬＳＩおよび
その製造方法の第３の実施例を説明する工程の要部断面
図である。
その製造方法の第３の実施例を説明する工程の要部断面
図である。
【図１８】 図１７に引き続く工程の要部断面図であ
る。
る。
【図１９】 図１８に引き続く工程の要部断面図であ
る。
る。
【図２０】 図１９に引き続く工程の要部断面図であ
る。
る。
【図２１】 図２０に引き続く工程の要部断面図であ
る。
る。
【図２２】 図２１に引き続く工程の要部断面図であ
る。
る。
【図２３】 図２２に引き続く工程の要部断面図であ
る。
る。
【図２４】 図２３に引き続く工程の要部断面図であ
る。
る。
【図２５】 本発明の実施例で説明したＣＭＯＳＬＳＩ
のタングステンポリサイドゲート層の不純物（ボロン）
の深さ方向分布を示す図である。
のタングステンポリサイドゲート層の不純物（ボロン）
の深さ方向分布を示す図である。
【図２６】 本発明の実施例で説明したＣＭＯＳＬＳＩ
のタングステンポリサイドゲート層の窒素の深さ方向分
布を示す図である。
のタングステンポリサイドゲート層の窒素の深さ方向分
布を示す図である。
１…Ｓｉ基板、２…フィールド酸化膜、３…溝分離領
域、４…Ｐウェル層、５…Ｎウェル層、６…ゲート酸化
膜、７…ノンドープ非晶質シリコン層、８…リンドープ
ポリシリコン層、９…ボロンドープポリシリコン層、１
０…窒素ドープ非晶質シリコン層、１１…タングステン
シリサイド層、１２…ＣＶＤ酸化膜、１３…ＮＭＯＳの
ソース／ドレイン（Ｓ／Ｄ）領域、１４…ＰＭＯＳのソ
ース／ドレイン（Ｓ／Ｄ）領域、１５…層間絶縁膜、１
６…ゲート部分のＡｌ電極、１７…ＮＭＯＳのＳ／Ｄ部
分のＡｌ電極、１８…ＰＭＯＳのＳ／Ｄ部分のＡｌ電
極、１９…酸化膜の領域、２０…レジスト膜、２１…Ｃ
ＶＤ酸化膜または窒化膜、２２…ポリシリコン酸化膜。
域、４…Ｐウェル層、５…Ｎウェル層、６…ゲート酸化
膜、７…ノンドープ非晶質シリコン層、８…リンドープ
ポリシリコン層、９…ボロンドープポリシリコン層、１
０…窒素ドープ非晶質シリコン層、１１…タングステン
シリサイド層、１２…ＣＶＤ酸化膜、１３…ＮＭＯＳの
ソース／ドレイン（Ｓ／Ｄ）領域、１４…ＰＭＯＳのソ
ース／ドレイン（Ｓ／Ｄ）領域、１５…層間絶縁膜、１
６…ゲート部分のＡｌ電極、１７…ＮＭＯＳのＳ／Ｄ部
分のＡｌ電極、１８…ＰＭＯＳのＳ／Ｄ部分のＡｌ電
極、１９…酸化膜の領域、２０…レジスト膜、２１…Ｃ
ＶＤ酸化膜または窒化膜、２２…ポリシリコン酸化膜。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8238 27/092 29/43 Ｈ０１Ｌ 27/08 ３２１ Ｆ 29/46 Ａ
Claims (7)
- 【請求項１】 第１の導電型を有する第１の半導体層と
第２の導電型を有する第２の半導体層とが金属シリサイ
ド配線により接続されてなる半導体装置において、 前記金属シリサイド配線と前記第１の半導体層または前
記金属シリサイド配線と前記第２の半導体層とが窒素を
添加したシリコン層を介して接続されていることを特徴
とする半導体装置。 - 【請求項２】 請求項１において、前記第１の半導体層
および第２の半導体層は多結晶シリコンから構成されて
いることを特徴とする半導体装置。 - 【請求項３】 請求項１または請求項２において、前記
シリコン層の中に添加される窒素の濃度を１０19ｃｍ-3
以上５×１０21ｃｍ-3以下としたことを特徴とする半導
体装置。 - 【請求項４】 第１の導電型を有する多結晶シリコンを
ゲート電極とする第１の電界効果トランジスタと、第２
の導電型を有する多結晶シリコンをゲート電極とする第
２の電界効果トランジスタとが金属シリサイド配線によ
り接続されてなる相補型電界効果トランジスタにおい
て、 前記金属シリサイド配線と前記第１の電界効果トランジ
スタのゲート電極または前記金属シリサイド配線と前記
第２の電界効果トランジスタのゲート電極とが窒素を添
加した多結晶シリコン層を介して接続されていることを
特徴とする半導体装置。 - 【請求項５】 請求項４において、前記多結晶シリコン
層の中に添加される窒素の濃度を１０19ｃｍ-3以上５×
１０21ｃｍ-3以下としたことを特徴とする半導体装置。 - 【請求項６】 第１の導電型を有する第１の半導体層と
第２の導電型を有する第２の半導体層とを形成する工程
と、 前記第１の半導体層および前記第２の半導体層の少なく
とも一方の上に窒素を添加したシリコン層を形成する工
程と、 前記窒素を添加したシリコン層または前記第１の半導体
層および前記第２の半導体層の上に金属シリサイド配線
を形成する工程と、を含むことを特徴とする半導体装置
の製造方法。 - 【請求項７】 第１の導電型を有する多結晶シリコンか
らなる第１のゲート電極と第２の導電型を有する多結晶
シリコンからなる第２のゲート電極とを形成する工程
と、 前記第１のゲート電極および前記第２のゲート電極の少
なくとも一方の上に窒素を添加したシリコン層を形成す
る工程と、 前記窒素を添加したシリコン層または前記第１のゲート
電極および前記第２のゲート電極の上に金属シリサイド
配線を形成する工程と、を含むことを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6158660A JPH0831931A (ja) | 1994-07-11 | 1994-07-11 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6158660A JPH0831931A (ja) | 1994-07-11 | 1994-07-11 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0831931A true JPH0831931A (ja) | 1996-02-02 |
Family
ID=15676572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6158660A Pending JPH0831931A (ja) | 1994-07-11 | 1994-07-11 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0831931A (ja) |
Cited By (7)
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|---|---|---|---|---|
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| WO2001071807A1 (fr) * | 2000-03-24 | 2001-09-27 | Fujitsu Limited | Dispositif a semi-conducteur et son procede de fabrication |
| KR100388463B1 (ko) * | 2000-12-30 | 2003-06-25 | 주식회사 하이닉스반도체 | 듀얼 폴리실리콘 게이트 구조를 가지는 반도체 소자제조방법 |
| JP2006287233A (ja) * | 2005-04-04 | 2006-10-19 | Samsung Electronics Co Ltd | 多層ゲート構造を備える半導体素子及びそれの製造方法 |
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-
1994
- 1994-07-11 JP JP6158660A patent/JPH0831931A/ja active Pending
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