KR100388463B1 - 듀얼 폴리실리콘 게이트 구조를 가지는 반도체 소자제조방법 - Google Patents
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Abstract
본 발명은 반도체 제조 기술에 관한 것으로, 특히 듀얼 폴리실리콘 게이트 구조를 가지는 반도체 소자 제조방법에 관한 것이며, 듀얼 폴리실리콘 게이트 형성을 위한 p+게이트 폴리실리콘 이온주입시 공정 마진을 확보하고 생산성을 개선할 수 있는 반도체 소자 제조방법을 제공하는데 그 목적이 있다. 본 발명의 일 측면에 따르면, 듀얼 폴리실리콘 게이트 구조를 가지는 반도체 소자 제조방법에 있어서, 실리콘 기판 상에 게이트절연막을 형성하는 단계; 상기 게이트절연막에 대하여 NO 또는 N2O 어닐을 실시하는 단계; 상기 게이트절연막 상에 폴리실리콘막을 형성하는 단계; 상기 폴리실리콘막에 대하여 질소 분위기 어닐을 실시하는 단계; 상기 폴리실리콘막 상에 비정질실리콘막을 형성하는 단계; 상기 비정질실리콘막 및 상기 폴리실리콘막에 대해 붕소를 포함하는 p형 도펀트 이온주입을 실시하는 단계; 및 적어도 상기 비정질실리콘막 및 상기 폴리실리콘막을 선택 식각하여 게이트 전극을 패터닝하는 단계를 포함하는 반도체 소자 제조방법이 제공된다.
Description
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자 제조 공정 중게이트 형성 공정에 관한 것이며, 더 자세히는 듀얼 폴리실리콘 게이트 구조를 가지는 반도체 소자 제조방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 그동안 통상적으로 사용되어 온 베리드 채널(burried channel)을 이용한 CMOS 제조공정은 그 한계에 직면하고 있다. 이에 대한 대안으로 PMOS에는 p형 폴리실리콘을, NMOS에는 n형 폴리실리콘을 사용하는 듀얼 폴리실리콘 게이트(dual polysilicon gate) 구조가 제시되었으며, 이를 구현하는데 있어서 게이트산화막 및 기판으로의 붕소(B)의 침투(penetration)를 효과적으로 방지하며, 폴리실리콘 내의 도펀트(dopant)의 공핍(depletion)이 없는 PMOS의 p형 게이트 전극을 형성하는 공정이 가장 어렵다고 할 수 있다.
종래기술(대한민국 특허출원 제99-17859호)에 따르면, 게이트 폴리실리콘(또는 비정질실리콘)을 증착한 이후에 NO(또는 N20, NH3) 가스 분위기에서 어닐(anneal)을 수행함으로서 게이트 폴리실리콘과 게이트산화막의 계면 및 게이트산화막과 실리콘 기판의 계면에 질소(N)가 충진되도록 하여 붕소의 확산을 방지하는 기술을 제안한 바 있다.
그러나, 상기 종래기술은 질소를 계면에 도입하기 위해 700~750℃의 고온 열처리가 이루어져야 하므로, 게이트 폴리실리콘(또는 비정질실리콘)의 다결정화가 진행되면서 p+게이트 폴리실리콘 이온주입시에 그 이온주입 프로파일(as-implanted profile) 자체가 비정질실리콘에 비해 늘어나게 된다.
첨부된 도면 도 1은 실리콘의 결정성에 따른 붕소 이온주입 프로파일을 나타낸 특성도로서, 비정질실리콘막, 미세 다결정실리콘막, 거대 다결정실리콘막 각각을 1500Å 두께로 증착 후 2keV의 이온주입 에너지 및 1E15 ions/㎠의 도즈 조건으로 붕소 이온주입을 실시한 경우의 깊이에 따른 농도 프로파일을 나타내고 있다. 이를 참조하면, 비정질실리콘막의 경우 200Å 이상의 깊이에서 농도 프로파일이 급격히 떨어지는 것을 확인할 수 있는 반면, 다결정실리콘막에서는 그 이상의 깊이에서도 농도 프로파일이 유지됨을 확인할 수 있다.
그런데, 고집적 소자에서는 폴리실리콘/금속의 이중 구조를 이용하기 때문에 폴리실리콘의 두께가 1000Å 이하로 제한될 수 밖에 없으며, 이에 따라 이온주입 에너지를 낮추어야 한다. 이러한 배경에서 열처리에 의한 게이트 폴리실리콘의 다결정화는 이온주입 에너지를 더욱 낮추게 만드는 요인이 되고, 이에 따라 이온주입기의 빔 전류(beam current)가 떨어져서 생산성(throughput)이 떨어질 수 밖에 없는 문제점을 내포하고 있었다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 특히 듀얼 폴리실리콘 게이트 형성을 위한 p+게이트 폴리실리콘 이온주입시 공정 마진을 확보하고 생산성을 개선할 수 있는 반도체 소자 제조방법을 제공하는데 그 목적이 있다.
도 1은 실리콘의 결정성에 따른 붕소 이온주입 프로파일을 나타낸 특성도.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 듀얼 폴리실리콘 게이트 형성 공정도.
* 도면의 주요 부분에 대한 부호의 설명
10 : 실리콘 기판
11 : 게이트 산화막
12 : 폴리실리콘막
13 : 비정질실리콘막
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 듀얼 폴리실리콘 게이트 구조를 가지는 반도체 소자 제조방법에 있어서, 실리콘 기판 상에 게이트절연막을 형성하는 단계; 상기 게이트절연막에 대하여 NO 또는 N2O 어닐을 실시하는 단계; 상기 게이트절연막 상에 폴리실리콘막을 형성하는 단계; 상기 폴리실리콘막에 대하여 질소 분위기 어닐을 실시하는 단계; 상기 폴리실리콘막 상에 비정질실리콘막을 형성하는 단계; 상기 비정질실리콘막 및 상기 폴리실리콘막에 대해 붕소를 포함하는 p형 도펀트 이온주입을 실시하는 단계; 및 적어도 상기 비정질실리콘막 및 상기 폴리실리콘막을 선택 식각하여 게이트 전극을 패터닝하는 단계를 포함하는 반도체 소자 제조방법이 제공된다.
바람직하게, 본 발명은 상기 질소 분위기 어닐을 실시하는 단계 수행 후, 상기 폴리실리콘막 표면을 건식 세정하는 단계를 더 포함하여 이루어진다.
또한, 상기 NO 또는 N2O 어닐은 700~1200℃의 온도로 수행하는 것이 바람직하다.
또한, 상기 질소 분위기 어닐은 NO, N2O, NH3가스 중 적어도 어느 하나를 포함하는 분위기에서 실시하는 것이 바람직하다.
또한, 상기 질소 분위기 어닐은 700~1200℃의 온도로 수행하는 것이 바람직하다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
첨부된 도면 도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 듀얼 폴리실리콘 게이트 형성 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.
본 실시예에 따른 듀얼 폴리실리콘 게이트 형성 공정은, 우선 도2a에 도시된 바와 같이 실리콘 기판(10) 상에 게이트산화막(11)을 성장시킨다. 이때, 게이트 산화 공정은 급속열처리 방식을 사용하여 700~1000℃ 온도에서 습식 또는 건식 산화를 진행하며, 게이트 산화 공정 후 700~1200℃ 온도로 10분을 넘지 않는 시간 동안 NO(또는 N2O) 어닐을 실시한다.다음으로, 도 2b에 도시된 바와 같이 전체 구조 상부에 폴리실리콘막(12)을 증착하고, NH3, NO, N20 가스와 같이 질소를 포함하는 가스를 분위기 가스로 사용하여 어닐을 실시한다. 이때, 폴리실리콘막(12)은 원하는 폴리실리콘 게이트 두께의 10~50%의 범위로 제한하여 얇게 증착하는 것이 바람직하며, 후속 질소 분위기 어닐은 700~1200℃ 온도로 10분을 넘지 않는 시간 동안 수행하는 것이 바람직하다.
이어서, 도 2c에 도시된 바와 같이 폴리실리콘막(12) 표면에 얇게 형성된 질화막이나 산화막을 인-시츄 건식 세정(in-situ dry cleaning) 공정을 통해 제거하고, 폴리실리콘막(12) 상에 비정질실리콘막(13)을 증착한 다음, n+/p+이온주입을 실시한다. 이때, p+이온주입을 위해 B를 도펀트로 사용하는 경우 이온주입 에너지를 10keV 이하로 설정하는 것이 바람직하며, BF2를 도펀트로 사용하는 경우에는 50keV 이하로 설정하는 것이 바람직하다.
이후, 비정질실리콘막(13) 상에 장벽금속막 및 게이트 금속막(이상, 도시되지 않음)을 증착하고, 게이트 전극 마스크 공정 및 식각 공정을 통해 게이트 전극을 디파인한 다음, LDD 이온주입, 측벽 스페이서 형성, 소오스/드레인 이온주입 공정 등의 일련의 후속 공정을 진행한다.
상기의 공정 중에서 게이트 산화 공정, NO(또는 N2O) 어닐 공정, 폴리실리콘 증착 공정, 질소 분위기 어닐 공정, 건식 세정 공정, 비정질실리콘 증착 공정 등은 RTP 장비를 이용할 경우, 한 챔버에서 다단계 공정으로 또는 한 장비내에서 클러스터(cluster) 공정으로 진행할 수 있으며, 이 경우 웨이퍼가 대기에 노출되는데 따른 파티클 발생 문제나 자연산화막 발생 문제를 해결할 수 있는 장점이 있다.
상기와 같은 공정을 진행하는 경우, 질소 분위기 어닐시 폴리실리콘막의 다결정화가 더욱 진행되어 후속 이온주입시 도펀트 프로파일이 깊어지는 문제점이 나타날 수 있지만, 본 발명에서 폴리실리콘막이 차지하는 두께는 전체 게이트 전극 두께의 반 이하로 제한되고 대부분의 두께를 비정질실리콘막이 차지하게 되므로 p+이온주입시 도펀트 프로파일이 깊어지는 현상을 최소화하면서 폴리실리콘-실리콘 기판 계면에 질소를 효과적으로 충진할 수 있다.
한편, 본 실시예에서와 같이 게이트 산화 공정 이후에 NO(또는 N2O) 어닐을 실시하면, 게이트산화막과 실리콘 기판 계면에 부족할 수 있는 질소를 보충하여 게이트산화막 특성(GOI) 및 핫 캐리어(hot carrier) 특성을 개선할 수 있다. 이때, NH3어닐은 적용하지 않는데 이는 NH3에 포함된 수소(H)에 의해 게이트 산화막의 특성이 열화될 수 있기 때문이다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서는 폴리실리콘/금속의 적층 게이트 구조를 일례로 들어 설명하였으나, 본 발명은 폴리실리콘 단일 게이트나 폴리사이드 게이트에도 적용할 수 있다.
전술한 본 발명은 폴리실리콘/비정질실리콘의 이중 구조를 사용함으로써 이온주입 공정의 마진을 확보하고 이온주입시 빔 전류를 증대시킬 수 있어 생산성을 개선하는 효과가 있다.
Claims (7)
- 삭제
- 듀얼 폴리실리콘 게이트 구조를 가지는 반도체 소자 제조방법에 있어서,실리콘 기판 상에 게이트절연막을 형성하는 단계;상기 게이트절연막에 대하여 NO 또는 N2O 어닐을 실시하는 단계;상기 게이트절연막 상에 폴리실리콘막을 형성하는 단계;상기 폴리실리콘막에 대하여 질소 분위기 어닐을 실시하는 단계;상기 폴리실리콘막 상에 비정질실리콘막을 형성하는 단계;상기 비정질실리콘막 및 상기 폴리실리콘막에 대해 붕소를 포함하는 p형 도펀트 이온주입을 실시하는 단계; 및적어도 상기 비정질실리콘막 및 상기 폴리실리콘막을 선택 식각하여 게이트 전극을 패터닝하는 단계를 포함하는 반도체 소자 제조방법.
- 제2항에 있어서,상기 질소 분위기 어닐을 실시하는 단계 수행 후,상기 폴리실리콘막 표면을 건식 세정하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제2항에 있어서,상기 NO 또는 N2O 어닐은 700~1200℃의 온도로 수행하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제2항에 있어서,상기 질소 분위기 어닐은 NO, N2O, NH3가스 중 적어도 어느 하나를 포함하는 분위기에서 실시하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제5항에 있어서,상기 질소 분위기 어닐은,700~1200℃의 온도로 수행하는 것을 특징으로 하는 반도체 소자 제조방법.
- 삭제
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-
2000
- 2000-12-30 KR KR10-2000-0086562A patent/KR100388463B1/ko not_active IP Right Cessation
Patent Citations (5)
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| KR20020058456A (ko) | 2002-07-12 |
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