KR20040054919A - 반도체 소자의 제조방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 37
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 15
- 238000000034 method Methods 0.000 claims abstract description 51
- 238000005468 ion implantation Methods 0.000 claims abstract description 50
- 239000000758 substrate Substances 0.000 claims abstract description 25
- 238000010438 heat treatment Methods 0.000 claims abstract description 22
- KRHYYFGTRYWZRS-UHFFFAOYSA-M Fluoride anion Chemical compound [F-] KRHYYFGTRYWZRS-UHFFFAOYSA-M 0.000 claims abstract description 14
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 11
- 229920005591 polysilicon Polymers 0.000 claims abstract description 11
- 238000000151 deposition Methods 0.000 claims abstract description 4
- 238000000059 patterning Methods 0.000 claims abstract description 4
- -1 fluorine ions Chemical class 0.000 claims description 26
- 239000011737 fluorine Substances 0.000 claims description 9
- 229910052731 fluorine Inorganic materials 0.000 claims description 9
- 125000006850 spacer group Chemical group 0.000 claims description 6
- 230000035515 penetration Effects 0.000 claims description 4
- 230000000694 effects Effects 0.000 abstract description 6
- 230000008021 deposition Effects 0.000 abstract 1
- 150000002500 ions Chemical class 0.000 description 15
- 229910052796 boron Inorganic materials 0.000 description 13
- 238000002955 isolation Methods 0.000 description 9
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 7
- 230000007423 decrease Effects 0.000 description 6
- 238000005530 etching Methods 0.000 description 6
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 4
- 125000004429 atom Chemical group 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- 230000007547 defect Effects 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000004913 activation Effects 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- BMSYAGRCQOYYMZ-UHFFFAOYSA-N [As].[As] Chemical compound [As].[As] BMSYAGRCQOYYMZ-UHFFFAOYSA-N 0.000 description 1
- KPSZQYZCNSCYGG-UHFFFAOYSA-N [B].[B] Chemical compound [B].[B] KPSZQYZCNSCYGG-UHFFFAOYSA-N 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 229910001439 antimony ion Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 125000005843 halogen group Chemical group 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 게이트 절연막과 제 1 도전막을 증착한 다음 플루오르 이온을 주입하여 게이트 절연막의 특성을 향상시켜 소자의 누설전류를 감소시킬 수 있고, 핫 케리어 특성을 개선시킬 수 있고, 게이트 전극에 주입된 붕소이온의 게이트 절연막의 침투를 방지할 수 있어, 단 채널 효과를 억제시킬 수 있는 반도체 소자의 제조 방법을 제공한다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히, 게이트 전극 내에 플루오르(F) 이온층을 형성하여 게이트 이온주입시 반도체 기판으로 붕소 이온이 주입되는 현상을 방지할 수 있는 반도체 소자의 제조 방법에 관한 것이다.
종래의 반도체 소자의 제조 공정을 간략히 살펴보면, 소자 분리막 및 웰이 형성된 반도체 기판 상에 게이트 전극을 형성한다. 이온주입을 실시하여 정션영역을 형성한다. 이온주입된 정션영역의 깊이는 소자 특성에 있어서 많은 영향을 줄 수 있다. 따라서, 소자의 크기가 감소함에 따라 점차로 얕은 정션영역을 형성하게 된다. 하지만, 상술한 이온주입시 게이트 전극도 함께 도핑하기 때문에 얕은 정션영역을 형성하기 위해 게이트 전극 전체에 제대로 도핑이 되지 못하는 경우가 발생하여 소자의 동작에 많은 문제점이 발생한다.
특히, PMOSFET 소자의 경우 게이트 도핑 소스로 붕소(B) 이온을 주입하게 되는데 이온주입된 붕소 이온은 열에의한 확산 속도가 매우 높아 얕은 정션영역을 형성하기 위해서는 많은 문제점이 있다. 또한, 충분한 도핑이 되도록 추가 열처리 공정 시간을 증가하게 되면 게이트 전극에 도핑되었던 붕소 이온이 게이트 전극 하부의 반도체 기판까지 확산(투과현상)되어 소자의 문턱 전압이 낮아지는 단 채널 효과(Short Channel Effect; SCE) 및 누설 전류를 증가시키는 문제가 발생한다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 게이트 전극으로 사용될 폴리 실리콘을 증착한 후 플로오르 이온을 주입하여 게이트 산화막의 특성을 향상시키고, 누설 전류를 억제하며, 단체널 효과를 줄일 수 있는 반도체 소자의 제조 방법을 제공한다.
도 1a 내지 도 1g는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판 12 : 소자 분리막
14, 22 : 마스크 16 : 웰
18 : 게이트 절연막 19, 20 : 도전막
24, 26 : 저농도 이온층 28 : 산화막
29 : 절연막 30 : 스페이서
32 : 고농도 이온층 34 : 소스/드레인
36 : 실리사이드층
본 발명에 따른 반도체 기판상에 게이트 절연막 및 제 1 도전막을 형성하는 단계와, 상기 게이트 절연막의 특성을 향상시키기 위해 플루오르 이온주입과 열처리 공정을 실시하여 상기 게이트 절연막과 상기 반도체 기판 사이에 플루오르 이온층을 형성하는 단계와, 상기 제 1 도전막 상에 제 2 도전막을 형성하는 단계와, 상기 제 2 도전막, 상기 제 1 도전막 및 상기 게이트 절연막을 패터닝 하여 게이트 전극을 형성하는 단계와, 저농도 이온주입을 실시하여 저농도 접합 영역을 형성하는 단계와, 상기 게이트 전극 양측벽에 스페이서를 형성하는 단계 및 고농도 이온주입 공정을 실시하여 상기 게이트 전극을 도핑시키고 소스 및 드레인을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 제조 방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 1a 내지 도 1g는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 반도체 기판(10) 상에 패드 산화막(미도시)과 패드 질화막(미도시)을 순차적으로 형성한다. 전체 구조 상부에 감광막(Photoresist)을 증착한 후 감광막 마스크를 이용한 사진 식각공정을 실시하여 감광막 패턴(미도시)을 형성한다. 상기 감광막 패턴과 패드 질화막을 식각 마스크로 이용한 STI(Sallow Trench Isolation) 식각공정을 실시하여 트렌치(미도시)를 형성하고 이를 절연막을 이용하여 매립함으로서 소자 분리막(12)을 형성한다. 반도체 기판(10)은 소자 분리막(10)에 의해 활성영역과 비활성영역(즉, 소자 분리막 영역)으로 분리된다. 이에 한정되지 않고, 다양한 형태의 공정을 통해 소자 분리막(12)을 형성할 수 있다. 예컨대, 상술한 패드 산화막 및 패드 질화막을 증착하지 않고 감광막 패턴만을 이용하여 소자 분리막을 형성할 수 있고, 반도체 기판에 웰을 먼저 형성한 다음 소자 분리막을 형성할 수 있다.
도 1b를 참조하면, 상기 감광막 패턴을 제거하기 위한 스트립 공정을 실시하여 상기 감광막 패턴을 제거한다. 또한 소정의 세정공정을 실시하여 상기 패드 질화막 및 상기 패드 산화막을 순차적으로 제거한다. 이어서, 이온주입용 마스크(14)를 이용한 이온주입 공정을 실시하여 반도체 기판(10)에 웰 영역(16)을 형성한다.
구체적으로, 반도체 소자가 형성될 영역을 개방시키는 이온주입 마스크(14)를 형성한 후 이온주입 공정을 통해 반도체 기판(10)의 노출된 영역에 웰(16)을 형성한다. 이때, PMOS 트랜지스터와 NMOS 트랜지스터를 형성하기 위해서는 n웰과 p웰을 각각 형성해야 하기 때문에 2번의 이온주입 마스크 형성 공정과 2번의 이온주입 공정을 통해 n웰과 p웰을 각각 형성한다. 좀더 상세하게 설명하면, 먼저 p웰 영역을 개방시키는 이온주입 마스크를 형성한 후 붕소(Boron)를 주입하여 p웰을 형성하고, 다시 n웰 영역을 개방시키는 이온주입 마스크를 형성한 후 인(Phosphorus)이나 비소(Arsenic)를 주입하여 n웰을 형성한다. 본 발명에서는 p웰이나 n웰에 상관없이 하나의 웰을 도시한 상태에서 설명하기로 한다.
도 1c를 참조하면, 세정 공정을 실시하여 반도체 기판(10) 상에 형성된 자연 산화막을 제거한 다음 게이트 절연막(18)과 제 1 도전막(19)을 순차적으로 형성한다. 플루오르(Fluorine; F) 이온주입후 열처리 공정을 실시하여 게이트 절연막(18)과 반도체 기판(10) 사이에 플루오르 이온층(미도시)을 형성한다.
구체적으로, 게이트 절연막(18)은 산화막을 이용하여 형성하고, 제 1 도전막(19)은 플루오르 이온층에 의해 붕소의 투과 촉진을 방지하기 위해 500 내지 1000Å 두께의 폴리 실리콘막으로 형성한다.
1 내지 20KeV의 이온주입 에너지로 1E10 내지 1E14atoms/㎠의 플루오르 이온을 주입하여 플루오르 이온층을 형성한다. 이온주입시 틸트를 가하지 않거나, 1 내지 60°범위의 틸트를 가하여 이온을 주입한다. 또한, 상술한 도즈(1E10 내지 1E14atoms/㎠)가 되도록 2 내지 4번의 이온주입을 실시할 수 있다. 0 내지 360°범위의 트위스트(Twist)를 줄 수도 있다.
열처리 공정은 급속열처리(Rapid Thermal Processing; RTP) 장비 또는 노(Furnace) 장비를 이용하여 실시한다. 급속열처리 장비를 이용해서 반도체 기판(10)의 온도를 상온에서 시작하여 수 초간 열을 가하여 약 800 내지 1000℃까지 램프업(Lamp up) 시킨 후 약 10 내지 30초 동안 온도를 유지시킨 다음 가하던 열을 중지하여 기판의 온도를 수 초안에 상온으로 램프다운 시킴으로서 열처리 공정을 실시한다. 램프업 시키는 속도는 초당 30 내지 50℃로 상승시킨다. 노 장비를 이용한 공정은 750 내지 850℃ 온도에서 10 내지 30분동안 열을 가하여 열처리 한다. 급속열처리 장비 또는 노 장비를 이용한 열처리 공정은 N2가스 분위기에서 실시한다.
상술한 공정에 의해 주입된 플루오르 이온은 산화막과 결합하면 Si/SiO2 계면의 SiH 밴드(Band)의 H를 밀어내거나 결합되지 않은 본딩 결합이 발생한 실리콘 뱅클링 본드(Silicon Dangling Bond)와 결합하여 SiF 본드를 형성하게 된다. 이러한 SiF 본드는 SiH 본드보다 더 강한 결합력을 갖고 있어 핫 케리어 특성이 향상되고 누설 전류 또한 줄어들게 된다. 플루오르는 PMOS 소자의 게이트 전극을 도핑 시키기 위한 소스로 붕소(B)를 사용할 경우 붕소의 확산 속도를 증가시켜 게이트 전극 하부의 반도체 기판으로 붕소의 침투를 촉진할 가능성이 있다. 따라서 본 실시예에서는 게이트 전극의 일부가 될 제 1 도전막(19)을 먼저 증착한 다음 플루오르이온주입을 진행한 후 열처리를 진행하여 게이트 절연막(18)으로 플루오르 이온을 침투시켜 게이트 절연막(18)과 반응을 진행한다.
도 1d를 참조하면, 전체 구조 상부에 제 2 도전막(20)을 증착한 다음 게이트 절연막(18), 제 1 도전막(19) 및 제 2 도전막(20)을 패터닝 하여 게이트 전극을 형성한다.
구체적으로, 제 1 도전막(19) 상부에 1000 내지 1500Å 두께의 폴리 실리콘막을 증착하여 후속 공정에 의한 붕소 이온의 게이트 절연막(18) 침투를 방지하기 위한 제 2 도전막(20)을 형성한다. 이로서, 목표로 하는 게이트 전극의 두께인 2000Å을 형성한다. 제 2 도전막(20) 상에 감광막을 도포한 다음 게이트 마스크를 이용한 사진 식각공정을 실시하여 감광막 패턴(미도시)을 형성한다. 상기 감광막 패턴을 식각 마스크로 하는 식각공정을 실시하여 제 2 도전막(20), 제 1 도전막(19), 플루오르 이온층이 형성된 게이트 절연막(18)을 식각하여 게이트 전극을 형성한다. 이때, 폴리 실리콘막에 전도성을 부여하기 위하여 불순물이 도핑되며, 이러한 불순물은 추가의 이온주입 공정을 통해 폴리 실리콘막에 도핑되거나, 후속 공정에서 소스 및 드레인을 형성하기 위한 이온주입 공정 시 폴리 실리콘막에 도핑된다.
도 1e를 참조하면, 저농도 이온주입 공정을 통해 게이트 전극 양 가장자리의 반도체 기판(10)에 소스/드레인을 형성하기 위한 제 1 LDD 이온층(제 1 저농도 접합영역; 24)을 형성한다. 소정의 입사각을 갖는 저농도 이온주입 공정으로 제 1 LDD 이온층(24)과 게이트 전극 가장자리의 하부 영역까지 불순물을 주입하여 제 2 LDD 이온층(제 2 저농도 접합영역; 26)을 형성한다. 온도를 급격히 상승시킨 후 급격히 냉각 시키는 스파이크 급속 열처리 공정을 실시하여 이온주입으로 인한 결함들을 보상한다.
구체적으로, 전체 구조 상부에 감광막을 이용한 LDD용 이온주입 마스크(22)를 형성한 다음 저농도 이온주입을 실시하여 제 1 LDD 이온층(24)을 형성하고, 틸트(Tilt)를 주어 저농도 이온주입을 실시하여 제 1 LDD 이온층(24)을 감싸는 제 2 LDD 이온층(26)을 형성한다. 제 1 LDD 이온층(24)을 형성하기 위하여 1 내지 20KeV의 이온주입 에너지로 1E14 내지 2E15atoms/㎠의 비소(Arsenic) 또는 안티몬(Antimony) 이온을 주입한다. 이때 틸트를 전혀 주지 않는다. 제 2 LDD 이온층(26)을 형성하기 위하여 20 내지 80KeV의 이온주입 에너지로 1E12 내지 5.0E13atoms/㎠의 붕소(Boron), BF2 및 인듐(Induim)을 주입하되, 이온주입 공정을 1 내지 4번으로 나누어 실시하여 목표로 하는 도즈를 주입한다. 이때 7 내지 60°범위의 틸트를 가한 할로(Halo) 이온주입을 실시한다. 또한 0 내지 360°범위의 트위스트(Twist)를 줄 수 있다. 상술한 이온주입방법은 이에 한정되지 않고 다양한 형태로 변형 가능하다. 예컨대, 이온주입 마스크를 사용하지 않고 이온주입을 실시할 수 있고, 반도체 기판을 보호하기 위한 스크린 산화막을 형성한 다음 이온주입을 실시 할 수도 있다.
제 1 LDD 이온층(24)을 후속 공정에서 형성될 고농도 이온층보다 낮은 농도로 형성함으로써, 게이트 전극 하부의 반도체 기판(10)의 채널 영역에 흐르는 캐리어(Carrier)들의 전기장을 조절하게 된다. 또한, 소자의 크기는 감소하면서 동작전압이 그에 대응하여 낮아지지 못하기 때문에 드레인 쪽의 채널 영역에 매우 높은 전기장(Electric field)이 집중되는 현상에 의하여 비정상적인 캐리어의 흐름이 형성되어 소자의 작동에 오류가 발생될 수 있는 핫 케리어 이펙트(Hot Carrier Effect)를 최소화할 수 있다. 제 2 LDD 이온층(26)을 통해 게이트 전극의 폭이 좁아지면서 채널 길이가 작아짐에 따라 소스 및 드레인간의 간격이 좁아져 소자의 문턱 전압이 낮아지는 단 채널 효과가 발생되는 문제점을 해결할 수 있다.
스파이크 열처리 공정은 스파이크 RTP(Rapid Thermal Processing)공정을 지칭하는 것으로, 반도체 기판(10)의 온도를 상온에서 시작하여 수 초간 열을 가하여 약 800 내지 1000℃까지 램프업(Lamp up) 시킨 후 약 0 내지 3초 동안 온도를 유지시킨 다음 가하던 열을 중지하여 기판의 온도를 수 초안에 상온으로 램프다운 시킨다. 램프업 시키는 속도는 초당 100 내지 400℃로 상승시키고, 램프다운 시키는 속도는 초당 60 내지 120℃로 하강시킨다. 또한 스파이크 열처리 공정은 N2가스 분위기에서 실시한다. 이로써, 이온주입시 발생되는 틈(Interstitial) 또는 빈 공간(Vacansy) 등의 포인트 결함(Point Defect)들을 제거하고, 결함들의 거동시간을 줄여준다. 또한 주입된 도판트(붕소; B)들의 확산속도를 최소화 할 수 있어 주입된 이온들이 채널쪽으로 움직이는 현상을 최소화할 수 있어서 단채널 및 리버스 단 채널효과를 방지할 수 있다. 이에 한정되지 않고, 상술한 스파이크 열처리 공정은 제 1 LDD 이온층(24) 형성을 위한 이온주입 공정 직후 실시할 수 있다.
도 1f를 참조하면, 게이트 전극 측벽에 스페이서(30)를 형성한다. 고농도 이온주입공정을 실시하여 고농도 이온층(고농도 접합영역; 32)을 형성한다.
구체적으로, 게이트 전극의 측벽에 버퍼 산화막(28)을 형성하고, 다시 전체상부에 절연막(29)을 형성한 후 전면 식각 공정을 통해 스페이서(30)를 형성한다. 이때, 폴리 실리콘막(19) 및 제 1 LDD 이온층(24) 상부의 절연막(29)은 전면 식각 공정에 의해 제거된다. 폴리 실리콘막(19) 및 스페이서(30)를 이온주입 마스크로 이용한 고농도 이온주입 공정을 통해 제 1 LDD 이온층(24)보다 더 깊은 깊이로 고농도 이온층(32)을 형성한 후 활성화 열처리를 통해 고농도 이온층(32)과 제 1 및 제 2 LDD 이온층(24 및 26)으로 이루어진 소스/드레인(34)을 형성한다. 활성화 열처리로 RTP 어닐을 수행한다. 고농도 이온주입시 게이트 전극에도 이온이 주입된다. 일반적으로 PMOS 인 경우 고농도 이온주입 공정시 붕소 이온을 이용하여 실시하는데, 본 발명에서는 두층의 도전막으로 인해 붕소의 확산을 방지할 수 있다.
도 1g를 참조하면, 소스/드레인(34) 및 게이트 전극 상부에 접촉 저항을 낮추기 위하여 샐리사이드(Self-Aligned Silicide; Salicide) 공정으로 실리사이드층(36)을 형성한다.
구체적으로, 전체 구조 상부에 코발트(Cobalt; C) 또는 티타늄(Titanium; Ti)으로 이루어진 금속층(도시하지 않음)을 형성한 후 그 상부에 티타튬 나이트라이드(TiN)(도시하지 않음)를 순차적으로 형성한다. 이어서, 여러 번의 급속 열처리 공정을 실시하여 샐리사이드층(36)을 형성한다.
상술한 바와 같이, 본 발명은 게이트 절연막과 제 1 도전막을 증착한 다음 플루오르 이온을 주입하여 게이트 절연막의 특성을 향상시켜 소자의 누설전류를 감소시킬 수 있고, 핫 케리어 특성을 개선시킬 수 있다.
또한 게이트 전극에 주입된 붕소이온의 게이트 절연막의 침투를 방지할 수 있어, 단 채널 효과를 억제시킬 수 있다.
Claims (7)
- 반도체 기판상에 게이트 절연막 및 제 1 도전막을 형성하는 단계;상기 게이트 절연막의 특성을 향상시키기 위해 플루오르 이온주입과 열처리 공정을 실시하여 상기 게이트 절연막과 상기 반도체 기판 사이에 플루오르 이온층을 형성하는 단계;상기 제 1 도전막 상에 제 2 도전막을 형성하는 단계;상기 제 2 도전막, 상기 제 1 도전막 및 상기 게이트 절연막을 패터닝 하여 게이트 전극을 형성하는 단계;저농도 이온주입을 실시하여 저농도 접합 영역을 형성하는 단계;상기 게이트 전극 양측벽에 스페이서를 형성하는 단계; 및고농도 이온주입 공정을 실시하여 상기 게이트 전극을 도핑시키고 소스 및 드레인을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 플루오르 이온주입은 1 내지 20KeV의 이온주입 에너지로 1E10 내지 1E14atoms/㎠의 플루오르 이온을 주입하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 2 항에 있어서,상기 플루오르 이온주입은 이온주입시 틸트를 가하지 않거나, 1 내지 60°범위의 틸트조건으로 이온주입을 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 열처리 공정은 급속 열처리 장비를 이용하여 N2가스 분위기와 800 내지 1000℃ 온도에서 10 내지 30초 동안 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 4 항에 있어서,상기 급속 열처리 장비의 승온 속도는 초당 30 내지 50℃ 인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 열처리 공정은 노를 이용하여 N2가스 분위기와 750 내지 850℃ 온도에서 10 내지 30분간 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 1 도전막은 500 내지 1000Å 두께의 폴리 실리콘막을 이용하여 형성하고, 상기 제 2 도전막은 1000 내지 1500Å 두께의 폴리 실리콘막을 증착하여 후속 공정에 의해 상기 게이트 전극에 주입된 이온의 상기 게이트 절연막 침투를 방지하는 것을 특징으로 하는 반도체 소자의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0081256A KR100475538B1 (ko) | 2002-12-18 | 2002-12-18 | 반도체 소자의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0081256A KR100475538B1 (ko) | 2002-12-18 | 2002-12-18 | 반도체 소자의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040054919A true KR20040054919A (ko) | 2004-06-26 |
| KR100475538B1 KR100475538B1 (ko) | 2005-03-10 |
Family
ID=37347661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2002-0081256A KR100475538B1 (ko) | 2002-12-18 | 2002-12-18 | 반도체 소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100475538B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100622812B1 (ko) * | 2004-12-29 | 2006-09-18 | 동부일렉트로닉스 주식회사 | 반도체 소자의 게이트 제조 방법 |
| KR100677984B1 (ko) * | 2005-12-28 | 2007-02-02 | 동부일렉트로닉스 주식회사 | 단채널 소자의 채널 영역 형성 방법 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101697977B1 (ko) | 2015-03-24 | 2017-01-19 | 주식회사 폴메디 | 캐릭터 이미지가 인쇄된 마스크 팩 |
| KR101721692B1 (ko) | 2015-08-14 | 2017-03-30 | 추봉세 | 온도감응형 변색 마스크 팩 및 이의 제조방법 |
-
2002
- 2002-12-18 KR KR10-2002-0081256A patent/KR100475538B1/ko active IP Right Grant
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|---|---|---|---|---|
| KR100622812B1 (ko) * | 2004-12-29 | 2006-09-18 | 동부일렉트로닉스 주식회사 | 반도체 소자의 게이트 제조 방법 |
| KR100677984B1 (ko) * | 2005-12-28 | 2007-02-02 | 동부일렉트로닉스 주식회사 | 단채널 소자의 채널 영역 형성 방법 |
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|---|---|
| KR100475538B1 (ko) | 2005-03-10 |
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