KR100740780B1 - 반도체 소자의 트랜지스터 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 트랜지스터 제조 방법에 관한 것으로, LDD 구조로 이루어진 소오스/드레인을 형성하는 공정에 있어서, LDD 이온주입층을 형성하기 전에 게이트를 형성하기 위한 폴리실리콘층의 측벽에 희생 절연막 스페이서를 형성하고 고농도 이온주입 공정 및 활성화 열처리로 고농도 이온주입층을 먼저 형성한 후 희생 절연막 스페이서를 제거하고 저농도 이온주입 공정으로 LDD 이온주입층을 형성하므로써, LDD 이온주입층에 주입된 불순물이 채널 영역으로 확산되는 것을 방지하여 구동 전류 및 누설 전류 특성을 향상시키고, 단채널 효과를 억제할 수 있는 반도체 소자의 트랜지스터 제조 방법이 개시된다.
LDD, 단채널 효과, 절연막 스페이서, 열처리
Description
도 1a 내지 도 1f는 종래 기술에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위한 소자의 단면도.
도 2a 내지 도 2h는 본 발명에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11, 21 : 반도체 기판 12, 22 : 게이트 산화막
13, 23 : 폴리실리콘층 14a, 27b : 제 1 LDD 이온주입층
14b, 27c : 제 2 LDD 이온주입층 14c, 27a : 고농도 이온주입층
14, 27 : 소오스/드레인 24 : 제 1 산화막
15 : 산화막 16, 25 : 질화막
26 : 희생 절연막 스페이서 28 : 제 2 산화막
17, 29 : 절연막 스페이서 18, 30 : 샐리사이드층
본 발명은 반도체 소자의 트랜지스터 제조 방법에 관한 것으로, 특히 LDD 구조로 이루어진 소오스/드레인을 형성하는 과정에서 LDD 영역의 불순물이 채널 영역으로 확산되는 것을 방지하여 단채널 효과를 보다 더 효과적으로 억제할 수 있는 반도체 소자의 트랜지스터 제조 방법에 관한 것이다.
이하, 종래 기술에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하면 다음과 같다.
도 1a 내지 도 1f는 종래 기술에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 소자 분리 영역에 소자 분리막(도시되지 않음)이 형성된 반도체 기판(11)소정의 패턴으로 게이트 산화막(12) 및 폴리실리콘층(13)을 순차적으로 형성한다.
도 1b를 참조하면, LDD(Lightly Doped Drain) 영역을 형성하기 위하여 폴리실리콘층(13)을 이온 주입 마스크로 이용한 저농도 이온 주입 공정으로 제 1 LDD 이온주입층(14a)을 형성한다.
도 1c를 참조하면, 트랜지스터의 단채널 효과를 억제하기 위하여 소정의 입사각을 갖는 저농도 이온 주입 공정으로 제 1 LDD 이온주입층(14a) 및 폴리실리콘 층(13) 가장자리의 하부 영역까지 불순물을 주입하여 제 2 LDD 이온주입층(14b)을 형성한다.
도 1d를 참조하면, 전체 상부에 질화막(15) 및 산화막(16)을 형성한 후 전면 식각 공정을 통해 폴리실리콘층(13)의 측벽에 질화막(15) 및 산화막(16)을 잔류시켜 질화막(15) 및 산화막(16)으로 이루어진 절연막 스페이서(17)를 형성한다. 이때, 폴리실리콘층(13) 및 제 1 LDD 이온주입층(14a) 상부의 산화막(16) 및 질화막(15)은 전면 식각 공정에 의해 제거된다.
도 1e를 참조하면, 폴리실리콘층(13) 및 절연막 스페이서(17)를 이온 주입 마스크로 이용한 고농도 이온 주입 공정을 통해 고농도 이온주입층(14c)을 형성한다. 이때, 고농도 이온주입층(14c)은 제 1 및 제 2 LDD 이온주입층(14a 및 14b)보다 깊게 형성된다.
도 1f를 참조하면, 고농도 이온주입층(14c)을 형성한 후 활성화 열처리를 실시한다. 이로써, 고농도 이온주입층(14c)과 제 1 및 제 2 LDD 이온주입층(14b 및 14a)으로 이루어진 소오스/드레인(14)을 형성한다.
활성화 열처리를 실시하는 과정에서, 제 1 및 제 2 LDD 이온주입층(14a 및 14b)에 주입된 불순물이 활성화 열처리에 의해 확산되며, 이온주입층 측면의 채널 영역(11a)으로도 확산된다.
도 1g를 참조하면, 소오스/드레인(14) 상부에는 접촉 저항을 낮추기 위하여 샐리사이드층(18)을 형성한다. 이로써, 트랜지스터가 제조된다.
상기에서, 저농도의 제 1 및 제 2 LDD 이온주입층(14a 및 14b)을 먼저 형성 된 후에 절연막 스페이서(17)를 형성하고 고농도 이온주입층(14c)을 형성한다. 고농도 이온주입층(14c)은 절연막 스페이서(17)에 의해 절연막 스페이서(17)의 두께에 해당하는 만큼 게이트(13) 하부의 채널 영역과 떨어져서 형성된다. 하지만, 제 1 및 제 2 LDD 이온주입층(14a 및 14b)은 게이트(13)의 양측에 형성되므로, 채널 영역의 바로 옆에 형성된다.
제 1 및 제 2 LDD 이온주입층(14a 및 14b)을 형성한 후에는, 후속 공정으로 활성화 열처리가 실시된다. 이러한 열처리는 제 1 및 제 2 LDD 이온주입층의 불순물을 확산시키며, 불순물은 채널 영역으로도 확산된다. 이로 인하여, 단채널 효과를 억제하기 위하여 형성한 LDD 이온주입층에 의해, 오히려 트랜지스터의 문턱 전압이 급격히 낮아지는 단채널 효과가 발생되는 문제점이 있다.
제 1 및 제 2 LDD 이온주입층에 주입된 불순물이 채널 영역으로 확산되는 것을 방지하기 위해서는, 제 1 및 제 2 LDD 이온주입층이 형성된 후에 실시되는 열처리의 온도 및 시간을 정교하게 제어해야 하지만, 공정의 변수에 따라 열처리의 조건을 정확하게 제어하는 것은 불가능하다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 LDD 이온주입층을 형성하기 전에 게이트를 형성하기 위한 폴리실리콘층의 측벽에 희생 절연막 스페이서를 형성하고 고농도 이온주입 공정 및 활성화 열처리로 고농도 이온주입층을 먼저 형성한 후 희생 절연막 스페이서를 제거하고 저농도 이온주입 공정으로 LDD 이온주입 층을 형성하므로써, LDD 이온주입층에 주입된 불순물이 채널 영역으로 확산되는 것을 방지하여 구동 전류 및 누설 전류 특성을 향상시키고, 단채널 효과를 억제할 수 있는 반도체 소자의 트랜지스터 제조 방법을 제공하는데 그 목적이 있다.
본 발명에 따른 반도체 소자의 트랜지스터 제조 방법은 반도체 기판 상에 게이트 산화막 및 폴리실리콘층을 순차적으로 형성한 후 패터닝하는 단계와, 폴리실리콘층의 측벽에 희생 절연막 스페이서를 형성하는 단계와, 폴리실리콘층 및 희생 절연막 스페이서를 이온 주입 마스크로 고농도 이용한 이온 주입 공정으로 고농도 이온주입층을 형성하는 단계와, 희생 절연막 스페이서를 제거하는 단계와, 폴리실리콘층을 이온 주입 마스크로 이용한 저농도 이온 주입 공정으로 저농도의 LDD 이온주입층을 형성하여 고농도 이온주입층 및 LDD 이온주입층으로 이루어진 소오스/드레인이 형성되는 단계와, 폴리실리콘층의 측벽에 절연막 스페이서를 형성하는 단계, 및 상기 희생 절연막 스페이서를 제거한 후에 활성화 열처리를 실시하는 단계로 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 실시예를 보다 더 상세히 설명하기로 한다.
도 2a 내지 도 2h는 본 발명에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위한 소자의 단면도이다.
도 2a를 참조하면, 소자 분리 영역에 소자 분리막(도시되지 않음)이 형성된 반도체 기판(21)소정의 패턴으로 게이트 산화막(22) 및 폴리실리콘층(23)을 순차적으로 형성한다.
도 2b를 참조하면, 전체 상부에 질화막(24) 및 제 1 산화막(25)을 형성한 후 전면 식각 공정을 통해 폴리실리콘층(23)의 측벽에 질화막(24) 및 제 1 산화막(25)을 잔류시켜 질화막(24) 및 제 1 산화막(25)으로 이루어진 희생 절연막 스페이서(26)를 형성한다. 이때, 폴리실리콘층(23) 및 반도체 기판(21) 상부의 제 1 산화막(25) 및 질화막(24)은 전면 식각 공정에 의해 제거된다.
상기에서, 질화막(24)은 폴리실리콘층(23)을 패터닝한 후에 산화 공정에 의해 폴리실리콘층(23)의 표면 및 반도체 기판(21)의 표면에 20 내지 50Å의 산화막(도시되지 않음)이 형성된 상태에서 증착되며, 퍼니스에서 저압 화학기상 증착법에 의해 50 내지 100Å의 두께로 형성된다. 이후, 제 1 산화막(25)은 화학기상 증착법에 의해 형성되며, 절연막 스페이서의 목표 두께에 따라 증착되는 두께를 조절한다. 이때, 제 1 산화막(25)은 800 내지 1500Å의 두께로 형성된다.
도 2c를 참조하면, 폴리실리콘층(23) 및 희생 절연막 스페이서(26)를 이온 주입 마스크로 이용한 고농도 이온 주입 공정을 통해 고농도 이온주입층(27a)을 형성한다. 이때, 고농도 이온 주입 공정은 1E15 내지 1E16atoms/cm2의 불순물을 주입한다.
도 2d를 참조하면, HF 또는 BOE를 이용한 식각 공정으로 제 1 산화막(25)을 제거한다. 이때, 질화막(24)은 HF 또는 BOE에 의해 제거되지 않는다. 따라서, 질화 막(24)은 폴리실리콘층(23)의 측벽 및 반도체 기판(21)의 표면에 그대로 잔류된다. 이후, 고농도 이온주입층(27a)에 주입된 불순물을 활성화시키기 위하여 활성화 열처리를 실시한다. 활성화 열처리는 900 내지 1100℃의 온도에서 급속 열처리로 실시한다.
도 2e를 참조하면, LDD(Lightly Doped Drain) 영역을 형성하기 위하여 폴리실리콘층(23)을 이온 주입 마스크로 이용한 저농도 이온 주입 공정으로 제 1 LDD 이온주입층(27b)을 형성한다.
도 2f를 참조하면, 트랜지스터의 단채널 효과를 억제하기 위하여, 소정의 입사각을 갖는 저농도 이온 주입 공정으로 폴리실리콘층(23) 가장자리의 하부 영역까지 불순물을 주입하여 제 2 LDD 이온주입층(27c)을 형성한다. 이로써, 고농도 이온주입층(27a), 제 1 및 제 2 LDD 이온주입층(27b 및 27c)으로 이루어진 소오드/드레인(27)이 형성된다.
이때, 제 1 및 제 2 LDD 이온주입층(27b 및 27c)을 고농도 이온주입층(27a)보다 낮은 농도와 얕은 깊이로 형성하므로써, 소자의 크기가 감소함에 따라 핫 케리어 이펙트(Hot carrier effect)가 발생되는 문제를 해결하고, 국부적으로 전기장이 집중되는 현상을 감소시킬 수 있다. 또한, 게이트의 길이(채널 길이)가 감소됨에 따라 소오스 및 드레인간의 간격이 좁아져 소자의 문턱 전압이 낮아지는 숏 채널 이펙트가 발생되는 문제점을 해결할 수 있다.
한편, 도 2e 및 도 2f에서, 질화막(24)이 잔류된 상태로 이온 주입 공정이 실시되지만, 질화막(24)의 두께가 매우 얇으므로, 이온 주입 공정에서 주입되는 불 순물의 깊이를 조절하는 데에는 아무런 문제가 없다.
제 1 및 제 2 LDD 이온주입층(27b 및 27c)을 형성한 후에는 활성화를 위하여 800 내지 950℃의 낮은 온도에서 급속 열처리를 실시하거나, 후속 공정에서 실시되는 열처리로 활성화 열처리를 대신할 수도 있다.
도 2g를 참조하면, 전체 상부에 제 2 산화막(28)을 형성한 후 전면 식각 공정을 통해 질화막(24)의 측벽 및 상부에만 제 2 산화막(28)을 잔류시켜 질화막(24) 및 제 2 산화막(28)으로 이루어진 절연막 스페이서(29)를 형성한다. 이때, 폴리실리콘층(23) 및 반도체 기판(21) 상부의 제 2 산화막(28)은 전면 식각 공정에 의해 제거된다.
상기에서, 제 2 산화막(28)은 화학기상 증착법에 의해 1000 내지 1500Å의 두께로 형성된다. 제 2 산호막(28)은 저압의 퍼니스에서 형성할 수도 있다.
도 2h를 참조하면, 소오스/드레인(27) 상부에는 접촉 저항을 낮추기 위하여 샐리사이드층(30)을 형성한다. 이로써, 트랜지스터가 제조된다.
샐리사이드층(30)은 전체 상부에 금속 물질을 증착하는 단계와, 1차 열처리를 실시하는 단계와, 미반응 금속 물질을 제거하는 단계와, 2차 열처리를 실시하는 단계를 통해 형성된다.
금속 물질로는 코발트나 티탸늄을 이용하며, 1차 열처리는 급속 열처리로 실시한다. 폴리실리콘층(23), 소오스/드레인(27) 상부 이외의 영역에서 반응하지 않은 금속 물질은 NH4OH, H2O2 및 H2O의 혼합 용액으로 제거하거나, HCl, H2O2 및 H2O의 혼합 용액으로 제거한다.
상술한 바와 같이, 본 발명은 먼저 고농도 이온주입층을 형성하고 활성화 열처리를 실시한 후에 저농도의 제 1 및 제 2 LDD 이온주입층을 형성하여 제 1 및 제 2 LDD 이온주입층에 대한 열부담을 최소화함으로써, 공정 순서의 변경만으로 공정 조건의 마진을 확보하여 불순물이 채널 영역으로 확산되는 것을 방지할 수 있다. 따라서, 공정의 신뢰성 및 소자의 전기적 특성을 향상시킨다.
Claims (13)
- 반도체 기판 상에 게이트 산화막 및 폴리실리콘층을 순차적으로 형성한 후 패터닝하는 단계와,상기 폴리실리콘층의 측벽에 희생 절연막 스페이서를 형성하는 단계와,상기 폴리실리콘층 및 상기 희생 절연막 스페이서를 이온 주입 마스크로 고농도 이용한 이온 주입 공정으로 고농도 이온주입층을 형성하는 단계와,상기 희생 절연막 스페이서를 제거하는 단계와,상기 폴리실리콘층을 이온 주입 마스크로 이용한 저농도 이온 주입 공정으로 저농도의 LDD 이온주입층을 형성하여 상기 고농도 이온주입층 및 상기 LDD 이온주입층으로 이루어진 소오스/드레인이 형성되는 단계와,상기 폴리실리콘층의 측벽에 절연막 스페이서를 형성하는 단계, 및상기 희생 절연막 스페이서를 제거한 후에 활성화 열처리를 실시하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 폴리실리콘층을 패터닝한 후에 산화 공정을 통해 상기 폴리실리콘층 및 상기 반도체 기판의 표면에 20 내지 50Å의 산화막을 형성하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 희생 절연막 스페이서는 50 내지 100Å 두께의 질화막 및 800 내지 1500Å 두께의 산화막을 순차적으로 형성한 후 전면 식각 공정을 통해 형성되며, 상기 희생 절연막 스페이서 식각 시 상기 질화막은 잔류되는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 3 항에 있어서,상기 질화막은 퍼니스에서 저압 화학기상 증착법으로 형성되며, 상기 산화막은 화학기상 증착법으로 형성되는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 삭제
- 제 1 항에 있어서,상기 활성화 열처리는 900 내지 1100℃의 온도에서 급속 열처리로 진행되는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 절연막 스페이서는 산화막을 1000 내지 1500Å의 두께로 형성한 후 전면 식각 공정을 통해 형성되는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 7 항에 있어서,상기 산화막은 퍼니스에서 형성되는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 저농도 이온 주입 공정은 불순물을 수직으로 주입하여 제 1 LDD 이온주입층을 형성하는 단계와,불순물을 소정의 입사각으로 주입하여 상기 폴리실리콘층의 가장자리 하부에까지 형성된 제 2 LDD 이온주입층을 형성하는 단계로 이루어지는 것을 특징으로 하 는 반도체 소자의 트랜지스터 제조 방법.
- 제 1 항 또는 제 9 항에 있어서,상기 저농도 이온 주입 공정을 실시한 후에 주입된 불순물을 활성화시키기 위하여 800 내지 950℃의 온도에서 급속 열처리를 실시하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 1 항 또는 제 9 항에 있어서,상기 저농도 이온 주입 공정에 의해 주입된 불순물은 추가의 활성화 열처리 없이 후속 공정에서 실시되는 열공정에 의해 활성화되는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 폴리실리콘층 및 상기 소오스/드레인 상에 샐리사이드층을 형성하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 12 항에 있어서,상기 샐리사이드층은 티타늄 및 코발트 중 어느 하나로 형성되는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
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