KR100947746B1 - 반도체소자 및 그의 제조방법 - Google Patents
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Abstract
게이트전극의 도핑 효율을 높이면서, 트랜지스터의 트랜스컨덕턴스를 향상시키기에 알맞은 반도체 소자 및 그의 제조방법을 제공하기 위한 것으로, 이와 같은 목적을 달성하기 위한 반도체소자의 제조방법은기판상에 게이트절연막과 게이트전극을 적층 형성하는 단계; 상기 게이트전극 양측의 상기 기판내에 LDD영역을 형성하는 단계; 상기 게이트전극 양측에 'L'자 모양으로 측벽절연막을 형성하는 단계; 상기 게이트전극과 측벽절연막 양측의 상기 기판내에 제 1 도전형 제 1 이온과 제 1 도전형 제 2 이온을 순차적으로 이온주입하는 단계; 및 열처리를 통해 주입된 상기 제 1 이온과 제 2 이온을 활성화시켜 소오스/드레인영역을 형성하는 단계를 포함하고, 상기 이온주입시 상기 LDD영역에서의 Rp값이 상기 기판과 상기 측벽절연막이 접하는 경계부분에 위치하도록 이온주입에너지를 조절하여 실시하는 것을 특징으로한다.
트랜스컨덕턴스, 게이트전극, 측벽절연막
Description
도 1은 본 발명에 따른 반도체소자의 구조 단면도.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체소자의 제조방법을 나타낸 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
100 : 반도체기판 101 : 필드산화막
102 : 게이트절연막 103 : 게이트전극
104a/104b : 저농도 소오스/드레인영역
105 : 제 2 절연막 105a : 제 1 측벽절연막
106 : 제 3 절연막 106a : 제 2 측벽절연막
107 : 제 4 절연막
본 발명은 반도체 소자에 관한 것으로, 특히 게이트전극의 도핑 효율을 높이 면서, 트랜지스터의 트랜스컨덕턴스(transconductance)를 향상시킬 수 있는 반도체소자 및 그의 제조방법에 관한 것이다.
점점 소자가 미세화되어 감에 따라, 숏채널 효과를 방지하기 위한 일환으로 모스 트랜지스터의 소오스/드레인영역의 정션이 점점 셀로우(shallow)화 되고 있다.
또한, 소자가 집적화 될수록 원활한 소자의 동작을 위해서는 게이트전극과 소오스/드레인영역의 이온주입 조건을 다르게 설정할 필요 즉, 게이트전극의 도핑 효율을 높게할 필요가 있게 되었다.
상기와 같이 게이트전극의 도핑 효율을 향상시키기 위해서, 종래에는 NMOS 트랜지스터를 제조할 때 소오스/드레인영역을 형성하기 전에 별도의 마스크를 사용하여 NMOS의 게이트전극에 P(Phosphorus) 이온을 미리 도핑하였다.
그러나 이와 같이 게이트전극을 도핑시키기 위해서 별도의 마스크를 사용하면, 공정이 복잡해지는 문제가 발생한다.
또한, 아날로그 회로에서는 높은 트랜스컨덕턴스를 가진 MOS 트랜지스터를 요구하는데, 종래의 LDD를 형성하는 방법으로는 연장된 드레인(extended drain)영역의 높은 저항 때문에 높은 트랜스컨덕턴스를 얻기가 어려운 문제가 있다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 게이트전극의 도핑 효율을 높이면서, 트랜지스터의 트랜스컨덕턴스를 향상시키 기에 알맞은 반도체 소자 및 그의 제조방법을 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따른 반도체소자의 제조방법은 기판상에 게이트절연막과 게이트전극을 적층 형성하는 단계; 상기 게이트전극 양측의 상기 기판내에 LDD영역을 형성하는 단계; 상기 게이트전극 양측에 'L'자 모양으로 측벽절연막을 형성하는 단계; 상기 게이트전극과 측벽절연막 양측의 상기 기판내에 제 1 도전형 제 1 이온과 제 1 도전형 제 2 이온을 순차적으로 이온주입하는 단계; 및 열처리를 통해 주입된 상기 제 1 이온과 제 2 이온을 활성화시켜 소오스/드레인영역을 형성하는 단계를 포함하고, 상기 이온주입시 상기 LDD영역에서의 Rp값이 상기 기판과 상기 측벽절연막이 접하는 경계부분에 위치하도록 이온주입에너지를 조절하여 실시하는 것을 특징으로한다.
삭제
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 1은 본 발명에 따른 반도체소자의 구조 단면도이고, 도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체소자의 제조방법을 나타낸 공정 단면도이다.
본 발명의 실시예에 따른 반도체소자는 NMOS 트랜지스터로써, 도 1에 도시한 바와 같이 필드영역과 액티브영역이 정의된 반도체기판(100)의 필드영역에 필드산화막(101)이 형성되어 있고, 액티브영역의 일영역에 게이트절연막(102)과 게이트전극(103)이 적층 형성되어 있다.
그리고 게이트전극(103)양측의 반도체기판(100) 표면내에 저농도 소오스/드레인영역(104a/104b)이 형성되어 있다.
그리고 게이트전극(103) 양측면에 'L'자 모양의 제 1, 제 2 측벽절연막(105a, 106a)이 형성되어 있다.
그리고 게이트전극(103)과 제 1, 제 2 측벽절연막(105a, 106a) 양측의 반도체기판(100)내에 고농도 소오스/드레인영역(108a/108b)이 형성되어 있다.
이때 게이트전극(103)과 고농도 소오스/드레인영역(108a/108b)에는 5E15~1E16/㎠ 도우즈를 갖는 제 1 도전형 제 1 이온(As)과, 5E14~2E15/㎠의 도우즈를 갖는 제 1 도전형 제 2 이온(P)이 도핑되어 있다. 이때 제 1 도전형은 n형을 일컷는다.
또한 제 1, 제 2 측벽절연막(105a, 106a) 하부의 저농도 소오스/드레인영역(104a/104b) 즉, LDD(Lightly Doped Drain) 영역에도 제 1 도전형 제 2 이온(P)이 도핑되어 높은 도핑농도를 갖는다.
상기 구성을 갖는 본 발명에 따른 반도체소자의 제조방법은 NMOS 트랜지스터의 제조방법에 대한 것으로, 도 2a에 도시한 바와 같이, 필드영역과 액티브영역이 정의된 반도체기판(100)의 필드영역에 트랜치를 형성하고, 트랜치내에 필드산화막(101)을 형성한다.
이후에 반도체기판(100)상에 제 1 절연막과 폴리실리콘층을 차례로 증착하고, 게이트 형성 마스크를 이용하여 폴리실리콘층과 제1절연막을 차례로 식각하여 액티브영역에 게이트절연막(102)과 게이트전극(103)을 적층 형성한다. 게이트절연막(102)은 산화막으로 형성한다.
이후에 상기 게이트전극(103)을 마스크로 반도체기판(100)에 저농도 불순물이온을 주입하여 저농도 소오스/드레인영역(104a/104b)을 형성한다.
다음에 도 2b에 도시한 바와 같이, LDD(Lightly Doped Drain) 측벽절연막을 형성하기 위해, 게이트전극(103)을 포함한 반도체기판(100)의 전면에 제 2 절연막(105)과 제 3 절연막(106)과 제 4 절연막(107)을 차례로 증착한다.
이때 제 2, 제 3, 제 4 절연막(105, 106, 107)은 각각 실리콘산화막, 실리콘질화막, 실리콘산화막으로 형성하고, 그 두께는 제 2 절연막(105)이 대략 100~300Å, 제 3 절연막(106)이 대략 150~300Å, 제 4 절연막(107)이 대략 300~1000Å을 갖도록 형성한다.
상기에서 각 절연막의 두께는 LDD 측벽절연막의 길이와 차후에 고농도 소오스/드레인영역을 형성할 때 주입되는 이온의 에너지를 고려하여 결정한다.
다음에 도 2c에 도시한 바와 같이, 마스크를 사용하지 않고 제 3 절연막(106)이 드러나도록 상기 제 4 절연막(107)을 에치백하고, 이후에 제 2 절연막(105)이 드러나도록 제 3 절연막(106)을 에치백한다.
이후에 도 2d에 도시한 바와 같이, BOE나 HF용액을 이용한 습식각공정으로 제 4 절연막(107)을 모두 제거하고, 동시에 게이트전극(103) 상부 및 제 3 절연막(106) 양측의 제 2 절연막(105)을 제거한다.
이에 의해서 게이트전극(103) 양측면을 따라 'L'모양의 단면을 갖는 제 1, 제 2 측벽절연막(105a, 106a)이 형성된다.
다음에 제 1, 제 2 측벽절연막(105a, 106a)을 마스크로 게이트전극(103) 및 그 양측의 반도체기판(100)내에 제 1 도전형 제 1 이온(As)을 5E15~1E16/㎠ 도우즈를 갖도록 30~70keV의 에너지로 주입한다.
이후에 연속으로 게이트전극(103) 및 그 양측의 반도체기판(100)내에 제 1 도전형 제 2 이온(P)을 5E14~2E15/㎠의 도우즈를 갖도록 5~15keV의 에너지로 주입한다.
이때 제 1 도전형 제 2 이온(P)은 확산계수가 크기 때문에 폴리실리콘으로 형성된 게이트전극(103)의 도핑 효율을 높이는 역할을 한다. 또한, 이때 이온 주입 에너지는 'L'자 모양의 제 1, 제 2 측벽절연막(105a, 106a) 두께의 합을 기준으로 하여 Rp값을 실리콘산화막으로 구성된 제 1 측벽절연막(105a)과 실리콘으로 구성된 반도체기판(100)의 경계부분에 오도록 설정한다.
이와 같은 방법으로 진행하면, 게이트전극(103)의 도핑 효율을 높이면서, 트랜지스터의 펀치 스루우(punchthrough) 특성을 열화시키지 않고 트랜지스터의 LDD영역 즉, 저농도 소오스/드레인영역(104a/104b)의 농도를 높여주어 시리즈(series) 저항을 낮추는 효과를 갖는다. 이에 의해 트랜지스터의 트랜스컨덕턴스(transconductance)를 높일 수 있다.
다음에 도 2e에 도시한 바와 같이, 후속 급속 열처리(RTA:Rapid Thermal Anneal) 공정을 진행하여 제 1 도전형 제 1 이온(As)과, 제 1 도전형 제 2 이온(P)을 활성화시켜서, 게이트전극(103)과 제 1, 제 2 측벽절연막(105a,106a) 양측의 반도체기판(100) 내에 고농도 소오스/드레인영역(108a/108b)을 형성한다.
상기에서 RTA의 조건은 950~1050℃의 온도에서 10~60sec동안 진행한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
전술한 본 발명의 반도체소자 및 그의 제조방법은 다음과 같은 효과가 있다.
첫째, 고농도 소오스/드레인영역 형성 마스크를 이용하여 고농도 불순물이온을 주입한 후에, 이를 마스크로 연속으로 제 1 도전형 제 2 이온(P)을 주입함으로써, 공정 단순화에 의한 생산비를 절감 시킬 수 있을 뿐만아니라, 게이트전극의 도핑 효율을 높일 수 있다.
둘째, 제 1 도전형 제 2 이온(P)을 'L'자 모양의 측벽절연막을 마스크로 이용하여, 측벽절연막 하부의 LDD 영역에도 도핑시키므로 LDD영역의 시리즈 저항을 줄여서 트랜지스터의 트랜스컨덕턴스(transconductance)를 향상시킬 수 있다.
Claims (10)
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- 기판상에 게이트절연막과 게이트전극을 적층 형성하는 단계;상기 게이트전극 양측의 상기 기판내에 LDD영역을 형성하는 단계;상기 게이트전극 양측에 'L'자 모양으로 측벽절연막을 형성하는 단계;상기 게이트전극과 측벽절연막 양측의 상기 기판내에 제 1 도전형 제 1 이온과 제 1 도전형 제 2 이온을 순차적으로 이온주입하는 단계; 및열처리를 통해 주입된 상기 제 1 이온과 제 2 이온을 활성화시켜 소오스/드레인영역을 형성하는 단계를 포함하고,상기 이온주입시 상기 LDD영역에서의 Rp값이 상기 기판과 상기 측벽절연막이 접하는 경계부분에 위치하도록 이온주입에너지를 조절하여 실시하는 것을 특징으로하는 반도체 소자의 제조방법.
- 제 3 항에 있어서,상기 측벽절연막을 형성하는 단계는,상기 게이트전극을 포함한 상기 기판 전면에 제 1, 제 2, 제 3 절연막을 차례로 증착하는 단계;상기 제 2 절연막이 드러나도록 상기 제 3 절연막을 에치백하는 단계;상기 제 1 절연막이 드러나도록 상기 제 2 절연막을 에치백하는 단계; 및상기 제 3 절연막을 모두 제거하고, 상기 게이트전극 상부 및 상기 제 2 절연막 양측의 상기 제 1 절연막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 4 항에 있어서,상기 제 1, 제 2, 제 3 절연막은 각각 실리콘산화막, 실리콘질화막, 실리콘산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 4 항에 있어서,상기 제 1, 제 3 절연막은 BOE나 HF용액을 이용하여 제거하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 4 항에 있어서,상기 제 1 절연막은 100~300Å, 상기 제 2 절연막은 150~300Å, 상기 제 3 절연막은 300~1000Å의 두께를 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 3 항에 있어서,상기 제 1 도전형 제 1 이온은 As으로, 5E15~1E16/㎠ 도우즈를 갖도록 30~70keV의 에너지로 주입하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 3 항에 있어서,상기 제 1 도전형 제 2 이온은 P로, 5E14~2E15/㎠의 도우즈를 갖도록 5~15keV의 에너지로 상기 제 1 소오스/드레인영역에도 주입하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 3 항에 있어서,상기 열처리는 950~1050℃의 온도에서 10~60초동안 급속 열처리로 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
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| Application Number | Priority Date | Filing Date | Title |
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