KR100873816B1 - 트랜지스터 제조 방법 - Google Patents
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Abstract
본 발명의 트랜지스터 제조 방법은, 소스 영역의 LDD를 제거하여 드레인 영역에만 LDD를 형성함으로써 HCE는 억제하고 소스 영역의 저항을 감소함으로써, 전류 구동 능력을 향상시킨 트랜지스터 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 반도체 기판상에 게이트 산화막을 형성하는 단계; 상기 게이트 산화막을 포함한 상기 반도체 기판의 전면에 폴리 실리콘을 증착하고, 사진, 식각 공정을 통하여 폴리 실리콘을 선택적으로 제거하여 게이트 전극을 형성하는 단계; 상기 게이트 전극을 마스크로 이용하여 상기 반도체 기판의 전면에 LDD 이온을 주입하여 LDD 영역을 형성하는 단계; 상기 게이트 전극을 포함한 상기 반도체 기판의 전면에 CVD 절연막을 증착한 후 식각 공정을 실시하여 게이트 전극의 양측면에 측벽 스페이서를 형성하는 단계; 상기 측벽 스페이서 및 상기 게이트 전극을 마스크로 이용하여 상기 반도체 기판의 전면에 소스/드레인용 불순물 이온을 주입하여 반도체 기판의 표면 내에 소스/드레인 불순물 확산영역을 형성하는 단계; 샐리사이드 공정을 수행하는 단계; 소스 영역의 측벽 스페이서를 제거하는 단계; 및 상기 소스 영역에 불순물 이온을 주입하는 단계를 포함한다.
HCE, LDD, 마스크, 이온 주입, 식각
Description
도 1a 내지 도 1c는 종래의 기술에 따른 트랜지스터 제조 방법을 나타낸 공정단면도,
도 2a~도 2d는 본 발명의 일 실시예에 의한 트랜지스터 제조 방법을 나타낸 공정단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
201 : 반도체 기판 202 : 게이트 산화막
203 : 폴리 실리콘 204 : LDD 영역
205 : 측벽 스페이서 206 : 소스/드레인 불순물 확산영역
207 : 샐리사이드
본 발명은 트랜지스터 제조 방법에 관한 것으로, 특히, HCE(Hot Carrier Effect)는 억제하고 소스 영역의 저항을 감소시킴으로써, 전류 구동 능력을 향상시 킬 수 있는 트랜지스터 제조 방법에 관한 것이다.
도 1a 내지 도 1c는 종래의 기술에 따른 트랜지스터 제조 방법을 나타낸 공정단면도로서, 이러한 종래의 트랜지스터 제조 방법은, 반도체 기판(101)의 액티브영역에 제 1 산화막을 형성하는 단계; 반도체 기판(101)상에 채널 이온 주입 마스크를 사용하여 채널영역에 채널 이온 주입을 실시하는 단계; 제 1 산화막을 제거하고, 제 1 산화막이 제거된 반도체 기판(101)상에 게이트 산화막(102)을 형성하는 단계; 게이트 산화막(102)을 포함한 반도체 기판(101)의 전면에 폴리 실리콘(103)을 형성하고, 사진, 식각 공정을 통하여 폴리 실리콘을 선택적으로 제거하여 게이트 전극을 형성하는 단계; 게이트 전극을 마스크로 이용하여 반도체 기판(101)의 전면에 LDD(Lightly Doped Drain) 이온을 주입하여 LDD 영역(104)을 형성하는 단계; 게이트 전극을 포함한 반도체 기판의 전면에 CVD 절연막을 형성한 후 에치백 공정을 실시하여 게이트 전극의 양측면에 측벽 스페이서(105)를 형성하는 단계; 측벽 스페이서(105) 및 게이트 전극을 마스크로 이용하여 반도체 기판(101)의 전면에 소스/드레인용 불순물 이온을 주입하여 반도체 기판(101)의 표면 내에 소스/드레인 불순물 확산영역(106)을 형성하는 단계; 및 샐리사이드(Salicide)(107) 공정을 수행하는 단계를 포함한다.
그러나, 상술한 종래의 트랜지스터 제조 방법에 있어서는, 채널과 드레인 사이에 상대적인 고저항 영역(Lightly Doped Drain)의 존재로 인하여 핫 캐리어(Hot Carrier)의 발생을 억제하여 소자의 신뢰성 향상에 기여하는 이점이 있는 반면, 소스 영역에도 상대적인 고저항 영역(Lightly Doped Drain)이 동일하게 생성되므로, 저항 증가로 인한 동작 전류의 감소를 초래하는 문제점이 있다. 이러한 문제점을 해결하기 위하여 게이트의 폭을 넓히거나 길이를 짧게 하는 방법이 있으나, 이 경우에도 각각의 면적 증가 및 소자 동작 한계의 감소로 인한 문제점이 있다.
상기 문제점을 해결하기 위하여 안출된 본 발명은, 소스 영역의 LDD를 제거하여 드레인 영역에만 LDD를 형성함으로써 HCE는 억제하고 소스 영역의 저항을 감소함으로써, 전류 구동 능력을 향상시킨 트랜지스터 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명의 트랜지스터 제조 방법은, 반도체 기판상에 게이트 산화막을 형성하는 단계; 상기 게이트 산화막을 포함한 상기 반도체 기판의 전면에 폴리 실리콘을 증착하고, 사진, 식각 공정을 통하여 폴리 실리콘을 선택적으로 제거하여 게이트 전극을 형성하는 단계; 상기 게이트 전극을 마스크로 이용하여 상기 반도체 기판의 전면에 LDD 이온을 주입하여 LDD 영역을 형성하는 단계; 상기 게이트 전극을 포함한 상기 반도체 기판의 전면에 CVD 절연막을 증착한 후 식각 공정을 실시하여 게이트 전극의 양측면에 측벽 스페이서를 형성하는 단계; 상기 측벽 스페이서 및 상기 게이트 전극을 마스크로 이용하여 상기 반도체 기판의 전면에 소스/드레인용 불순물 이온을 주입하여 반도체 기판의 표면 내에 소스/드레 인 불순물 확산영역을 형성하는 단계; 샐리사이드 공정을 수행하는 단계; 소스 영역의 측벽 스페이서를 제거하는 단계; 및 상기 소스 영역에 불순물 이온을 주입하는 단계를 포함한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 본 발명의 가장 바람직한 실시예들을 첨부된 도면을 참조하여 설명하기로 한다.
도 2a~도 2d는 본 발명의 일 실시예에 의한 트랜지스터 제조 방법을 나타낸 공정단면도로서, 이에 관하여 설명하면 다음과 같다.
먼저, 반도체 기판(201)의 액티브 영역에 제 1 산화막(도시되지 않음)을 형성한다.
이후에, 상기 반도체 기판(201)상에 채널 이온 주입 마스크를 사용하여 채널영역에 채널 이온 주입을 실시한다.
다음에, 상기 제 1 산화막을 제거하고, 상기 제 1 산화막이 제거된 반도체 기판(201)상에 게이트 산화막(202)을 형성한다.
이후에, 상기 게이트 산화막(202)을 포함한 상기 반도체 기판(201)의 전면에 폴리 실리콘(203)을 증착하고, 사진, 식각 공정을 통하여 폴리 실리콘을 선택적으로 제거하여 게이트 전극을 형성한다.
다음에, 상기 게이트 전극을 마스크로 이용하여 상기 반도체 기판(201)의 전면에 LDD(Lightly Doped Drain) 이온을 주입하여 LDD 영역(204)을 형성한다. 여기 서, 상기 LDD 영역(204)은, 트랜지스터 동작시 드레인 영역에서 강한 수평 전계로 인한 핫 캐리어(Hot Carrier)의 발생을 완화하기 위하여 드레인 접합과 채널 사이에 상대적으로 저항이 높은 영역을 형성하기 위한 것으로, 본 실시예에서는 N-의 예를 들고 있으나, P- 이온을 주입할 수도 있다.
이후에, 상기 게이트 전극을 포함한 상기 반도체 기판의 전면에 CVD 절연막을 증착한 후 식각 공정을 실시하여 게이트 전극의 양측면에 측벽 스페이서(205)를 형성한다. 여기서, 상기 CVD 절연막의 두께는, 바람직하게는 1500Å이다.
다음에, 상기 측벽 스페이서(205) 및 상기 게이트 전극을 마스크로 이용하여 상기 반도체 기판(201)의 전면에 소스/드레인용 불순물 이온을 주입하여 반도체 기판(201)의 표면 내에 소스/드레인 불순물 확산영역(206)을 형성한다. 이에 의하여, 상기 측벽 스페이서(205) 하부는 저농도 영역을 확보하고, 나머지 영역은 높은 농도의 소스/드레인 영역을 형성하게 된다.
이후에, 샐리사이드(Salicide)(207) 공정을 수행한다.
다음에, 소스 영역만 드러나는 마스크를 제작하여 소스 영역의 측벽 스페이서를 습식각한다.
이후에, 상기 소스 영역에 불순물 이온을 주입한다. 이에 의하여, 소스 영역의 LDD 영역을 없애고 N+ 접합 영역으로 바꾸게 된다.
이상에서 설명한 본 발명은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지로 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 한정되는 것이 아니다.
본 발명은 HCE 개선을 위한 드레인 영역의 LDD 영역은 그대로 유지하는 동시에 소스 영역의 LDD 영역을 제거함으로써, 소스 영역의 저항을 감소시켜 전류 구동 능력을 향상시키는 이점이 있다. 또한, 소자 신뢰성을 만족하는 동시에 게이트의 폭을 넓히거나 길이를 줄이지 않으므로 전류 증가 효과를 볼 수 있는 이점이 있다.
Claims (4)
- 반도체 기판상에 게이트 산화막을 형성하는 단계;상기 게이트 산화막을 포함한 상기 반도체 기판의 전면에 폴리 실리콘을 증착하고, 사진, 식각 공정을 통하여 폴리 실리콘을 선택적으로 제거하여 게이트 전극을 형성하는 단계;상기 게이트 전극을 마스크로 이용하여 상기 반도체 기판의 전면에 LDD 이온을 주입하여 LDD 영역을 형성하는 단계;상기 게이트 전극을 포함한 상기 반도체 기판의 전면에 CVD 절연막을 증착한 후 식각 공정을 실시하여 게이트 전극의 양측면에 측벽 스페이서를 형성하는 단계;상기 측벽 스페이서 및 상기 게이트 전극을 마스크로 이용하여 상기 반도체 기판의 전면에 소스/드레인용 불순물 이온을 주입하여 반도체 기판의 표면 내에 소스/드레인 불순물 확산영역을 형성하는 단계;샐리사이드 공정을 수행하는 단계;소스 영역의 측벽 스페이서를 제거하는 단계; 및상기 소스 영역에 불순물 이온을 주입하는 단계를 포함하는 것을 특징으로 하는 트랜지스터 제조 방법.
- 제1항에 있어서,상기 CVD 절연막의 두께는, 1500Å인것을 특징으로 하는 트랜지스터 제조 방법.
- 반도체 기판의 액티브 영역에 제 1 산화막을 형성하는 단계;상기 반도체 기판상에 채널 이온 주입 마스크를 사용하여 채널영역에 채널 이온 주입을 실시하는 단계;상기 제 1 산화막을 제거하고, 상기 제 1 산화막이 제거된 반도체 기판상에 게이트 산화막을 형성하는 단계;상기 게이트 산화막을 포함한 상기 반도체 기판의 전면에 폴리 실리콘을 증착하고, 사진, 식각 공정을 통하여 폴리 실리콘을 선택적으로 제거하여 게이트 전극을 형성하는 단계;상기 게이트 전극을 마스크로 이용하여 상기 반도체 기판의 전면에 LDD 이온을 주입하여 LDD 영역을 형성하는 단계;상기 게이트 전극을 포함한 상기 반도체 기판의 전면에 CVD 절연막을 증착한 후 식각 공정을 실시하여 게이트 전극의 양측면에 측벽 스페이서를 형성하는 단계;상기 측벽 스페이서 및 상기 게이트 전극을 마스크로 이용하여 상기 반도체 기판의 전면에 소스/드레인용 불순물 이온을 주입하여 반도체 기판의 표면 내에 소스/드레인 불순물 확산영역을 형성하는 단계;샐리사이드 공정을 수행하는 단계;소스 영역만 드러나는 마스크를 제작하여 소스 영역의 측벽 스페이서를 습식각하는 단계; 및상기 소스 영역에 불순물 이온을 주입하는 단계를 포함하는 것을 특징으로 하는 트랜지스터 제조 방법.
- 제3항에 있어서,상기 CVD 절연막의 두께는, 1500Å인것을 특징으로 하는 트랜지스터 제조 방법.
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