KR100218299B1 - 트랜지스터 제조방법 - Google Patents
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Abstract
본 발명은 트랜지스터 제조방법에 관한 것으로, 기판 상의 제1 게이트 절연막 위에 게이트 전극과, 상기 게이트 전극 위에 제1 절연막 패턴을 형성하는 공정과; 상기 제1 절연막 패턴과 게이트 전극 측면에 측벽 스페이서를 형성하는 공정과; 상기 측벽 스페이서 좌/우측의 기판 표면이 소정 부분 노출되도록 제1 게이트 절연막을 식각하는 공정과; 표면이 노출된 상기 기판 상에 반도체층을 성장시키는 공정과; 상기 측벽 스페이서를 제거하는 공정과; 측벽 스페이서가 제거된 부분과 상기 반도체층 상부에 제2 게이트 절연막을 성장시키는 공정 및; 상기 반도체층 내로 불순물을 이온주입하여 소오스/드레인 영역을 형성하는 공정을 구비하여 트랜지스터 제조를 완료하므로써, 1) 게이트 전극 하부 채널측과 게이트 전극 측면 채널측에 서로 농도가 다른 기판을 형성할 수 있게 되어, 도핑 농도가 상대적으로 높은 게이트 전극 하부 채널측의 기판(실리콘 기판)에서는 펀치-쓰루(punch-through) 전압을 높일 수 있고, 도핑 농도가 낮은 게이트 전극 측면 채널측의 기판(반도체층)에서는 채널과 저농도이온주입영역이 접하는 부분에서의 누설전류(leakage current)를 감소시킬 수 있으며, 2) 열산화막을 게이트 절연막으로 사용하므로 게이트 절연막의 질을 향상시킬 수 있고, 3)게이트 전극 측면과 하부에 채널이 형성되므로, 동일 면적에 대해 채널 길이가 긴 트랜지스터를 형성할 수 있어 쇼트 채널 효과를 억제할 수 있는 고신뢰성의 트랜지스터를 구현할 수 있게 된다.
Description
제1a도 내지 제1d도는 종래 기술에 따른 트랜지스터 제조방법을 나타낸 공정수순도.
제2a도 내지 제2f는 본 발명의 제1 실시예에 따른 트랜지스터 제조방법을 나타낸 공정수순도.
제3a도 내지 제3d도는 본 발명의 제2 실시예에 따른 트랜지스터 제조방법을 나타낸 공정수순도.
* 도면의 주요부분에 대한 부호의 설명
100 : 기판 102 : 제1 게이트 절연막
104 : 텅스텐 막 104' : 폴리실리콘막
105 : 게이트 106 : 제1 절연막
106' : 제1 절연막 패턴 108 : 질화막
108' : 질화막 측벽 스페이스 110 : 반도체층
112 : 소오스/드레인 114 : 제2 게이트 절연막
116 : 제2 절연막 116' : 제2 절연막 측벽 스페이서
본 발명은 트랜지스터 제조방법에 관한 것으로, 미세 선폭을 갖는 고집적 반도체 소자에 적합하도록 이루어진 엘리베이티드 소오스/드레인(elevated source/drain) 구조를 갖는 트랜지스터 제조방법에 관한 것이다.
종래의 엘리베이티드 소오스/드레인 트랜지스터는 제1a도 내지 제1d도에 도시된 공정수순도에 알 수 있듯이 다음과 같은 공정에 의해 형성된다.
즉, 제1a도에 도시된 바와 같이 실리콘 기판(10) 상에 게이트 절연막(12)을 형성하고, 상기 게이트 절연막(12) 상에 폴리실리콘막(14)을 소정 두께 증착한 다음, 제1b도에 도시된 바와 같이 상기 게이트 절연막(12)의 표면이 소정 부분 노출되도록 폴리실리콘막(14)을 식각하여 게이트 전극(14')을 형성하고, 상기 게이트 전극(14')을 포함한 게이트 절연막(12) 상에 화학기상증착(CVD)법으로 제1 절연막(16)인 산화막을 증착한다.
이후, 제1c도에 도시된 바와 같이 마스크 없이 상기 제1 절연막(16)을 에치-백(etch-back)하여 상기 게이트 전극(14') 측면에 제1 절연막 측벽 스페이서(16')를 형성한 뒤, 이를 마스크로 그 하부의 게이트 절연막(12)을 식각하여 실리콘 기판(10) 표면이 소정 부분 노출되도록 한다.
그 다음, 제1d도에 도시된 바와 같이, 노출된 실리콘 기판(10) 표면에만 선택적으로 반도체층인 에피층을 성장시키고, 이 성장한 반도체층 내로 n+ 또는 p+ 불순물을 이온주입하여 소오스/드레인(18)을 형성함으로써 트랜지스터 제조를 완료한다.
그러나, 상기 공정을 통하여 제조된 트랜지스터는 반도체 소자가 고집적화되어 패턴 사이즈(size)가 작아짐에 따라 쇼트 채널 효과(short channel effect)가 발생될 가능성이 높다는 단점을 갖는다.
이에 본 발명은 상기와 같은 단점을 개선하기 위하여 이루어진 것으로, 게이트 측면과 하부에 채널이 형성되도록 트랜지스터를 제조함으로써, 채널 길이(channel length)를 길게 하여 쇼트 채널 효과를 억제(suppress)할 수 있도록 한 트랜지스터 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 제1 실시예에 따른 트랜지스터 제조방법은, 기판 상의 제1 게이트 절연막 위에 게이트 전극과, 상기 게이트 전극 위에 제1 절연막 패턴을 형성하는 공정과; 상기 제1 절연막 패턴과 게이트 전극 측면에 측벽 스페이서를 형성하는 공정과; 상기 측벽 스페이서 좌/우측의 기판 표면이 소정부분 노출되도록 제1 게이트 절연막을 식각하는 공정과; 표면이 노출된 상기 기판상에 반도체층을 성장시키는 공정과; 상기 측벽 스페이서를 제거하는 공정과; 측벽 스페이서가 제거된 부분과 상기 반도체층 상부에 제2 게이트 절연막을 성장시키는 공정 및; 상기 반도체층 내로 불순물을 이온 주입하여 소오스/드레인을 형성하는 공정으로 이루어진 것을 특징으로 한다.
한편, 상기와 같은 목적을 달성하기 위한 본 발명의 제2 실시예에 따른 트랜지스터 제조방법은, 기판 상의 제1 게이트 절연막 위에 게이트 전극과, 상기 게이트 전극 위에 제1 절연막 패턴을 형성하는 공정과; 상기 기판 표면이 소정 부분 노출되도록, 상기 게이트 전극과 제1 절연막 패턴 측면에 측벽 스페이서를 형성하는 공정과; 표면이 노출된 상기 기판 상에 반도체층을 성장시키는 공정 및, 상기 반도체층 내로 불순물을 이온주입하여 소오스/드레인을 형성하는 공정으로 이루어진 것을 특징으로 한다.
상기 공정 결과, 반도체 소자의 쇼트 채널 효과를 억제할 수 있게 된다. 이하, 첨부된 도면은 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
본 발명은 반도체 소자가 고집적화됨에 따라 발생되는 쇼트 채널 효과를 억제할 수 있도록 하기 위하여 게이트 측면과 하부에 모두 채널이 형성될 수 있도록 트랜지스터를 제조한 것으로, 이를 제2도 및 제3도에 도시된 공정수순도를 참조하여 구체적으로 살펴보면 다음과 같다.
먼저 제1 실시예로서, 제2a도 내지 제2f도에 도시된 트랜지스터 제조방법을 설명한다.
제2a도에 도시된 바와 같이 실리콘 기판(100)상에 제1 게이트 절연막(102)을 형성하고, 상기 제1 게이트 절연막(102) 상에 텅스텐막(104)을 증착한 다음, 상기 텅스텐막(104) 상에 제1 절연막(106)인 산화막을 증착한다.
이어, 제2b도에 도시된 바와 같이 감광막을 마스크로한 사진식각 공정을 이용하여, 제1 게이트 절연막(102) 표면이 소정 부분 노출되도록 제1 절연막(106)과 텅스텐막(104)을 식각하여 제1 절연막 패턴(106')과 게이트 전극(105)을 형성하고, 상기 제1 절연막 패턴(106')과 게이트 전극(105)을 포함한 제1 게이트 절연막(102) 전면에 질막화(108)을 증착한다.
그후, 제2c도에 도시된 바와 같이 상기 질화막(108)을 마스크없이 에치-백하여 제1 절연막 패턴(106')과 게이트 전극(105) 측면에 질화막 측벽 스페이서(108')를 형성하고, 이를 마스크로 그 좌/우측의 제1 게이트 절연막(102)을 식각하여 실리콘 기판(100) 표면을 소정 부분 노출시킨다.
계속해서, 제2d도에 도시된 바와 같이 노출된 실리콘 기판(100) 표면에만 선택적으로 상기 게이트 전극(105)과 동일 높이로 반도체층(110)인 에피층을 성장시킨다.
이어서, 제2e도에 도시된 바와 같이 H3PO4등의 용액으로 상기 질화막 측벽 스페이서(108')를 제거한다. 그 다음 제2f도에 도시된 바와 같이 퍼니스(furnace)에서 실리콘을 열산화시켜, 게이트 전극(105) 측면의 질화막 측벽 스페이서(108')가 제거된 부분과 반도체층(110) 상부에 제2 게이트 절연막(114)으로 사용될 열산화막을 성장시킨 다음, 상기 반도체층(110) 내로 n+ 또는 p+ 불순물을 이온주입하여 n+ 또는 p+ 소오스/드레인(112)을 형성하므로써, 트랜지스터 제조를 완료한다.
이때, n+ 또는 p+ 불순물을 주입하기 전에, 먼저 이온주입 에너지와 도우즈(dose)량을 조절하여 저농도이온주입영역(lightly doped drain region : LDD 영역)을 형성한 다음, 그 이후 소오스/드레인(112)을 형성할 수 있다.
이와 같이 트랜지스터를 제조하였을 경우, 게이트 전극(105) 측면에 형성된 열산화막이 게이트 절연막으로 작용하게 되므로, 결과적으로 게이트 전극(105) 측면 및 하부에 채널이 형성된 구조를 갖는 트랜지스터로 동작하게 된다. 즉, 같은 면적에 대해 채널 길이가 긴 트랜지스터를 형성할 수 있게 되는 것이다.
여기서, 내화성(refractory)이 큰 텅스텐 막을 이용하여 게이트 전극(105)을 형성한 것은 텅스텐이 열산화시, 산화에 대한 저항성이 크므로 게이트 절연막의 질(quality)를 높일 수 있기 때문이다.
다음으로, 제2실시예로서, 제3a도 내지 제3d도에 도시된 트랜지스타 제조방법을 설명한다. 제3a도에 도시된 바와 같이 실리콘 기판(100) 상에 제1 게이트 절연막(102)을 형성하고, 제1 게이트 절연막(102) 상에 폴리실리콘막(104')증착한 다음, 상기 폴리실리콘막(104') 상에 제1 절연막(106)인 산화막을 증착한다.
이어, 제3b도에 도시된 바와 같이 감광막을 마스크로한 사진식각공정을 이용하여, 제1 게이트 절연막(102) 표면이 소정 부분 노출되도록 제1 절연막(105)과 폴리실리콘막(104')을 식각하여 제1 절연막 패턴(106')과 게이트 전극(105)을 형성하고, 상기 제1 절연막 패턴(106')과 게이트 전극(105)을 포함한 제1 게이트 절연막(102) 전면에 제2 절연막(116)을 증착한다. 이때, 이용되는 제2 절연막(116)으로는 CVD법으로 증착된 산화막이나 또는 Ta2O5등의 유전막을 들 수 있다.
그후, 제3c도에 도시된 바와 같이 상기 제2 절연막(116)과 제1 게이트 절연막(102)을 마스크없이 에치-백 하여 제1 절연막 패턴(106')과 게이트 전극(105) 측면에 제2 절연막 측벽 스페이서(116')를 형성하고, 실리콘 기판(100) 표면이 소정 부분 노출되도록 한다.
계속해서, 제3d도에 도시된 바와 같이 노출된 실리콘 기판(100) 표면에만 선택적으로 상기 게이트 전극(105)과 동일 높이로 반도체층(110)인 에피층을 성장시키고, 상기 반도체층(110) 내로 n+ 또는 p+ 불순물을 이온주입하여 n+ 또는 p+ 소오스/드레인(112)을 형성하므로써, 트랜지스터 제조를 완료한다.
이때, n+ 또는 p+ 불순물을 주입하기 전에, 이온주입 에너지와 도우즈량을 조절하여 먼저 저농도이온주입영역을 형성한 다음, 그 이후 소오스/드레인(112)을 형성할 수도 있다.
이와 같이 공정을 진행하였을 경우 역시 게이트 전극(105) 측면에 형성된 제2 절연막 측벽 스페이서(116')가 게이트 절연막으로 작용하게 되므로, 결과적으로 게이트 전극(105) 측면 및 하부에 체널이 형성된 구조의 트랜지스터를 얻을 수 있게 된다. 즉, 같은 면적에 대해 채널 길이가 긴 트랜지스터를 형성할 수 있게 되어 쇼트 채널 효과를 억제할 수 있음을 알 수 잇다.
상술한 바와 같이 본 발명에 의하면, 1)게이트 전극 하부 채널측과 게이트 전극 측면 채널측에 서로 농도가 다른 기판을 형성할 수 있게 되어, 도핑 농도가 상대적으로 높은 게이트 전극 하부 채널측의 기판(실리콘 기판)에서는 펀치-쓰루(punch-through) 전압을 높일 수 있고, 도핑 농도가 낮은 게이트 전극 측면 채널측의 기판(반도체층)에서는 채널과 저농도이온주입영역이 접하는 부분에서의 누설전류(leakage current)를 감소시킬 수 있으며, 2) 일산화막을 게이트 절연막으로 사용하므로 게이트 절연막의 질을 향상시킬 수 있고, 2) 게이트 전극 측면과 하부에 채널이 형성되므로, 동일 면적에 대해 채널 길이가 긴 트랜지스터를 형성할 수 있어 쇼트 채널 효과를 억제할 수 있는 고신뢰성의 트랜지스터를 구현할 수 있게 된다.
Claims (6)
- 기판 상의 제1 게이트 절연막 위에 게이트 전극과, 상기 게이트 전극 위에 제1 절연막 패턴을 형성하는 공정과; 상기 제1 절연막 패턴과 게이트 전극 측면에 측벽 스페이서를 형성하는 공정과; 상기 측벽 스페이서 좌/우측의 기판 표면이 소정 부분 노출되도록 제1 게이트 절연막을 식각하는 공정과; 표면이 노출된 상기 기판상에 반도체층을 성장시키는 공정과; 상기 측벽 스페이서를 제거하는 공정과; 측벽 스페이서가 제거된 부분과 상기 반도체층 상부에 제2 게이트 절연막을 성장시키는 공정 및; 상기 반도체층 내로 불순물을 이온주입하여 소오스/드레인을 형성하는 공정을 구비하여 이루어진 것을 특징으로 하는 트랜지스터 제조방법.
- 제1항에 있어서, 상기 게이트 전극은 텅스텐으로 형성하는 것을 특징으로 하는 트랜지스터 제조방법.
- 제1항에 있어서, 상기 측벽 스페이서가 제거된 부분과 상기 반도체층 상부에 제2 게이트 절연막을 성장시킨 후, 상기 반도체층 내에 저농도이온주입영역을 형성하는 공정을 더 포함하여 이루어진 것을 특징으로 하는 트랜지스터 제조방법.
- 제1항에 있어서, 상기 측벽 스페이서는 상기 제1 절연막 패턴과 게이트 전극을 포함한 제1 게이트 절연막 전면에 질화막을 형성한 후, 이를 에치-백하여 형성하는 것을 특징으로 하는 트랜지스터 제조방법.
- 제1항에 있어서, 상기 반도체층은 에피층을 성장시켜 형성하는 것을 특징으로 하는 트랜지스터 제조방법.
- 제1항에 있어서, 상기 제2 게이트 절연막은 열산화막을 성장시켜 형성하는 것을 특징으로 하는 트랜지스터 제조방법.
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