JP4867176B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、短チャネル効果を低減することが容易な半導体装置および半導体装置の製造方法に関するものである。
ＣＭＯＳトランジスタのショートチャネル効果を低減させる構造として、エレベーテッドソースドレン構造が多く提案されている（例えば、特許文献１、２、３参照。）。上記各特許文献で述べられている構造では、ショートチャネル効果の抑制のため、半導体基板の表面より上部にエクステンション部を形成することが開示されている。多結晶シリコンを用いる（例えば、特許文献４参照。）構成以外では、エピタキシャル成長の際にゲート電極へのシリコン成長を抑制するため、窒化シリコン膜をゲート電極側壁に形成することが必要となる。窒化シリコン膜はゲート電極側壁のみに形成することが重要で、シリコン基板面に窒化シリコンが残ることはエクステンション部の形成時に欠陥を生じる原因となることが容易に判る。
一般的に用いられているドライエッチング技術では、シリコン基板上の窒化シリコン膜を除去する際にシリコン基板をエッチングすること無しに加工することが極めて困難であり、窒化シリコン膜の加工後は２ｎｍ〜５ｎｍ程度、シリコン基板が削られる。エピタキシャル成長の際に必要となる窒化シリコンのサイドウォールスペーサーを形成した後に発生するシリコン基板のリセス（後退）を考慮せずにエピタキシャル成長させることは、当初の目的であったエクステンション部をシリコン基板の上に設置することができなくなる。これにより、当初の目的であったショートチャネル効果の抑制が事実上できなくなるという問題があった。
特開２００４-９５６３９号公報 特開２００４-１５２９７３号公報、 特開２００２-２３１９４２号公報 特開２００２-２６３１０号公報
解決しようとする問題点は、シリコン基板上に形成されたゲート電極の側壁にみに窒化シリコン膜でサイドウォールスペーサーを形成する場合に、シリコン基板が削られるため、シリコン基板表面より上部にエレベーテッドソースドレンを形成することが困難になる点であり、これにより、短チャネル効果を抑制することが困難になることである。
本発明の半導体装置は、半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の側面に形成されたサイドウォールスペーサーと、前記ゲート電極の両側の前記半導体基板上に堆積されたエクステンション領域と、前記エクステンション領域上に形成されたソース・ドレイン領域とを備えた半導体装置において、前記サイドウォールスペーサーを形成した際に削られた前記半導体基板部分を埋め込むように形成した第１エピタキシャル層と、前記第１エピタキシャル層とは逆導電型のエピタキシャル層からなるもので前記第１エピタキシャル層上に形成された第２エピタキシャル層からなる前記エクステンション領域とを備えたことを最も主要な特徴とする。
本発明の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の側面にサイドウォールスペーサーを形成する工程と、前記サイドウォールスペーサーを形成した際に前記ゲート電極の両側に生じた前記半導体基板の削られた部分を埋め込むように第１エピタキシャル層を形成する工程と、前記第１エピタキシャル層上に前記第１エピタキシャル層とは逆導電型の第２エピタキシャル層からなるエクステンション領域を形成する工程と、前記エクステンション領域を形成した後に前記ゲート電極の側壁に前記サイドウォールスペーサーを介してサイドウォールを形成する工程と、前記サイドウォールを形成した後に前記エクステンション領域上にソース・ドレイン領域を形成する工程とを備えたことを最も主要な特徴とする。
本発明の半導体装置では、サイドウォールスペーサーを形成した際に削られた半導体基板部分を埋め込むように第１エピタキシャル層が形成されているため、第１エピタキシャル層を半導体基板と同程度の濃度に形成することにより実質的に半導体基板は削られる前の状態に戻されている、もしくは半導体基板１０１表面よりも高い状態に形成されている。そして第１エピタキシャル層とは逆導電型の第２エピタキシャル層からなるもので第１エピタキシャル層上に形成されたエクステンション領域を備えているため、エクステンション領域は半導体基板表面もしくはその表面よりも高い位置に形成されるので、短チャネル効果を抑制することができるという利点がある。
本発明の半導体装置の製造方法は、サイドウォールスペーサーを形成した際に削られた半導体基板部分を埋め込むように第１エピタキシャル層を形成する工程を備えたため、半導体基板が削られた部分が第１エピタキシャル層により埋め込まれ、第１エピタキシャル層を半導体基板と同程度の濃度に形成することにより実質的に半導体基板を削られる前の状態に戻す、もしくは半導体基板１０１表面よりも高い状態に形成することができる。そして、第１エピタキシャル層上に第１エピタキシャル層とは逆導電型の第２エピタキシャル層からなるエクステンション領域を形成する工程を備えているため、エクステンション領域を半導体基板表面もしくはその表面よりも高い位置に形成することができるので、短チャネル効果を抑制することができるという利点がある。
短チャネル効果を抑制するという目的を、サイドウォールスペーサーを形成した際に削られた半導体基板部分を埋め込むように形成した第１エピタキシャル層と、第１エピタキシャル層とは逆導電型のエピタキシャル層からなるもので第１エピタキシャル層上に形成された第２エピタキシャル層からなるエクステンション領域とを備えることで実現した。
本発明の半導体装置に係る一実施例を、図１の概略構成断面図によって説明する。
図１に示すように、半導体基板１０１上に、ゲート絶縁膜１０２を介してゲート電極１０３が形成されている。上記半導体基板１０１にはシリコン基板を用いる。この半導体基板１０１は、シリコン基板以外に、例えばＳＯＩ（Silicon on Insulater）基板を用いることもできる。上記ゲート絶縁膜１０２は、例えば熱酸化法により形成された酸化シリコン膜で形成することができ、またはその他のＭＯＳ型トランジスタのゲート絶縁膜に用いられている誘電体膜で形成することもできる。上記ゲート電極１０３は、例えばポリシリコンで形成することができる。
上記ゲート電極１０３の側壁にはサイドウォールスペーサー１０４が形成されている。このサイドウォールスペーサー１０４は、例えば窒化シリコン膜で形成されている。もしくは酸化シリコン膜で形成することも可能である。また、このサイドウォールスペーサー１０４には、エピタキシャル成長時に、ゲート電極１０３にシリコンが成長することを防ぐための機能も有する。上記サイドウォールスペーサー１０４を形成した際に削られた上記半導体基板１０１のリセス部（後退部）１０５、１０６を埋め込むように第１エピタキシャル層１０７、１０８が形成されている。この第１エピタキシャル層１０７、１０８は、半導体基板１０１の不純物濃度と同等な不純物濃度に形成されていることが好ましい。例えば、上記第１エピタキシャル層１０７、１０８にはエピタキシャル成長時のIn-situドーピングにて不純物が導入されている。
上記第１エピタキシャル層１０７、１０８上には、第１エピタキシャル層１０７、１０８とは逆導電型の第２エピタキシャル層からなるエクステンション領域１０９、１１０が形成されている。エクステンション領域１０９、１１０はエピタキシャル成長時のIn-situドーピングにて不純物が導入されている。また、上記エクステンション領域１０９、１１０はゲート電極１０３との電気的結合容量を少なくするためにゲート電極１０３に近づくにつれて膜厚が薄くなる傾斜領域を備えるように形成されることが望ましい。
さらに、上記ゲート電極１０３の両側には上記サイドウォールスペーサー１０４を介してサイドウォール１１１が形成されている。そして、上記エクステンション領域１０９、１１０上にはソース・ドレイン領域１１２、１１３が形成されている。このソース・ドレイン領域１１２、１１３は、例えばエピタキシャル成長により形成され、このエピタキシャル成長時にIn-situドーピングにて不純物が導入されているものである。
上記ソース・ドレイン領域１１２、１１３、サイドウォール１１１等を覆うように層間絶縁膜１２１が形成されている。この層間絶縁膜１２１は、例えば高密度プラズマＣＶＤ法により形成された酸化シリコン膜からなる。また、上記層間絶縁膜１２１表面は、例えば化学的機械研磨（ＣＭＰ）法によって、平坦化されている。
上記層間絶縁膜１２１には、ゲート電極１０３に達するコンタクトホール１２２、ソース・ドレイン領域１１２、１１３に達するコンタクトホール１２３、１２４が形成され、上記コンタクトホール１２２を通じてゲート電極１０３に接続する配線１２５、上記コンタクトホール１２３、１２４を通じてソース・ドレイン領域１１２、１１３に接続する配線１２６、１２７が形成されている。
上記半導体装置１では、サイドウォールスペーサー１０４を形成した際に半導体基板１０１の削られた部分、すなわちリセス部１０５、１０６を埋め込むように第１エピタキシャル層１０７、１０８が形成されているため、第１エピタキシャル層１０７、１０８を半導体基板１０１と同程度の濃度に形成することにより実質的に半導体基板１０１が削られる前の状態に戻されている、もしくは半導体基板１０１表面よりも高い状態に形成されている。そして第１エピタキシャル層１０７、１０８とは逆導電型の第２エピタキシャル層からなるもので第１エピタキシャル層１０７、１０８上に形成されたエクステンション領域１０９、１１０を備えているため、エクステンション領域１０９、１１０は半導体基板１０１表面もしくはその表面よりも高い位置に形成されるので、短チャネル効果を抑制することができるという利点がある。
次に、上記エクステンション領域１１０から基板１０１方向（深さ方向）に２次イオン質量分析（ＳＩＭＳ：Secondary-ion mass spectrometry）により不純物濃度分布を調べた結果を図２のヒ素（Ａｓ）濃度と深さの関係図によって説明する。
図２に示すように、エクステンション領域１０９、１１０を形成したときのエクステンション領域１１０のヒ素（Ａｓ）濃度は３×１０19ａｔｏｍｓ／ｃｍ3であり、基板１０１のヒ素（Ａｓ）濃度は１×１０17ａｔｏｍｓ／ｃｍ3であった。その後、１０５０℃のスパイクＲＴＡ（Rapid Thermal Annealing）を行ったところ、エクステンション領域１１０のヒ素（Ａｓ）濃度は２．８３×１０19ａｔｏｍｓ／ｃｍ3であった。もしくは、１０００℃のスパイクＲＴＡ（Rapid Thermal Annealing）を行ったところ、エクステンション領域１１０のヒ素（Ａｓ）濃度は３．０９×１０19ａｔｏｍｓ／ｃｍ3であった。このように、スパイクＲＴＡを行っても、エクステンション領域１０９、１１０の不純物濃度の変化はほとんど無く、エクステンション領域１０９、１１０と第１エピタキシャル層１０７、１０８との界面近傍で不純物濃度が低くなる程度であり、エクステンション領域１０９、１１０が基板１０１方向に大きく拡大するには至っていないことが確認できる。したがって、エクステンション領域１０９、１１０を形成した後の熱処理によっても、エクステンション領域１０９、１１０は基板１０１表面と同等もしくは基板表面よりも高い位置に形成されることになり、短チャネル効果を抑制することができるという利点がある。
本発明の半導体装置の製造方法に係る一実施例を、図３の製造工程断面図によって説明する。
図３（１）に示すように、半導体基板１０１としてシリコン基板を用いる。この半導体基板１０１は、シリコン基板以外に、例えばＳＯＩ（Silicon on Insulator）基板を用いることもできる。
次に、図３（２）に示すように、上記半導体基板１０１表面にゲート絶縁膜１０２を形成する。このゲート絶縁膜１０２は、例えば熱酸化法により形成することができ、ここでは一例として上記半導体基板１０１表面を酸化することで形成した。
次に、図３（３）に示すように、上記ゲート絶縁膜１０２上にゲート電極形成膜１３１と、上記ゲート電極形成膜１３１をエッチング加工する際のエッチングマスクとなるハードマスク層１３２を順に形成する。上記ゲート電極形成膜１３１は、例えばポリシリコンで形成することができ、上記ハードマスク層１３２は例えば窒化シリコンで形成することができる。成膜方法には、いずれも、例えば化学的気相成長（ＣＶＤ：Chemical Vapor Deposition）法を採用することができる。上記窒化シリコンからなるハードマスク層１３２は、その後に工程でシリコンのエピタキシャル成長時にゲート電極へのシリコン成長を抑制する膜としても使われる。また、ハードマスク層１３２は窒化シリコン膜の他に酸化シリコン膜を用いても同様の効果を得ることができる。また上記ゲート電極形成膜１３１はポリシリコンだけでなく、アモルファスシリコンを用いても同様の効果を得ることができる。
その後、レジスト塗布技術によりレジスト膜を成膜した後、リソグラフィー技術を用いて、レジスト膜をゲート電極パターン形状にパターニングして、レジストパターン１３３を形成する。上記レジストパターン１３３の下層構造として、底部反射防止膜（Ｂａｒｃ：Bottom Anti Reflection Coat）を用いることによっても同様の効果を得ることができる。この場合は、以下に示す窒化シリコンの加工の前にＢａｒｃを加工するエッチング（例えば反応性イオンエッチング）加工が必要となる。
次に、図３（４）に示すように、上記レジストパターン１３３〔前記図２（３）参照〕をエッチングマスクに用いて、上記ハードマスク層１３２およびゲート電極形成膜１３１をエッチング加工して、ハードマスク１３４およびゲート電極１０３を形成する。その際、ゲート電極形成膜１３１のエッチング加工は下層のゲート絶縁膜１０２上で停止される。その後、ゲート電極形成膜１３１を加工した後に残った上記レジストパターン１３３を主に酸素からなるアッシング処理により除去する。
次に、図３（５）に示すように、ゲート電極１０３側壁に形成された反応性生物を除去するためにフッ酸を含む薬液処理を行う。この薬液処理により露出している上記ゲート絶縁膜１０２〔前記図３（４）参照〕は剥離され、半導体基板１０１が露出される。
次に、図３（６）に示すように、上記ゲート電極１０３、上記ハードマスク１３４を被覆するように、サイドウォールスペーサー形成膜１３５を成膜する。このサイドウォールスペーサー膜１３５は、後に行われるエピタキシャル成長時に、ゲート電極１０３にシリコンが成長することを防ぐための機能も有する。上記サイドウォールスペーサー形成膜１３５は、例えば化学的気相成長法により、例えば窒化シリコン膜で形成することができる。このサイドウォールスペーサー形成膜１３５としては、エピタキシャル成長の抑制膜として窒化シリコン膜が好ましいが、酸化シリコン膜、酸窒化シリコン膜等を用いることでも同様の効果を得ることができる。
次に、図３（７）に示すように、サイドウォールスペーサー形成膜１３５を反応性イオンエッチング（ＲＩＥ）によりエッチバックして、ゲート電極１０３の側壁にサイドウォールスペーサー１０４を形成する。この反応性イオンエッチングでは、例えばフルオロカーボン系のガスを用いることができる。
上記反応性イオンエッチングでは、ゲート電極１０３の側壁にサイドウォールスペーサー形成膜１３５を残した状態で、半導体基板１０１上のサイドウォールスペーサー形成膜１３５を除去することができる。この際、ゲート電極１０３上にエピタキシャル成長時の抑制膜としてハードマスク１３４が残っていることが重要である。このエッチングでは、半導体基板１０１もサイドウォールスペーサー形成膜１３５と同時にエッチングされ、ゲート電極１０３の両側にはリセス部（後退部）１０５、１０６が生じる。その後、主に酸素からなるアッシング処理によりフルオロカーボンのポリマーを除去する。この工程はその後に行われる薬液による洗浄処理に組み込むことも可能である。
次に、図３（８）に示すように、エピタキシャル成長により半導体基板１０１の削られたリセス部（後退部）１０５、１０６を埋め込むように第１エピタキシャル層１０７、１０８をエピタキシャル成長させる。この第１エピタキシャル層１０７、１０８は、例えば、半導体基板（シリコン基板）１０１表面にシリコンをエピタキシャル成長させることにより、リセス部１０５、１０６が形成される前の半導体基板１０１表面と同程度の高さになるように形成される。このときの第１エピタキシャル層１０７、１０８の不純物濃度は半導体基板１０１と同程度であることが望ましいが、その後の熱処理により次行程で形成されるエクステンション領域からの熱拡散が発生する際には、その不純物濃度を加味した設定にすることが望ましい。また、上記不純物は、上記第１エピタキシャル層１０７、１０８のエピタキシャル成長時にIn-situドーピングにて導入することができる。また、上記エピタキシャル成長は、半導体基板１０１に発生したリセス１０５、１０６の形状（角度）に合わせて成長させることが望ましい。
上記第１エピタキシャル層１０７、１０８を形成する前に、上記半導体基板１０１のリセス部１０５、１０６のテーパー面を半導体基板１０１の結晶方位に合わせる薬液処理を行うことが好ましい。この薬液処理としては、アンモニア過水（ＮＨ4ＯＨ：Ｈ2Ｏ2：Ｈ2Ｏ＝１：２：４０）を用いる方法、塩酸過水（ＨＣｌ：Ｈ2Ｏ2：Ｈ2Ｏ＝１：２：４０）を用いる方法、過酸化水素水（Ｈ2Ｏ2：Ｈ2Ｏ＝１：０〜１）を用いて２ｎｍ程度の表面酸化を行った後に０．５％〜１．０％フッ酸で酸化膜を除去する方法等がある。上記アンモニア過水および塩酸過水を用いる方法では、液温を例えば４０℃に設定する。また、過酸化水素水およびフッ酸を用いる方法ではいずれの液温も例えば２５℃に設定する。上記処理を行うことによって、リセス部１０５、１０６のテーパー面を半導体基板１０１の結晶方位に合わせることが可能になる。
次に、図３（９）に示すように、上記第１エピタキシャル層１０７、１０８上に、所望の不純物濃度および膜厚を有する第２エピタキシャル層を形成することで、エクステンション領域１０９、１１０を形成する。上記エクステンション領域１０９、１１０はゲート電極１０３との電気的結合容量を少なくするためにゲート電極１０３に近づくにつれて膜厚が薄くなるように形成されることが望ましい。また、エクステンション領域１０９、１１０に導入される不純物は、上記第２エピタキシャル層のエピタキシャル成長時にIn-situドーピングにて導入することができる。
その後、公知の技術を用いてサイドウォールの形成、ソース・ドレイン領域の形成、コバルト（Ｃｏ）、ニッケル（Ｎｉ）等によるシリサイド化におよる電気抵抗の低減、各電極へのコンタクトの形成、配線の形成等を行い、さらに実装工程を経て半導体装置が完成される。
次に、配線の形成までを、図４の製造工程断面図によって説明する。
図４（１）に示すように、上記ゲート電極１０３、ハードマスク１３４、サイドウォールスペーサー１０４、エクステンション領域１０９、１１０等を被覆するサイドウォール形成膜１３６を成膜する。このサイドウォール形成膜１３６は、例えば窒化シリコン膜で形成することができる。
次に、図４（２）に示すように、上記サイドウォール形成膜１３６をエッチバックすることで、ゲート電極１０３の側壁にサイドウォールスペーサー１０４を介してサイドウォール１１１を形成する。その際、エッチバック処理によりエクステンション領域１０９、１１０上のサイドウォール形成膜１３６は除去され、エクステンション領域１０９、１１０が露出されている。また、ゲート電極１０３上には窒化シリコン膜からなるハードマスク１３４が形成されているので、ゲート電極１０３上にはハードマスク１３４の窒化シリコン膜が残される。上記エッチバックには、例えば反応性イオンエッチングを用いることができる。
次に、図４（３）に示すように、選択エピタキシャル成長法によって、上記エクステンション領域１０９、１１０上にソース・ドレイン領域１１２、１１３を選択的に形成する。このソース・ドレイン領域１１２、１１３に導入される不純物は、上記エピタキシャル成長時にIn-situドーピングにて導入することができる。
次に、図４（４）に示すように、上記ソース・ドレイン領域１１２、１１３、サイドウォール１１１等を覆うように層間絶縁膜１２１を形成する。この層間絶縁膜１２１は、例えば高密度プラズマＣＶＤ法により、酸化シリコン膜で形成することができる。
次に、図４（５）に示すように、化学的機械研磨（ＣＭＰ）法によって、上記層間絶縁膜１２１表面を平坦化する。
次に、図４（６）に示すように、レジスト塗布技術、リソグラフィー技術等により、上記層間絶縁膜１２１表面上にコンタクトホールを形成する際に用いるエッチングマスク１３７をレジストで形成する。
次に、図４（７）に示すように、上記エッチングマスク１３７を用いて層間絶縁膜１２１、ハードマスク１３４等をエッチングし、ゲート電極１０３に達するコンタクトホール１２２、ソース・ドレイン領域１１２、１１３に達するコンタクトホール１２３、１２４を形成する。その後、酸素を主とするレジストアッシングにより上記エッチングマスクを除去する。
次に、図４（８）に示すように、上記コンタクトホール１２２を通じてゲート電極１０３に接続する配線（または取り出し電極）１２５、上記コンタクトホール１２３、１２４を通じてソース・ドレイン領域１１２、１１３に接続する配線（または取り出し電極）１２６、１２７を形成する。
本発明の半導体装置の製造方法は、サイドウォールスペーサー１０４を形成した際に削られた半導体基板１０１部分、すなわちリセス部１０５、１０６を埋め込むように第１エピタキシャル層１０７、１０８を形成する工程を備えたため、半導体基板１０１が削られた部分が埋め込まれ、第１エピタキシャル層１０７、１０８を半導体基板１０１と同程度の濃度に形成することにより実質的に半導体基板１０１を削られる前の状態にすることができる。そして、第１エピタキシャル層１０７、１０８上に第１エピタキシャル層とは逆導電型の第２エピタキシャル層からなるエクステンション領域１０９、１１０を形成する工程と備えているため、エクステンション領域１０９、１１０を半導体基板１０１表面もしくはその表面よりも高い位置に形成することができるので、短チャネル効果を抑制することができるという利点がある。
また、上記半導体基板１０１のリセス部１０５、１０６はサイドウォールスペーサー１０４の加工時にテーパーに加工されるため、このテーパー角に合わせて第１エピタキシャル層１０７、１０８のエピタキシャル成長を行う。これにより、ゲート電極１０３直下のチャネル部とエクステンション領域１０９、１１０の接合抵抗が低減されるため、ゲート電流（Ｉon）を増加させることができる。
また、第１エピタキシャル層１０７、１０８を形成する前に、前処理として、上記半導体基板１０１のリセス１０５、１０６のテーパー角を半導体基板１０１の基板方位（例えば結晶方位）に合わせる薬液処理を行うことも好ましい。これにより、上記半導体基板１０１のリセス１０５、１０６のテーパー角を半導体基板１０１の基板方位（例えば結晶方位）に合わせることで、低欠陥の接合が実現され、チャネル部とエクステンション領域１０９、１１０の接合抵抗が低減させ、ゲート電流（Ｉon）を増加させることができる。
また、上記第１エピタキシャル層１０７、１０８およびエクステンション領域１０９、１１０を形成するエピタキシャル成長において、エピタキシャル成長層の角度を制御することができる。例えば、成膜温度を高めることでエピタキシャル成長層のテーパ角は緩やかになり、また塩化水素の流量を増加することで同様にエピタキシャル成長層のテーパ角は緩やかになる。上記エピタキシャル成長層を形成する成膜条件としては、原料ガスにジクロロシラン（Ｓｉ2Ｈ2Ｃｌ2）〔例えば供給流量を５０ｃｍ3／ｍｉｎ〕および塩化水素（ＨＣｌ）〔例えば供給流量を１５ｃｍ3／ｍｉｎ〜６０ｃｍ3／ｍｉｎ〕および水素（Ｈ2）〔例えば供給流量を２ｄｍ3／ｍｉｎ〕とし、成膜温度を７５０℃〜８５０℃に設定する。上記ジクロロシランの代わりにモノシランを用いることもでき、この場合には、上記各ガスの供給流量は適宜変更されるが、成膜温度と塩化水素流量の調節によりテーパ角を制御することができることに変わりはない。
本発明の半導体装置および半導体装置の製造方法は、エレベーテッドソースドレンを備えた半導体装置、特にはＭＯＳ型トランジスタおよびその製造方法という用途に適用することが好適である。
本発明の半導体装置に係る一実施例を示した概略構成断面図である。 本発明の半導体装置におけるエクステンション領域から半導体基板方向の不純物濃度プロファイル図である。 本発明の半導体装置の製造方法に係る一実施例を示した製造工程断面図である。 ソース・ドレイン領域の形成工程以降の製造方法を示す製造工程断面図である。
符号の説明
１…半導体装置、１０１…半導体基板、１０２…ゲート絶縁膜、１０３…ゲート電極、１０４…サイドウォールスペーサー、１０７，１０８…第１エピタキシャル層、１０９，１１０…エクステンション領域、１１２，１１３…ソース・ドレイン領域

Claims (6)

  1. 半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
    前記ゲート電極の側面にサイドウォールスペーサーを形成する工程と、
    前記サイドウォールスペーサーを形成した際に前記ゲート電極の両側に生じた前記半導体基板の削られた部分を埋め込むように第１エピタキシャル層を形成する工程と、
    前記第１エピタキシャル層上に前記第１エピタキシャル層とは逆導電型の第２エピタキシャル層からなるエクステンション領域を形成する工程と、
    前記エクステンション領域を形成した後に前記ゲート電極の側壁に前記サイドウォールスペーサーを介してサイドウォールを形成する工程と、
    前記サイドウォールを形成した後に前記エクステンション領域上にソース・ドレイン領域を形成する工程と
    を備えたことを特徴とする半導体装置の製造方法。
  2. 前記第１エピタキシャル層を前記半導体基板の不純物濃度となるように形成する
    ことを特徴とする請求項１記載の半導体装置の製造方法。
  3. 前記第１エピタキシャル層を形成する前に、前記半導体基板の削られた部分のテーパー面を前記半導体基板と同じ結晶方位にする薬液処理を行う
    ことを特徴とする請求項１記載の半導体装置の製造方法。
  4. 前記第１エピタキシャル層を形成するエピタキシャル成長において、エピタキシャル成長層の角度が前記半導体基板の削られた部分のテーパー角に合うように、成膜温度と塩化水素流量の調節により前記角度を制御する
    ことを特徴とする請求項１記載の半導体装置の製造方法。
  5. 前記第１エピタキシャル層を形成する工程では、エピタキシャル成長時にIn-situドーピングにて前記半導体基板の不純物濃度に不純物をドーピングし、
    前記第２エピタキシャル層を形成する工程では、エピタキシャル成長時にIn-situドーピングにて前記エクステンション領域を形成する不純物濃度に不純物をドーピングする
    ことを特徴とする請求項１記載の半導体装置の製造方法。
  6. 前記エクステンション領域を前記ゲート電極に近づくにつれて膜厚が薄くなるように形成する
    ことを特徴とする請求項１記載の半導体装置の製造方法。
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