TW202331934A - 半導體裝置結構之形成方法 - Google Patents

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Abstract

一種半導體裝置結構之形成方法，包括：在一半導體區上形成虛置閘極堆疊；在虛置閘極堆疊的側壁上形成閘極間隙壁；去除虛置閘極堆疊，以在閘極間隙壁之間形成一凹槽；以及形成氧化矽層於半導體區上。氧化矽層延伸至凹槽內。在氧化矽層上沉積一高k值介電層，以及在高k值介電層上沉積一矽層。矽層延伸至凹槽內。高k值介電層及矽層是在一相同的真空環境進行原位沉積。上述方法更包括對矽層及高k值介電層進行一退火處理；去除矽層，以及在高k值介電層上形成一閘極電極。閘極電極填滿凹槽。

Description

半導體裝置結構之形成方法
本發明實施例係關於一種半導體技術，且特別是關於一種半導體裝置結構之形成方法。
電晶為積體電路的基本構建元件。在積體電路的發展過程中，鰭式場效電晶體(Fin Field-Effect Transistor, FinFET)已用來取代平面式電晶體。在鰭式場效電晶體(FinFET)的製造中，形成了半導體鰭部，且在半導體鰭部上形成虛置閘極。虛置閘極的製造可以包括沉積一虛置層(例如，多晶矽層)，然後圖案化虛置層成為虛置閘極。在虛置閘極堆疊的側壁上形成閘極間隙壁。然後，去除虛置閘極堆疊，以在閘極間隙壁之間形成溝槽。在溝槽內形成取代閘極。
在一些實施例中，提供一種半導體裝置結構之形成方法，包括：形成一虛置閘極堆疊於一半導體區上；形成複數個閘極間隙壁於虛置閘極堆疊的複數個側壁上；去除虛置閘極堆疊，以在閘極間隙壁之間形成一凹槽；形成氧化矽層於半導體區上，其中氧化矽層延伸至凹槽內；沉積一高k值介電層於氧化矽層上；沉積一矽層於高k值介電層上，其中矽層延伸至凹槽內，且其中高k值介電層及矽層是在一相同的真空環境中進行原位沉積；對矽層及高k值介電層進行一退火製程；去除矽層；以及形成一閘極電極於高k值介電層上，其中閘極電極填充凹槽。
在一些實施例中，提供一種半導體裝置結構之形成方法，包括：沉積一高k值介電層於突出的半導體鰭部上；沉積一金屬層於高k值介電層上並與之接觸；沉積一矽層於金屬層上，其中金屬層及矽層為原位沉積；對矽層、金屬層及高k值介電層進行一退火製程；以及去除矽層及金屬層，以露出高k值介電層。
在一些實施例中，提供一種半導體裝置結構之形成方法，包括：形成一源極/汲極區延伸至一半導體區的一第一部內；形成一界面層於半導體區的一第二部上；沉積一高k值閘極介電層於界面層上；沉積一金屬層於高k值閘極介電層上並與之接觸；沉積一矽層於金屬層上，其中矽層的厚度小於約1nm；在矽層位於金屬層上時，進行一退火製程；去除矽層及金屬層；以及形成一閘極電極於高k值閘極介電層上，以形成一閘極堆疊。
以下的揭露內容提供許多不同的實施例或範例，以實施本發明的不同特徵部件。而以下的揭露內容為敘述各個部件及其排列方式的特定範例，以求簡化本揭露內容。當然，這些僅為範例說明並非用以定義本發明。舉例來說，若為以下的揭露內容敘述了將一第一特徵部件形成於一第二特徵部件之上或上方，即表示其包含了所形成的上述第一特徵部件與上述第二特徵部件為直接接觸的實施例，亦包含了尚可將附加的特徵部件形成於上述第一特徵部件與上述第二特徵部件之間，而使上述第一特徵部件與上述第二特徵部件可能未直接接觸的實施例。另外，本揭露於各個不同範例中會重複標號及/或文字。重複是為了達到簡化及明確目的，而非自列指定所探討的各個不同實施例及/或配置之間的關係。
再者，於空間上的相關用語，例如“下方”、“之下”、“下”、“之上”、“上方”等等於此處係用以容易表達出本說明書中所繪示的圖式中元件或特徵部件與另外的元件或特徵部件的關係。這些空間上的相關用語除了涵蓋圖式所繪示的方位外，也涵蓋裝置於使用或操作中的不同方位。此裝置可具有不同方位(旋轉90度或其它方位)且此處所使用的空間上的相關符號同樣有相應的解釋。
提供了一種鰭式場效電晶體(FinFET)及其形成方法。根據本揭露一些實施例，在突出的半導體鰭部上形成了一虛置閘極堆疊。去除虛置閘極堆疊，然後在突出的半導體鰭部上形成界面層及高k值介電層。然後在高k值介電層上原位沉積 一含金屬蓋層及一矽蓋層。為了提高高k值介電層的品質，需要進行一退火處理。透過在含金屬蓋層上原位沉積矽蓋層，避免了氧氣在含金屬蓋層上的吸附，並避免或至少降低氧氣向突出的半導體鰭部的不利擴散。避免了由於氧氣擴散及退火製程造成的界面層厚度的不利增加。可以理解的是，儘管將鰭式場效電晶體(FinFET)作為說明示例，然而實施例也可以應用於其他類型的電晶體，例如平面式電晶體、閘極全繞式(Gate-All-Around, GAA)電晶體或類似電晶體。此處所述的實施例是為了提供示例，以便能夠製造或使用本揭露發明標的，所屬領域具有通常知識者可輕易理解在不同實施例的預期範圍內可以進行修改。在各種示意圖及說明性實施例中，類似的參考標號用於表示類似的部件。儘管方法實施例的說明中以特定順序進行，但其他方法實施例可依照任何邏輯順序來進行。
第1-9、10A、10B、10C、11A、11B、11C、12A、12B、13A、13B、14A、14B、15A、15B、15C及16圖繪示出根據本揭露一些實施例，在形成具有取代閘極堆疊的鰭式場效電晶體(FinFET)的中間階段的立體示意圖及剖面示意圖。如第17圖所示，對應的製程也示意性地反映在製程流程200中。
在第1圖中，提供一基底20。基底20可為半導體基底，例如塊材半導體基底、絕緣體上覆半導體(Semiconductor-On-Insulator, SOI)基底或類似的基底，其可為摻雜(例如，具有p型或n型摻雜物)或未摻雜的。半導體基底20可為晶圓10的一部分，例如矽晶圓。一般來說，絕緣體上覆半導體(SOI)基底是在絕緣體層上形成的半導體材料層。舉例來說，絕緣層可為，埋入式氧化(Buried Oxide, BOX)層、氧化矽層或類似物。絕緣層提供於一基底上，通常為矽或玻璃基底。也可以使用其他基底，例如多層或漸變式基底。在一些實施例中，半導體基底20的半導體材料可以包括矽；鍺；化合物半導體(其包括碳摻雜矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦)；合金半導體(其包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP)或其組合。
請再參照第1圖，形成井區22於基底20內。如第17圖所示，對應的製程在製程流程200中繪示為製程步驟202。根據本揭露一些實施例，井區22是透過向基底20植入p型雜質(其可為硼、銦或類似物)而形成的p型井區。根據本揭露其他實施例，井區22是透過向基底20植入n型雜質(其可為磷、砷、銻或類似物)而形成的n型井區。所得的井區22可延伸至基底20的上表面。n型或p型雜質的濃度可以等於或小於10 18cm -3，例如約在在10 17cm -3至10 18cm -3之間的範圍。
請參照第2圖，形成隔離區24，以從基底20的上表面延伸至基底20內。隔離區24在下文中也稱為淺溝槽隔離(Shallow Trench Isolation, STI)區。如第17圖所示，對應的製程在製程流程200中繪示為製程步驟204。基底20在相鄰的淺溝槽隔離(STI)區24之間的部分稱為半導體條26。為了形成淺溝槽隔離(STI)區24，在半導體基底20上形成墊氧化層28及硬式罩幕層30，然後進行圖案化。墊氧化層28可為由氧化矽形成的薄膜。根據本揭露一些實施例，墊氧化層28是在熱氧化製程中形成的，其中氧化了半導體基底20的上表面層。墊氧化層28作為半導體基底20及硬式罩幕層30之間黏著層。墊氧化層28也可以作為蝕刻硬式罩幕層30的蝕刻停止層。
根據本揭露一些實施例，硬式罩幕層30由氮化矽形成，例如，使用低壓化學氣相沉積(Low-Pressure Chemical Vapor Deposition, LPCVD)。根據本揭露其他實施例，硬式罩幕層30是透過矽的熱氮化或電漿增強化學氣相沉積(Plasma Enhanced Chemical Vapor Deposition, PECVD)形成的。在硬式罩幕層30上形成光阻(未繪示)，然後進行圖案化。隨後使用圖案化的光阻作為蝕刻罩幕來圖案化硬式罩幕層30，以形成硬式罩幕層30，如第2圖所示。
接下來，以圖案化的硬式罩幕層30作為蝕刻罩幕來蝕刻墊氧化層28及基底20，然後用介電材料填充基底20內形成的溝槽。進行一平坦化製程，例如化學機械研磨(Chemical Mechanical Polish, CMP)製程或機械磨削製程，以去除介電材料的多餘部分，介電材料的餘留部分為淺溝槽隔離(STI)區24。淺溝槽隔離(STI)區24可以包括一襯層介電層(未繪示)，其可為透過基底20的表面層的熱氧化所形成的熱氧化物。襯墊介電層也可為使用原子層沉積(Atomic Layer Deposition, ALD)、高密度電漿化學氣相沉積(High-Density Plasma Chemical Vapor Deposition, HDPCVD)或化學氣相沉積(Chemical Vapor Deposition, CVD)形成的沉積氧化矽層、氮化矽層或類似物。淺溝槽隔離(STI)區24還可包括介電材料，位於襯層介電層上，其中介電材料可以使用可流動式化學氣相沉積(Flowable Chemical Vapor Deposition, FCVD)、旋塗或類似方法形成。根據一些實施例，在襯層介電層上的介電材料可以包括氧化矽。
硬式罩幕30的上表面及淺溝槽隔離(STI)區24的上表面可為實質上彼此齊平。半導體條26位於兩相鄰的淺溝槽隔離(STI)區24之間。根據本揭露一些實施例，半導體條26為原始基底20的一部分，因此半導體條26的材料與基底20的材料相同。根據本揭露其他實施例，半導體條26是透過蝕刻淺溝槽隔離(STI)區24之間的基底20的部分而形成凹槽，並進行磊晶，以在凹槽內重新生長另一半導體材料而在凹槽內形成取代條。因此，半導體條26是由不同於基底20的半導體材料形成的。根據一些實施例，半導體條26是由矽鍺、矽碳或III-V族化合物半導體材料所形成的。
請參照第3圖，凹陷淺溝槽隔離(STI)區24。因此，半導體條26的頂部突出於淺溝槽隔離(STI)區24的餘留部分的上表面24T，以形成突出的鰭部36。如第17圖所示，對應的製程在製程流程200中繪示為製程步驟206。蝕刻可以使用乾式蝕刻製程來進行，其中可使用HF及NH 3作為蝕刻氣體。在蝕刻製程期間會產生電漿，也可以包括氬氣。根據本揭露其他實施例，使用濕式蝕刻製程來凹陷淺溝槽隔離(STI)區24。舉例來說，蝕刻化學劑可以包括HF。淺溝槽隔離(STI)區24的上表面及下表面分別標示為24T及24B。
在上述所繪示的實施例中，可以透過任何合適的方法圖案化出鰭部。舉例來說，鰭部可使用一或多道光學微影製程，包括雙重圖案化或多重圖案化製程。一般來說，雙重圖案化或多重圖案化的製程結合了光學微影及自對準製程，容許形成的圖案可比使用單一的、直接的光學微影製程可獲得的間距要小。舉例來說，在一實施例中，一犧牲層形成於基底上，並使用光學微影製程進行圖案化。使用自對準製程在圖案化的犧牲層旁側形成間隔物。隨後去除犧牲層，隨後餘留的間隔物或芯軸可用於圖案化出鰭部。
根據一些實施例，矽蓋層(未繪示)可作為一順應性層，透過使用原子層沉積(ALD)、化學氣相沉積(CVD)或類似方式沉積於突出的半導電體鰭部36上。舉例來說，當突出的半導體鰭部36包括矽鍺時，矽蓋層可以減少後續製程的氧化。矽蓋層的形成可以透過選擇性沉積(例如，選擇性磊晶)製程來進行，因而形成於突出的半導體鰭部36的表面，而未形成於淺溝槽隔離(STI)區24的表面。根據其他實施例，矽蓋層作為毯覆層沉積於突出的半導體鰭部36及淺溝槽隔離(STI)區24的表面上。
第4-6圖繪示出根據一些實施例之虛置閘極堆疊44的製造。請參照第4圖，虛置介電層38形成於突出的鰭部36的側壁及上表面上，且可以形成於淺溝槽隔離(STI)區24的上表面上。如第17圖所示，對應的製程在製程流程200中繪示為製程步驟208。根據本揭露一些實施例，虛置介電層38是使用沉積製程所形成的，包括化學氣相沉積(CVD)，原子層沉積(ALD)或類似方法。前驅物可以包括以矽烷、氨基矽烷、二仲丁基氨基矽烷(di-sec-butylaminosilane, DSBAS)、雙(叔丁基氨基)矽烷(bis(tert-butylamino)silan, BTBAS)或類似物或其組合作為矽源氣體。氧化劑，例如臭氧(O 3)、氧氣(O 2)或類似物或其組合也用作氧源。虛置介電層38的材料可以包括氧化矽，而也可以使用其他介電材料，例如氮化矽、氮碳化矽、氮氧化矽或類似材料。
沉積虛置閘極介電層38之後，可以進行退火製程。退火製程可以約在400°C至1,000°C之間的溫度範圍進行，取決於退火的方法。退火方法可包括快速熱退火、爐管退火、尖峰式退火(spike annealing)或類似方法。退火製程可改善虛置閘介電層38的品質。根據其他實施例，可略過退火製程。
第5圖繪示出虛置閘極電極層40的沉積。如第17圖所示，對應的製程在製程流程200中繪示為製程步驟210。虛置閘極電極層40可包括或由多晶矽或非晶矽形成，也可使用其他材料。製造過程可包括沉積製程，然後是平坦化製程。然後，硬式罩幕層42沉積於虛置閘極電極層40上。如第17圖所示，對應的製程在製程流程200中繪示為製程步驟212。硬式罩幕層42可包括或由氮化矽、氧化矽、氮碳氧化矽或其多層形成。
第6圖繪示出用於形成虛置閘極堆疊44的圖案化製程。如第17圖所示，對應的製程在製程流程200中繪示為製程步驟214。根據本揭露一些實施例，首先圖案化硬式罩幕層42，例如，使用圖案化光阻(未繪示)作為蝕刻罩幕。得到的硬式罩幕稱為硬式罩幕42’。然後，硬式罩幕42’用作蝕刻罩幕來蝕刻下方的虛置閘極電極層40，以形成虛置閘極電極40’。上述蝕刻是使用異向性蝕刻製程來進行的。
進行虛置閘極電極層40(其可由多晶矽或非晶矽形成)的蝕刻可使用的製程氣體包括氟(F 2)、氯(Cl 2)、氯化氫(HCl)、溴化氫(HBr)、溴(Br2)、C 2F 6、CF 4、SO 2、HBr、Cl 2及O 2的混合物，或HBr、Cl 2、O 2及CH 2F 2的混合物等等。然後，對虛置閘極介電層38進行圖案化，以形成虛置閘極介電層38’，其暴露下方的淺溝槽隔離(STI)區24。
根據其他實施例，虛置閘極電極層40的圖案化停止於虛置閘介電層38上，虛置閘介電層38並未圖案化。隨後形成的閘極間隙壁將形成於未圖案化的虛置閘介電層38上。
接下來，如第7圖所示，在虛置閘極堆疊44的側壁上形成閘極間隙壁46。如第17圖所示，對應的製程在製程流程200中繪示為製程步驟216。根據本揭露一些實施例，閘極間隙壁46由介電材料形成，例如氮化矽、氮碳化矽或類似材料，並且可以具有單層結構或為包括多個介電層的多層結構。
請參照第8圖，進行蝕刻製程以凹陷突出的鰭部36。如第17圖所示，對應的製程在製程流程200中繪示為製程步驟218。若虛置閘介電層38有任何部分未位於虛置閘極堆疊44及閘極間隙壁46的正下方，也會去除虛置閘介電層38的露出部分。未覆蓋虛置閘極堆疊44及閘極間隙壁46的突出的鰭部36部分也會受到蝕刻。上述凹陷可為異向性的。因此，位於虛置閘極堆疊44及閘極間隙壁46正下方的突出的鰭部36部分受到保護而未受到蝕刻。根據一些實施例，凹陷的半導體條26的上表面可以低於淺溝槽隔離(STI)區24的上表面24T。因此形成凹槽50。凹槽50包括位於虛置閘極堆疊44的兩相對側的一些部分，以及位於突出的鰭部36的餘留部分之間的一些部分。在凹槽50的兩相對側可能有也可能沒有留下的鰭部間隔物，這些鰭部間隔物並未繪示出。
接下來，透過從凹槽50開始選擇性生長(透過磊晶)半導體材料來形成磊晶區(源極/汲極區)54，從而形成如第9圖所示的磊晶區54。如第17圖所示，對應的製程在製程流程200中繪示為製程步驟220。根據所得到的鰭式場效電晶體(FinFET)為p型鰭式場效電晶體(FinFET)還是n型鰭式場效電晶體(FinFET)，可以隨著磊晶的進行而原位摻雜p型或n型雜質。舉例來說，當得到的鰭式場效電晶體(FinFET)為p型鰭式場效電晶體(FinFET)時，可以生長矽鍺硼(SiGeB)、矽硼(SiB)或類似物。反之，當所得到的鰭式場效電晶體(FinFET)為n型鰭式場效電晶體(FinFET)時，可以生長矽磷(SiP)、矽碳磷(SiCP)或類似物。根據本揭露其他實施例，磊晶區54包括III-V族化合物半導體，例如GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlAs、AlP、GaP、其組合或其多層。
在凹槽50內填充磊晶區54後，磊晶區54的進一步磊晶生長會導致磊晶區54水平擴展，而可能形成刻面(facet)。磊晶區54的進一步生長也可能導致兩相鄰的磊晶區54相互合併。會產生空隙(氣隙)56。在磊晶步驟之後，磊晶區54可以進一步植入p型或n型雜質，這些雜質也用參考標號54來表示。根據本揭露其他實施例，當磊晶區54在磊晶期間進行原位摻雜p型或n型雜質時，可略過植入步驟。
第10A、10B及10C繪示出接觸蝕刻停止層(Contact Etch Stop Layer, CESL)58及層間介電(Inter-Layer Dielectric, ILD)層60的製造的剖面示意圖及立體示意圖。如第17圖所示，對應的製程在製程流程200中繪示為製程步驟222。第10A繪示出如第10C圖所示的橫截面10A-10A。第10B繪示出如第10C鶻所示的橫截面10B-10B。接觸蝕刻停止層(CESL)58可由氧化矽、氮化矽、氮碳化矽或類似材料形成，並可使用化學氣相沉積(CVD)，原子層沉積(ALD)或類似方法形成。層間介電(ILD)層60可包括介電材料，其可使用流動式化學氣相沉積(FCVD)、旋塗、化學氣相沉積(CVD)或其他沉積方法形成。層間介電(ILD)層60可由含氧介電材料形成，其可為氧化矽基材料，例如氧化矽、磷矽酸鹽玻璃(Phospho-Silicate Glass, PSG)、硼矽酸鹽玻璃(Boro-Silicate Glas,s BSG)、摻硼磷矽酸鹽玻璃(Boron-Doped Phospho-Silicate Glass, BPSG)或類似物。可以進行平坦化製程，例如化學機械研磨(CMP)製程或機械磨削製程，以使層間介電(ILD)層60、虛置閘極堆疊44及閘極間隙壁46的上表面彼此齊平。
隨後去除硬式罩幕42’、虛置閘極電極40’及虛置閘極介電層38’，而在閘極間隙壁46之間形成溝槽62，如第11A、11B及11C圖所示。如第17圖所示，對應的製程在製程流程200中繪示為製程步驟224。第11C圖繪示出一立體示意圖，第11A及11B圖分別繪示出如第11C圖所示的橫截面11A-11A及橫截面11B-11B。根據一些實施例，使用異向性蝕刻製程(類似於第6圖所示的圖案化製程)來去除虛置閘極電極40’。根據其他實施例，使用等向性的蝕刻製程來去除虛置閘極電極40’，其可為濕式蝕刻製程或乾式蝕刻製程。在去除虛置閘極電極40’之後，經由溝槽62露出虛置閘極介電層38’。
接下來，去除虛置閘極介電層38’。根據一些實施例，蝕刻製程可為異向性的，且製程氣體可以包括NF 3及NH 3的混合物，或HF及NH 3的混合物。蝕刻製程可以包括等向性的效果及一些異向性的效果，以確保去除虛置閘極介電層38’的側壁部分。根據其他實施例，可以使用等向性的蝕刻製程，如濕式蝕刻製程。舉例來說，可以使用HF溶液。因此，如第11A及11B圖所示，突出的半導體鰭部36的上表面及側壁露出於溝槽62。
第12A及12B圖繪示出在突出的鰭部36上形成界面層(IL)64的剖面示意圖。如第17圖所示，對應的製程在製程流程200中繪示為製程步驟226。根據一些實施例，界面層(IL)64的製造是透過氧化製程形成的。氧化製程可包括化學氧化製程，其透過將晶圓10與化學溶液接觸來進行的，此化學溶液包括臭氧(O 3)去離子(De-Ionized, DI)水、過氧化氫(H 2O 2)硫酸(H 2SO 4)、氫氧化銨(NH 4OH)或類似物中的一或多種混合物或其組合。氧化製程也可以包括熱氧化製程，其中晶圓10在含氧環境(包括氧氣(O 2)、臭氧(O 3)或類似環境)中進行退火。界面層(IL)64可以包括氧化矽(SiO 2)。根據一些實施例，界面層(IL)64的厚度可以約在0.5nm至2nm之間的範圍。根據一些實施例，沉積了界面層(IL)64。
接下來，沉積高k值介電層66於界面層(IL)64上。如第17圖所示，對應的製程在製程流程200中繪示為製程步驟226。高k值介電層66包括高k值介電材料，如氧化鉿、氧化鑭、氧化鋁、氧化鋯或類似物。高k值介電層材料的介電常數(k值)高於3.9，並可高於約7.0。將高k值介電層66形成為一順應性層，並延伸至突出的鰭部36及上表面以及閘極間隙壁46的側壁上。根據本揭露一些實施例，高k值介電層66是用原子層沉積(ALD)、化學氣相沉積(CVD)、電漿增強化學氣相沉積(PECVD)、分子束沉積(Molecular-Beam Deposition, MBD)或類似方法而形成。根據一些實施例，高k值介電層66的厚度可以約在0.5nm至3nm之間的範圍。
接下來，沉積含金屬蓋層68。如第17圖所示，對應的製程在製程流程200中繪示為製程步驟228。含金屬蓋層68具有增加蝕刻選擇比的功能。否則，若未形成含金屬蓋層68，在隨後去除後續形成的矽蓋層70時，由於矽蓋層70及高k值介電層66之間的蝕刻選擇比不夠高，高k值介電層66可能會損壞。含金屬蓋層68相對於高k值介電層66的蝕刻選擇比高於矽蓋層70相對於高k值介電層66的蝕刻選擇比。因此，含金屬蓋層68具有提高蝕刻選擇比的功能。
也選擇含金屬蓋層68的材料，使得在後續去除含金屬蓋層68時可以具有高蝕刻選擇比。根據一些實施例，含金屬蓋層68包括元素金屬，如Al、Cu、Ti、Co、Hf、Cr、Ta、W、V、Mo或類似元金屬。根據其他實施例，含金屬蓋層68也可為金屬化合物，如上述金屬的金屬氮化物。調整沉積方法及沉積製程，使含金屬蓋層68為順應性的。舉例來說，可以使用物理氣相沉積(PVD)、原子層沉積(ALD)、化學氣相沉積(CVD)、電漿增強原子層沉積(Plasma-Enhanced Atomic layer deposition, PEALD)或類似方法來沉積含金屬蓋層68。根據一些實施例，含金屬蓋層68的厚度可以約在0.5nm至3nm之間的範圍。
然後，沉積矽蓋層70於含金屬蓋層68上。如第17圖所示，對應的製程在製程流程200中繪示為製程步驟230。根據一些實施例，將矽蓋層70沉積為順應性層，水平部分的厚度等於或實質上等於垂直部分的厚度(例如，差異小於約10%)。用於沉積矽蓋層70的前驅物可包括矽烷(SiH 4)、二矽烷(Si 2H 6)、二氯矽烷(dichlorosilane, DCS)或類似物或其組合。沉積可以使用順應性沉積方法來進行，例如化學氣相沉積(CVD)或原子層沉積(ALD)。
矽蓋層70的厚度是在選定的範圍內。若矽蓋層70太厚，很難在後續的製程中將其去除，因為其填充過多的溝槽62。若矽蓋層70太薄，其無法阻止氧穿透，並可能會導致界面層(IL)64的增加。根據一些實施例，矽蓋層70的厚度約在0.5nm至1.0nm之間的範圍。得到的矽蓋層70可以包括元素矽原子(其非為矽與其他元素的化合物)。矽蓋層70內可以包括也可以不包括矽化合物。
根據一些實施例，高k值介電層66、含金屬蓋層68及矽蓋層70的沉積是在一相同的真空環境中原位進行的，中間過程未破除真空。根據其他實施例，含金屬蓋層68及矽蓋層70在一相同的真空環境中進行，中間過程沒有破除真空，而在高k值介電層66的沉積及含金屬蓋層68的沉積之間會破除真空。根據一些實施例，高k值介電層66、含金屬蓋層68及矽蓋層70是在一相同的生產工具的多個真空腔室中進行沉積的。不同腔室之間的轉移是在相同的真空環境下進行的，並無破除真空。根據其他實施例，高k值介電層66、含金屬蓋層68及矽蓋層70中的二或三者在相同的真空腔室中進行沉積，並且在這些膜層整個沉積過程中都維持真空。
由於從高k值介電層66沉積前的第一時間點開始，至矽蓋層70沉積完成後的第二時間點結束，整個過程並未破除真空，因此高k值介電層66及含金屬蓋層68被維持在真空環境中，未與氧氣(如露天)接觸。在高k值介電層66及含金屬蓋層68的表面上沒有吸附氧氣。
根據一些實施例，在高k值介電層66的沉積與矽蓋層70的沉積之間的整個期間(且包括上述沉積的整個進行期間)，並未進行退火製程。根據其他實施例，在含金屬蓋層68的沉積及矽蓋層70的沉積之間，有進行原位退火製程。原位退火製程(若有進行)也是在沒有破除真空的情況下原位進行。原位退火製程可以包括尖峰式退火製程、閃光式退火製程或類似的製程。原位退火製程可在無氧製程氣體中進行，如N 2、He、Ar、H 2、NH 3或其組合。原位退火製程中的晶圓溫度可以在300°C至1000°C之間的範圍。製程氣體的壓力可約在1mTorr至1 atm之間的範圍。退火進行時間可約在1微秒至100秒之間的範圍。
如第13A及13B圖所示，在沉積矽蓋層70的之後，可對晶圓10進行退火製程72。如第17圖所示，對應的製程在製程流程200中繪示為製程步驟232。退火製程72可以使用無氧氣體作為製程氣體，例如N 2、He、Ar、H 2、NH 3或其組合。退火製程72可以包括爐管退火製程、尖峰式退火製程、快閃式退火(flash annealing)製程或類似的方法。退火製程中的晶圓溫度可以在300°C至1000°C之間的範圍。製程氣體的壓力可約在1 mTorr至1 atm之間的範圍。退火進行時間可約在1微秒至100秒的範圍。
根據一些實施例，在矽蓋層70的沉積與退火製程72之間，可能會出現破除真空，且可以從沉積高k值介電層66、含金屬蓋層68及矽蓋層70的生產工具中取出晶圓10。因此，退火製程72為非原位退火製程。退火製程(如退火製程72及原位退火製程，若有進行)具有改善高k值介電層66品質的功能。
由於原位沉積的矽蓋層70、含金屬蓋層68及高k值介電層66，因此高k值介電層66及含金屬蓋層68的表面都沒有吸附氧，且界面層(IL)64的厚度也未不利地增加。舉例來說，在退火製程72中，界面層(IL)64的厚度可能會增加(若有)，其百分比低於約20%。界面層(IL)64厚度的增加也可低於約0.2nm，並可低於約0.1nm。可以理解的是，矽蓋層70具有阻止氧擴散至突出的半導體鰭部36的功能，並具有防止界面層(IL)64在退火製程72期間變厚的功能。矽蓋層70阻擋氧的能力也與它的厚度有關，越厚的矽蓋層阻擋氧擴散的能力越強，越能減少界面層(IL)64厚度不利地增加。
在原位沉積的情況下，矽蓋層70的厚度可減少，但若矽蓋層70為非原位沉積的較厚矽蓋層，仍然具有相同防止界面層(IL)64厚度增加的能力。若矽蓋層70是非原位形成的，所需的矽蓋層厚度可約在1.5nm至6nm之間的範圍，是原位矽蓋層厚度的3倍至6倍。厚度小於約1.5nm(或1.0nm)的非原位矽蓋層在退火製程中無法有效地阻擋氧，因此違背了形成矽蓋層的目的。
根據其他實施例，在破除真空後且在退火製程72前，在原位沉積的矽蓋層70上非原位沉積另一矽蓋層70。舉例來說，所繪示的矽蓋層70為具有原位沉積的子層70A及非原位沉積的子層70B。子層70A及70B各個可以使用前述段落所述的相同製程形成，且可以包括元素矽。子層70A及子層70B之間繪示出一虛線，其表示可以進行或省略非原位沉積矽蓋層70。根據這些實施例，例如在沉積子層70B的之後，進行退火製程72。由於原位沉積子層70A，高k值介電層66及含金屬蓋層68不會與氧接觸，因而再次減少矽蓋層70的所需厚度。
在進行退火製程72後，去除矽蓋層70。如第17圖所示，對應的製程在製程流程200中繪示為製程步驟234。根據一些實施例，使用用乾式蝕刻製程去除矽蓋層70，其中可以使用製程氣體，例如NF 3、NH 3、HF、H 2及/或類似氣體。由於矽蓋層70很薄，所以更加容易去除矽蓋層70而不損壞其他特徵部件。另外，溝槽62可以形成得更窄，而在形成薄的矽蓋層70後，仍有足夠的剩餘空間讓蝕刻氣體到達溝槽62的底部。因此，可增加去除矽蓋層70的製程容許度。根據其他實施例，在濕式蝕刻製程中去除矽蓋層70，其中蝕刻化學劑可包括KOH、四甲基氫氧化銨(tetramethylammonium hydroxide, TMAH)及/或類似的化學劑。
在去除矽蓋層70後，去除含金屬蓋層68。如第17圖所示，對應的製程在製程流程200中繪示為製程步驟234。露出高k值介電層66，所得到的結構如第14A及14B圖所示。含金屬蓋層68對高k值介電層66的蝕刻選擇比很高，因此高k值介電層66不會因含金屬蓋層68的去除而受到損壞。根據一些實施例，透過濕式蝕刻製程去除含金屬蓋層68。舉例來說，濕式化學劑可包括NH 4OH及H 2O 2。
第15A、15B及15C圖繪示出取代閘極堆疊80及自對準硬式罩幕82的製造。第15C圖繪示出立體示意圖，而第15A及15B圖分別繪示出第15C圖中所示的橫截面15A-15A及15B-15B。閘極堆疊80包括閘極介電層67及閘極電極79。閘極介電層67包括界面層(IL)64及高k值介電層66。根據一些實施例，由於高k值介電層66已在露天之中，在去除含金屬層68及在閘極電極79中沉積底層之間的整個期間內，並未進行退火製程。
閘極電極79形成於閘極介電層67上並與之接觸。如第17圖所示，對應的製程在製程流程200中繪示為製程步驟236。閘極電極79可包括堆疊層(第15B圖)，堆疊層可包括擴散阻障層(蓋層，未繪示)，以及擴散阻障層上的一或多個功函數層74。擴散阻障層可由TiN、TiSiN或類似材料形成。功函數層74決定了閘極電極79的功函數，它包括至少一膜層，或由不同材料形成的多個膜層。功函數層的具體材料可以根據對應的鰭式場效電晶體(FinFET)為n型鰭式場效電晶體(FinFET)還是p型鰭式場效電晶體(FinFET)來選擇。舉例來說，當鰭式場效電晶體(FinFET)為n型鰭式場效電晶體(FinFET)時，功函數層可包括TaN層及位於TaN層上的鈦鋁(TiAl)層。當鰭式場效電晶體(FinFET)為p型鰭式場效電晶體(FinFET)時，功函數層可以包括TaN層且可能包括TiN層。在沉積功函數層74後，可以形成阻擋層76，其可為另一TiN層。阻擋層76可以使用化學氣相沉積(CVD)形成。
接下來，沉積金屬填充區78。金屬填充區78的製造可以透過化學氣相沉積(CVD)、原子層沉積(ALD)、物理氣相沉積(PVD)或類似方式形成。金屬填充區78可以由鈷、鎢、其合金或其他金屬或金屬合金形成或包括上述材料。接下來，進行平坦化製作，例如化學機械研磨(CMP)製程或機械磨削製程，使得閘極堆疊80的上表面與層間介電(ILD)層60的上表面共平面。
在後續的製程中，回蝕刻閘極堆疊80，而在兩相對的閘極間隙壁46之間形成凹槽。接下來，形成硬式罩幕82於取代閘極堆80上。如第17圖所示，對應的製程在製程流程200中繪示為製程步驟238。根據本揭露一些實施例，硬式罩幕82的製造包括形成毯覆式介電材料的沉積製程以及去除閘極間隙壁46及層間介電(ILD)層60上方多餘的介電材料的平坦化製程。硬式罩幕82可以由氮化矽或其他類似的介電材料形成。
第16圖繪示出在後續的製程中形成的一些特徵部件，可以包括源極/汲極接觸插塞84、源極/汲極矽化區86以及閘極接觸插塞88。製程的細節在此不作說明。如此就形成了鰭式場效電晶體(FinFET)90。
本揭露實施例具有一些有利的特徵。透過在含金屬蓋層上原位沉積矽蓋層，上述蓋層進一步沉積於高k值閘極介電層上，矽蓋層可以更薄，而不會犧牲其阻擋氧到達突出的半導體鰭部的能力。減少發生界面層不利地增加，因而增加製程容許度。
根據本揭露一些實施例，一種半導體裝置結構之形成方法包括：形成一虛置閘極堆疊於一半導體區上；形成複數個閘極間隙壁於虛置閘極堆疊的複數個側壁上；去除虛置閘極堆疊，以在閘極間隙壁之間形成一凹槽；形成氧化矽層於半導體區上，其中氧化矽層延伸至凹槽內；沉積一高k值介電層於氧化矽層上；沉積一矽層於高k值介電層上，其中矽層延伸至凹槽內，且其中高k值介電層及矽層是在一相同的真空環境中進行原位沉積；對矽層及高k值介電層進行一退火製程；去除矽層；以及形成一閘極電極於高k值介電層上，其中閘極電極填充凹槽。
在一實施例中，上述方法更包括：沉積一含金屬蓋層於高k值介電層上，其中矽層沉積於含金屬蓋層上，且其中高k值介電層、含金屬蓋層及矽層是在相同的真空環境中進行原位沉積。在一實施例中，含金屬蓋層包括一金屬，選自由Al、Cu、Ti、Co、Hf、Cr、Ta、W、V、Mo及其組合所組成的族群。在一實施例中，上述方法更包括：在進行退火製程後，去除含金屬蓋層。在一實施例中，上述方法更包括：在相同的真空環境破除後以及進行退火製程前，沉積一額外的矽層於矽層上。
在一實施例中，上述方法更包括：在相同的真空環境破除前，進行一額外的退火製程。在一實施例中，矽層的厚度小於約1nm。在一實施例中，矽層的厚度約在0.5nm至1nm之間。在一實施例中，使用選自由NF 3、NH 3、HF、H 2及其組合所組成的族群的製程氣體來去除矽層。在一實施例中，退火製程約在300°C至1000°C之間的溫度範圍進行。
根據本揭露一些實施例，一種半導體裝置結構之形成方法包括：沉積一高k值介電層於突出的半導體鰭部上；沉積一金屬層於高k值介電層上並與之接觸；沉積一矽層於金屬層上，其中金屬層及矽層為原位沉積；對矽層、金屬層及高k值介電層進行一退火製程；以及去除矽層及金屬層，以露出高k值介電層。在一實施例中，高k值介電層、金屬層及矽層是在相同的真空環境中進行原位沉積。在一實施例中，矽層的厚度小於約1nm。在一實施例中，矽層的厚度約在0.5nm至1nm之間。在一實施例中，上述方法更包括：在去除矽層及金屬層後，形成一閘極電極於高k值介電層上並與之接觸。
根據本揭露一些實施例，一種半導體裝置結構之形成方法包括：形成一源極/汲極區延伸至一半導體區的一第一部內；形成一界面層於半導體區的一第二部上；沉積一高k值閘極介電層於界面層上；沉積一金屬層於高k值閘極介電層上並與之接觸；沉積一矽層於金屬層上，其中矽層的厚度小於約1nm；在矽層位於金屬層上時，進行一退火製程；去除矽層及金屬層；以及形成一閘極電極於高k值閘極介電層上，以形成一閘極堆疊。在一實施例中，矽層的厚度約在0.5nm至1nm之間的範圍。在一實施例中，高k值閘介電層、金屬層及矽層是在相同的真空環境中進行原位沉積。在一實施例中，退火製程是在上述相同的真空環境以外進行。
以上概略說明瞭本發明數個實施例的特徵部件，使所屬技術領域中具有通常知識者對於本揭露型態可更為容易理解。任何所屬技術領域中具有通常知識者應瞭解到可輕易利用本揭露作為其它製程或結構的變更或設計基礎，以進行相同於此處所述實施例的目的及/或獲得相同的優點。任何所屬技術領域中具有通常知識者也可理解與上述等同的結構並未脫離本揭露之精神及保護範圍，且可於不脫離本揭露之精神及範圍，當可作更動、替代與潤飾。
10:晶圓 20:(半導體)基底 22:井區 24:隔離區；淺溝槽隔離(STI)區 24B:下表面 24T:上表面 26:半導體條 28:墊氧化層 30:硬式罩幕(層) 36:突出的(半導體)鰭部 38:虛置(閘極)介電層 38’:虛置閘極介電層 40:虛置閘極電極層 40’:虛置閘極電極 42:硬式罩幕層 42’, 82:硬式罩幕 44:虛置閘極堆疊 46:閘極間隙壁 50:凹槽 54:磊晶區 56:空隙 58:接觸蝕刻停止層(CESL) 60:層間介電(ILD)層 62:溝槽 64:界面層(IL) 66:高k值介電層 67:閘極介電層 68:含金屬蓋層 70:矽蓋層 70A, 70B:子層 72:退火製程 74:功函數層 76:阻擋層 78:金屬填充區 79:閘極電極 80:(取代)閘極堆疊 84:源極/汲極接觸插塞 86:源極/汲極矽化區 88:閘極接觸插塞 90:鰭式場效電晶體(FinFET) 200:製程流程 202, 204, 206, 208, 210, 212, 214, 216, 218, 220, 222, 224, 226, 228, 230, 232, 234, 236, 238:製程步驟
第1-9、10A、10B、10C、11A、11B、11C、12A、12B、13A、13B、14A、14B、15A、15B、15C及16圖繪示出根據一些實施例之鰭式場效電晶體(FinFET)的中間製造階段的立體示意圖及剖面示意圖。 第17圖繪示出根據一些實施例之製造鰭式場效電晶體(FinFET)的製程流程圖。
200:製程流程
202,204,206,208,210,212,214,216,218,220,222,224,226,228,230,232,234,236,238:製程步驟

Claims (20)

  1. 一種半導體裝置結構之形成方法，包括： 形成一虛置閘極堆疊於一半導體區上； 形成複數個閘極間隙壁於該虛置閘極堆疊的複數個側壁上； 去除該虛置閘極堆疊，以在該等閘極間隙壁之間形成一凹槽； 形成氧化矽層於該半導體區上，其中該氧化矽層延伸至該凹槽內； 沉積一高k值介電層於該氧化矽層上； 沉積一矽層於該高k值介電層上，其中該矽層延伸至該凹槽內，且其中該高k值介電層及該矽層是在一相同的真空環境中進行原位沉積； 對矽層及高k值介電層進行一退火製程； 去除矽層；以及 形成一閘極電極於該高k值介電層上，其中該閘極電極填充該凹槽。
  2. 如請求項1之半導體裝置結構之形成方法，更包括： 沉積一含金屬蓋層於該高k值介電層上，其中該矽層沉積於該含金屬蓋層上，且其中該高k值介電層、該含金屬蓋層及該矽層是在該相同的真空環境中進行原位沉積。
  3. 如請求項2之半導體裝置結構之形成方法，其中該含金屬蓋層包括一金屬，選自由Al、Cu、Ti、Co、Hf、Cr、Ta、W、V、Mo及其組合所組成的族群。
  4. 如請求項2之半導體裝置結構之形成方法，更包括： 在進行該退火製程後，去除該含金屬蓋層。
  5. 如請求項1之半導體裝置結構之形成方法，更包括： 在該相同的真空環境破除後，以及進行該退火製程前，沉積一額外的矽層於該矽層上。
  6. 如請求項1之半導體裝置結構之形成方法，更包括： 在該相同的真空環境破除前，進行一額外的退火製程。
  7. 如請求項1之半導體裝置結構之形成方法，其中該矽層的厚度小於約1nm。
  8. 如請求項7之半導體裝置結構之形成方法，其中該矽層的厚度約在0.5nm至1nm之間。
  9. 如請求項1之半導體裝置結構之形成方法，其中使用選自由NF 3、NH 3、HF、H 2及其組合所組成的族群的一製程氣體來去除該矽層。
  10. 如請求項1之半導體裝置結構之形成方法，其中該退火製程約在300°C至1000°C之間的溫度範圍進行。
  11. 一種半導體裝置結構之形成方法，包括： 沉積一高k值介電層於一突出的半導體鰭部上； 沉積一金屬層於該高k值介電層上並與之接觸； 沉積一矽層於該金屬層上，其中該金屬層及該矽層為原位沉積； 對該矽層、該金屬層及該高k值介電層進行一退火製程；以及 去除該矽層及該金屬層，以露出該高k值介電層。
  12. 如請求項11之半導體裝置結構之形成方法，其中該高k值介電層、該金屬層及該矽層是在一相同的真空環境中進行原位沉積。
  13. 如請求項11之半導體裝置結構之形成方法，其中該矽層的一厚度小於約1nm。
  14. 如請求項13之半導體裝置結構之形成方法，其中該矽層因該退火製程所造成的厚度增加小於該矽層的該厚度的約20%。
  15. 如請求項13之半導體裝置結構之形成方法，其中該矽層的該厚度約在0.5nm至1nm之間。
  16. 如請求項11之半導體裝置結構之形成方法，更包括： 在去除該矽層及該金屬層後，形成一閘極電極於該高k值介電層上並與之接觸。
  17. 一種半導體裝置結構之形成方法，包括： 形成一源極/汲極區延伸至一半導體區的一第一部內； 形成一界面層於該半導體區的一第二部上； 沉積一高k值閘極介電層於該界面層上； 沉積一金屬層於該高k值閘極介電層上並與之接觸； 沉積一矽層於該金屬層上，其中該矽層的厚度小於約1nm； 在該矽層位於該金屬層上時，進行一退火製程； 去除該矽層及該金屬層；以及 形成一閘極電極於該高k值閘極介電層上，以形成一閘極堆疊。
  18. 如請求項17之半導體裝置結構之形成方法，其中該矽層的厚度約在0.5nm至1nm之間的範圍。
  19. 如請求項17之半導體裝置結構之形成方法，其中該高k值閘介電層、該金屬層及該矽層是在一相同的真空環境中進行原位沉積。
  20. 如請求項19之半導體裝置結構之形成方法，其中該退火製程是在該相同的真空環境以外進行。
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