DE102022128547A1 - Verfahren zum ausbilden von gatestapeln unter verwendung einer dünnen siliziumabdeckung - Google Patents

Verfahren zum ausbilden von gatestapeln unter verwendung einer dünnen siliziumabdeckung Download PDF

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Chung-Yi Su
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Abstract

Ein Verfahren umfasst ein Ausbilden eines Dummy-Gatestapels auf einem Halbleiterbereich, Ausbilden von Gate-Abstandshaltern an Seitenwänden des Dummy-Gatestapels, Entfernen des Dummy-Gatestapels, so dass eine Vertiefung zwischen den Gate-Abstandshaltern ausgebildet wird, und Ausbilden einer Siliziumoxidschicht auf dem Halbleiterbereich. Die Siliziumoxidschicht erstreckt sich in die Vertiefung hinein. Eine High-k-Dielektrikumsschicht wird über der Siliziumoxidschicht abgeschieden, und eine Siliziumschicht wird über der High-k-Dielektrikumsschicht abgeschieden. Die Siliziumschicht erstreckt sich in die Vertiefung hinein. Die High-k-Dielektrikumsschicht und die Siliziumschicht werden in-situ in einer gleichen Vakuumumgebung abgeschieden. Das Verfahren umfasst ferner ein Durchführen eines Temperprozesses an der Siliziumschicht und der High-k-Dielektrikumsschicht, Entfernen der Siliziumschicht und Ausbilden einer Gateelektrode über der High-k-Dielektrikumsschicht. Die Gateelektrode füllt die Vertiefung.

Description

  • BEANSPRUCHUNG DER PRIORITÄT UND QUERVERWEISE
  • Diese Anmeldung beansprucht die Priorität der folgenden, vorläufig eingereichten US-Patentanmeldung: Anmeldung Nr. 63/267 154 , eingereicht am 26. Januar 2022, mit dem Titel „Gate Stapel Scheme with Ultra-Thin Si-cap for CET Control and Gap-Fill Window“, wobei diese Anmeldung hiermit durch Bezugnahme aufgenommen wird.
  • HINTERGRUND
  • Transistoren sind Grundbausteine in integrierten Schaltungen. Bei der Entwicklung der integrierten Schaltungen wurden Finnen-Feldeffekttransistoren (FinFETs) verwendet, um planare Transistoren zu ersetzen. Bei der Ausbildung von FinFETs werden Halbleiterfinnen ausgebildet, und auf den Halbleiterfinnen werden Dummy-Gates ausgebildet. Die Ausbildung der Dummy-Gates kann ein Abscheiden einer Dummy-Schicht, etwa einer Polysiliziumschicht, und dann ein Strukturieren der Dummy-Schicht als Dummy-Gates umfassen. An den Seitenwänden der Dummy-Gatestapel werden Gate-Abstandshalter ausgebildet. Die Dummy-Gatestapel werden dann entfernt, so dass Gräben zwischen den Gate-Abstandshaltern ausgebildet werden. In den Gräben werden dann Ersatz-Gates ausgebildet.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten aus der folgenden detaillierten Beschreibung verstanden, wenn sie mit den beigefügten Zeichnungen gelesen wird. Man beachte, dass gemäß dem üblichen Vorgehen in der Branche verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zur Klarheit der Beschreibung beliebig vergrößert oder verkleinert sein.
    • Die 1 bis 9, 10A, 10B, 10C, 11A, 11B, 11C, 12A, 12B, 13A, 13B, 14A, 14B, 15A, 15B, 15C und 16 zeigen Perspektivansichten und Querschnittsansichten von Zwischenstufen beim Ausbilden eines Finnen-Feldeffekttransistors (FinFET) gemäß einigen Ausführungsformen.
    • 17 zeigt einen Prozessablauf zum Ausbilden eines FinFET gemäß einigen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung sieht viele verschiedene Ausführungsformen oder Beispiele vor, um verschiedene Merkmale der Erfindung zu implementieren. Spezielle Beispiele von Komponenten und Anordnungen sind unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und sollen nicht einschränkend wirken. Beispielsweise kann das Ausbilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet sein können, so dass das erste und das zweite Merkmal nicht in direktem Kontakt stehen müssen. Zusätzlich kann die vorliegende Offenbarung Bezugszeichen und/oder Buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und erzwingt an sich keine Beziehung zwischen den verschiedenen beschriebenen Ausführungsformen und/oder Konfigurationen.
  • Weiter können räumlich relative Begriffe, wie „darunter liegend“, „unter“, „unterer“ „darüber liegend“, „oberer“ und ähnliche, hier der Einfachheit der Beschreibung halber verwendet werden, um die Beziehung eines Elements oder eines Merkmals mit einem oder mehreren anderen Elementen oder Merkmalen zu beschreiben, wie in den Figuren gezeigt ist. Die räumlich relativen Begriffe sollen verschiedene Ausrichtungen der Vorrichtung, die verwendet oder betrieben wird, zusätzlich zu der in den Figuren gezeigten Ausrichtung umfassen. Die Vorrichtung kann anders (um 90 Grad gedreht oder in einer anderen Ausrichtung) ausgerichtet sein und die räumlich relativen Begriffe, die hier verwendet werden, können auch dahingehend interpretiert werden.
  • Es sind ein Finnen-Feldeffekttransistor (FinFET) und das Verfahren zum Ausbilden desselben vorgesehen. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird ein Dummy-Gatestapel auf einer vorstehenden Halbleiterfinne ausgebildet. Der Dummy-Gatestapel wird entfernt, gefolgt von dem Ausbilden einer Grenzflächenschicht und einer High-k-Dielektrikumsschicht auf der vorstehenden Halbleiterfinne. Eine metallhaltige Deckschicht und eine Siliziumdeckschicht werden dann in-situ auf der High-k-Dielektrikumsschicht abgeschieden. Ein Temperprozess wird durchgeführt, um die Qualität der High-k-Dielektrikumsschicht zu verbessern. Durch das In-situ-Abscheiden der Siliziumdeckschicht auf der Metalldeckschicht wird die Adsorption von Sauerstoff an der Metalldeckschicht vermieden, und die nachteilige Diffusion des Sauerstoffs in die vorstehende Halbleiterfinne wird vermieden oder zumindest verringert. Die nachteilige Zunahme der Dicke der Grenzflächenschicht aufgrund der Sauerstoffdiffusion und des Temperprozesses wird vermieden. Obwohl FinFETs als Beispiele beschrieben werden, versteht es sich, dass die Ausführungsformen auch auf andere Arten von Transistoren angewendet werden können, etwa planare Transistoren, Gate-All-Around-Transistoren (GAA-Transistoren) oder dergleichen. Hier beschriebene Ausführungsformen sollen Beispiele angeben, um eine Herstellung oder Verwendung des Gegenstands dieser Offenbarung zu ermöglichen, und Durchschnittsfachleute werden leicht Modifikationen finden, die vorgenommen werden können, während sie innerhalb des in Betracht gezogenen Umfangs der verschiedenen Ausführungsformen bleiben. In den verschiedenen Ansichten und beispielhaften Ausführungsformen werden gleiche Bezugszeichen zum Bezeichnen gleicher Elemente verwendet. Obwohl Ausführungsformen des Verfahrens so beschrieben sein können, dass sie in einer bestimmten Reihenfolge ausgeführt werden, können andere Ausführungsformen des Verfahrens in jeder logischen Reihenfolge ausgeführt werden.
  • Die 1 bis 9, 10A, 10B, 10C, 11A, 11B, 11C, 12A, 12B, 13A, 13B, 14A, 14B, 15A, 15B, 15C und 16 zeigen die Perspektivansichten und Querschnittsansichten von Zwischenstufen beim Ausbilden eines FinFET mit einem Ersatz-Gatestapel gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Die entsprechenden Prozesse sind auch schematisch in dem in 17 gezeigten Prozessablauf 200 wiedergegeben.
  • In 1 wird ein Substrat 20 bereitgestellt. Das Substrat 20 kann ein Halbleitersubstrat sein, beispielsweise ein Bulk-Halbleitersubstrat, ein Halbleiterauf-Isolator-Substrat (SOI-Substrat) oder dergleichen, das (z. B. mit einem p- oder einem n-Dotierstoff) dotiert oder undotiert sein kann. Das Halbleitersubstrat 20 kann Teil eines Wafers 10 sein, beispielsweise eines Siliziumwafers. Im Allgemeinen besteht ein SOI-Substrat aus einer Schicht aus einem Halbleitermaterial, das auf einer Isolierschicht ausgebildet ist. Die Isolierschicht kann beispielsweise eine vergrabene Oxidschicht (BOX-Schicht), eine Siliziumoxidschicht oder dergleichen sein. Die Isolierschicht ist auf einem Substrat vorgesehen, üblicherweise einem Silizium- oder Glassubstrat. Es können auch andere Substrate verwendet werden, beispielsweise ein Mehrschicht- oder ein Gradientsubstrat. In einigen Ausführungsformen kann das Halbleitermaterial des Halbleitersubstrats 20 Silizium; Germanium; einen Verbindungshalbleiter, der kohlenstoffdotiertes Silizium, Gallium arsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid enthält; einen Legierungshalbleiter, der SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP enthält; oder Kombinationen davon enthalten.
  • Weiter Bezugnehmend auf 1 wird ein Wannenbereich 22 in dem Substrat 20 ausgebildet. Der entsprechende Prozess ist als Prozess 202 in dem in 17 gezeigten Prozessablauf 200 gezeigt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung ist der Wannenbereich 22 ein p-Wannenbereich, der durch Implantieren einer p-Verunreinigung in das Substrat 20 ausgebildet wird, die aus Bor, Indium oder dergleichen bestehen kann. Gemäß weiteren Ausführungsformen der vorliegenden Offenbarung ist der Wannenbereich 22 ein n-Wannenbereich, der durch Implantieren einer n-Verunreinigung in das Substrat 20 ausgebildet wird, die aus Phosphor, Arsen, Antimon oder dergleichen bestehen kann. Der resultierende Wannenbereich 22 kann sich bis zur oberen Fläche des Substrats 20 erstrecken. Die n- oder p-Verunreinigungskonzentration kann kleiner oder gleich 1018 cm-3 sein, beispielsweise im Bereich zwischen etwa 1017 cm-3 und etwa 1018 cm-3.
  • Mit Bezug auf 2 werden Isolierbereiche 24 so ausgebildet, dass sie sich von einer oberen Fläche des Substrats 20 in das Substrat 20 erstrecken. Die Isolierbereiche 24 werden im Folgenden alternativ als Flachgrabenisolierbereiche (STI-Bereiche) bezeichnet. Der entsprechende Prozess ist als Prozess 204 in dem in 17 gezeigten Prozessablauf 200 gezeigt. Die Abschnitte des Substrats 20 zwischen benachbarten STI-Bereichen 24 werden als Halbleiterstreifen 26 bezeichnet. Um die STI-Bereiche 24 auszubilden, werden eine Padoxidschicht 28 und eine Hartmaskenschicht 30 auf dem Halbleitersubstrat 20 ausgebildet und dann strukturiert. Die Padoxidschicht 28 kann eine aus Siliziumoxid ausgebildete Dünnschicht sein. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird die Padoxidschicht 28 in einem thermischen Oxidationsprozess ausgebildet, bei dem eine obere Oberflächenschicht des Halbleitersubstrats 20 oxidiert wird. Die Padoxidschicht 28 wirkt als Haftschicht zwischen dem Halbleitersubstrat 20 und der Hartmaskenschicht 30. Die Padoxidschicht 28 kann auch als Ätzstoppschicht zum Ätzen der Hartmaskenschicht 30 dienen.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird die Hartmaskenschicht 30 aus Siliziumnitrid ausgebildet, beispielsweise unter Verwendung chemischer Niederdruck-Gasphasenabscheidung (LPCVD). Gemäß weiteren Ausführungsformen der vorliegenden Offenbarung wird die Hartmaskenschicht 30 durch thermische Nitrierung von Silizium oder durch plasmaunterstützte chemische Gasphasenabscheidung (PECVD) ausgebildet. Ein Photoresist (nicht gezeigt) wird auf der Hartmaskenschicht 30 ausgebildet und dann strukturiert. Die Hartmaskenschicht 30 wird dann unter Verwendung des strukturierten Photoresist als Ätzmaske strukturiert, so dass die Hartmasken 30 ausgebildet sind, wie in 2 gezeigt.
  • Als nächstes wird die strukturierte Hartmaskenschicht 30 als Ätzmaske verwendet, um die Padoxidschicht 28 und das Substrat 20 zu ätzen, worauf die resultierenden Gräben in dem Substrat 20 mit einem oder mehreren Dielektrika gefüllt werden. Ein Planarisierungsprozess wie beispielsweise ein chemischmechanischer Polierprozess (CMP-Prozess) oder ein mechanischer Schleifprozess wird durchgeführt, um überschüssige Anteile der Dielektrika zu entfernen, und die verbleibenden Anteile des einen oder der mehreren Dielektrika bilden die STI-Bereiche 24. Die STI-Bereiche 24 können ein Auskleidungsdielektrikum (nicht gezeigt) aufweisen, das ein thermisches Oxid sein kann, das durch eine thermische Oxidation einer Oberflächenschicht des Substrats 20 ausgebildet wird. Das Auskleidungsdielektrikum kann auch eine abgeschiedene Siliziumoxidschicht, Siliziumnitridschicht oder dergleichen sein, die beispielsweise unter Verwendung von Atomlagenabscheidung (ALD), chemischer Gasphasenabscheidung in hochdichtem Plasma (HDPCVD) oder chemischer Gasphasenabscheidung (CVD) hergestellt wird. Die STI-Bereiche 24 können auch ein Dielektrikum über dem Auskleidungsoxid aufweisen, wobei das Dielektrikum unter Verwendung von fließfähiger chemischer Gasphasenabscheidung (FCVD), Rotationsbeschichtung oder dergleichen ausgebildet werden kann. Das Dielektrikum über dem Auskleidungsdielektrikum kann gemäß einigen Ausführungsformen Siliziumoxid enthalten.
  • Die oberen Flächen der Hartmasken 30 und die oberen Flächen der STI-Bereiche 24 können im Wesentlichen plan sein. Die Halbleiterstreifen 26 befinden sich zwischen benachbarten STI-Bereichen 24. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung sind die Halbleiterstreifen 26 Abschnitte des ursprünglichen Substrats 20, und daher ist das Material der Halbleiterstreifen 26 das gleiche wie das des Substrats 20. Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung sind die Halbleiterstreifen 26 Ersatzstreifen, die ausgebildet werden, indem die Abschnitte des Substrats 20 zwischen den STI-Bereichen 24 geätzt werden, um Vertiefungen auszubilden, und eine Epitaxie zum Nachzüchten eines anderen Halbleitermaterials in den Vertiefungen durchgeführt wird. Dementsprechend sind die Halbleiterstreifen 26 aus einem Halbleitermaterial ausgebildet, das sich von dem des Substrats 20 unterscheidet. Gemäß einigen Ausführungsformen sind die Halbleiterstreifen 26 aus Siliziumgermanium, Siliziumkohlenstoff oder einem III-V-Verbindungshalbleitermaterial ausgebildet.
  • Unter Bezugnahme auf 3 werden die STI-Bereiche 24 vertieft. Die oberen Abschnitte der Halbleiterstreifen 26 stehen somit weiter vor als die oberen Flächen 24T der verbleibenden Abschnitte der STI-Bereiche 24, so dass vorstehende Finnen 36 ausgebildet werden. Der entsprechende Prozess ist als Prozess 206 in dem in 17 gezeigten Prozessablauf 200 gezeigt. Das Ätzen kann unter Verwendung eines Trockenätzprozesses durchgeführt werden, wobei beispielsweise HF und NH3 als Ätzgase verwendet werden. Während des Ätzprozesses kann Plasma erzeugt werden. Argon kann ebenfalls verwendet werden. In Übereinstimmung mit alternativen Ausführungsformen der vorliegenden Offenbarung wird das Vertiefen der STI-Bereiche 24 unter Verwendung eines Nassätzprozesses ausgeführt. Die Ätzchemikalie kann beispielsweise HF enthalten. Die oberen Flächen und die unteren Flächen der STI-Bereiche 24 werden als 24T bzw. 24B bezeichnet.
  • In den oben gezeigten Ausführungsformen können die Finnen durch irgendein geeignetes Verfahren strukturiert werden. Zum Beispiel können die Finnen unter Verwendung eines oder mehrerer Photolithographieprozesse, beispielsweise Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse, strukturiert werden. Im Allgemeinen kombinieren Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse Photolithographie- und selbstausgerichtete Prozesse, so dass Strukturen erzeugt werden können, die beispielsweise Mittenabstände aufweisen, die kleiner als die sind, die sonst mit einem einzigen, direkten Photolithographieprozess erhalten werden können. Beispielsweise wird in einer Ausführungsform eine Opferschicht über einem Substrat ausgebildet und unter Verwendung eines Photolithographieprozesses strukturiert. Abstandshalter werden unter Verwendung eines selbstjustierten Prozesses neben der strukturierten Opferschicht ausgebildet. Die Opferschicht wird dann entfernt und die verbleibenden Abstandshalter oder Dorne können dann verwendet werden, um die Finnen zu strukturieren.
  • Gemäß einigen Ausführungsformen kann eine (nicht gezeigte) Siliziumdeckschicht als konforme Schicht auf den vorstehenden Halbleiterfinnen 36 abgeschieden werden, beispielsweise durch ALD, CVD oder dergleichen. Wenn beispielsweise die vorstehenden Halbleiterfinnen 36 Siliziumgermanium enthalten, kann die Siliziumdeckschicht die Oxidation in nachfolgenden Prozessen verringern. Die Ausbildung der Siliziumdeckschicht kann durch einen selektiven Abscheidungsprozess (wie etwa selektive Epitaxie) ausgeführt werden, und diese wird daher auf den Oberflächen der vorstehenden Halbleiterfinnen 36, aber nicht auf den Oberflächen der STI-Bereiche 24 ausgebildet. Gemäß alternativen Ausführungsformen wird die Siliziumdeckschicht als Deckschicht auf den Oberflächen sowohl der vorstehenden Halbleiterfinnen 36 als auch der STI-Bereiche 24 abgeschieden.
  • Die 4 bis 6 zeigen die Ausbildung von Dummy-Gatestapeln 44 gemäß einigen Ausführungsformen. Unter Bezugnahme auf 4 wird eine Dummy-Dielektrikumsschicht 38 auf den Seitenwänden und den oberen Flächen der vorstehenden Finnen 36 ausgebildet und kann sich auf den oberen Flächen der STI-Bereiche 24 befinden. Der entsprechende Prozess ist als Prozess 208 in dem in 17 gezeigten Prozessablauf 200 gezeigt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird die Dummy-Dielektrikumsschicht 38 unter Verwendung eines Abscheidungsprozesses ausgebildet, der chemische Gasphasenabscheidung (CVD), Atomlagenabscheidung (ALD) oder dergleichen umfassen kann. Die Vorläufer können Silan, Aminosilane, Di-sec-butylaminosilan (DSBAS), Bis-tert-butylaminosilan (BTBAS) oder dergleichen oder Kombinationen davon als Siliziumquellgas enthalten. Zudem wird ein Oxidationsmittel wie Ozon (O3), Sauerstoff (O2) oder dergleichen oder eine Kombination davon als Sauerstoffquelle verwendet. Das Material der Dummy-Dielektrikumsschicht 38 kann Siliziumoxid enthalten, während andere Dielektrika wie Siliziumnitrid, Siliziumkarbonitrid, Siliziumoxynitrid oder dergleichen ebenfalls verwendet werden können.
  • Nach der Abscheidung der Dummy-Gatedielektrikumsschicht 38 kann ein Temperprozess durchgeführt werden. Der Temperprozess kann je nach Temperverfahren bei einer Temperatur im Bereich zwischen etwa 400 °C und etwa 1.000 °C ausgeführt werden. Das Abscheidungsverfahren kann schnelles thermisches Tempern, Ofentempern, Spitzentempern oder dergleichen umfassen. Der Temperprozess kann die Qualität der Dummy-Gatedielektrikumsschicht 38 verbessern. Gemäß alternativen Ausführungsformen wird der Temperprozess übersprungen.
  • 5 zeigt die Abscheidung einer Dummy-Gateelektrodenschicht 40. Der entsprechende Prozess ist als Prozess 210 in dem in 17 gezeigten Prozessablauf 200 gezeigt. Die Dummy-Gateelektrodenschicht 40 kann aus Polysilizium oder amorphem Silizium ausgebildet sein oder diese umfassen, und es können auch andere Materialien verwendet werden. Der Ausbildungsprozess kann einen Abscheidungsprozess gefolgt von einem Planarisierungsprozess umfassen. Eine Hartmaskenschicht 42 wird dann auf der Dummy-Gateelektrodenschicht 40 abgeschieden. Der entsprechende Prozess ist als Prozess 212 in dem in 17 gezeigten Prozessablauf 200 gezeigt. Die Hartmaskenschicht 42 kann aus Siliziumnitrid, Siliziumoxid, Siliziumoxykarbonitrid oder Mehrfachschichten davon ausgebildet sein oder diese umfassen.
  • 6 zeigt den Strukturierungsprozess zum Ausbilden von Dummy-Gatestapeln 44. Der entsprechende Prozess ist als Prozess 214 in dem in 17 gezeigten Prozessablauf 200 gezeigt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird die Hartmaskenschicht 42 zuerst strukturiert, beispielsweise unter Verwendung eines strukturierten Photoresist (nicht gezeigt) als Ätzmaske. Die resultierenden Hartmasken werden als Hartmasken 42' bezeichnet. Die Hartmasken 42' werden dann als Ätzmaske verwendet, um die darunter liegende Dummy-Gateelektrodenschicht 40 zu ätzen, um Dummy-Gateelektroden 40' auszubilden. Das Ätzen wird unter Verwendung eines anisotropen Ätzprozesses ausgeführt.
  • Das Ätzen der Dummy-Gateelektrodenschicht 40, die aus Polysilizium oder amorphem Silizium ausgebildet sein kann, kann unter Verwendung eines Prozessgases ausgeführt werden, das Fluor (F2), Chlor (Cl2), Chlorwasserstoff (HCl), Bromwasserstoff (HBr), Brom (Br2), C2F6, CF4, SO2, eine Mischung aus HBr, Cl2, und O2, oder eine Mischung aus HBr, Cl2, O2 und CH2F2 usw. enthält. Die Dummy-Gatedielektrikumsschicht 38 wird dann strukturiert, um Dummy-Gatedielektrika 38' auszubilden, wobei die darunter liegenden STI-Bereiche 24 freigelegt werden.
  • Gemäß alternativen Ausführungsformen hält das Strukturieren der Dummy-Gateelektrodenschicht 40 auf der Dummy-Gatedielektrikumsschicht 38 an, und die Dummy-Gatedielektrikumsschicht 38 wird nicht strukturiert. Die nachfolgend ausgebildeten Gate-Abstandshalter werden auf der unstrukturierten Dummy-Gatedielektrikumsschicht 38 ausgebildet.
  • Wie in 7 gezeigt, werden als Nächstes Gate-Abstandshalter 46 an den Seitenwänden der Dummy-Gatestapel 44 ausgebildet. Der entsprechende Prozess ist als Prozess 216 in dem in 17 gezeigten Prozessablauf 200 gezeigt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung sind die Gate-Abstandshalter 46 aus einem oder mehreren Dielektrika wie Siliziumnitrid, Siliziumkarbonitrid oder dergleichen ausgebildet und können eine Einschichtstruktur oder eine Mehrschichtstruktur aufweisen, die eine Mehrzahl von dielektrischen Schichten aufweist.
  • Unter Bezugnahme auf 8 werden ein oder mehrere Ätzprozesse durchgeführt, um die vorstehenden Finnen 36 zu vertiefen. Der entsprechende Prozess ist als Prozess 218 in dem in 17 gezeigten Prozessablauf 200 gezeigt. Wenn etwaige Abschnitte der Dummy-Gatedielektrikumsschicht 38 vorhanden sind, die nicht direkt unter den Dummy-Gatestapeln 44 und den Gate-Abstandshaltern 46 liegen, werden die freiliegenden Abschnitte der Dummy-Gatedielektrikumsschicht 38 ebenfalls entfernt. Die Abschnitte der vorstehenden Finnen 36, die nicht von den Dummy-Gatestapeln 44 und den Gate-Abstandshaltern 46 bedeckt sind, werden ebenfalls geätzt. Das Vertiefen kann anisotrop sein, und somit sind die Abschnitte der vorstehenden Finnen 36 direkt unter den Dummy-Gatestapeln 44 und den Gate-Abstandshaltern 46 geschützt und werden nicht geätzt. Die oberen Flächen der vertieften Halbleiterstreifen 26 können gemäß einigen Ausführungsformen niedriger als die oberen Flächen 24A der STI-Bereiche 24 liegen. Dementsprechend werden Vertiefungen 50 ausgebildet. Die Vertiefungen 50 weisen einige Abschnitte, die sich auf den gegenüberliegenden Seiten der Dummy-Gatestapel 44 befinden, und einige Abschnitte zwischen verbleibenden Abschnitten der vorstehenden Finnen 36 auf. Auf den gegenüberliegenden Seiten der Vertiefungen 50 können, müssen Finnen-Abstandshalter aber nicht verbleiben, wobei die Finnen-Abstandshalter nicht gezeigt sind.
  • Als nächstes werden Epitaxiebereiche (Source/Drain-Bereiche) 54 durch selektives Züchten eines Halbleitermaterials (durch Epitaxie) ausgehend von den Vertiefungen 50 ausgebildet, was zu den Epitaxiebereichen 54 führt, die in 9 gezeigt sind. Der entsprechende Prozess ist als Prozess 220 in dem in 17 gezeigten Prozessablauf 200 gezeigt. Abhängig davon, ob der resultierende FinFET ein p-FinFET oder ein n-FinFET ist, kann im Verlauf der Epitaxie eine p- oder eine n-Verunreinigung in situ dotiert werden. Wenn der resultierende FinFET beispielsweise ein p-FinFET ist, können Silizium-Germanium-Bor (SiGeB), Silizium-Bor (SiB) oder dergleichen gezüchtet werden. Wenn umgekehrt der resultierende FinFET ein n-FinFET ist, können Silizium-Phosphor (SiP), Silizium-Kohlenstoff-Phosphor (SiCP) oder dergleichen gezüchtet werden. Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung enthalten die Epitaxiebereiche 54 III-V-Verbindungshalbleiter, etwa GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlAs, AlP, GaP, Kombinationen davon oder Mehrfachschichten davon.
  • Nachdem die Vertiefungen 50 mit den Epitaxiebereichen 54 gefüllt sind, kann das weitere epitaktische Wachstum der Epitaxiebereiche 54 bewirken, dass sich die Epitaxiebereiche 54 horizontal ausdehnen, und es können Facetten ausgebildet werden. Das weitere Wachstum der Epitaxiebereiche 54 kann auch bewirken, dass benachbarte Epitaxiebereiche 54 miteinander verschmelzen. Es können Lücken (Luftspalte) 56 erzeugt werden. Nach dem Epitaxieschritt können die Epitaxiebereiche 54 weiter mit einer p- oder einer n-Verunreinigung implantiert werden, die auch unter Verwendung des Bezugszeichens 54 bezeichnet sind. Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung wird der Implantationsschritt übersprungen, wenn die Epitaxiebereiche 54 während der Epitaxie mit der p- oder der n-Verunreinigung in situ dotiert wurden.
  • Die 10A, 10B und 10C zeigen die Querschnittsansichten und die Perspektivansicht bei der Ausbildung einer Kontaktätzstoppschicht (CESL) 58 und eines Zwischenschichtdielektrikums (ILD) 60. Der entsprechende Prozess ist als Prozess 222 in dem in 17 gezeigten Prozessablauf 200 gezeigt. 10A zeigt den Querschnitt 10A-10A wie in 10C gezeigt. 10B zeigt den Querschnitt 10B-10B wie in 10C gezeigt. Die CESL 58 kann aus Siliziumoxid, Siliziumnitrid, Siliziumkarbonitrid oder dergleichen ausgebildet sein und kann unter Verwendung von CVD, ALD oder dergleichen ausgebildet werden. Das ILD 60 kann ein Dielektrikum enthalten, das beispielsweise unter Verwendung von FCVD, Rotationsbeschichtung, CVD oder einem anderen Abscheidungsverfahren ausgebildet wird. Das ILD 60 kann aus einem sauerstoffhaltigen Dielektrikum ausgebildet sein, das ein Material auf Siliziumoxid-Basis wie Siliziumoxid, Phosphor-Silikat-Glas (PSG), Bor-Silikat-Glas (BSG), Bor-dotiertes Phosphor-Silikat-Glas (BPSG) oder dergleichen sein kann. Ein Planarisierungsprozess wie ein CMP-Prozess oder ein mechanischer Schleifprozess kann durchgeführt werden, um die oberen Flächen des ILD 60, der Dummy-Gatestapel 44 und der Gate-Abstandshalter 46 zu nivellieren.
  • Die Hartmasken 42', die Dummy-Gateelektroden 40' und die Dummy-Gatedielektrika 38' werden dann entfernt, wodurch Gräben 62 zwischen den Gate-Abstandshaltern 46 ausgebildet werden, wie in den 11A, 11B und 11C gezeigt ist. Der entsprechende Prozess ist als Prozess 224 in dem in 17 gezeigten Prozessablauf 200 gezeigt. 11C zeigt eine Perspektivansicht, und die 11A und 11B zeigen die Querschnitte 11A-11A bzw. 11B-11B, wie in 11C gezeigt. Gemäß einigen Ausführungsformen wird das Entfernen der Dummy-Gateelektroden 40' unter Verwendung eines anisotropen Ätzprozesses durchgeführt, ähnlich dem Strukturierungsprozess, der in 6 gezeigt ist. Gemäß alternativen Ausführungsformen wird das Entfernen der Dummy-Gateelektroden 40' unter Verwendung eines isotropen Ätzprozesses durchgeführt, der ein Nassätzprozess oder ein Trockenätzprozess sein kann. Nach dem Entfernen der Dummy-Gateelektroden 40' sind die Dummy-Gatedielektrika 38' durch die Gräben 62 freigelegt.
  • Als nächstes werden die Dummy-Gatedielektrika 38' entfernt. Gemäß einigen Ausführungsformen kann der Ätzprozess anisotrop sein, und das Prozessgas kann eine Mischung aus NF3 und NH3 oder eine Mischung aus HF und NH3 enthalten. Der Ätzprozess kann eine isotrope Wirkung und eine gewisse anisotrope Wirkung aufweisen, um die Entfernung der Seitenwandabschnitte der Dummy-Gatedielektrika 38' sicherzustellen. Gemäß alternativen Ausführungsformen kann ein isotroper Ätzprozess wie beispielsweise ein Nassätzprozess verwendet werden. Beispielsweise kann eine HF-Lösung verwendet werden. Die oberen Flächen und die Seitenwände der vorstehenden Halbleiterfinnen 36 sind somit gegenüber den Gräben 62 freiliegend, wie in den 11A und 11B gezeigt.
  • Die 12A und 12B zeigen die Querschnittsansichten bei der Ausbildung einer Grenzflächenschicht (IL) 64 auf den vorstehenden Finnen 36. Der entsprechende Prozess ist als Prozess 226 in dem in 17 gezeigten Prozessablauf 200 gezeigt. Gemäß einigen Ausführungsformen wird die Ausbildung der IL 64 durch einen Oxidationsprozess erreicht. Der Oxidationsprozess kann einen chemischen Oxidationsprozess umfassen, der ausgeführt wird, indem der Wafer 10 einer chemischen Lösung ausgesetzt wird, die eine Mischung aus ozonisiertem (O3-), entionisiertem (DI-) Wasser, Wasserstoffperoxid (H2O2), Schwefelsäure (H2SO4), Ammoniumhydroxid (NH4OH), dergleichen und/oder Kombinationen davon enthält. Der Oxidationsprozess kann auch einen thermischen Oxidationsprozess umfassen, bei dem der Wafer 10 in einer sauerstoffhaltigen Umgebung getempert wird, die Sauerstoff (O2), Ozon (O3) oder dergleichen enthält. Die IL 64 kann Siliziumoxid (SiO2) enthalten. Gemäß einigen Ausführungsformen kann die Dicke der IL 64 im Bereich zwischen etwa 0,5 nm und etwa 2 nm liegen. Gemäß einigen Ausführungsformen wird die IL 64 abgeschieden.
  • Als nächstes wird eine High-k-Dielektrikumsschicht 66 über der IL 64 abgeschieden. Der entsprechende Prozess ist auch als Prozess 226 in dem in 17 gezeigten Prozessablauf 200 gezeigt. Die High-k-Dielektrikumsschicht 66 enthält ein High-k-Dielektrikum wie beispielsweise Hafniumoxid, Lanthanoxid, Aluminiumoxid, Zirkoniumoxid oder dergleichen. Die Dielektrizitätskonstante (der k-Wert) des High-k-Dielektrikums ist höher als 3,9 und kann höher als etwa 7,0 sein. Die High-k-Dielektrikumsschicht 66 wird als konforme Schicht ausgebildet und erstreckt sich auf den vorstehenden Finnen 36 und den oberen Flächen und den Seitenwänden der Gate-Abstandshalter 46. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird die High-k-Dielektrikumsschicht 66 unter Verwendung von ALD, CVD, PECVD, Molekularstrahlabscheidung (MBD) oder dergleichen ausgebildet. Gemäß einigen Ausführungsformen kann die Dicke der High-k-Dielektrikumsschicht 66 im Bereich zwischen etwa 0,5 nm und etwa 3 nm liegen.
  • Als nächstes wird eine metallhaltige Deckschicht 68 abgeschieden. Der entsprechende Prozess ist als Prozess 228 in dem in 17 gezeigten Prozessablauf 200 gezeigt. Die metallhaltige Deckschicht 68 hat die Aufgabe, die Ätzselektivität zu erhöhen. Wenn die metallhaltige Deckschicht 68 nicht ausgebildet wird, kann andernfalls beim nachfolgenden Entfernen der nachfolgend ausgebildeten Siliziumdeckschicht 70 die High-k-Dielektrikumsschicht 66 beschädigt werden, da die Ätzselektivität zwischen der Siliziumdeckschicht 70 und der High-k-Dielektrikumsschicht 66 nicht hoch genug ist. Die Ätzselektivität der metallhaltigen Deckschicht 68 gegenüber der High-k-Dielektrikumsschicht 66 ist höher als die Ätzselektivität der Siliziumdeckschicht 70 gegenüber der High-k-Dielektrikumsschicht 66. Dementsprechend hat die metallhaltige Deckschicht 68 die Aufgabe, die Ätzselektivität zu erhöhen.
  • Das Material der metallhaltigen Deckschicht 68 wird auch so gewählt, dass es beim nachfolgenden Entfernen der metallhaltigen Deckschicht 68 eine hohe Ätzselektivität aufweisen kann. Gemäß einigen Ausführungsformen enthält die metallhaltige Deckschicht 68 ein oder mehrere elementare Metalle wie Al, Cu, Ti, Co, Hf, Cr, Ta, W, V, Mo oder dergleichen. Gemäß alternativen Ausführungsformen kann die metallhaltige Deckschicht 68 auch aus einer Metallverbindung bestehen, etwa den Metallnitriden der zuvor erwähnten Metalle. Das Abscheidungsverfahren und der Abscheidungsprozess werden so eingestellt, dass die metallhaltige Deckschicht 68 konform ist. Zum Beispiel können physikalische Gasphasenabscheidung (PVD), ALD, CVD, plasmaunterstützte Atomlagenabscheidung (PEALD) oder dergleichen zum Abscheiden der metallhaltigen Deckschicht 68 verwendet werden. Gemäß einigen Ausführungsformen kann die Dicke der metallhaltigen Deckschicht 68 im Bereich zwischen etwa 0,5 nm und etwa 3 nm liegen.
  • Dann wird die Siliziumdeckschicht 70 auf der metallhaltigen Deckschicht 68 abgeschieden. Der entsprechende Prozess ist als Prozess 230 in dem in 17 gezeigten Prozessablauf 200 gezeigt. Gemäß einigen Ausführungsformen wird die Siliziumdeckschicht 70 als konforme Schicht abgeschieden, wobei die Dicke der horizontalen Abschnitte gleich oder im Wesentlichen gleich (zum Beispiel mit einem Unterschied von weniger als etwa 10 Prozent) der Dicke der vertikalen Abschnitte ist. Die Vorläufer zum Abscheiden der Siliziumdeckschicht 70 können Silan (SiH4), Disilan (Si2H6), Dichlorsilan (DCS) oder dergleichen oder Kombinationen davon enthalten. Das Abscheiden kann unter Verwendung eines konformen Abscheidungsverfahrens wie CVD oder ALD ausgeführt werden.
  • Die Dicke der Siliziumdeckschicht 70 liegt in einem bestimmten Bereich. Wenn die Siliziumdeckschicht 70 zu dick ist, kann sie in nachfolgenden Prozessen schwierig entfernt werden, da sie den Graben 62 zu stark füllt. Wenn die Siliziumdeckschicht 70 zu dünn ist, kann sie das Eindringen von Sauerstoff nicht verhindern und kann zur Vergrößerung der IL 64 führen. Gemäß einigen Ausführungsformen liegt die Dicke der Siliziumdeckschicht 70 im Bereich zwischen etwa 0,5 nm und etwa 1,0 nm. Die resultierende Siliziumdeckschicht 70 kann elementare Siliziumatome (die keine Verbindung von Silizium mit anderen Elementen darstellen) aufweisen. Die Siliziumdeckschicht 70 kann, muss aber keine Siliziumverbindung darin enthalten.
  • Gemäß einigen Ausführungsformen wird die Abscheidung der High-k-Dielektrikumsschicht 66, der metallhaltigen Deckschicht 68 und der Siliziumdeckschicht 70 in-situ in der gleichen Vakuumumgebung ohne Vakuumunterbrechung dazwischen ausgeführt. Gemäß alternativen Ausführungsformen werden die metallhaltige Deckschicht 68 und die Siliziumdeckschicht 70 in-situ in der gleichen Vakuumumgebung ohne Vakuumunterbrechung dazwischen ausgeführt, während zwischen der Abscheidung der High-k-Dielektrikumsschicht 66 und der Abscheidung der metallhaltigen Deckschicht 68 eine Vakuumunterbrechung stattfinden kann. Gemäß einigen Ausführungsformen werden die High-k-Dielektrikumsschicht 66, die metallhaltige Deckschicht 68 und die Siliziumdeckschicht 70 in mehreren Vakuumkammern in einer gleichen Produktionsanlage abgeschieden. Die Überführung zwischen den verschiedenen Kammern wird in der gleichen Vakuumumgebung ohne Vakuumunterbrechung ausgeführt. Gemäß alternativen Ausführungsformen werden zwei oder drei der High-k-Dielektrikumsschicht 66, der metallhaltigen Deckschicht 68 und der Siliziumdeckschicht 70 in derselben Vakuumkammer abgeschieden, und das Vakuum wird während der gesamten Abscheidung dieser Schichten aufrechterhalten.
  • Da keine Vakuumunterbrechung in dem gesamten Zeitraum von einem ersten Zeitpunkt vor der Abscheidung der High-k-Dielektrikumsschicht 66 bis zu einem zweiten Zeitpunkt nach der Abscheidung der Siliziumdeckschicht 70 stattfindet, werden die High-k-Dielektrikumsschicht 66 und die metallhaltige Deckschicht 68 in der Vakuumumgebung gehalten, ohne (etwa in der Umgebungsluft) Sauerstoff ausgesetzt zu werden. An den Oberflächen der High-k-Dielektrikumsschicht 66 und der metallhaltigen Deckschicht 68 wird kein Sauerstoff adsorbiert.
  • Gemäß einigen Ausführungsformen findet während des gesamten Zeitraums zwischen (und einschließlich) der Abscheidung der High-k-Dielektrikumsschicht 66 und der Abscheidung der Siliziumdeckschicht 70 kein Temperprozess statt. Gemäß alternativen Ausführungsformen wird zwischen der Abscheidung der metallhaltigen Deckschicht 68 und der Abscheidung der Siliziumdeckschicht 70 ein In-situ-Temperprozess durchgeführt. Der In-situ-Temperprozess (falls durchgeführt) wird ebenfalls in-situ ohne Vakuumunterbrechung durchgeführt. Der In-situ-Temperprozess kann einen Spitzentemperprozess, einen Schnelltemperprozess oder dergleichen umfassen. Der In-situ-Temperprozess kann in sauerstofffreien Prozessgasen wie N2, He, Ar, H2, NH3 oder Kombinationen davon ausgeführt werden. Die Wafertemperatur im In-situ-Temperprozess kann im Bereich zwischen etwa 300 °C und etwa 1.000 °C liegen. Die Flussrate der Prozessgase kann im Bereich zwischen etwa 1 mTorr und etwa 1 atm liegen. Die Temperdauer kann im Bereich zwischen etwa einer Mikrosekunde und etwa 100 Sekunden liegen.
  • Nach der Abscheidung der Siliziumdeckschicht 70 kann ein Temperprozess 72 an dem Wafer 10 durchgeführt werden, wie in den 13A und 13B gezeigt. Der entsprechende Prozess ist als Prozess 232 in dem in 17 gezeigten Prozessablauf 200 gezeigt. Der Temperprozess 72 kann unter Verwendung von sauerstofffreien Gasen wie N2, He, Ar, H2, NH3 oder Kombinationen davon als Prozessgasen ausgeführt werden. Der Temperprozess 72 kann einen Ofentemperprozess, einen Spitzentemperprozess, einen Schnelltemperprozess oder dergleichen umfassen. Der Temperprozess kann bei einer Wafertemperatur im Bereich zwischen etwa 300 °C und etwa 1.000 °C ausgeführt werden. Die Flussrate der Prozessgase kann im Bereich zwischen etwa 1 mTorr und etwa 1 atm liegen. Die Temperdauer kann im Bereich zwischen etwa einer Mikrosekunde und etwa 100 Sekunden liegen.
  • Gemäß einigen Ausführungsformen kann zwischen der Abscheidung der Siliziumdeckschicht 70 und dem Temperprozess 72 eine Vakuumunterbrechung stattfinden, und der Wafer 10 kann aus der Produktionsanlage entnommen werden, in der die High-k-Dielektrikumsschicht 66, die metallhaltige Deckschicht ist 68 und die Siliziumdeckschicht 70 abgeschieden werden. Der Temperprozess 72 ist dementsprechend ein Ex-situ-Temperprozess. Der Temperprozess (etwa der Temperprozess 72 und der In-situ-Temperprozess, falls durchgeführt) hat die Aufgabe, die Qualität der High-k-Dielektrikumsschicht 66 zu verbessern.
  • Aufgrund der In-situ-Abscheidung der Siliziumdeckschicht 70 mit der metallhaltigen Deckschicht 68 und der High-k-Dielektrikumsschicht 66 werden die Oberflächen sowohl der High-k-Dielektrikumsschicht 66 als auch der metallhaltigen Deckschicht 68 nicht mit Sauerstoff adsorbiert, und die Dicke der IL 64 wird nicht nachteilig erhöht. Beispielsweise kann im Temperprozess 72 die Dicke der IL 64 (falls vorhanden) um einen Anteil von weniger als etwa 20 Prozent erhöht werden. Die Zunahme der Dicke der IL 64 kann auch weniger als etwa 0,2 nm sein, und kann kleiner als etwa 0,1 nm sein. Es versteht sich, dass die Siliziumdeckschicht 70 die Aufgabe hat, Sauerstoff daran zu hindern, in die vorstehenden Halbleiterfinnen 36 zu diffundieren, und die Aufgabe hat, zu verhindern, dass die IL 64 während des Temperprozesses 72 dicker wird. Die Fähigkeit der Siliziumdeckschicht 70, Sauerstoff zu blockieren, hängt auch von ihrer Dicke ab, und eine dickere Siliziumdeckschicht hat eine bessere Fähigkeit, die Diffusion von Sauerstoff zu blockieren, und eine bessere Fähigkeit, die nachteilige Zunahme der Dicke der IL 64 zu verringern.
  • Durch die In-situ-Abscheidung kann die Dicke der Siliziumdeckschicht 70 verringert werden, während sie immer noch die gleiche Fähigkeit wie eine dickere Siliziumdeckschicht bei der Abscheidung der Siliziumdeckschicht 70 ex-situ hat, die Vergrößerung der Dicke der IL 64 zu verhindern. Wenn andernfalls die Siliziumdeckschicht 70 ex-situ ausgebildet wird, kann die erforderliche Dicke der Siliziumdeckschicht im Bereich zwischen etwa 1,5 nm und etwa 6 nm liegen, was das Dreifache bis Sechsfache der Dicke der In-situ-Siliziumdeckschicht darstellt. Eine Ex-situ-Siliziumdeckschicht mit einer Dicke von weniger als etwa 1,5 nm (oder 1,0 nm) kann Sauerstoff während des Temperprozesses nicht wirksam blockieren, wodurch der Zweck des Ausbildens der Siliziumdeckschicht konterkariert wird.
  • Gemäß alternativen Ausführungsformen wird nach der Vakuumunterbrechung und vor dem Temperprozess 72 eine weitere Siliziumdeckschicht 70 ex-situ auf der in-situ abgeschiedenen Siliziumdeckschicht 70 abgeschieden. Beispielsweise ist die Siliziumdeckschicht 70 so gezeigt, dass sie die in-situ abgeschiedene Teilschicht 70A und die ex-situ abgeschiedene Teilschicht 70B aufweist. Jede der Teilschichten 70A und 70B kann unter Verwendung der gleichen Prozesse wie in den vorangehenden Absätzen beschrieben ausgebildet werden und kann elementares Silizium enthalten. Zwischen der Teilschicht 70A und der Teilschicht 70B ist eine gestrichelte Linie gezeigt, um anzuzeigen, dass die Ex-situ-Abscheidung der Siliziumdeckschicht 70 ausgeführt oder weggelassen werden kann. Gemäß diesen Ausführungsformen wird der Temperprozess 72 zum Beispiel nach der Abscheidung der Teilschicht 70B durchgeführt. Da die Teilschicht 70A in-situ abgeschieden wird, werden die High-k-Dielektrikumsschicht 66 und die metallhaltige Deckschicht 68 keinem Sauerstoff ausgesetzt, und die erforderliche Dicke der Siliziumdeckschicht 70 wird wiederum verringert.
  • Nach dem Temperprozess 72 wird die Siliziumdeckschicht 70 entfernt. Der entsprechende Prozess ist als Prozess 234 im Prozessablauf 200 gezeigt, wie in 17 gezeigt. Gemäß einigen Ausführungsformen wird die Siliziumdeckschicht 70 unter Verwendung eines Trockenätzprozesses entfernt, wobei Prozessgase wie NF3, NH3, HF, H2 und/oder dergleichen verwendet werden. Da die Siliziumdeckschicht 70 dünn ist, ist es einfacher, die Siliziumdeckschicht 70 zu entfernen, ohne andere Merkmale zu beschädigen. Außerdem kann der Graben 62 schmaler ausgebildet werden, während nach dem Ausbilden der dünnen Siliziumdeckschicht 70 immer noch genügend verbleibender Raum vorhanden ist, damit die Ätzgase den Boden des Grabens 62 erreichen können. Das Prozessfenster zum Entfernen der Siliziumdeckschicht 70 wird somit vergrößert. Gemäß alternativen Ausführungsformen wird die Siliziumdeckschicht 70 in einem Nassätzprozess entfernt, wobei die Ätzchemikalie KOH, Tetramethylammoniumhydroxid (TMAH) und/oder dergleichen enthalten kann.
  • Nach dem Entfernen der Siliziumdeckschicht 70 wird die metallhaltige Deckschicht 68 entfernt. Der entsprechende Prozess ist auch als Prozess 234 in dem in 17 gezeigten Prozessablauf 200 gezeigt. Die High-k-Dielektrikumsschicht 66 ist freigelegt. Die resultierende Struktur ist in den 14A und 14B gezeigt. Die Ätzselektivität der metallhaltigen Deckschicht 68 gegenüber der High-k-Dielektrikumsschicht 66 ist hoch, so dass die High-k-Dielektrikumsschicht 66 durch die Entfernung der metallhaltigen Deckschicht 68 nicht beschädigt wird. Gemäß einigen Ausführungsformen wird die metallhaltige Deckschicht 68 durch einen Nassätzprozess entfernt. Die Nassätzchemikalie kann beispielsweise NH4OH und H2O2 enthalten.
  • Die 15A, 15B und 15C zeigen die Ausbildung von Ersatz-Gatestapeln 80 und selbstausgerichteten Hartmasken 82. 15C zeigt eine Perspektivansicht, während die 15A und 15B die Querschnitte 15A-15A bzw. 15B-15B zeigen, wie in 15C gezeigt. Der Gatestapel 80 weist ein Gatedielektrikum 67 und eine Gateelektrode 79 auf. Das Gatedielektrikum 67 weist die Grenzflächenschicht IL 64 und die High-k-Dielektrikumsschicht 66 auf. Da gemäß einigen Ausführungsformen die High-k-Dielektrikumsschicht 66 der Umgebungsluft ausgesetzt wurde, wird in dem gesamten Zeitraum zwischen dem Entfernen der metallhaltigen Schicht 68 und dem Abscheiden der unteren Schicht in den Gateelektroden 79 kein Temperprozess durchgeführt.
  • Die Gateelektroden 79 werden auf den Gatedielektrika 67 ausgebildet und berühren diese. Der entsprechende Prozess ist als Prozess 236 in dem in 17 gezeigten Prozessablauf 200 gezeigt. Eine Gateelektrode 79 kann gestapelte Schichten 74 (14B) aufweisen, die eine Diffusionssperrschicht (eine Deckschicht, nicht gezeigt) und eine oder mehrere Austrittsarbeitsschichten 74 über der Diffusionssperrschicht umfassen können. Die Diffusionssperrschicht kann aus TiN, TiSiN oder dergleichen ausgebildet sein. Die Austrittsarbeitsschicht 74 bestimmt die Austrittsarbeit der Gateelektrode 80 und weist mindestens eine Schicht oder eine Mehrzahl von Schichten auf, die aus unterschiedlichen Materialien ausgebildet sind. Das spezifische Material der Austrittsarbeitsschicht kann danach ausgewählt werden, ob der jeweilige FinFET ein n-FinFET oder ein p-FinFET ist. Wenn der FinFET zum Beispiel ein n-FinFET ist, kann die Austrittsarbeitsschicht eine TaN-Schicht und eine Titan-Aluminium-Schicht (TiAl-Schicht) über der TaN-Schicht aufweisen. Wenn der FinFET ein p-FinFET ist, kann die Austrittsarbeitsschicht eine TaN-Schicht und optional eine TiN-Schicht aufweisen. Nach der Abscheidung der Austrittsarbeitsschicht 74 kann eine Sperrschicht 76 ausgebildet werden, die aus einer weiteren TiN-Schicht bestehen kann. Die Sperrschicht 76 kann unter Verwendung von CVD ausgebildet werden.
  • Als nächstes wird ein Metallfüllbereich 78 abgeschieden. Die Ausbildung des Metallfüllbereichs 78 kann durch CVD, ALD, PVD oder dergleichen erreicht werden. Der Metallfüllbereich 78 kann aus Kobalt, Wolfram, Legierungen davon oder anderen Metallen oder Metalllegierungen ausgebildet sein oder diese enthalten. Als Nächstes wird ein Planarisierungsprozess wie beispielsweise ein CMP-Prozess oder ein mechanischer Schleifprozess durchgeführt, sodass die obere Fläche des Gatestapels 80 koplanar mit der oberen Fläche des ILD 60 wird.
  • In einem nachfolgenden Prozess werden die Gatestapel 80 zurückgeätzt, was dazu führt, dass zwischen den gegenüberliegenden Gate-Abstandshaltern 46 Vertiefungen ausgebildet werden. Als nächstes werden Hartmasken 82 über dem Ersatz-Gatestapel 80 ausgebildet. Der entsprechende Prozess ist als Prozess 238 in dem in 17 gezeigten Prozessablauf 200 gezeigt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst die Ausbildung der Hartmasken 82 einen Abscheidungsprozess zum Ausbilden eines deckenden Dielektrikums und einen Planarisierungsprozess, um das überschüssige Dielektrikum über den Gate-Abstandshaltern 46 und dem ILD 60 zu entfernen. Die Hartmasken 82 können beispielsweise aus Siliziumnitrid oder anderen ähnlichen Dielektrika ausgebildet sein.
  • 16 zeigt einige der Merkmale, die in nachfolgenden Prozessen ausgebildet werden, die Source/Drain-Kontaktstecker 84, Source/Drain-Silizidbereiche 86 und Gate-Kontaktstecker 88 aufweisen können. Die Einzelheiten der Prozesse werden hier nicht beschrieben. Der FinFET 90 ist somit ausgebildet.
  • Die Ausführungsformen der vorliegenden Offenbarung haben einige vorteilhafte Eigenschaften. Durch In-situ-Abscheiden einer Siliziumdeckschicht auf einer metallhaltigen Deckschicht, die wiederum auf einer High-k-Gatedielektrikumsschicht abgeschieden wird, kann die Siliziumdeckschicht dünner sein, ohne ihre Fähigkeit zu opfern, Sauerstoff daran zu hindern, die vorstehenden Halbleiterfinnen zu erreichen. Die nachteilige Vergrößerung der Grenzflächenschicht wird vermindert. Das Prozessfenster wird somit vergrößert.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst ein Verfahren ein Ausbilden eines Dummy-Gatestapels auf einem Halbleiterbereich; Ausbilden von Gate-Abstandshaltern an Seitenwänden des Dummy-Gatestapels; Entfernen des Dummy-Gatestapels, so dass eine Vertiefung zwischen den Gate-Abstandshaltern ausgebildet wird; Ausbilden einer Siliziumoxidschicht auf dem Halbleiterbereich, wobei sich die Siliziumoxidschicht in die Vertiefung erstreckt; Abscheiden einer High-k-Dielektrikumsschicht über der Siliziumoxidschicht; Abscheiden einer Siliziumschicht über der High-k-Dielektrikumsschicht, wobei sich die Siliziumschicht in die Vertiefung erstreckt, und wobei die High-k-Dielektrikumsschicht und die Siliziumschicht in-situ in einer gleichen Vakuumumgebung abgeschieden werden; Durchführen eines Temperprozesses an der Siliziumschicht und der High-k-Dielektrikumsschicht; Entfernen der Siliziumschicht; und Ausbilden einer Gateelektrode über der High-k-Dielektrikumsschicht, wobei die Gateelektrode die Vertiefung füllt.
  • In einer Ausführungsform umfasst das Verfahren ferner ein Abscheiden einer metallhaltigen Deckschicht über der High-k-Dielektrikumsschicht, wobei die Siliziumschicht über der metallhaltigen Deckschicht abgeschieden wird, und wobei die High-k-Dielektrikumsschicht, die metallhaltige Deckschicht und die Siliziumschicht in-situ in der gleichen Vakuumumgebung abgeschieden werden. In einer Ausführungsform enthält die metallhaltige Deckschicht ein Metall ausgewählt aus der Gruppe bestehend aus Al, Cu, Ti, Co, Hf, Cr, Ta, W, V, Mo und Kombinationen davon. In einer Ausführungsform umfasst das Verfahren ferner nach dem Temperprozess ein Entfernen der metallhaltigen Deckschicht. In einer Ausführungsform umfasst das Verfahren ferner ein Abscheiden einer zusätzlichen Siliziumschicht über der Siliziumschicht, nachdem dieselbe Vakuumumgebung unterbrochen wurde und vor dem Temperprozess.
  • In einer Ausführungsform umfasst das Verfahren ferner ein Durchführen eines zusätzlichen Temperprozesses, bevor dieselbe Vakuumumgebung unterbrochen wurde. In einer Ausführungsform hat die Siliziumschicht eine Dicke von weniger als etwa 1 nm. In einer Ausführungsform liegt die Dicke der Siliziumschicht in einem Bereich zwischen etwa 0,5 nm und etwa 1 nm. In einer Ausführungsform wird die Siliziumschicht unter Verwendung eines Prozessgases entfernt, das aus der Gruppe bestehend aus NF3, NH3, HF, H2 und Kombinationen davon ausgewählt ist. In einer Ausführungsform wird der Temperprozess bei einer Temperatur in einem Bereich zwischen etwa 300 °C und etwa 1.000 °C ausgeführt.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst ein Verfahren ein Abscheiden einer High-k-Dielektrikumsschicht über einer vorstehenden Halbleiterfinne; Abscheiden einer Metallschicht über und in Kontakt mit der High-k-Dielektrikumsschicht; Abscheiden einer Siliziumschicht über der Metallschicht, wobei die Metallschicht und die Siliziumschicht in-situ abgeschieden werden; Durchführen eines Temperprozesses an der Siliziumschicht, der Metallschicht und der High-k-Dielektrikumsschicht; und Entfernen der Siliziumschicht und der Metallschicht, so dass die High-k-Dielektrikumsschicht freigelegt wird. In einer Ausführungsform werden die High-k-Dielektrikumsschicht, die Metallschicht und die Siliziumschicht in-situ in einer gleichen Vakuumumgebung abgeschieden. In einer Ausführungsform hat die Siliziumschicht eine Dicke von weniger als etwa 1 nm. In einer Ausführungsform liegt die Dicke der Siliziumschicht in einem Bereich zwischen etwa 0,5 nm und etwa 1 nm. In einer Ausführungsform umfasst das Verfahren ferner ein Ausbilden einer Gateelektrode über und in Kontakt mit der High-k-Dielektrikumsschicht, nachdem die Siliziumschicht und die Metallschicht entfernt wurden.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst ein Verfahren ein Ausbilden eines Source/Drain-Bereichs, der sich in einen ersten Abschnitt eines Halbleiterbereichs erstreckt; Ausbilden einer Grenzflächenschicht auf einem zweiten Teil des Halbleiterbereichs; Abscheiden einer High-k-Gatedielektrikumsschicht über der Grenzflächenschicht; Abscheiden einer Metallschicht über und in Kontakt mit der High-k-Gatedielektrikumsschicht; Abscheiden einer Siliziumschicht über der Metallschicht, wobei die Siliziumschicht eine Dicke von weniger als etwa 1 nm hat; Durchführen eines Temperprozesses, nachdem sich die Siliziumschicht über der Metallschicht befindet; Entfernen der Siliziumschicht und der Metallschicht; und Ausbilden einer Gateelektrode über der High-k-Gatedielektrikumsschicht zum Ausbilden eines Gatestapels. In einer Ausführungsform liegt die Dicke der Siliziumschicht in einem Bereich zwischen etwa 0,5 nm und etwa 1 nm. In einer Ausführungsform werden die High-k-Gatedielektrikumsschicht, die Metallschicht und die Siliziumschicht in-situ in einer gleichen Vakuumumgebung abgeschieden. In einer Ausführungsform wird der Temperprozess außerhalb derselben Vakuumumgebung ausgeführt.
  • Das Vorangehende beschreibt Merkmale von verschiedenen Ausführungsformen, so dass Fachleute die Aspekte der vorliegenden Offenbarung besser verstehen können. Fachleute sollten anerkennen, dass sie die vorliegende Offenbarung leicht als Basis verwenden können, um weitere Prozesse und Strukturen zu entwerfen oder zu modifizieren, um die gleichen Ziele zu erreichen und/oder die gleichen Vorteile der hier eingeführten Ausführungsformen zu realisieren. Fachleute sollten auch erkennen, dass solche äquivalenten Konstruktionen nicht vom Geist und Umfang der vorliegenden Offenbarung abweichen und dass sie verschiedene Änderungen, Ersetzungen und Modifikationen hier vornehmen können, ohne vom Geist und Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 63267154 [0001]

Claims (20)

  1. Verfahren, umfassend: Ausbilden eines Dummy-Gatestapels auf einem Halbleiterbereich; Ausbilden von Gate-Abstandshaltern an Seitenwänden des Dummy-Gatestapels; Entfernen des Dummy-Gatestapels, so dass eine Vertiefung zwischen den Gate-Abstandshaltern ausgebildet wird; Ausbilden einer Siliziumoxidschicht auf dem Halbleiterbereich, wobei sich die Siliziumoxidschicht in die Vertiefung erstreckt; Abscheiden einer High-k-Dielektrikumsschicht über der Siliziumoxidschicht; Abscheiden einer Siliziumschicht über der High-k-Dielektrikumsschicht, wobei sich die Siliziumschicht in die Vertiefung erstreckt, und wobei die High-k-Dielektrikumsschicht und die Siliziumschicht in-situ in einer gleichen Vakuumumgebung abgeschieden werden; Durchführen eines Temperprozesses an der Siliziumschicht und der High-k-Dielektrikumsschicht; Entfernen der Siliziumschicht; und Ausbilden einer Gateelektrode über der High-k-Dielektrikumsschicht, wobei die Gateelektrode die Vertiefung füllt.
  2. Verfahren nach Anspruch 1, ferner umfassend: Abscheiden einer metallhaltigen Deckschicht über der High-k-Dielektrikumsschicht, wobei die Siliziumschicht über der metallhaltigen Deckschicht abgeschieden wird, wobei die High-k-Dielektrikumsschicht, die metallhaltige Deckschicht und die Siliziumschicht in-situ in derselben Vakuumumgebung abgeschieden werden.
  3. Verfahren nach Anspruch 2, wobei die metallhaltige Deckschicht ein Metall enthält, ausgewählt aus der Gruppe bestehend aus Al, Cu, Ti, Co, Hf, Cr, Ta, W, V, Mo und Kombinationen davon.
  4. Verfahren nach Anspruch 2 oder 3, ferner umfassend: Entfernen der metallhaltigen Deckschicht nach dem Temperprozess.
  5. Verfahren nach einem der vorhergehenden Ansprüche, ferner umfassend: Abscheiden einer zusätzlichen Siliziumschicht über der Siliziumschicht, nachdem dieselbe Vakuumumgebung unterbrochen wurde und vor dem Temperprozess.
  6. Verfahren nach einem der vorhergehenden Ansprüche, ferner umfassend: Durchführen eines zusätzlichen Temperprozesses, bevor dieselbe Vakuumumgebung unterbrochen wurde.
  7. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Siliziumschicht eine Dicke von weniger als etwa 1 nm hat.
  8. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Dicke der Siliziumschicht in einem Bereich zwischen etwa 0,5 nm und etwa 1 nm liegt.
  9. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Siliziumschicht unter Verwendung eines Prozessgases entfernt wird, das aus der Gruppe bestehend aus NF3, NH3, HF, H2 und Kombinationen davon ausgewählt ist.
  10. Verfahren nach einem der vorhergehenden Ansprüche, wobei der Temperprozess bei einer Temperatur in einem Bereich zwischen etwa 300 °C und etwa 1.000 °C ausgeführt wird.
  11. Verfahren, umfassend: Abscheiden einer High-k-Dielektrikumsschicht über einer vorstehenden Halbleiterfinne; Abscheiden einer Metallschicht über und in Kontakt mit der High-k-Dielektrikumsschicht; Abscheiden einer Siliziumschicht über der Metallschicht, wobei die Metallschicht und die Siliziumschicht in-situ abgeschieden werden; Durchführen eines Temperprozesses an der Siliziumschicht, der Metallschicht und der High-k-Dielektrikumsschicht; und Entfernen der Siliziumschicht und der Metallschicht, so dass die High-k-Dielektrikumsschicht freigelegt wird.
  12. Verfahren nach Anspruch 11, wobei die High-k-Dielektrikumsschicht, die Metallschicht und die Siliziumschicht in-situ in einer gleichen Vakuumumgebung abgeschieden werden.
  13. Verfahren nach Anspruch 11 oder 12, wobei die Siliziumschicht eine Dicke von weniger als etwa 1 nm hat.
  14. Verfahren nach einem der Ansprüche 11 bis 13, wobei eine Zunahme der Dicke der Siliziumschicht, die durch den Temperprozess verursacht wird, weniger als etwa 20 Prozent der Dicke der Siliziumschicht beträgt.
  15. Verfahren nach einem der Ansprüche 11 bis 14, wobei die Dicke der Siliziumschicht in einem Bereich zwischen etwa 0,5 nm und etwa 1 nm liegt.
  16. Verfahren nach einem der Ansprüche 11 bis 15, ferner umfassend: Ausbilden einer Gateelektrode über und in Kontakt mit der High-k-Dielektrikumsschicht, nachdem die Siliziumschicht und die Metallschicht entfernt wurden.
  17. Verfahren, umfassend: Ausbilden eines Source/Drain-Bereichs, der sich in einen ersten Abschnitt eines Halbleiterbereichs erstreckt; Ausbilden einer Grenzflächenschicht auf einem zweiten Teil des Halbleiterbereichs; Abscheiden einer High-k-Gatedielektrikumsschicht über der Grenzflächenschicht; Abscheiden einer Metallschicht über und in Kontakt mit der High-k-Gatedielektrikumsschicht; Abscheiden einer Siliziumschicht über der Metallschicht, wobei die Siliziumschicht eine Dicke von weniger als etwa 1 nm hat; Durchführen eines Temperprozesses, nachdem sich die Siliziumschicht über der Metallschicht befindet; Entfernen der Siliziumschicht und der Metallschicht; und Ausbilden einer Gateelektrode über der High-k-Gatedielektrikumsschicht zum Ausbilden eines Gatestapels.
  18. Verfahren nach Anspruch 17, wobei die Dicke der Siliziumschicht in einem Bereich zwischen etwa 0,5 nm und etwa 1 nm liegt.
  19. Verfahren nach Anspruch 17 oder 18, wobei die High-k-Gatedielektrikumsschicht, die Metallschicht und die Siliziumschicht in-situ in einer gleichen Vakuumumgebung abgeschieden werden.
  20. Verfahren nach einem der Ansprüche 17 bis 19, wobei der Temperprozess außerhalb derselben Vakuumumgebung durchgeführt wird.
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