DE102021110710A1 - Nanoschicht-feldeffekttransistorvorrichtung und herstellungsverfahren - Google Patents

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Wen-Kai Lin
Che-Hao Chang
Yung-Cheng Lu
Chi On Chui
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
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    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
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Abstract

Ein Verfahren zur Herstellung einer Halbleitervorrichtung umfasst Folgendes: Ausbilden einer Dummy-Gate-Struktur über einer Nanostruktur, wobei die Nanostruktur einer Finne überliegt, welche über ein Substrat vorsteht, wobei die Nanostruktur alternierende Schichten eines ersten Halbleitermaterials und eines zweiten Halbleitermaterials umfasst; Ausbilden von Öffnungen in der Nanostruktur auf entgegengesetzten Seiten der Dummy-Gate-Struktur, wobei die Öffnungen Endabschnitte des ersten Halbleitermaterials und Endabschnitte des zweiten Halbleitermaterials freilegen; Vertiefen der freiliegenden Endabschnitte des ersten Halbleitermaterials, um erste Seitenwandvertiefungen auszubilden; Füllen der ersten Seitenwandvertiefungen mit einem mehrschichtigen Abstandshalterfilm; Entfernen mindestens einer Unterschicht des mehrschichtigen Abstandshalterfilms, um zweite Seitenwandvertiefungen auszubilden; und Ausbilden von Source-/Drain-Bereichen in den Öffnungen nach dem Entfernen mindestens einer Unterschicht, wo die Source-/Drain-Bereiche die zweiten Seitenwandvertiefungen verschließen, um geschlossene Luftspalte auszubilden.

Description

  • PRIORITÄTSANSPRUCH UND QUERVERWEIS
  • Diese Anwendung beansprucht die Priorität der vorläufigen US-Patentanmeldung Nr. 63/065,126 , eingereicht am 13. August 2020, welche durch Bezugnahme in die vorliegende Anmeldung aufgenommen wird.
  • HINTERGRUND
  • Halbleitervorrichtungen werden bei verschiedenen elektronischen Anwendungen verwendet, wie beispielsweise persönlichen Computern, Mobiltelefonen, Digitalkameras und anderen elektronischen Geräten. Halbleitervorrichtungen werden typischerweise hergestellt durch sequenzielles Abscheiden von isolierenden oder dielektrischen Schichten, leitfähigen Schichten und Halbleitermaterialschichten auf einem Halbleitersubstrat und Strukturieren der verschiedenen Materialschichten unter Verwendung von Lithografie, um Schaltungskomponenten und -Elemente darauf auszubilden.
  • Die Halbleiterbranche verbessert weiterhin die Integrationsdichte verschiedener elektronischer Komponenten (z. B. Transistoren, Dioden, Widerstände, Kondensatoren usw.) durch fortwährende Reduktionen einer minimalen Strukturgröße, welche ermöglichen, dass mehr Komponenten in eine gegebene Fläche integriert werden. Mit Reduzieren der minimalen Strukturgrößen entstehen jedoch zusätzliche Aufgaben, welche behandelt werden müssen.
  • Figurenliste
  • Gesichtspunkte der vorliegenden Offenbarung werden aus der folgenden ausführlichen Beschreibung am besten verstanden, wenn sie mit den begleitenden Figuren gelesen wird. Es ist anzumerken, dass gemäß der normalen Branchenpraxis verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Elemente zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • 1 illustriert ein Beispiel einer Nanoschicht-Feldeffekttransistorvorrichtung (NSFET-Vorrichtung) gemäß manchen Ausführungsformen in einer dreidimensionalen Ansicht.
    • 2, 3A, 3B, 4A, 4B, 5A, 5B, 6 bis 11, 12A, 12B und 13 bis 14 sind Querschnittsansichten einer Nanoschicht-Feldeffekttransistorvorrichtung gemäß einer Ausführungsform bei verschiedenen Herstellungsstufen.
    • 15 ist ein Ablaufdiagramm eines Verfahrens zum Ausbilden einer Halbleitervorrichtung bei manchen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung bereit. Spezifische Beispiele von Komponenten und Anordnungen sind nachfolgend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und sind nicht als einschränkend vorgesehen. Beispielsweise kann die Ausbildung eines ersten Elements über oder auf einem zweiten Element in der nachfolgenden Beschreibung Ausführungsformen umfassen, bei welchen das erste und das zweite Element in unmittelbarem Kontakt ausgebildet sind, und sie kann auch Ausführungsformen umfassen, bei welchen zusätzliche Elemente zwischen dem ersten und dem zweiten Element derartig ausgebildet sein können, dass das erste und das zweite Element nicht in unmittelbarem Kontakt stehen müssen.
  • Weiterhin können relative räumliche Begriffe, wie beispielsweise „unterhalb“, „unter“, „niedriger“, „über“, „höher“ und dergleichen, hier zur Vereinfachung der Beschreibung verwendet werden, um eine Beziehung eines Elements oder Merkmals zu einem anderen Element (Elementen) oder Merkmal (Merkmalen) zu beschreiben, wie in den Figuren illustriert. Diese relativen räumlichen Begriffe sind vorgesehen, verschiedene Orientierungen der Vorrichtung beim Gebrauch oder im Betrieb zusätzlich zu der Orientierung aufzuweisen, welche in den Figuren dargestellt ist. Die Vorrichtung kann auf andere Weise orientiert sein (um 90 Grad gedreht oder in anderen Orientierungen), und die hier verwendeten relativen räumlichen Deskriptoren können dementsprechend ebenso interpretiert werden. Überall in der Beschreibung hier, außer es ist anderslautend angegeben, bezeichnen die gleichen oder ähnliche Bezugszeichen in verschiedenen Figuren die gleiche oder eine ähnliche Komponente, welche durch einen gleichen oder ähnlichen Prozess unter Verwendung eines gleichen oder ähnlichen Materials (Materialien) ausgebildet wird.
  • Gemäß manchen Ausführungsformen umfasst ein Verfahren zur Herstellung einer Halbleitervorrichtung Folgendes: Ausbilden einer Dummy-Gate-Struktur über einer Nanostruktur, wobei die Nanostruktur einer Finne überliegt, welche über ein Substrat vorsteht, bei welchem die Nanostruktur alternierende Schichten eines ersten Halbleitermaterials und eines zweiten Halbleitermaterials umfasst; Ausbilden von Öffnungen in der Nanostruktur auf gegenüberliegenden Seiten der Dummy-Gate-Struktur, wobei die Öffnungen Endabschnitte des ersten Halbleitermaterials und Endabschnitte des zweiten Halbleitermaterials freilegen; Vertiefen der freiliegenden Endabschnitte des ersten Halbleitermaterials, um erste Seitenwandvertiefungen auszubilden; Füllen der ersten Seitenwandvertiefungen mit einem mehrschichtigen Abstandshalterfilm; Entfernen mindestens einer Unterschicht des mehrschichtigen Abstandshalterfilms, um zweite Seitenwandvertiefungen auszubilden; und Ausbilden von Source-/Drain-Bereichen in den Öffnungen nach Entfernen mindestens einer Unterschicht, wobei die Source-/Drain-Bereiche die zweiten Seitenwandvertiefungen verschließen, um geschlossene Luftspalten auszubilden. Die geschlossenen Luftspalten helfen, die parasitische Kapazität der ausgebildeten Vorrichtung zu reduzieren.
  • 1 illustriert ein Beispiel einer Nanoschicht-Feldeffekttransistorvorrichtung (NSFET-Vorrichtung) gemäß manchen Ausführungsformen in einer dreidimensionalen Ansicht. Die NSFET-Vorrichtung umfasst Halbleiterfinnen 90 (auch als Finnen bezeichnet), welche über ein Substrat 50 vorstehen. Eine Gate-Elektrode 122 (z. B. ein Metall-Gate) wird über den Finnen angeordnet, und Source-/Drain-Bereiche 112 werden auf gegenüberliegenden Seiten der Gate-Elektrode 122 ausgebildet. Mehrere Nanoschichten 54 werden über den Finnen 90 und zwischen Source-/Drain-Bereichen 112 ausgebildet. Isolationsbereiche 96 werden auf gegenüberliegenden Seiten der Finnen 90 ausgebildet. Eine Gate-Dielektrikumsschicht 120 wird um die Nanoschichten 54 herum ausgebildet. Gate-Elektroden 122 befinden sich über der Gate-Dielektrikumsschicht 120 und um diese herum.
  • 1 illustriert weiterhin Referenzquerschnitte, welche in nachstehenden Figuren verwendet sind. Querschnitt A-A verläuft entlang einer Längsachse einer Gate-Elektrode 122 und in einer Richtung beispielsweise senkrecht zu der Richtung des Stromflusses zwischen den Source-/Drain-Bereichen 112 einer NSFET-Vorrichtung. Querschnitt B-B verläuft senkrecht zu Querschnitt A-A und entlang einer Längsachse einer Finne und in einer Richtung beispielsweise eines Stromflusses zwischen den Source-/Drain-Bereichen 112 der NSFET-Vorrichtung. Zur Klarheit beziehen sich nachfolgende Figuren auf diese Referenzquerschnitte.
  • 2, 3A, 3B, 4A, 4B, 5A, 5B, 6 bis 11, 12A, 12B und 13 bis 15 sind Querschnittsansichten einer Nanoschicht-Feldeffekttransistorvorrichtung (NSFET-Vorrichtung) 100 gemäß einer Ausführungsform bei verschiedenen Herstellungsstufen.
  • In 2 ist ein Substrat 50 bereitgestellt. Das Substrat 50 kann ein Halbleitersubstrat sein, wie beispielsweise ein Volumenhalbleiter, ein Halbleiter-auf-Isolator-Substrat (SOI-Substrat) oder dergleichen, welche (z. B. mit einem p-leitenden oder einem n-leitenden Dotierungsstoff) dotiert sein können oder undotiert sein können. Das Substrat 50 kann ein Wafer sein, wie beispielsweise ein Silizium-Wafer. Im Allgemeinen ist ein SOI-Substrat eine Schicht eines Halbleitermaterials, welches auf einer Isolatorschicht ausgebildet ist. Die Isolatorschicht kann beispielsweise eine Schicht mit vergrabenem Oxid (BOX-Schicht), eine Siliziumoxid-Schicht oder dergleichen sein. Die Isolatorschicht ist auf einem Substrat, typischerweise einem Silizium- oder einem Glassubstrat, bereitgestellt. Andere Substrate, wie beispielsweise ein mehrschichtiges Substrat oder ein Gradientensubstrat, können auch verwendet werden. Bei manchen Ausführungsformen enthält das Halbleitermaterial des Substrats 50 Silizium; Germanium; einen Verbindungshalbleiter, welcher Siliziumkarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid enthält; einen Legierungshalbleiter, welcher SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP enthält; oder Kombinationen davon.
  • Ein mehrschichtiger Stapel 64 wird auf dem Substrat 50 ausgebildet. Der mehrschichtige Stapel 64 umfasst alternierende Schichten aus einem ersten Halbleitermaterial 52 und einem zweiten Halbleitermaterial 54. In 2 sind Schichten, welche durch das erste Halbleitermaterial 52 ausgebildet sind, als 52A, 52B, 52C und 52D markiert und sind Schichten, welche durch das zweite Halbleitermaterial 54 ausgebildet sind, als 54A, 54B, 54C und 54D markiert. Die Anzahl von Schichten, welche durch das erste und das zweite in 2 illustrierte Halbleitermaterial ausgebildet sind, sind nur nicht beschränkende Beispiele. Andere Zahlen von Schichten sind auch möglich, und sie sind in voller Absicht vorgesehen, in dem Schutzumfang der vorliegenden Offenbarung enthalten zu sein.
  • Bei manchen Ausführungsformen ist das erste Halbleitermaterial 52 ein epitaxiales Material, welches zum Ausbilden von Kanalbereichen von z. B. p-leitenden FETs geeignet ist, wie beispielsweise Silizium-Germanium (SixGei-x, wobei x in dem Bereich von 0 bis 1 liegen kann), und ist das zweite Halbleitermaterial 54 ein epitaxiales Material, welches zum Ausbilden von Kanalbereichen von z. B. n-leitenden FETs geeignet ist, wie beispielsweise Silizium. Die mehrschichtigen Stapel 64 (können auch als ein epitaxialer Materialstapel bezeichnet werden) werden strukturiert, um Kanalbereiche eines NSFET beim nachfolgenden Verarbeiten auszubilden. Insbesondere werden die mehrschichtigen Stapel 64 strukturiert, um horizontale Nanoschichten auszubilden, wobei die Kanalbereiche des resultierenden NSFET mehrere horizontale Nanoschichten umfassen.
  • Die mehrschichtigen Stapel 64 können durch einen epitaxialen Aufwachsprozess ausgebildet werden, welcher in einer Aufwachskammer durchgeführt werden kann. Während des epitaxialen Aufwachsprozesses wird die Aufwachskammer bei manchen Ausführungsformen zyklisch einem ersten Satz Vorstufen zum selektiven Aufwachsen des ersten Halbleitermaterials 52 ausgesetzt und dann einem zweiten Satz Vorstufen zum selektiven Aufwachsen des zweiten Halbleitermaterials 54 ausgesetzt. Der erste Satz Vorstufen umfasst Vorstufen für das erste Halbleitermaterial (z. B. Silizium-Germanium), und der zweite Satz Vorstufen umfasst Vorstufen für das zweite Halbleitermaterial (z. B. Silizium). Bei manchen Ausführungsformen umfasst der erste Satz Vorstufen eine Silizium-Vorstufe (z. B. Silan) und eine Germanium-Vorstufe (z. B. ein German) und umfasst der zweite Satz Vorstufen die Silizium-Vorstufe jedoch ohne die Germanium-Vorstufe. Der epitaxiale Aufwachsprozess kann folglich kontinuierliches Ermöglichen eines Flusses der Silizium-Vorstufe in die Aufwachskammer umfassen, und dann zyklisches: (1) Ermöglichen eines Flusses der Germanium-Vorstufe in die Aufwachskammer beim Aufwachsen des ersten Halbleitermaterials 52; und (2) Deaktivieren des Flusses der Germanium-Vorstufe in die Aufwachskammer beim Aufwachsen des zweiten Halbleitermaterials 54. Das zyklische Aussetzen kann wiederholt werden, bis eine Zielquantität von Schichten ausgebildet ist.
  • 3A, 3B, 4A, 4B, 5A, 5B, 6 bis 11, 12A, 12B und 13 bis 14 sind Querschnittsansichten der NSFET-Vorrichtung 100 gemäß einer Ausführungsform bei nachfolgenden Herstellungsstufen. 3A, 4A, 5A, 6 bis 11, 12A und 13 bis 14 sind Querschnittsansichten entlang eines Querschnitts B-B in 1. 3B, 4B und 5B sind Querschnittsansichten entlang eines Querschnitts A-A in 1. 12B ist eine vergrößerte Ansicht eines Abschnitts der NSFET-Vorrichtung 100, welche in 12A illustriert ist. Obwohl eine Finne und eine Gate-Struktur in den Figuren als ein nicht beschränkendes Beispiel illustriert sind, ist anzuerkennen, dass auch andere Zahlen von Finnen und andere Zahlen von Gate-Strukturen ausgebildet werden können.
  • In 3A und 3B ist eine Finnenstruktur 91 ausgebildet, welche über das Substrat 50 vorsteht. Die Finnenstruktur 91 umfasst eine Halbleiterfinne 90 und eine Nanostruktur 92, welche der Halbleiterfinne 90 überliegen. Die Nanostruktur 92 und die Halbleiterfinne 90 können durch Ätzen von Gräben in dem mehrschichtigen Stapel 64 bzw. in dem Substrat 50 ausgebildet werden.
  • Die Finnenstruktur 91 kann durch jedes geeignete Verfahren strukturiert werden. Beispielsweise kann die Finnenstruktur 91 unter Verwendung eines oder mehrerer Fotolithografieprozesse strukturiert werden, welche Doppelstrukturier- oder Mehrfachstrukturierprozesse umfassen. Im Allgemeinen kombinieren Doppelstrukturier- oder Mehrfachstrukturierprozesse Fotolithografie und selbstausgerichtete Prozesse, welche ermöglichen, dass Strukturen erzeugt werden, welche beispielsweise Rastermaße aufweisen, welche kleiner sind als was andernfalls unter Verwendung eines einzelnen unmittelbaren Fotolithografieprozesses erhalten werden kann. Beispielsweise wird bei einer Ausführungsform eine Opferschicht über einem Substrat ausgebildet und unter Verwendung eines Fotolithografieprozesses strukturiert. Abstandshalter werden entlang der strukturierten Opferschicht unter Verwendung eines selbstausgerichteten Prozesses ausgebildet. Die Opferschicht wird dann entfernt, und die verbleibenden Abstandshalter können dann verwendet werden, um z. B. die Finnenstruktur 91 zu strukturieren.
  • Bei manchen Ausführungsformen werden die verbleibenden Abstandshalter verwendet, um eine Maske 94 zu strukturieren, welche dann verwendet wird, um die Finnenstruktur 91 zu strukturieren. Die Maske 94 kann eine Einzelschichtmaske sein, oder sie kann eine mehrschichtige Maske sein, wie beispielsweise eine mehrschichtige Maske, welche eine erste Maskenschicht 94A und eine zweite Maskenschicht 94B umfasst. Die erste Maskenschicht 94A und die zweite Maskenschicht 94B können jeweils aus einem dielektrischen Material ausgebildet werden, wie beispielsweise Siliziumoxid, Siliziumnitrid, einer Kombination davon oder dergleichen, und sie können gemäß geeigneten Verfahren abgelagert oder thermisch aufgewachsen werden. Die erste Maskenschicht 94A und die zweite Maskenschicht 94B sind verschiedene Materialien mit einer hohen Ätzselektivität. Beispielsweise kann die erste Maskenschicht 94A Siliziumoxid sein und kann die zweite Maskenschicht 94B Siliziumnitrid sein. Die Maske 94 kann durch Strukturieren der ersten Maskenschicht 94A und der zweiten Maskenschicht 94B unter Verwendung jedes geeigneten Ätzprozesses ausgebildet werden. Die Maske 94 kann dann als eine Ätzmaske verwendet werden, um das Substrat 50 und den mehrschichtigen Stapel 64 zu ätzen. Das Ätzen kann jeder geeignete Ätzprozess sein, wie beispielsweise eine reaktive Ionenätzung (RIE), eine Neutralstrahlätzung (NBE), dergleichen oder eine Kombination davon. Das Ätzen ist bei manchen Ausführungsformen ein anisotroper Ätzprozess. Nach dem Ätzprozess bildet der strukturierte mehrschichtige Stapel 64 die Nanostruktur 92 aus, und das strukturierte Substrat 50 bildet die Halbleiterfinne 90 aus, wie in 3A und 3B illustriert. Deshalb umfasst die Nanostruktur 92 bei der illustrierten Ausführungsform auch alternierende Schichten des ersten Halbleitermaterials 52 und des zweiten Halbleitermaterials 54, und die Halbleiterfinne 90 wird aus einem gleichen Material (z. B. Silizium) wie das Substrat 50 ausgebildet.
  • Als nächstes werden in 4A und 4B flache Isolationsgrabenbereiche (STI-Bereiche) 96 über dem Substrat 50 und auf gegenüberliegenden Seiten der Finnenstruktur 91 ausgebildet. Um beispielsweise die STI Bereiche 96 auszubilden, kann ein Isolationsmaterial über dem Substrat 50 ausgebildet werden. Das Isolationsmaterial kann ein Oxid, wie beispielsweise Siliziumoxid, ein Nitrid, dergleichen oder eine Kombination davon, sein und kann durch eine chemische Dampfphasenabscheidung mit hoher Plasmadichte (HDP-CVD), eine fließfähige CVD (FCVD) (z. B. eine CVD-basierte Materialabscheidung in einem entfernten Plasmasystem und Nachhärten, um es in ein anderes Material umzuwandeln, wie beispielsweise in ein Oxid), dergleichen oder eine Kombination davon, ausgebildet werden. Andere Isolationsmaterialien, welche durch jeden geeigneten Prozess ausgebildet werden, können verwendet werden. Bei der illustrierten Ausführungsform ist das Isolationsmaterial Siliziumoxid, welches durch einen FCVD-Prozess ausgebildet wird. Ein Temperprozess kann durchgeführt werden, nachdem das Isolationsmaterial ausgebildet ist.
  • Bei einer Ausführungsform wird das Isolationsmaterial derartig ausgebildet, dass überschüssiges Isolationsmaterial die Finnenstruktur 91 abdeckt. Bei manchen Ausführungsformen wird zuerst eine Auskleidung entlang von Oberflächen des Substrats 50 und der Finnenstruktur 91 ausgebildet und wird ein Füllmaterial, wie beispielsweise die obenstehend diskutierten, über der Auskleidung ausgebildet. Bei manchen Ausführungsformen wird die Auskleidung weggelassen.
  • Als nächstes wird ein Entfernungsprozess an dem Isolationsmaterial angewendet, um überschüssiges Isolationsmaterial über der Finnenstruktur 91 zu entfernen. Bei manchen Ausführungsformen kann ein Planarisierungsprozess, wie beispielsweise ein chemisch-mechanisches Polieren (CMP), ein Zurückätzprozess, Kombinationen davon oder dergleichen eingesetzt werden. Der Planarisierungsprozess legt die Nanostruktur 92 derartig frei, dass obere Oberflächen der Nanostruktur 92 und des Isolationsmaterials plan sind, nachdem der Planarisierungsprozess vollständig ausgeführt ist. Dann wird das Isolationsmaterial vertieft, um die STI-Bereiche 96 auszubilden. Das Isolationsmaterial wird derartig vertieft, dass die Nanostruktur 92 zwischen benachbarten STI-Bereichen 96 vorsteht. Obere Abschnitte der Halbleiterfinne 90 können auch zwischen benachbarten STI-Bereichen 96 vorstehen. Weiterhin können die oberen Oberflächen der STI-Bereiche 96 eine ebene Oberfläche, wie illustriert, eine konvexe Oberfläche, eine konkave Oberfläche (wie beispielsweise Aufschüsselung) oder eine Kombination davon aufweisen. Die oberen Oberflächen der STI-Bereiche 96 können durch eine geeignete Ätzung eben, konvex und/oder konkav ausgebildet werden. Die STI-Bereiche 96 können unter Verwendung eines geeigneten Ätzprozesses vertieft werden, wie beispielsweise einer, welcher an dem Material des Isolationsmaterials selektiv ist (z. B. wird das Material des Isolationsmaterials mit einer höheren Geschwindigkeit geätzt als das Material der Halbleiterfinnen 90 und der Nanostrukturen 92). Beispielsweise kann eine chemische Oxid-Entfernung mit einem passenden Ätzmittel, wie beispielsweise verdünnter Fluorwasserstoffsäure (dHF), verwendet werden.
  • Noch unter Bezugnahme auf 4A und 4B wird eine dielektrische Dummy-Schicht 97 über der Nanostruktur 92 und über dem STI-Bereich 96 ausgebildet. Die dielektrische Dummy-Schicht 97 kann beispielsweise Siliziumoxid, Siliziumnitrid, eine Kombination davon oder dergleichen sein und kann gemäß geeigneten Verfahren abgelagert oder thermisch aufgewachsen werden. Bei einer Ausführungsform wird eine Silizium-Schicht gleichförmig über der Nanostruktur 92 und über der oberen Oberfläche der STI-Bereiche 96 ausgebildet, und ein thermischer Oxidationsprozess wird durchgeführt, um die abgelagerte Silizium-Schicht in eine Oxid-Schicht als die dielektrische Dummy-Schicht 97 umzuwandeln.
  • Dann werden in 5A und 5B ein Dummy-Gate 102 über der Finne 90 und über der Nanostruktur 92 ausgebildet. Zum Ausbilden des Dummy-Gate 102 kann eine Dummy-Gate-Schicht über der dielektrischen Dummy-Schicht 97 ausgebildet werden. Die Dummy-Gate-Schicht kann über der dielektrischen Dummy-Schicht 97 abgelagert werden und dann planarisiert werden, wie beispielsweise durch ein CMP. Die Dummy-Gate-Schicht kann ein leitendes Material sein und kann aus einer Gruppe ausgewählt werden, welche amorphes Silizium, polykristallines Silizium (Polysilizium), polykristallines Silizium-Germanium (poly-SiGe) oder dergleichen umfasst. Die Dummy-Gate-Schicht kann durch physikalische Dampfabscheidung (PVD), CVD, Sputter-Ablagerung oder andere bekannte und in der Technik verwendete Verfahren abgelagert werden. Die Dummy-Gate-Schicht kann aus anderen Materialien angefertigt werden, welche eine hohe Ätzselektivität für die Isolationsbereiche 96 aufweisen.
  • Dann werden Masken 104 über der Dummy-Gate-Schicht ausgebildet. Die Masken 104 können aus Siliziumnitrid, Siliziumoxinitrid, Kombinationen davon oder dergleichen ausgebildet werden und können unter Verwendung geeigneter Fotolithografie- und Ätzverfahren strukturiert werden. Bei der illustrierten Ausführungsform umfasst die Maske 104 eine erste Maskenschicht 104A (z. B. eine Siliziumoxid-Schicht) und eine zweite Maskenschicht 104B (z. B. eine SiliziumnitridSchicht). Die Struktur der Masken 104 wird dann durch ein geeignetes Ätzverfahren auf die Dummy-Gate-Schicht übertragen, um das Dummy-Gate 102 auszubilden, und dann durch ein geeignetes Ätzverfahren auf die dielektrische Dummy-Schicht übertragen, um Dummy-Gate-Dielektrika 97 auszubilden. Das Dummy-Gate 102 deckt jeweilige Kanalbereiche der Nanostrukturen 92 ab. Die Struktur der Masken 104 kann verwendet werden, um das Dummy-Gate 102 von benachbarten Dummy-Gates physisch zu trennen. Das Dummy-Gate 102 kann auch eine Längsrichtung im Wesentlichen senkrecht zu der Längsrichtung der Finnen 90 aufweisen. Das Dummy-Gate 102 und das Dummy-Gate Dielektrikum 97 werden bei manchen Ausführungsformen zusammen als eine Dummy-Gate-Struktur bezeichnet.
  • Dann wird eine Gate-Abstandshalterschicht 107 durch gleichförmiges Ablagern eines Isoliermaterials über der Nanostruktur 92, den STI-Bereichen 96 und dem Dummy-Gate 102 ausgebildet. Das Isoliermaterial kann Siliziumnitrid, Siliziumcarbonnitrid, eine Kombination davon oder dergleichen sein. Bei manchen Ausführungsformen umfasst die Gate-Abstandshalterschicht 107 mehrere Unterschichten. Beispielsweise kann eine erste Unterschicht 108 (manchmal als eine Gate-Distanzdichtungsschicht bezeichnet) durch thermische Oxidation oder eine Ablagerung ausgebildet werden und kann eine zweite Unterschicht 109 (manchmal als eine Gate-Hauptabstandshalterschicht bezeichnet) gleichmäßig auf der ersten Unterschicht 108 abgelagert werden. 5B illustriert Querschnittsansichten der NSFET-Vorrichtung 100 in 5A, jedoch entlang eines Querschnitts A-A in 1.
  • Dann wird in 6 die Gate-Abstandshalterschicht 107 durch einen anisotropen Ätzprozess geätzt, um Gate-Abstandshalter 107 auszubilden. Der anisotrope Ätzprozess kann horizontale Abschnitte der Gate-Abstandshalterschicht 107 entfernen (z. B. Abschnitte über den STI-Bereichen 96 und dem Dummy-Gate 102), wobei verbleibende vertikale Abschnitte der Gate-Abstandshalterschicht 107 (z. B. entlang von Seitenwänden des Dummy-Gate 102 und des Dummy-Gate-Dielektrikums 97), um die Gate-Abstandshalter 107 auszubilden.
  • Nach der Ausbildung der Gate-Abstandshalter 107 kann eine Implantation für leicht dotierte Source-/Drain-Bereiche (LDD-Bereiche) (nicht gezeigt) durchgeführt werden. Fremdstoffe von geeigneter Art (z. B. p-leitend oder n-leitend) können in die freiliegende Nanostruktur 92 und/oder die Halbleiterfinne 90 implantiert werden. Die n-leitenden Fremdstoffe können alle geeigneten n-leitenden Fremdstoffe sein, wie beispielsweise Phosphor, Arsen, Antimon oder dergleichen, und die p-leitenden Fremdstoffe können alle geeigneten p-leitenden Fremdstoffe sein, wie beispielsweise Bor, BF2, Indium oder dergleichen. Die leicht dotierten Source-/Drain-Bereiche können eine Fremdstoffkonzentration von ungefähr 1015 cm-3 bis ungefähr 1016 cm-3 aufweisen. Ein Temperprozess kann verwendet werden, um die implantierten Fremdstoffe zu aktivieren.
  • Als nächstes werden in 7 Öffnungen 110 (können auch als Vertiefungen bezeichnet werden) in der Nanostruktur 92 ausgebildet. Die Öffnungen 110 können sich durch die Nanostruktur 92 und in die Halbleiterfinne 90 erstrecken. Die Öffnungen 110 können durch jedes geeignete Ätzverfahren unter Verwendung z. B. des Dummy-Gate 102 als eine Ätzmaske ausgebildet werden. Die Öffnungen 110 legen Endabschnitte des ersten Halbleitermaterials 52 und Endabschnitte des zweiten Halbleitermaterials 54 frei.
  • Dann wird in 8, nachdem die Öffnungen 110 ausgebildet sind, ein selektiver Ätzprozess (z. B. ein Nassätzprozess unter Verwendung eines chemischen Ätzmittels) durchgeführt, um Endabschnitte des ersten Halbleitermaterials 52 zu vertiefen, welche durch die Öffnungen 110 freiliegen, ohne im Wesentlichen das zweite Halbleitermaterial 54 anzugreifen. Nach dem selektiven Ätzprozess werden Vertiefungen 52R1 in dem ersten Halbleitermaterial 52 an Orten ausgebildet, wo die entfernten Endabschnitte waren. Es ist zu beachten, dass aufgrund der Vertiefungen 52R1 Seitenwände des ersten Halbleitermaterials 52 aus Seitenwänden 54S des zweiten Halbleitermaterials 54 vertieft sind, und deshalb können die Vertiefungen 52R1 auch als Seitenwandvertiefungen 52R1 (oder erste Seitenwandvertiefungen 52R1) bezeichnet werden.
  • Dann wird in 9 ein mehrschichtiger Abstandshalterfilm 58 in den Öffnungen 110 ausgebildet, welcher die Seitenwandvertiefungen 52R1 füllt. Bei dem nicht beschränkenden Beispiel der 9 umfasst der mehrschichtige Abstandshalterfilm 58 eine erste dielektrische Schicht 55 (auch als eine erste Abstandshalterschicht bezeichnet) und eine zweite dielektrische Schicht 57 (auch als eine zweite Abstandshalterschicht bezeichnet), welche von der ersten dielektrischen Schicht 55 verschieden ist. Bei der illustrierten Ausführungsform wird die erste dielektrische Schicht 55 (z. B. gleichförmig) in den Öffnungen 110 und in den Seitenwandvertiefungen 52R1 ausgebildet, und die zweite dielektrische Schicht 57 wird (z. B. gleichförmig) über der ersten dielektrischen Schicht 55 ausgebildet. Namentlich füllt die zweite dielektrische Schicht 57 (z. B. füllt vollständig) die Seitenwandvertiefungen 52R1.
  • Bei manchen Ausführungsformen ist die erste dielektrische Schicht 55 ein erstes dielektrisches Material mit einer ersten Dielektrizitätskonstante, und die zweite dielektrische Schicht 57 ist ein zweites dielektrisches Material mit einer zweiten Dielektrizitätskonstante, welche kleiner ist als die des ersten dielektrischen Materials. Die erste Dielektrizitätskonstante liegt bei einer beispielhaften Ausführungsform zwischen ungefähr 5,0 und ungefähr 7,0, und die zweite Dielektrizitätskonstante liegt zwischen ungefähr 4,2 und ungefähr 5,7. Bei manchen Ausführungsformen ist ein Atomprozentsatz Sauerstoff in der ersten dielektrischen Schicht 55 niedriger als ein Atomprozentsatz Sauerstoff in der zweiten dielektrischen Schicht 57. Beispielsweise kann der Atomprozentsatz Sauerstoff in der ersten dielektrischen Schicht 55 niedriger sein als ungefähr 30 Atomprozent (at%), und der Atomprozentsatz Sauerstoff in der zweiten dielektrischen Schicht 57 kann zwischen ungefähr 30 at% und ungefähr 60 at% sein. Eine niedrigere Dielektrizitätskonstante und/oder ein höherer Atomprozentsatz Sauerstoff in der zweiten dielektrischen Schicht 57 können einer höheren Ätzrate als die der ersten dielektrischen Schicht 55 in einem nachfolgenden selektiven Ätzprozess entsprechen, um innere Abstandshalter 55 auszubilden (man siehe 11), und kann deshalb die Ätzselektivität für den nachfolgenden selektiven Ätzprozess bereitstellen. Zusätzlich oder ersatzweise kann die erste dielektrische Schicht 55 aus einem dielektrischen Material mit einer höheren Dichte (z. B. zwischen ungefähr 2,5 g/cm3 und ungefähr 2,9 g/cm3) als die zweite dielektrische Schicht 57 (z. B. mit einer Dichte zwischen ungefähr 2,0 g/cm3 und ungefähr 2,4 g/cm3) derartig ausgebildet werden, dass die erste dielektrische Schicht 55 in dem nachfolgenden selektiven Ätzprozess bei einer langsamerem Geschwindigkeit als die zweite dielektrische Schicht 57 geätzt (z. B. entfernt) wird. Beispielsweise kann die erste dielektrische Schicht 55 ein an Kohlenstoff reiches dielektrisches Material sein (z. B. mit einem Atomprozentsatz Kohlenstoff zwischen ungefähr 5 at% und ungefähr 20 %) und/oder ein an Stickstoff reiches dielektrisches Material sein (z. B. mit einem Atomprozentsatz Stickstoff zwischen ungefähr 25 at% und ungefähr 45 at%).
  • Die erste dielektrische Schicht 55 kann z. B. Silizium-Kohlenstoffnitrid (SiCN), Siliziumnitrid (SiN), Silizium-Kohlenstoffoxinitrid (SiCON) sein, und die zweite dielektrische Schicht 57 kann z. B. Silizium-Kohlenstoffoxinitrid (SiCON), Siliziumoxinitrid (SiON) oder Silizium-Kohlenstoffoxid (SiCO) sein. Bei manchen Ausführungsformen werden die erste dielektrische Schicht 55 und die zweite dielektrische Schicht 57 beide aus SiCON ausgebildet, doch der Atomprozentsatz Kohlenstoff (C at%) und/oder der Atomprozentsatz Stickstoff (N at%) in der ersten dielektrischen Schicht 55 und in der zweiten dielektrischen Schicht 57 sind verschieden, um eine Ätzselektivität in dem nachfolgenden Ätzprozess bereitzustellen. Die erste dielektrische Schicht 55 und die zweite dielektrische Schicht 57 können jeweils durch ein geeignetes Ausbildungsverfahren ausgebildet werden, wie beispielsweise Atomlagenablagerung (ALD). Bei einer beispielhaften Ausführungsform wird ein sehr gleichmäßiger Ablagerungsprozess, wie beispielsweise thermische ALD mit einer Ablagerungsgleichmäßigkeit größer oder gleich 95 %, für eine Öffnung mit einem Seitenverhältnis größer als 20 verwendet, um die erste dielektrische Schicht 55 und die zweite dielektrische Schicht 57 auszubilden. Eine Temperatur des gleichmäßigen Ablagerungsprozesses kann beispielsweise zwischen ungefähr 500 °C und ungefähr 680 °C liegen.
  • 9 zeigt den mehrschichtigen Abstandshalterfilm 58 mit zwei dielektrischen Schichten (z. B. 55 und 57) als ein nicht beschränkendes Beispiel. Der mehrschichtige Abstandshalterfilm 58 kann mehr als zwei verschiedene dielektrische Schichten aufweisen (z. B. zwei bis vier verschiedene dielektrische Schichten), wobei jede der dielektrischen Schichten aus einem Material ausgebildet ist, welches dem der ersten dielektrischen Schicht 55 oder der zweiten dielektrischen Schicht 57 gleicht oder ähnlich ist. Bei manchen Ausführungsformen, bei welchen der mehrschichtiger Abstandshalterfilm 58 mehr als zwei verschiedene dielektrische Schichten aufweist, welche nacheinander in den Öffnungen 110 ausgebildet sind, kann eine dielektrische Schicht, welche früh in den Öffnungen 110 ausgebildet wurde, eine höhere Dielektrizitätskonstante, ein niedrigeren Atomprozentsatz Sauerstoff aufweisen und/oder eine höhere Dichte als eine andere dielektrische Schicht aufweisen, welche später in den Öffnungen 110 ausgebildet wird. Eine derartige Auswahl der Materialien für den mehrschichtigen Abstandshalterfilm 58 kann vorteilhafterweise die Ätzselektivität in dem nachfolgenden selektiven Ätzprozess zum Herstellen der inneren Abstandshalter bereitstellen (man siehe 55 in 11).
  • Dann wird in 10 ein Trimmprozess (auch als ein Trimmprozess für innere Abstandshalter bezeichnet) durchgeführt, um Abschnitte des mehrschichtigen Abstandshalterfilms 58 zu entfernen (z. B. vollständig zu entfernen), welche außerhalb der Seitenwandvertiefungen 52R1 angeordnet sind, wie beispielsweise Abschnitte entlang von Seitenwänden und Böden der Öffnungen 110 und Abschnitte entlang der oberen Oberfläche des Dummy-Gate 102. Nach dem Trimmprozess verbleiben Abschnitte des mehrschichtigen Abstandshalterfilms 58 in den Seitenwandvertiefungen 52R1.
  • Bei manchen Ausführungsformen ist der Trimmprozess ein geeigneter Ätzprozess, wie beispielsweise ein Trockenätzprozess oder ein Nassätzprozess. Bei einer beispielhaften Ausführungsform wird ein Trockenätzprozess unter Verwendung einer Gasquelle, welche eine Mischung aus CHF3 und O2, eine Mischung aus CF4 und O2, eine Mischung aus NF3, CH3F und CHF3 oder dergleichen umfasst, durchgeführt, um Abschnitte des mehrschichtigen Abstandshalterfilms 58 zu entfernen, welcher außerhalb der Seitenwandvertiefungen 52R1 angeordnet ist. Parameter des Trockenätzprozesses, wie beispielsweise das Mischungsverhältnis zwischen den Gasen in der Gasquelle, der Druck und/oder die Flussraten der Gase, werden abgestimmt, um eine laterale Ätzrate des Trockenätzprozesses einzustellen. Bei dem Beispiel der 10 werden nach dem Trimmprozess Seitenwände der verbleibenden Abschnitte der zweiten dielektrischen Schicht 57 aus den Seitenwänden 54S des zweiten Halbleitermaterials 54 vertieft, um Vertiefungen 57R auszubilden. Bei anderen Ausführungsformen sind Seitenwände der verbleibenden Abschnitte der zweiten dielektrischen Schicht 57 bündig mit den Seitenwänden 54S, oder sie erstrecken sich in Richtung auf die Öffnungen 110 über die Seitenwände 54S des zweiten Halbleitermaterials 54 hinaus. Diese und andere Variationen sind vollumfänglich vorgesehen, in dem Schutzumfang der vorliegenden Offenbarung enthalten zu sein.
  • In 11 wird dann ein Ätzprozess durchgeführt, welcher ein Vorreinigungsverfahren für den nachfolgenden epitaxialen Prozess zum Ausbilden der Source-/Drain-Bereiche 112 sein kann. Bei der illustrierten Ausführungsform entfernt der Ätzprozess selektiv die verbleibenden Abschnitte der zweiten dielektrischen Schicht 57. Nach dem Ätzprozess bilden die verbleibenden Abschnitte der ersten dielektrischen Schicht 55 (z. B. Abschnitte in der ersten Seitenwandvertiefung 52R1) innere Abstandshalter 55 aus.
  • In 11 erstrecken sich die inneren Abstandshalter 55 entlang von Seitenwänden des vertieften ersten Halbleitermaterials 52 und kontaktieren diese. Die inneren Abstandshalter 55 weisen gekrümmte Seitenwände auf, welche in der Seitenwand 54S des zweiten Halbleitermaterials 54 vertieft sind, und deshalb werden Vertiefungen 52R2 ausgebildet (auch als Seitenwandvertiefungen 52R2 oder zweite Seitenwandvertiefungen 52R2 bezeichnet). Es ist zu beachten, dass bei der illustrierten Ausführungsform die zweiten Seitenwandvertiefungen 52R2 größer sind als die Vertiefungen 57R (man siehe 10), jedoch kleiner sind als die ersten Seitenwandvertiefungen 52R1 (man siehe 8). Bei dem Beispiel der 11 wird die zweite dielektrische Schicht 57 vollständig durch den Ätzprozess entfernt. Bei anderen Ausführungsformen verbleibt nach dem Ätzprozess eine dünne Schicht der zweiten dielektrischen Schicht 57 (z. B. mit einer Dicke kleiner als ungefähr 1 nm) über den inneren Abstandshaltern 55. Diese und andere Variationen sind vollumfänglich vorgesehen, in dem Schutzumfang der vorliegenden Offenbarung enthalten zu sein.
  • Bei manchen Ausführungsformen ist der Ätzprozess (z. B. ein selektiver Ätzprozess) zum Entfernen der verbleibenden Abschnitte der zweiten dielektrischen Schicht 57 ein Trockenätzprozess, welcher unter Verwendung einer Gasquelle durchgeführt wird, welche Stickstofftrifluorid (NF3), Ammoniak (NH3), Fluorwasserstoff (HF), Kombinationen davon oder dergleichen enthält. Die Gasquelle kann weiterhin ein Trägergas, wie beispielsweise ein Inertgas, enthalten. Beispielsweise kann der Ätzprozess unter Verwendung einer Gasquelle durchgeführt werden, welche HF und ein Trägergas (z. B. N2, Ar) enthält. Ein Mischungsverhältnis (z. B. ein Volumenverhältnis) zwischen HF und dem Trägergas kann ungefähr 1:100 sein, und der Ätzprozess kann für eine Dauer von ungefähr 60 Sekunden durchgeführt werden. Eine Ätzrate von 15 Angström oder mehr pro Minute und eine Ätzselektivität von 10 oder mehr können durch den Ätzprozess erzielt werden. Mit anderen Worten, während des selektiven Ätzprozesses kann eine Ätzrate für die zweite dielektrische Schicht 57 10 Mal oder noch höher als eine Ätzrate für die erste dielektrische Schicht 55 sein.
  • Als nächstes werden in 12A Source-/Drain-Bereiche 112 in den Öffnungen 110 ausgebildet. Wie in 12A illustriert, füllen die Source-/Drain-Bereiche 112 die Öffnungen 110 und verschließen die zweiten Seitenwandvertiefungen 52R2, um Luftspalten 56 auszubilden. Die Luftspalten 56 sind bei manchen Ausführungsformen umschlossene Hohlräume (oder eingeschlossene Räume), welche zwischen den Source-/Drain-Bereichen 112 und jeweiligen inneren Abstandshaltern 55 angeordnet sind. Bei dem Beispiel der 12A ist jeder Luftspalt 56 vertikal zwischen benachbarten Schichten des zweiten Halbleitermaterials 54 oder zwischen einer Schicht des zweiten Halbleitermaterials 54 und der Finne 90 angeordnet.
  • Bei manchen Ausführungsformen sind die Source-/Drain-Bereiche 112 aus einem epitaxialen Material(ien) ausgebildet, und deshalb können sie auch als epitaxiale Source-/Drain-Bereiche 112 bezeichnet werden. Bei manchen Ausführungsformen sind die epitaxialen Source-/Drain-Bereiche 112 in den Öffnungen 110 ausgebildet, um Spannungen in den jeweiligen Kanalbereichen der ausgebildeten NSFET-Vorrichtung zu bewirken, wodurch ein Leistungsvermögen verbessert wird. Die epitaxialen Source-/Drain-Bereiche 112 sind derartig ausgebildet, dass das Dummy-Gate 102 zwischen benachbarten Paaren der epitaxialen Source-/Drain-Bereiche 112 angeordnet ist. Bei manchen Ausführungsformen werden die Gate-Abstandshalter 107 verwendet, um die epitaxialen Source-/Drain-Bereiche 112 von dem Dummy-Gate 102 durch eine geeignete laterale Entfernung zu trennen, so dass die epitaxialen Source-/Drain-Bereiche 112 kein nachfolgend ausgebildetes Gate der resultierenden NSFET-Vorrichtung kurzschließen.
  • Die epitaxialen Source-/Drain-Bereiche 112 werden bei manchen Ausführungsformen epitaxial in den Öffnungen 110 aufgewachsen. Die epitaxialen Source-/Drain-Bereiche 112 können jedes geeignete Material enthalten, wie beispielsweise für eine n-leitende oder p-leitende Vorrichtung geeignet. Wenn beispielsweise n-leitende Vorrichtungen ausgebildet werden, können die epitaxialen Source-/Drain-Bereiche 112 Materialien enthalten, welche eine Zugverformung in den Kanalbereichen ausüben, wie beispielsweise Silizium, SiC, SiCP, SiP oder dergleichen. Wenn p-leitende Vorrichtungen ausgebildet werden, können die epitaxialen Source-/Drain-Bereiche 112 dementsprechend Materialien enthalten, welche eine Drucklast in den Kanalbereichen ausüben, wie beispielsweise SiGe, SiGeB, Ge, GeSn oder dergleichen. Die epitaxialen Source-/Drain-Bereiche 112 können Oberflächen aufweisen, welche von jeweiligen Oberflächen der Finnen erhöht sind, und sie können Facetten aufweisen.
  • Die epitaxialen Source-/Drain-Bereiche 112 und/oder die Finnen können mit Dotierungsstoffen implantiert werden, um Source-/Drain-Bereiche auszubilden, ähnlich dem zuvor diskutierten Prozess zum Ausbilden leicht dotierter Source-/Drain-Bereiche, gefolgt von einem Tempern. Die Source-/Drain-Bereiche können eine Fremdstoffkonzentration zwischen ungefähr 1019 cm-3 und ungefähr 1021 cm-3 aufweisen. Die n-leitenden und/oder p-leitenden Fremdstoffe für Source-/Drain-Bereiche können beliebige der zuvor diskutierten Fremdstoffe sein. Bei manchen Ausführungsformen können die epitaxialen Source-/Drain-Bereiche 112 während des Aufwachsens in situ dotiert werden.
  • Als Ergebnis der Epitaxieprozesse, welche verwendet werden, um die epitaxialen Source-/Drain-Bereiche 112 auszubilden, weisen obere Oberflächen der epitaxialen Source-/Drain-Bereiche 112 Facetten auf, welche sich lateral nach außen über Seitenwände der Finne 90 hinaus ausdehnen. Bei manchen Ausführungsformen bleiben benachbarte epitaxiale Source-/Drain-Bereiche 112, welche über benachbarten Finnen angeordnet sind, separiert, nachdem der Epitaxieprozess abgeschlossen ist. Bei anderen Ausführungsformen bewirken diese Facetten, dass sich benachbarte epitaxiale Source-/Drain-Bereiche 112, welche über benachbarten Finnen eines gleichen NSFET angeordnet sind, vereinigen.
  • 12B illustriert eine vergrößerte Ansicht eines Bereichs 60 in 12A. Wie in 12B illustriert, kann eine Höhe L1 des Luftspalts 56, gemessen zwischen einer oberen Oberfläche und einer unteren Oberfläche des Luftspalts 56, zwischen ungefähr 2 nm und ungefähr 8 nm sein und kann eine Breite W1 des Luftspalts 56, gemessen zwischen dem Source-/Drain-Bereich 112 und einer Seitenwand des Luftspalts 56, welche lateral von dem Source-/Drain-Bereich 112 entfernt ist, zwischen ungefähr 0,5 nm und ungefähr 5,5 nm sein. Zusätzlich kann eine Höhe L2 des inneren Abstandshalters 55, gemessen zwischen einer oberen Oberfläche und einer unteren Oberfläche des inneren Abstandshalters 55, zwischen ungefähr 9 nm und ungefähr 13 nm sein und kann eine Breite W2 des inneren Abstandshalters 55, gemessen zwischen dem Source-/Drain-Bereich 112 und einer Seitenwand des inneren Abstandshalters 55, welche lateral von dem Source-/Drain-Bereich 112 entfernt ist, zwischen ungefähr 3 nm und ungefähr 6 nm sein.
  • Jeder Luftspalt 56 und ein jeweiliger innerer Abstandshalter 55 in 12A und 12B werden zusammen als ein Luftspaltabstandshalter 63 bezeichnet. Ein Volumenverhältnis zwischen dem Luftspalt 56 und dem jeweiligen Luftspaltabstandshalter 63 liegt zwischen ungefähr 20 % und ungefähr 80 %. Da die Dielektrizitätskonstante der Luft ungefähr 1 ist, was kleiner ist als die Dielektrizitätskonstanten von dielektrischen Materialien, welche gewöhnlich zum Ausbilden innerer Abstandshalter verwendet werden, reduziert der Luftspalt 56 in dem Luftspaltabstandshalter 63 die gesamte (z. B. durchschnittliche) Dielektrizitätskonstante des Luftspaltabstandshalters 63, welche vorteilhafterweise die parasitische Kapazität der ausgebildeten Vorrichtung reduziert. Beispielsweise wird verglichen mit einem Referenzdesign, bei welchem der Luftspaltabstandshalter 63 durch einen inneren Abstandshalter der gleichen Größe ersetzt ist, welcher jedoch aus einer einzelnen Schicht SiCN (welche eine Dielektrizitätskonstante von ungefähr 7,0 aufweist) ausgebildet ist, eine Reduktion von 5 % ~ 10 % der parasitischen Kapazität erzielt. Bei manchen Ausführungsformen liegt eine gesamte (z. B. durchschnittliche) Dielektrizitätskonstante des Luftspaltabstandshalters 63 zwischen ungefähr 2,0 und ungefähr 4,5.
  • Durch Füllen der Seitenwandvertiefungen 52R1 mit einem mehrschichtigen Abstandshalterfilm 58 erzielen die offenbarten Ausführungsformen eine Balance zwischen Dielektrizitätskonstante und Ätzwiderstand. Zum Erkennen des Vorteils der gegenwärtig offenbarten Ausführungsformen werden zwei Referenzdesigns betrachtet, bei welchen das erste Referenzdesign eine einzelne Schicht eines dielektrischen Materials mit einer relativ geringen Dielektrizitätskonstante (z. B. SiCON, SiON oder SiO) verwendet, um die Seitenwandvertiefungen 52R1 zu füllen, und dann die einzelne Schicht ätzt, um die inneren Abstandshalter auszubilden, und das zweite Referenzdesign eine einzelne Schicht aus dielektrischem Material mit einer relativ hohen Dielektrizitätskonstante (z. B. SiCN oder SiN) verwendet, um die Seitenwandvertiefungen 52R1 zu füllen, und dann die einzelne Schicht ätzt, um die inneren Abstandshalter auszubilden. Obwohl das erste Referenzdesign eine niedrigere Dielektrizitätskonstante für die inneren Abstandshalter erzielen kann, können die inneren Abstandshalter während des Ätzprozesses aufgrund der hohen Ätzrate für die dielektrischen Materialien mit niedrigen Dielektrizitätskonstanten leicht beschädigt werden, z. B. durch übermäßiges Ätzen. Das zweite Referenzdesign kann physisch starke (z. B. dichte) innere Abstandshalter ausbilden, es kann jedoch unter einer hohen Dielektrizitätskonstante leiden. Die vorliegenden offenbarten Ausführungsformen erzielen unter Verwendung des mehrschichtigen Abstandshalterfilms 58 eine reduzierte Dielektrizitätskonstante für den Luftspaltabstandshalter 63 aufgrund des Luftspalts 56, welcher durch Entfernen der zweiten dielektrischen Schicht 57 aus den Seitenwandvertiefungen 52R1 ausgebildet wird. Gleichzeitig werden starke (z. B. dichtere) innere Abstandshalter durch das dielektrische Material der ersten dielektrischen Schicht 55 ausgebildet.
  • Dann wird in 13 eine Kontaktätzstoppschicht (CESL) 116 (z. B. gleichförmig) über den Source-/Drain-Bereichen 112 und über dem Dummy-Gate 102 ausgebildet, und dann wird ein erstes Zwischenschichtdielektrikum (ILD) 114 über der CESL 116 abgelagert. Die CESL 116 wird aus einem Material mit einer verschiedenen Ätzrate als die des ersten ILD 114 ausgebildet und kann aus Siliziumnitrid unter Verwendung von PECVD ausgebildet werden, obwohl andere dielektrische Materialien, wie beispielsweise Siliziumoxid, Siliziumoxinitrid, Kombinationen davon oder dergleichen, und alternative Verfahren zum Ausbilden der CESL 116, wie beispielsweise Niederdruck-CVD (LPCVD), PVD oder dergleichen, verwendet werden können
  • Das erste ILD 114 kann aus einem dielektrischen Material ausgebildet werden und kann durch jedes geeignete Verfahren abgelagert werden, wie beispielsweise CVD, plasmagestütztes CVD (PECVD) oder FCVD. Dielektrische Materialien für das erste ILD 114 können Siliziumoxid, Phosphorsilikat-Glas (PSG), Borsilikat-Glas (BSG), Bor-dotiertes Phosphorsilikat-Glas (BPSG), undotiertes SilikatGlas (USG) oder dergleichen umfassen. Andere Isolationsmaterialien, welche durch jeden geeigneten Prozess ausgebildet werden, können verwendet werden.
  • Dann wird das Dummy-Gate 102 entfernt. Zum Entfernen des Dummy-Gate 102 kann ein Planarisierungsprozess, wie beispielsweise ein CMP, durchgeführt werden, um die oberen Oberflächen des ersten ILD 114 und der CESL 116 mit den oberen Oberflächen des Dummy-Gate 102 und der Gate-Abstandshalter 107 auf gleiches Niveau zu bringen. Der Planarisierungsprozess kann auch die Masken 104 (man siehe 5A) auf den Dummy-Gates 102 (wenn die Maske 104 nicht durch den anisotropen Ätzprozess zum Ausbilden der Gate-Abstandshalter 107 entfernt wurde) und Abschnitte der Gate-Abstandshalter 107 entlang von Seitenwänden der Masken 104 entfernen. Nach dem Planarisierungsprozess sind obere Oberflächen des Dummy-Gate 102, der Gate-Abstandshalter 107 und des ersten ILD 114 auf gleichem Niveau. Dementsprechend liegt die obere Oberfläche des Dummy-Gate 102 an der oberen Oberfläche des ersten ILD 114 frei.
  • Nach dem Planarisierungsprozess wird das Dummy-Gate 102 in einem Ätzschritt (in Ätzschritten) entfernt, so dass eine Vertiefung 103 (welche auch als eine Öffnung 103 bezeichnet werden kann) zwischen den Gate-Abstandshaltern 107 ausgebildet wird. Bei manchen Ausführungsformen wird das Dummy-Gate 102 durch einen anisotropen Trockenätzprozess entfernt. Beispielsweise kann der Ätzprozess einen Trockenätzprozess unter Verwendung von Reaktionsgas(en) umfassen, welches das Dummy-Gate 102 selektiv ätzt, ohne das erste ILD 114 oder die Gate-Abstandshalter 107 zu ätzen. Die Vertiefung 103 legt die Kanalbereiche des NSFET frei. Die Kanalbereiche sind zwischen benachbarten Paaren der epitaxialen Source-/Drain-Bereiche 112 angeordnet. Während der Entfernung des Dummy-Gate 102 kann das Dummy-Gate-Dielektrikum 97 als eine Ätzstoppschicht verwendet werden, wenn das Dummy-Gate 102 geätzt wird. Das Dummy-Gate-Dielektrikum 97 kann dann nach der Entfernung des Dummy-Gate 102 entfernt werden. Nach Entfernung des Dummy-Gate 102 liegen das erste Halbleitermaterial 52 und das zweite Halbleitermaterial 54, welche unter dem Dummy-Gate 102 angeordnet waren, durch die Vertiefung 103 frei.
  • Dann wird das erste Halbleitermaterial 52 entfernt, um das zweite Halbleitermaterial 54 freizugeben. Nachdem das erste Halbleitermaterial 52 entfernt wurde, bildet das zweite Halbleitermaterial 54 mehrere Nanoschichten 54 aus, welche sich horizontal (z. B. parallel zu einer oberen Hauptoberfläche des Substrats 50) erstrecken. Die Nanoschichten 54 können zusammen als die Kanalbereiche oder die Kanalschichten der ausgebildeten NSFET-Vorrichtung 100 bezeichnet werden. Wie in 13 illustriert, werden Zwischenräume 53 (z. B. leere Räume) zwischen den Nanoschichten 54 durch die Entfernung des ersten Halbleitermaterials 52 ausgebildet. Die Nanoschichten 54 können auch als Nanodrähte bezeichnet werden, und die NSFET-Vorrichtung 100 kann bei manchen Ausführungsformen auch als eine Rundum-Gate-Vorrichtung (GAA-Vorrichtung) bezeichnet werden.
  • Bei manchen Ausführungsformen wird das erste Halbleitermaterial 52 durch einen selektiven Ätzprozess unter Verwendung eines Ätzmittels entfernt, das für das erste Halbleitermaterial 52 derartig selektiv ist (z. B. eine höhere Ätzrate dafür aufweist), dass das erste Halbleitermaterial 52 entfernt wird, ohne im Wesentlichen das zweite Halbleitermaterial 54 anzugreifen. Bei einer Ausführungsform wird ein isotroper Ätzprozess durchgeführt, um das erste Halbleitermaterial 52 zu entfernen. Der isotrope Ätzprozess kann unter Verwendung eines Ätzgases und gegebenenfalls eines Trägergases durchgeführt werden. Bei manchen Ausführungsformen enthält das Ätzgas HF, eine Mischung aus F2 und HF oder dergleichen, und das Trägergas kann ein Inertgas wie beispielsweise Ar, He, N2, Kombinationen davon oder dergleichen sein. Bei manchen Ausführungsformen wird ein Ätzmittel, wie beispielsweise in entionisiertem Wasser (DIO) gelöstes Ozon, verwendet, um das erste Halbleitermaterial 52 selektiv zu entfernen.
  • Dann wird in 14 eine Gate-Dielektrikumsschicht 120 (z. B. gleichförmig) in der Vertiefung 103 und in den Zwischenräumen 53 ausgebildet. Die Gate-Dielektrikumsschicht 120 hüllt die Nanoschichten 54 ein, kleidet Seitenwände der inneren Abstandshalter 55 und Seitenwände der Gate-Abstandshalter 107 aus und erstreckt sich entlang der oberen Oberfläche und den Seitenwänden der Finne 90. Gemäß manchen Ausführungsformen enthält die Gate-Dielektrikumsschicht 120 Siliziumoxid, Siliziumnitrid oder Mehrfachschichten daraus. Bei manchen Ausführungsformen umfasst die Gate-Dielektrikumsschicht 120 ein dielektrisches Material mit hohem k-Wert, und bei diesen Ausführungsformen kann die Gate-Dielektrikumsschicht 120 eine Dielektrizitätskonstante größer als ungefähr 7,0 aufweisen, und sie kann ein Metalloxid oder ein Silikat von Hf, Al, Zr, La, Mg, Ba, Ti oder Pb oder Kombinationen davon enthalten. Die Ausbildungsverfahren der Gate-Dielektrikumsschicht 120 können Molekularstrahlablagerung (MBD), ALD, PECVD und dergleichen umfassen.
  • Dann wird ein Gate-Elektrodenmaterial (z. B. ein elektrisch leitfähiges Material) in der Vertiefung 103 und den Zwischenräumen 53 ausgebildet, um die Gate-Elektrode 122 auszubilden. Die Gate-Elektrode 122 füllt die verbleibenden Abschnitte der Vertiefung 103 und die Zwischenräume 53. Die Gate-Elektrode 122 kann aus einem Metall-enthaltenden Material, wie beispielsweise Cu, Al, W, dergleichen, Kombinationen davon oder Mehrfachschichten davon, angefertigt werden, und sie kann z. B. durch elektrolytisches Metallabscheiden, stromloses Abscheiden oder ein anderes geeignetes Verfahren ausgebildet werden. Nach dem Füllen der Gate-Elektroden 122 kann ein Planarisierungsprozess, wie beispielsweise ein CMP, durchgeführt werden, um die überschüssigen Abschnitte der Gate-Dielektrikumsschicht 120 und das Material der Gate-Elektroden 122 zu entfernen, dessen überschüssige Abschnitte über der oberen Oberfläche des ersten ILD 114 sind. Die verbleibenden Abschnitte des Materials der Gate-Elektrode 122 und der Gate-Dielektrikumsschicht 120 bilden folglich ein Ersatz-Gate der resultierenden NSFET-Vorrichtung 100 aus. Die Gate-Elektrode 122 und die entsprechende Gate-Dielektrikumsschicht 120 können zusammen als ein Gate-Stapel 123, eine Ersatz-Gate-Struktur 123 oder eine Metall-Gate-Struktur 123 bezeichnet werden. Jeder Gate-Stapel 123 erstreckt sich über und um die jeweiligen Nanoschichten 54 herum.
  • Obwohl die Gate-Elektrode 122 in dem Beispiel der 14 als eine einzelne Schicht illustriert ist, erkennen Durchschnittsfachleute unmittelbar, dass die Gate-Elektrode 122 eine mehrschichtige Struktur aufweisen kann und mehrere Schichten umfassen kann, wie beispielsweise eine Sperrschicht, eine Austrittsarbeitsschicht, eine Impfschicht und ein Füllmetall.
  • Beispielsweise kann eine Sperrschicht gleichförmig über der Gate-Dielektrikumsschicht 120 ausgebildet werden. Die Sperrschicht kann ein elektrisch leitendes Material umfassen, wie beispielsweise Titannitrid, obwohl andere Materialien, wie beispielsweise Tantalnitrid, Titan, Tantal oder dergleichen, ersatzweise eingesetzt werden können. Eine Austrittsarbeitsschicht kann über der Sperrschicht ausgebildet werden. Beispielhafte p-leitende Austrittsarbeitsmaterialien (können auch als p-leitende Austrittsarbeitsmetalle bezeichnet werden) enthalten TiN, TaN, Ru, Mo, Al, WN, ZrSi2, MoSi2, TaSi2, NiSi2, WN, andere geeignete p-leitende Austrittsarbeitsmaterialien oder Kombinationen davon. Beispielhafte n-leitende Austrittsarbeitsmaterialien (können auch als n-leitende Austrittsarbeitsmetalle bezeichnet werden) enthalten Ti, Ag, TaAl, TaAlC, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, andere geeignete n-leitende Austrittsarbeitsmaterialien oder Kombinationen davon. Ein Austrittsarbeitswert ist der Materialzusammensetzung der Austrittsarbeitsschicht zugeordnet, und folglich wird die Austrittsarbeitsschicht ausgewählt, um ihren Austrittsarbeitswert so abzustimmen, dass eine Zielschwellenspannung VTH in der Vorrichtung erzielt wird, welche ausgebildet werden soll. Dann kann eine Impfschicht über der Austrittsarbeitsschicht ausgebildet werden. Die Impfschicht kann aus Wolfram, Kupfer oder Kupfer-Legierungen ausgebildet werden, obwohl andere geeignete Materialien ersatzweise verwendet werden können. Wenn die Impfschicht einmal ausgebildet wurde, kann das Füllmetall auf der Impfschicht ausgebildet werden, wobei es die Öffnungen 103 und die Zwischenräume 53 füllt. Das Füllmetall kann Wolfram enthalten, obwohl andere geeignete Materialien, wie beispielsweise Aluminium, Kupfer, Wolframnitrid, Rhuthenium, Silber, Gold, Rhodium, Molybdän, Nickel, Kobalt, Cadmium, Zink, Legierungen von diesen, Kombinationen davon und dergleichen, ersatzweise eingesetzt werden können.
  • Noch unter Bezugnahme auf 14 ist eine Kanallänge Lg der NSFET-Vorrichtung 100 bei manchen Ausführungsformen zwischen ungefähr 14 nm und ungefähr 17 nm. Eine Dicke T1 des Gate-Abstandshalters 107 ist bei manchen Ausführungsformen zwischen ungefähr 3,5 nm und ungefähr 5 nm. Eine Dielektrizitätskonstante (z. B. eine gesamte Dielektrizitätskonstante) des Gate-Abstandshalters 107 liegt bei manchen Ausführungsformen zwischen ungefähr 4,0 und 5,5.
  • Zusätzliches Verarbeiten kann durchgeführt werden, um eine Herstellung der NSFET-Vorrichtung 100 abzuschließen, wie Durchschnittfachleute unmittelbar erkennen, folglich werden hier keine Details wiederholt. Beispielsweise kann ein zweites ILD über dem ersten ILD 114 abgelagert werden. Weiterhin können Gate-Kontakte und Source-/Drain-Kontakte ausgebildet werden, welche sich durch das zweite ILD und/oder das erste ILD 114 erstrecken, um mit der Gate-Elektrode 122 bzw. den Source-/Drain-Bereichen 112 elektrisch zu koppeln.
  • Variationen der offenbarten Ausführungsformen sind möglich, und sie sind in voller Absicht vorgesehen, in dem Schutzumfang der vorliegenden Offenbarung enthalten zu sein. Beispielsweise kann in Abhängigkeit von der Art der ausgebildeten Vorrichtung (z. B. n-leitende oder p-leitende Vorrichtung) das zweite Halbleitermaterial 54 entfernt werden, und das erste Halbleitermaterial 52 kann bleiben, um die Nanoschichten auszubilden, welche als die Kanalbereiche der ausgebildeten NSFET-Vorrichtung fungieren. Bei Ausführungsformen, bei welchen das erste Halbleitermaterial 52 bleibt, um die Nanoschichten auszubilden, werden innere Abstandshalter 55 entlang der Endabschnitte des zweiten Halbleitermaterials 54 ausgebildet, bevor das zweite Halbleitermaterial 54 entfernt wird, wie Durchschnittsfachleute unmittelbar erkennen.
  • Ausführungsformen können Vorteile erzielen. Das offenbarte Verfahren oder die offenbarte Struktur reduziert die parasitische Kapazität der ausgebildeten NSFET-Vorrichtung durch Ausbilden von Luftspalten 56 zwischen den inneren Abstandshaltern 55 und den Source-/Drain-Bereichen 112. Zusätzlich sind die inneren Abstandshalter 55 aus physisch starkem (z. B. dichtem) Material(ien) ausgebildet, welches dem Ätzprozess widersteht, um die inneren Abstandshalter 55 auszubilden. Im Ergebnis wird eine gute Balance zwischen Dielektrizitätskonstante und Ätzwiderstand erzielt.
  • 15 illustriert ein Ablaufdiagramm eines Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß manchen Ausführungsformen. Es versteht sich, dass das in 15 gezeigte Ausführungsformverfahren bloß ein Beispiel vieler möglicher Ausführungsformverfahren ist. Durchschnittsfachleute erkennen viele Variationen, Alternativen und Modifikationen. Beispielsweise können verschiedene Schritte, wie in 15 illustriert, hinzugefügt, entfernt, ersetzt, umgeordnet oder wiederholt werden.
  • Unter Bezugnahme auf 15 wird bei Block 1010 eine Dummy-Gate-Struktur über einer Nanostruktur ausgebildet, wobei die Nanostruktur einer Finne überliegt, welche über ein Substrat vorsteht, wobei die Nanostruktur alternierende Schichten eines ersten Halbleitermaterials und eines zweiten Halbleitermaterials umfasst. Bei Block 1020 werden Öffnungen in der Nanostruktur auf gegenüberliegenden Seiten der Dummy-Gate-Struktur ausgebildet, wobei die Öffnungen Endabschnitte des ersten Halbleitermaterials und Endabschnitte des zweiten Halbleitermaterials freilegen. Bei Block 1030 werden die freiliegenden Endabschnitte des ersten Halbleitermaterials vertieft, um erste Seitenwandvertiefungen auszubilden. Bei Block 1040 werden die ersten Seitenwandvertiefungen mit einem mehrschichtigen Abstandshalterfilm gefüllt. Bei Block 1050 wird mindestens eine Unterschicht des mehrschichtigen Abstandshalterfilms entfernt, um zweite Seitenwandvertiefungen auszubilden. Bei Block 1060 werden Source-/Drain-Bereiche in den Öffnungen nach Entfernen mindestens einer Unterschicht ausgebildet, wobei die Source-/Drain-Bereiche die zweiten Seitenwandvertiefungen verschließen, um geschlossene Luftspalten auszubilden.
  • Bei einer Ausführungsform umfasst ein Verfahren zur Herstellung einer Halbleitervorrichtung Folgendes: Ausbilden einer Dummy-Gate-Struktur über einer Nanostruktur, wobei die Nanostruktur einer Finne überliegt, welche über ein Substrat vorsteht, wobei die Nanostruktur alternierende Schichten eines ersten Halbleitermaterials und eines zweiten Halbleitermaterials umfasst; Ausbilden von Öffnungen in der Nanostruktur auf gegenüberliegenden Seiten der Dummy-Gate-Struktur, wobei die Öffnungen Endabschnitte des ersten Halbleitermaterials und Endabschnitte des zweiten Halbleitermaterials freilegen; Vertiefen der freiliegenden Endabschnitte des ersten Halbleitermaterials, um erste Seitenwandvertiefungen auszubilden; Füllen der ersten Seitenwandvertiefungen mit einem mehrschichtigen Abstandshalterfilm; Entfernen mindestens einer Unterschicht des mehrschichtigen Abstandshalterfilms, um zweite Seitenwandvertiefungen auszubilden; und Ausbilden von Source-/Drain-Bereichen in den Öffnungen nach Entfernen mindestens einer Unterschicht, wobei die Source-/Drain-Bereiche die zweiten Seitenwandvertiefungen verschließen, um geschlossene Luftspalten auszubilden. Bei einer Ausführungsform umfasst der mehrschichtige Abstandshalterfilm eine erste dielektrische Schicht und eine zweite dielektrische Schicht, wobei die zweite dielektrische Schicht und die erste dielektrische Schicht verschiedene dielektrische Materialien umfassen, wobei Füllen der ersten Seitenwandvertiefungen Folgendes umfasst: gleichförmiges Ausbilden der ersten dielektrischen Schicht in den Öffnungen und in den ersten Seitenwandvertiefungen; und Ausbilden der zweiten dielektrischen Schicht in den Öffnungen über der ersten dielektrischen Schicht, um die ersten Seitenwandvertiefungen zu füllen. Bei einer Ausführungsform wird die erste dielektrische Schicht aus SiCN, SiN oder SiCON ausgebildet und wird die zweite dielektrische Schicht aus SiCON, SiON oder SiCO ausgebildet. Bei einer Ausführungsform weist die erste dielektrische Schicht eine erste Dielektrizitätskonstante auf und weist die zweite dielektrische Schicht eine zweite Dielektrizitätskonstante auf, welche kleiner ist als die erste Dielektrizitätskonstante. Bei einer Ausführungsform weist die erste dielektrische Schicht einen ersten Atomprozentsatz Sauerstoff auf und weist die zweite dielektrische Schicht einen zweiten Atomprozentsatz Sauerstoff auf, welcher höher ist als der erste Atomprozentsatz Sauerstoff. Bei einer Ausführungsform umfasst Entfernen mindestens einer Unterschicht des mehrschichtigen Abstandshalterfilms Folgendes: Durchführen eines ersten Ätzprozesses, um erste Abschnitte der ersten dielektrischen Schicht und erste Abschnitte der zweiten dielektrischen Schicht zu entfernen, welche außerhalb der ersten Seitenwandvertiefungen angeordnet sind; und, nach Durchführen des ersten Ätzprozesses, Durchführen eines zweiten Ätzprozesses unter Verwendung eines Ätzmittels selektiv an der zweiten dielektrischen Schicht, wobei nach dem zweiten Ätzprozess verbleibende Abschnitte der ersten dielektrischen Schicht innere Abstandshalter ausbilden. Bei einer Ausführungsform ist die zweite Ätzrate der zweiten dielektrischen Schicht für das Ätzmittel zehn Mal oder mehr als eine erste Ätzrate der ersten dielektrischen Schicht für das Ätzmittel. Bei einer Ausführungsform ist der erste Ätzprozess ein erster Trockenätzprozess und ist der zweite Ätzprozess ein zweiter Trockenätzprozess, wobei der erste Trockenätzprozess und der zweite Trockenätzprozess unter Verwendung verschiedener Ätzgase durchgeführt werden. Bei einer Ausführungsform wird der zweite Ätzprozess unter Verwendung eines Gases durchgeführt, welches NF3, NH3 oder HF enthält. Bei einer Ausführungsform umfasst das Verfahren weiterhin Folgendes: nach Ausbilden der Source-/Drain-Bereiche, Entfernen der Dummy-Gate-Struktur, um das erste Halbleitermaterial und das zweite Halbleitermaterial freizulegen, welche unter der Dummy-Gate-Struktur angeordnet sind; Entfernen des freiliegenden ersten Halbleitermaterials, wobei nach Entfernen des freiliegenden ersten Halbleitermaterials das zweite Halbleitermaterial verbleibt und mehrere Nanoschichten ausbildet; und Ausbilden einer Metall-Gate-Struktur um die mehreren Nanoschichten herum. Bei einer Ausführungsform umfasst Ausbilden der Metall-Gate-Struktur Folgendes: gleichförmiges Ausbilden eines Gate-Dielektrikummaterials um die mehreren Nanoschichten herum; und Ausbilden eines elektrisch leitenden Materials auf dem Gate-Dielektrikummaterial um die mehreren Nanoschichten herum.
  • Bei einer Ausführungsform umfasst ein Verfahren zum Herstellen einer Halbleitervorrichtung Folgendes: Ausbilden einer ersten Gate-Struktur über einer Nanostruktur, wobei die Nanostruktur Schichten eines ersten Halbleitermaterials umfasst, welche mit Schichten eines zweiten Halbleitermaterials verzahnt sind, wobei die Nanostruktur über einer Finne angeordnet ist; Ausbilden von Vertiefungen in der Nanostruktur auf gegenüberliegenden Seiten der ersten Gate-Struktur; Entfernen von Abschnitten des ersten Halbleitermaterials, welches durch die Vertiefungen freiliegt, um erste Seitenwandvertiefungen auszubilden; Füllen der ersten Seitenwandvertiefungen mit einem mehrschichtigen Abstandshalterfilm, wobei der mehrschichtige Abstandshalterfilm eine erste Abstandshalterschicht und eine zweite Abstandshalterschicht umfasst, welche aus verschiedenen Materialien ausgebildet sind; Entfernen der zweiten Abstandshalterschicht aus den ersten Seitenwandvertiefungen, wobei nach Entfernen der zweiten Abstandshalterschicht Abschnitte der ersten Abstandshalterschicht in den ersten Seitenwandvertiefungen innere Abstandshalter ausbilden; und Ausbilden von Source-/Drain-Bereichen in den Vertiefungen, wobei Luftspalten von den Source-/Drain-Bereichen und den inneren Abstandshaltern eingeschlossen werden. Bei einer Ausführungsform wird die erste Abstandshalterschicht aus einem ersten dielektrischen Material ausgebildet und wird die zweite Abstandshalterschicht aus einem zweiten dielektrischen Material ausgebildet, wobei eine erste Dielektrizitätskonstante des ersten dielektrischen Materials höher ist als eine zweite Dielektrizitätskonstante des zweiten dielektrischen Materials. Bei einer Ausführungsform wird die erste Abstandshalterschicht in den ersten Seitenwandvertiefungen und in physischem Kontakt mit dem ersten Halbleitermaterial ausgebildet, wobei die zweite Abstandshalterschicht durch die erste Abstandshalterschicht von dem ersten Halbleitermaterial separiert ist. Bei einer Ausführungsform ist ein Atomprozentsatz Sauerstoff in der ersten Abstandshalterschicht niedriger als ein Atomprozentsatz Sauerstoff in der zweiten Abstandshalterschicht. Bei einer Ausführungsform umfasst Entfernen der zweiten Abstandshalterschicht Durchführen eines selektiven Ätzprozesses, um die zweite Abstandshalterschicht zu entfernen.
  • Bei einer Ausführungsform umfasst ein Verfahren zum Herstellen einer Halbleitervorrichtung Folgendes: Ausbilden einer Nanostruktur über einer Finne, wobei die Finne über ein Substrat vorsteht, wobei die Nanostruktur alternierende Schichten eines ersten Halbleitermaterials und eines zweiten Halbleitermaterials umfasst; Ausbilden einer ersten Gate-Struktur über der Nanostruktur; Ausbilden von Source-/Drain-Öffnungen, welche sich auf gegenüberliegenden Seiten der ersten Gate-Struktur in die Nanostruktur erstrecken; Vertiefen von Abschnitten des ersten Halbleitermaterials, welche durch die Source-/Drain-Öffnungen freiliegen, um erste Seitenwandvertiefungen auszubilden; gleichförmiges Ausbilden einer ersten Abstandshalterschicht in den Source-/Drain-Öffnungen und in den ersten Seitenwandvertiefungen; Ausbilden einer zweiten Abstandshalterschicht über der ersten Abstandshalterschicht, wobei die zweite Abstandshalterschicht die ersten Seitenwandvertiefungen füllt; Durchführen eines Trimmprozesses, um erste Abschnitte der ersten Abstandshalterschicht und erste Abschnitte der zweiten Abstandshalterschicht zu entfernen, welche außerhalb der ersten Seitenwandvertiefungen angeordnet sind; nach Durchführen des Trimmprozesses, Durchführen eines Reinigungsverfahrens, wobei das Reinigungsverfahren zweite Abschnitte der zweiten Abstandshalterschicht entfernt, welche in den ersten Seitenwandvertiefungen angeordnet sind, wobei nach dem Reinigungsverfahren verbleibende Abschnitte der ersten Abstandshalterschicht in den ersten Seitenwandvertiefungen innere Abstandshalter ausbilden; und Ausbilden von Source-/Drain-Bereichen in den Source-/Drain-Öffnungen, wobei die Source-/Drain-Bereiche Luftspalten zwischen den Source-/Drain-Bereichen und den inneren Abstandshaltern verschließen. Bei einer Ausführungsform wird die erste Abstandshalterschicht aus einem ersten dielektrischen Material mit einer ersten Dielektrizitätskonstante ausgebildet und wird die zweite Abstandshalterschicht aus einem zweiten dielektrischen Material mit einer zweiten Dielektrizitätskonstante ausgebildet, wobei die zweite Dielektrizitätskonstante kleiner ist als die erste Dielektrizitätskonstante. Bei einer Ausführungsform umfasst Durchführen des Reinigungsverfahrens Durchführen eines selektiven Ätzprozesses unter Verwendung eines Ätzmittels, welches eine höhere Ätzrate für die zweite Abstandshalterschicht als für die erste Abstandshalterschicht aufweist. Bei einer Ausführungsform umfasst das Verfahren weiterhin Folgendes: Ausbilden einer dielektrischen Schicht um die erste Gate-Struktur herum; Entfernen der ersten Gate-Struktur, um das erste Halbleitermaterial und das zweite Halbleitermaterial freizulegen, welche unter der ersten Gate-Struktur angeordnet sind; selektives Entfernen des ersten Halbleitermaterials, wobei nach selektivem Entfernen des ersten Halbleitermaterials das zweite Halbleitermaterial verbleibt und Nanoschichten ausbildet; und Ausbilden einer Ersatz-Gate-Struktur um die Nanoschichten herum und darüber.
  • Die obenstehende Beschreibung skizziert Merkmale von mehreren Ausführungsformen, so dass Durchschnittsfachleute die Gesichtspunkte der vorliegenden Offenbarung besser verstehen können. Durchschnittsfachleute sollten erkennen, dass sie die vorliegende Offenbarung als eine Basis zum Design oder Modifizieren anderer Prozesse und Strukturen zum Ausführen der gleichen Zwecke und/oder zum Erzielen der gleichen Vorteile der hier eingeführten Ausführungsformen unmittelbar verwenden können. Durchschnittsfachleute sollten auch realisieren, dass derartige äquivalente Konstruktionen den Gedanken und Schutzumfang der vorliegenden Offenbarung nicht verlassen und dass sie hier verschiedene Veränderungen, Substitutionen und Abänderungen anfertigen können, ohne den Gedanken und Schutzumfang der vorliegenden Offenbarung zu verlassen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 63/065126 [0001]

Claims (20)

  1. Verfahren zum Ausbilden einer Halbleitervorrichtung, wobei das Verfahren umfasst: Ausbilden einer Dummy-Gate-Struktur über einer Nanostruktur, wobei die Nanostruktur einer Finne überliegt, welche über ein Substrat vorsteht, wobei die Nanostruktur alternierende Schichten eines ersten Halbleitermaterials und eines zweiten Halbleitermaterials umfasst; Ausbilden von Öffnungen in der Nanostruktur auf entgegengesetzten Seiten der Dummy-Gate-Struktur, wobei die Öffnungen Endabschnitte des ersten Halbleitermaterials und Endabschnitte des zweiten Halbleitermaterials freilegen; Vertiefen der freiliegenden Endabschnitte des ersten Halbleitermaterials, um erste Seitenwandvertiefungen auszubilden; Füllen der ersten Seitenwandvertiefungen mit einem mehrschichtigen Abstandshalterfilm; Entfernen mindestens einer Unterschicht des mehrschichtigen Abstandshalterfilms, um zweite Seitenwandvertiefungen auszubilden; und Ausbilden von Source-/Drain-Bereichen in den Öffnungen nach dem Entfernen mindestens einer Unterschicht, wobei die Source-/Drain-Bereiche die zweiten Seitenwandvertiefungen verschließen, um geschlossene Luftspalte auszubilden.
  2. Verfahren nach Anspruch 1, wobei der mehrschichtige Abstandshalterfilm eine erste dielektrische Schicht und eine zweite dielektrische Schicht umfasst, wobei die zweite dielektrische Schicht und die erste dielektrische Schicht verschiedene dielektrische Materialien umfassen, wobei das Füllen der ersten Seitenwandvertiefungen Folgendes umfasst: gleichförmiges Ausbilden der ersten dielektrischen Schicht in den Öffnungen und in den ersten Seitenwandvertiefungen; und Ausbilden der zweiten dielektrischen Schicht in den Öffnungen über der ersten dielektrischen Schicht, um die ersten Seitenwandvertiefungen zu füllen.
  3. Verfahren nach Anspruch 2, wobei die erste dielektrische Schicht aus SiCN, SiN oder SiCON ausgebildet wird und die zweite dielektrische Schicht aus SiCON, SiON oder SiCO ausgebildet wird.
  4. Verfahren nach Anspruch 2 oder 3, wobei die erste dielektrische Schicht eine erste Dielektrizitätskonstante aufweist und die zweite dielektrische Schicht eine zweite Dielektrizitätskonstante aufweist, welche kleiner ist als die erste Dielektrizitätskonstante.
  5. Verfahren nach einem der Ansprüche 2 bis 4, wobei die erste dielektrische Schicht einen ersten Atomprozentsatz Sauerstoff aufweist und die zweite dielektrische Schicht einen zweiten Atomprozentsatz Sauerstoff aufweist, welcher höher ist als der erste Atomprozentsatz Sauerstoff.
  6. Verfahren nach einem der Ansprüche 2 bis 5, wobei das Entfernen mindestens einer Unterschicht des mehrschichtigen Abstandshalterfilms Folgendes umfasst: Durchführen eines ersten Ätzprozesses, um erste Abschnitte der ersten dielektrischen Schicht und erste Abschnitte der zweiten dielektrischen Schicht zu entfernen, welche außerhalb der ersten Seitenwandvertiefungen angeordnet sind; und nach dem Durchführen des ersten Ätzprozesses, Durchführen eines zweiten Ätzprozesses unter Verwendung eines Ätzmittels selektiv an der zweiten dielektrischen Schicht, wobei nach dem zweiten Ätzprozess verbleibende Abschnitte der ersten dielektrischen Schicht innere Abstandshalter ausbilden.
  7. Verfahren nach Anspruch 6, wobei eine zweite Ätzrate der zweiten dielektrischen Schicht für das Ätzmittel mindestens zehn Mal höher als eine erste Ätzrate der ersten dielektrischen Schicht für das Ätzmittel ist.
  8. Verfahren nach Anspruch 6 oder 7, wobei der erste Ätzprozess ein erster Trockenätzprozess ist und der zweite Ätzprozess ein zweiter Trockenätzprozess ist, wobei der erste Trockenätzprozess und der zweite Trockenätzprozess unter Verwendung verschiedener Ätzgase durchgeführt werden.
  9. Verfahren nach einem der Ansprüche 6 bis 8, wobei der zweite Ätzprozess unter Verwendung eines Gases durchgeführt wird, welches NF3, NH3 oder HF enthält.
  10. Verfahren nach einem der vorhergehenden Ansprüche, weiterhin Folgendes umfassend: nach Ausbilden der Source-/Drain-Bereiche, Entfernen der Dummy-Gate-Struktur, um das erste Halbleitermaterial und das zweite Halbleitermaterial freizulegen, welche unter der Dummy-Gate-Struktur angeordnet sind; Entfernen des freiliegenden ersten Halbleitermaterials, wobei nach dem Entfernen des freiliegenden ersten Halbleitermaterials das zweite Halbleitermaterial verbleibt und mehrere Nanoschichten ausbildet; und Ausbilden einer Metall-Gate-Struktur um die mehreren Nanoschichten herum.
  11. Verfahren nach Anspruch 10, wobei das Ausbilden der Metall-Gate-Struktur weiterhin Folgendes umfasst: gleichförmiges Ausbilden eines Gate-Dielektrikummaterials um die mehreren Nanoschichten herum; und Ausbilden eines elektrisch leitfähigen Materials auf dem Gate-Dielektrikummaterial um die mehreren Nanoschichten herum.
  12. Verfahren zum Ausbilden einer Halbleitervorrichtung, wobei das Verfahren umfasst: Ausbilden einer ersten Gate-Struktur über einer Nanostruktur, wobei die Nanostruktur Schichten eines ersten Halbleitermaterials umfasst, welche mit Schichten eines zweiten Halbleitermaterials verschachtelt sind, wobei die Nanostruktur über einer Finne angeordnet ist; Ausbilden von Vertiefungen in der Nanostruktur auf entgegengesetzten Seiten der ersten Gate-Struktur; Entfernen von Abschnitten des ersten Halbleitermaterials, welches durch die Vertiefungen freiliegt, um erste Seitenwandvertiefungen auszubilden; Füllen der ersten Seitenwandvertiefungen mit einem mehrschichtigen Abstandshalterfilm, wobei der mehrschichtige Abstandshalterfilm eine erste Abstandshalterschicht und eine zweite Abstandshalterschicht umfasst, welche aus verschiedenen Materialien ausgebildet sind; Entfernen der zweiten Abstandshalterschicht aus den ersten Seitenwandvertiefungen, wobei nach dem Entfernen der zweiten Abstandshalterschicht Abschnitte der ersten Abstandshalterschicht in den ersten Seitenwandvertiefungen innere Abstandshalter ausbilden; und Ausbilden von Source-/Drain-Bereichen in den Vertiefungen, wobei Luftspalte von den Source-/Drain-Bereichen und den inneren Abstandshaltern eingeschlossen werden.
  13. Verfahren nach Anspruch 12, wobei die erste Abstandshalterschicht aus einem ersten dielektrischen Material ausgebildet wird und die zweite Abstandshalterschicht aus einem zweiten dielektrischen Material ausgebildet wird, wobei eine erste Dielektrizitätskonstante des ersten dielektrischen Materials höher ist als eine zweite Dielektrizitätskonstante des zweiten dielektrischen Materials.
  14. Verfahren nach Anspruch 12 oder 13, wobei die erste Abstandshalterschicht in den ersten Seitenwandvertiefungen und in physischem Kontakt mit dem ersten Halbleitermaterial ausgebildet wird, wobei die zweite Abstandshalterschicht durch die erste Abstandshalterschicht von dem ersten Halbleitermaterial separiert ist.
  15. Verfahren nach einem der Ansprüche 12 bis 14, wobei ein Atomprozentsatz Sauerstoff in der ersten Abstandshalterschicht niedriger ist als ein Atomprozentsatz Sauerstoff in der zweiten Abstandshalterschicht.
  16. Verfahren nach einem der Ansprüche 12 bis 15, wobei das Entfernen der zweiten Abstandshalterschicht ein Durchführen eines selektiven Ätzprozesses umfasst, um die zweite Abstandshalterschicht zu entfernen.
  17. Verfahren zum Ausbilden einer Halbleitervorrichtung, wobei das Verfahren umfasst: Ausbilden einer Nanostruktur über einer Finne, wobei die Finne über ein Substrat vorsteht, wobei die Nanostruktur alternierende Schichten eines ersten Halbleitermaterials und eines zweiten Halbleitermaterials umfasst; Ausbilden einer ersten Gate-Struktur über der Nanostruktur; Ausbilden von Source-/Drain-Öffnungen, welche sich auf entgegengesetzten Seiten der ersten Gate-Struktur in die Nanostruktur erstrecken; Vertiefen von Abschnitten des ersten Halbleitermaterials, welche durch die Source-/Drain-Öffnungen freiliegen, um erste Seitenwandvertiefungen auszubilden; gleichförmiges Ausbilden einer ersten Abstandshalterschicht in den Source-/Drain-Öffnungen und in den ersten Seitenwandvertiefungen; Ausbilden einer zweiten Abstandshalterschicht über der ersten Abstandshalterschicht, wobei die zweite Abstandshalterschicht die ersten Seitenwandvertiefungen füllt; Durchführen eines Trimmprozesses, um erste Abschnitte der ersten Abstandshalterschicht und erste Abschnitte der zweiten Abstandshalterschicht zu entfernen, welche außerhalb der ersten Seitenwandvertiefungen angeordnet sind; nach Durchführen des Trimmprozesses, Durchführen eines Reinigungsverfahrens, wobei das Reinigungsverfahren zweite Abschnitte der zweiten Abstandshalterschicht entfernt, welche in den ersten Seitenwandvertiefungen angeordnet sind, wobei nach dem Reinigungsverfahren verbleibende Abschnitte der ersten Abstandshalterschicht in den ersten Seitenwandvertiefungen innere Abstandshalter ausbilden; und Ausbilden von Source-/Drain-Bereichen in den Source-/Drain-Öffnungen, wobei die Source-/Drain-Bereiche Luftspalte zwischen den Source-/Drain-Bereichen und den inneren Abstandshaltern verschließen.
  18. Verfahren nach Anspruch 17, wobei die erste Abstandshalterschicht aus einem ersten dielektrischen Material mit einer ersten Dielektrizitätskonstante ausgebildet wird und die zweite Abstandshalterschicht aus einem zweiten dielektrischen Material mit einer zweiten Dielektrizitätskonstante ausgebildet wird, wobei die zweite Dielektrizitätskonstante kleiner ist als die erste Dielektrizitätskonstante.
  19. Verfahren nach Anspruch 17 oder 18, wobei das Durchführen des Reinigungsverfahrens ein Durchführen eines selektiven Ätzprozesses unter Verwendung eines Ätzmittels umfasst, welches eine höhere Ätzrate für die zweite Abstandshalterschicht als für die erste Abstandshalterschicht aufweist.
  20. Verfahren nach Anspruch 17, 18 oder 19, weiterhin Folgendes umfassend: Ausbilden einer dielektrischen Schicht um die erste Gate-Struktur herum; Entfernen der ersten Gate-Struktur, um das erste Halbleitermaterial und das zweite Halbleitermaterial freizulegen, welche unter der ersten Gate-Struktur angeordnet sind; selektives Entfernen des ersten Halbleitermaterials, wobei nach dem selektiven Entfernen des ersten Halbleitermaterials das zweite Halbleitermaterial verbleibt und Nanoschichten ausbildet; und Ausbilden einer Ersatz-Gate-Struktur um die Nanoschichten herum und darüber.
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