DE102020115120A1 - Nanosheet-feldeffekttransistor-vorrichtung und verfahren zu deren herstellung - Google Patents

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Sai-Hooi Yeong
Bo-Feng YOUNG
Chien Ning Yao
Chi On Chui
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    • B—PERFORMING OPERATIONS; TRANSPORTING
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    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
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Abstract

Eine Halbleitervorrichtung weist Folgendes auf: eine Finne, die über ein Substrat übersteht; Source-/Drain-Bereiche über der Finne; Nanosheets zwischen den Source-/Drain-Bereichen, wobei die Nanosheets ein erstes Halbleitermaterial aufweisen; Innenabstandshalter zwischen den Nanosheets und an entgegengesetzten Enden der Nanosheets, wobei sich zwischen jedem der Innenabstandshalter und einem jeweiligen Source-/Drain-Bereich der Source-/Drain-Bereiche ein Luftspalt befindet; und eine Gatestruktur über der Finne und zwischen den Source-/Drain-Bereichen.

Description

  • Prioritätsanspruch und Querverweis
  • Die vorliegende Anmeldung beansprucht die Priorität der am 30. Dezember 2019 eingereichten vorläufigen US-Patentanmeldung mit dem Aktenzeichen 62/955.154 und dem Titel „Super Inner Spacer Process and Design for Gate-All-Around (GAA) Device“ („Superprozess für Innenabstandshalter und Entwurf für Gate-all-around(GAA)-Vorrichtung“), die durch Bezugnahme aufgenommen ist.
  • Hintergrund
  • Halbleitervorrichtungen kommen in verschiedenen elektronischen Anwendungsgebieten zum Einsatz, wie zum Beispiel Personal Computern, Mobiltelefonen, Digitalkameras und anderen elektronischen Geräten. Halbleitervorrichtungen werden normalerweise dadurch hergestellt, dass isolierende oder dielektrische Materialschichten, leitfähige Materialschichten und Halbleitermaterialschichten nacheinander über einem Halbleitersubstrat abgeschieden werden und die verschiedenen Materialschichten durch Lithografie strukturiert werden, um Schaltkreiskomponenten und -elemente auf dem Substrat herzustellen.
  • Die Halbleiterindustrie verbessert die Integrationsdichte verschiedener elektronischer Komponenten (z. B. Transistoren, Dioden, Widerstände, Kondensatoren usw.) immer weiter, indem sie die kleinste Strukturbreite ständig reduziert, sodass mehr Komponenten auf einer gegebenen Fläche integriert werden können. Wenn die kleinste Strukturbreite reduziert wird, entstehen jedoch weitere Probleme, die angegangen werden sollten.
  • Figurenliste
  • Aspekte der vorliegenden Erfindung lassen sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Vielmehr können der Übersichtlichkeit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein.
    • 1 zeigt ein Beispiel für eine NSFET-Vorrichtung (NSFET: Nanosheet-Feldeffekttransistor) in einer dreidimensionalen Darstellung gemäß einigen Ausführungsformen.
    • Die 2, 3A, 3B, 4A, 4B, 5A, 5B und 6 bis 17 sind Schnittansichten einer NSFET-Vorrichtung auf verschiedenen Herstellungsstufen gemäß einer Ausführungsform.
    • Die 18 und 19 sind Schnittansichten einer NSFET-Vorrichtung auf einer bestimmten Herstellungsstufe gemäß einer weiteren Ausführungsform.
    • 20 ist ein Ablaufdiagramm eines Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß einigen Ausführungsformen.
  • Detaillierte Beschreibung
  • Die nachstehende Beschreibung liefert viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt hergestellt werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element hergestellt werden können, sodass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Erfindung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen der in Gebrauch oder in Betrieb befindlichen Vorrichtung umfassen. Die Vorrichtung kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können ebenso entsprechend interpretiert werden. Wenn nicht anders angegeben, bezeichnen in der gesamten Erörterung die gleichen oder ähnliche Bezugszahlen in unterschiedlichen Figuren dieselbe oder eine ähnliche Komponente, die in dem gleichen oder einem ähnlichen Prozess unter Verwendung der gleichen oder von ähnlichen Materialien hergestellt wird.
  • Bei einigen Ausführungsformen werden während der Herstellung einer Nanosheet-Feldeffekttransistor-Vorrichtung (NSFET-Vorrichtung) Dummy-Abstandshalter zwischen Nanosheets hergestellt, und über den Dummy-Abstandshaltern wird eine Materialschicht (die eine Schicht aus einem Halbleitermaterial oder eine Schicht aus einem dielektrischen Material sein kann) hergestellt. Anschließend werden die Dummy-Abstandshalter während eines Gate-Ersetzungsprozesses entfernt, und Innenabstandshalter werden hergestellt, um die Dummy-Abstandshalter zu ersetzen. Die Innenabstandshalter dichten Luftspalte zwischen den Innenabstandshaltern und der Materialschicht ab. Die Luftspalte senken vorteilhaft den k-Wert und reduzieren die parasitäre Kapazität der hergestellten Vorrichtung.
  • 1 zeigt ein Beispiel für eine NSFET-Vorrichtung in einer dreidimensionalen Darstellung gemäß einigen Ausführungsformen. Die NSFET-Vorrichtung weist Halbleiterfinnen 90 (die auch als Finnen bezeichnet werden) auf, die über ein Substrat 50 überstehen. Über den Finnen 90 ist eine Gateelektrode 122 (z. B. ein Metallgate) angeordnet, und auf gegenüberliegenden Seiten der Gateelektrode 122 sind Source-/Drain-Bereiche 112 hergestellt. Über den Finnen 90 und zwischen den Source-/Drain-Bereichen 112 ist eine Mehrzahl von Nanosheets 54 hergestellt. Auf gegenüberliegenden Seiten der Finnen 90 sind Isolationsbereiche 96 hergestellt. Um die Nanosheets 54 ist eine dielektrische Gateschicht 120 hergestellt. Die Gateelektroden 122 sind über der und um die dielektrische Gateschicht 120 angeordnet.
  • 1 zeigt außerdem Referenzquerschnitte, die in späteren Figuren verwendet werden. Ein Querschnitt A - A verläuft entlang einer Längsachse einer Gateelektrode 122 und in einer Richtung, die zum Beispiel senkrecht zu der Richtung eines Stromflusses zwischen den Source-/Drain-Bereichen 112 einer NSFET-Vorrichtung ist. Ein Querschnitt B - B ist senkrecht zu dem Querschnitt A - A und entlang einer Längsachse einer Finne und in einer Richtung zum Beispiel eines Stromflusses zwischen den Source-/Drain-Bereichen 112 der NSFET-Vorrichtung. Nachfolgende Figuren beziehen sich der Klarheit halber auf diese Referenzquerschnitte.
  • Die 2, 3A, 3B, 4A, 4B, 5A, 5B und 6 bis 17 sind Schnittansichten einer NSFET-Vorrichtung 100 auf verschiedenen Herstellungsstufen gemäß einer Ausführungsform.
  • In 2 wird ein Substrat 50 bereitgestellt. Das Substrat 50 kann ein Halbleitersubstrat, wie etwa ein massives Halbleitersubstrat, ein Halbleiter-auf-Isolator-Substrat (SOI-Substrat) oder dergleichen sein, das dotiert (z. B. mit einem p- oder einem n-Dotanden) oder undotiert sein kann. Das Substrat 50 kann ein Wafer, wie etwa ein Siliziumwafer, sein. Im Allgemeinen umfasst ein SOI-Substrat eine Schicht aus einem Halbleitermaterial, die auf einer Isolierschicht hergestellt ist. Die Isolierschicht kann zum Beispiel eine vergrabene Oxidschicht (BOX-Schicht), eine Siliziumoxidschicht oder dergleichen sein. Die Isolierschicht wird auf einem Substrat hergestellt, normalerweise einem Silizium- oder Glassubstrat. Andere Substrate, wie etwa mehrschichtige oder Gradient-Substrate, können ebenfalls verwendet werden. Bei einigen Ausführungsformen umfasst das Halbleitermaterial des Substrats 50 Folgendes: Silizium; Germanium; einen Verbindungshalbleiter, wie etwa Siliziumcarbid, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter, wie etwa SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP; oder Kombinationen davon.
  • Auf dem Substrat 50 wird ein Mehrschichtstapel 64 hergestellt. Der Mehrschichtstapel 64 umfasst wechselnde Schichten aus einem ersten Halbleitermaterial 52 und einem zweiten Halbleitermaterial 54. In 2 sind Schichten, die mit dem ersten Halbleitermaterial 52 hergestellt werden, mit 52A, 52B, 52C und 52D bezeichnet, und Schichten, die mit dem zweiten Halbleitermaterial 54 hergestellt werden, sind mit 54A, 54B, 54C und 54D bezeichnet. Die Anzahl der in 2 gezeigten Schichten, die mit dem ersten und dem zweiten Halbleitermaterial hergestellt werden, ist lediglich ein nicht-beschränkendes Beispiel. Es sind auch andere Anzahlen von Schichten möglich, die vollständig innerhalb des Schutzumfangs der vorliegenden Erfindung liegen sollen.
  • Bei einigen Ausführungsformen ist das erste Halbleitermaterial 52 ein epitaxiales Material, das zum Herstellen von Kanalbereichen z. B. von p-FETs geeignet ist, wie etwa Siliziumgermanium (SixGe1-x, wobei x o bis 1 sein kann), und das zweite Halbleitermaterial 54 ist ein epitaxiales Material, das zum Herstellen von Kanalbereichen z. B. von n-FETs geeignet ist, wie etwa Silizium. Die Mehrschichtstapel 64 (die auch als epitaxiale Materialstapel bezeichnet werden können) werden strukturiert, um bei der späteren Bearbeitung Kanalbereiche eines NSFET herzustellen. Insbesondere werden die Mehrschichtstapel 64 so strukturiert, dass horizontale Nanosheets entstehen, wobei die Kanalbereiche des resultierenden NSFET mehrere horizontale Nanosheets aufweisen.
  • Die Mehrschichtstapel 64 können mit einem epitaxialen Aufwachsprozess hergestellt werden, der in einer Aufwachskammer durchgeführt werden kann. Während des epitaxialen Aufwachsprozesses wird bei einigen Ausführungsformen eine erste Gruppe von Vorläufern zum selektiven Aufwachsen des ersten Halbleitermaterials 52 zyklisch in die Aufwachskammer eingeleitet, und dann wird eine zweite Gruppe von Vorläufern zum selektiven Aufwachsen des zweiten Halbleitermaterials 54 eingeleitet. Die erste Gruppe von Vorläufern umfasst Vorläufer für das erste Halbleitermaterial (z. B. Siliziumgermanium), und die zweite Gruppe von Vorläufern umfasst Vorläufer für das zweite Halbleitermaterial (z. B. Silizium). Bei einigen Ausführungsformen umfasst die erste Gruppe von Vorläufern einen Siliziumvorläufer (z. B. Silan) und einen Germaniumvorläufer (z. B. Monogerman), und die zweite Gruppe von Vorläufern umfasst den Siliziumvorläufer, aber nicht den Germaniumvorläufer. Der epitaxiale Aufwachsprozess kann daher ein kontinuierliches Aktivieren der Einleitung des Siliziumvorläufers in die Aufwachskammer und ein anschließendes zyklisches Durchführen der folgenden Schritte umfassen: (1) Aktivierung einer Einleitung des Germaniumvorläufers in die Aufwachskammer, wenn das erste Halbleitermaterial 52 aufgewachsen wird; und (2) Deaktivierung der Einleitung des Germaniumvorläufers in die Aufwachskammer, wenn das zweite Halbleitermaterial 54 aufgewachsen wird. Die zyklische Behandlung kann so lange wiederholt werden, bis eine Sollmenge von Schichten hergestellt ist.
  • Die 3A, 3B, 4A, 4B, 5A, 5B und 6 bis 17 sind Schnittansichten der NSFET-Vorrichtung 100 auf späteren Herstellungsstufen gemäß einer Ausführungsform. Die 3A, 4A, 5A und 6 bis 16 sind Schnittansichten entlang dem Querschnitt B - B von 1. Die 3B, 4B und 5B sind Schnittansichten entlang dem Querschnitt A - A von 1. 17 ist eine vergrößerte Darstellung eines gestrichelten Teils der NSFET-Vorrichtung 100, der in 16 gezeigt ist. In den Figuren sind zwar nur eine Finne und nur eine Gatestruktur als ein nicht-beschränkendes Beispiel gezeigt, aber es dürfte wohlverstanden sein, dass auch andere Anzahlen von Finnen und andere Anzahlen von Gatestrukturen hergestellt werden können.
  • In den 3A und 3B wird eine Finnenstruktur 91 so hergestellt, dass sie über das Substrat 50 übersteht. Die Finnenstruktur 91 weist eine Halbleiterfinne 90 und eine Nanostruktur 92 über der Halbleiterfinne 90 auf. Die Nanostruktur 92 und die Halbleiterfinne 90 können durch Ätzen von Gräben in dem Mehrschichtstapel 64 bzw. dem Substrat 50 hergestellt werden.
  • Die Finnenstruktur 91 kann mit jedem geeigneten Verfahren strukturiert werden. Zum Beispiel kann die Finnenstruktur 91 mit einem oder mehreren fotolithografischen Prozessen, wie etwa Doppelstrukturierungs- oder Mehrfachstrukturierungsprozessen, strukturiert werden. Im Allgemeinen vereinen Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse fotolithografische und selbstjustierte Prozesse, mit denen Strukturen erzeugt werden können, die zum Beispiel Rasterabstände haben, die kleiner als die sind, die sonst mit einem einzelnen direkten fotolithografischen Prozess erzielt werden können. Zum Beispiel wird bei einer Ausführungsform über einem Substrat eine Opferschicht hergestellt, die dann mit einem fotolithografischen Prozess strukturiert wird. Entlang der strukturierten Opferschicht werden mit einem selbstjustierten Prozess Abstandshalter hergestellt. Anschließend wird die Opferschicht entfernt, und die verbliebenen Abstandshalter können dann zum Strukturieren z. B. der Finnenstruktur 91 verwendet werden.
  • Bei einigen Ausführungsformen werden die verbliebenen Abstandshalter zum Strukturieren einer Maske 94 verwendet, die dann zum Strukturieren der Finnenstruktur 91 verwendet wird. Die Maske 94 kann eine einschichtige Maske sein, oder sie kann eine mehrschichtige Maske sein, die z. B. eine erste Maskenschicht 94A und eine zweite Maskenschicht 94B umfasst. Die erste Maskenschicht 94A und die zweite Maskenschicht 94B können jeweils aus einem dielektrischen Material wie Siliziumoxid, Siliziumnitrid, einer Kombination davon oder dergleichen hergestellt werden und können mit geeigneten Verfahren abgeschieden oder thermisch aufgewachsen werden. Die erste Maskenschicht 94A und die zweite Maskenschicht 94B sind unterschiedliche Materialien mit einer hohen Ätzselektivität. Zum Beispiel kann die erste Maskenschicht 94A Siliziumoxid sein, und die zweite Maskenschicht 94B kann Siliziumnitrid sein. Die Maske 94 kann durch Strukturieren der ersten Maskenschicht 94A und der zweiten Maskenschicht 94B mit einem geeigneten Ätzverfahren hergestellt werden. Die Maske 94 kann dann als eine Ätzmaske zum Ätzen des Substrats 50 und des Mehrschichtstapels 64 verwendet werden. Die Ätzung kann mit jedem geeigneten Ätzverfahren erfolgen, wie etwa einer reaktiven Ionenätzung (RIE), einer Neutralstrahlätzung (NBE) oder dergleichen, oder einer Kombination davon. Die Ätzung ist bei einigen Ausführungsformen ein anisotroper Ätzprozess. Nach dem Ätzprozess bildet der strukturierte Mehrschichtstapel 64 die Nanostruktur 92, und das strukturierte Substrat 50 bildet die Halbleiterfinne 90, wie in den 3A und 3B gezeigt ist. Daher umfasst bei der dargestellten Ausführungsform die Nanostruktur 92 auch wechselnde Schichten aus dem ersten Halbleitermaterial 52 und dem zweiten Halbleitermaterial 54, und die Halbleiterfinne 90 ist aus dem gleichen Material (z. B. Silizium) wie das Substrat 50 hergestellt.
  • Dann werden in den 4A und 4B STI-Bereiche 96 (STI: flache Grabenisolation) über dem Substrat 50 und auf entgegengesetzten Seiten der Finnenstruktur 91 hergestellt. Als ein Beispiel zum Herstellen der STI-Bereiche 96 kann ein Isoliermaterial über dem Substrat 50 abgeschieden werden. Das Isoliermaterial kann ein Oxid, wie etwa Siliziumoxid, ein Nitrid oder dergleichen oder eine Kombination davon sein und kann durch chemische Aufdampfung mit einem Plasma hoher Dichte (HDP-CVD), eine fließfähige CVD (FCVD) (z. B. eine CVD-basierte Materialabscheidung in einem Remote-Plasma-System und Nachhärten zum Umwandeln des Materials in ein anderes Material, wie etwa ein Oxid) oder dergleichen oder eine Kombination davon abgeschieden werden. Es können auch andere Isoliermaterialien verwendet werden, die mit einem geeigneten Verfahren abgeschieden werden. Bei der dargestellten Ausführungsform ist das Isoliermaterial Siliziumoxid, das mit einem FCVD-Prozess abgeschieden wird. Nach dem Abscheiden des Isoliermaterials kann ein Temperprozess durchgeführt werden.
  • Bei einer Ausführungsform wird das Isoliermaterial so abgeschieden, dass überschüssiges Isoliermaterial die Finnenstruktur 91 bedeckt. Bei einigen Ausführungsformen wird zunächst ein Belag entlang Oberflächen des Substrats 50 und der Finnenstruktur 91 hergestellt, und ein Füllmaterial, wie etwa eines der vorstehend erörterten, wird über dem Belag abgeschieden. Bei einigen Ausführungsformen wird der Belag weggelassen.
  • Dann wird ein Entfernungsprozess an dem Isoliermaterial durchgeführt, um überschüssiges Isoliermaterial über der Finnenstruktur 91 zu entfernen. Bei einigen Ausführungsformen kann ein Planarisierungsprozess, wie etwa eine chemisch-mechanische Polierung (CMP) oder ein Rückätzprozess, eine Kombination davon oder dergleichen verwendet werden. Durch den Planarisierungsprozess wird die Nanostruktur 92 freigelegt, sodass Oberseiten der Nanostruktur 92 und des Isoliermaterials nach Beendigung des Planarisierungsprozesses auf gleicher Höhe sind. Dann wird das Isoliermaterial ausgespart, um die STI-Bereiche 96 herzustellen. Das Isoliermaterial wird so ausgespart, dass die Nanostruktur 92 zwischen benachbarten STI-Bereichen 96 herausragt. Obere Teile der Halbleiterfinne 90 können ebenfalls zwischen benachbarten STI-Bereichen 96 herausragen. Außerdem können die Oberseiten der STI-Bereiche 96 eine ebene Oberfläche wie dargestellt, eine konvexe Oberfläche, eine konkave Oberfläche (wie etwa Dishing) oder eine Kombination davon haben. Die Oberseiten der STI-Bereiche 96 können durch eine geeignete Ätzung eben, konvex und/oder konkav hergestellt werden. Die STI-Bereiche 96 können mit einem geeigneten Ätzprozess, wie etwa einem, der für das Isoliermaterial selektiv ist (z. B. das Isoliermaterial mit einer höheren Geschwindigkeit als das Material der Halbleiterfinnen 90 und der Nanostrukturen 92 ätzt), ausgespart werden. Es kann zum Beispiel eine chemische Oxidentfernung mit einem geeigneten Ätzmittel, wie etwa verdünnter Fluorwasserstoffsäure (dHF-Säure), durchgeführt werden.
  • Bleiben wir bei den 4A und 4B. Über der Nanostruktur 92 und dem STI-Bereich 96 wird eine dielektrische Dummy-Schicht 97 hergestellt. Die dielektrische Dummy-Schicht 97 kann zum Beispiel Siliziumoxid, Siliziumnitrid, eine Kombination davon oder dergleichen sein und kann mit geeigneten Verfahren abgeschieden oder thermisch aufgewachsen werden. Bei einer Ausführungsform wird eine Schicht aus Silizium konform über der Nanostruktur 92 und über der Oberseite der STI-Bereiche 96 hergestellt, und ein thermischer Oxidationsprozess wird durchgeführt, um die abgeschiedene Siliziumschicht in eine Oxidschicht, wie etwa die dielektrische Dummy-Schicht 97, umzuwandeln.
  • In den 5A und 5B wird dann ein Dummy-Gate 102 über der Finne 90 und über der Nanostruktur 92 hergestellt. Zum Herstellen des Dummy-Gates 102 kann eine Dummy-Gateschicht über der dielektrischen Dummy-Schicht 97 hergestellt werden. Die über der dielektrischen Dummy-Schicht 97 hergestellte Dummy-Gateschicht kann dann z. B. mit einer CMP planarisiert werden. Die Dummy-Gateschicht kann ein leitfähiges Material sein, das aus der Gruppe amorphes Silizium, polykristallines Silizium (Polysilizium), polykristallines Siliziumgermanium (Poly-SiGe) oder dergleichen gewählt ist. Die Dummy-Gateschicht kann durch physikalische Aufdampfung (PVD), CVD, Sputterdeposition oder mit anderen Verfahren abgeschieden werden, die auf dem Fachgebiet bekannt sind und verwendet werden. Die Dummy-Gateschicht kann auch aus anderen Materialien hergestellt werden, die eine hohe Ätzselektivität gegenüber den STI-Bereichen 96 haben.
  • Dann werden Masken 104 über der Dummy-Gateschicht hergestellt. Die Masken 104 können aus Siliziumnitrid, Siliziumoxidnitrid, Kombinationen davon oder dergleichen hergestellt werden und können mit geeigneten fotolithografischen und Ätzverfahren strukturiert werden. Bei der dargestellten Ausführungsform umfasst die Maske 104 eine erste Maskenschicht 104A (z. B. eine Siliziumoxidschicht) und eine zweite Maskenschicht 104B (z. B. eine Siliziumnitridschicht). Die Struktur der Masken 104 wird dann mit einem geeigneten Ätzverfahren auf die Dummy-Gateschicht übertragen, um das Dummy-Gate 102 herzustellen, und sie wird dann mit einem geeigneten Ätzverfahren auf die Dummy-Gateschicht übertragen, um Dummy-Gatedielektrika 97 herzustellen. Das Dummy-Gate 102 bedeckt jeweilige Kanalbereiche der Nanostrukturen 92. Die Struktur der Masken 104 kann zum physischen Trennen des Dummy-Gates 102 von benachbarten Dummy-Gates verwendet werden. Das Dummy-Gate 102 kann außerdem eine Längsrichtung haben, die im Wesentlichen senkrecht zu der Längsrichtung der Finnen 90 ist. Das Dummy-Gate 102 und das Dummy-Gatedielektrikum 97 werden bei einigen Ausführungsformen kollektiv als eine Dummy-Gatestruktur bezeichnet.
  • Dann wird eine Gate-Abstandshalterschicht 107 durch konformes Abscheiden eines Isoliermaterials über der Nanostruktur 92, den STI-Bereichen 96 und dem Dummy-Gate 102 hergestellt. Das Isoliermaterial kann Siliziumnitrid, Siliziumcarbonitrid, eine Kombination davon oder dergleichen sein. Bei einigen Ausführungsformen umfasst die Gate-Abstandshalterschicht 107 mehrere Teilschichten. Zum Beispiel kann eine erste Teilschicht 108 (die gelegentlich als eine Gate-Dichtungsabstandshalterschicht bezeichnet wird) durch eine thermische Oxidation oder eine Abscheidung hergestellt werden, und eine zweite Teilschicht 109 (die gelegentlich als eine Gate-Hauptabstandshalterschicht bezeichnet wird kann konform auf der ersten Teilschicht 108 abgeschieden werden.
  • 5B zeigt Schnittansichten der NSFET-Vorrichtung 100 von 5A, aber entlang einem Querschnitt F - F von 5A. Der Querschnitt F - F von 5A entspricht dem Querschnitt A - A von 1.
  • In 6 wird dann die Gate-Abstandshalterschicht 107 mit einem anisotropen Ätzprozess geätzt, um Gate-Abstandshalter 107 herzustellen. Mit dem anisotropen Ätzprozess können horizontale Teile der Gate-Abstandshalterschicht 107 (z. B. Teile über den STI-Bereichen 96 und dem Dummy-Gate 102) entfernt werden, wobei verbliebene vertikale Teile der Gate-Abstandshalter 107 (z. B. entlang Seitenwänden des Dummy-Gates 102 und des Dummy-Gatedielektrikums 97) die Gate-Abstandshalter 107 bilden.
  • Nach der Herstellung der Gate-Abstandshalter 107 kann eine Implantation für leicht dotierte Source-/Drain-Bereiche (LDD-Bereiche; nicht dargestellt) durchgeführt werden. Geeignete p- oder n-Dotierungsstoffe können in die freiliegende Nanostruktur 92 und/oder die Halbleiterfinne 90 implantiert werden. Die n-Dotierungsstoffe können alle geeigneten n-Dotierungsstoffe sein, wie etwa Phosphor, Arsen, Antimon oder dergleichen, und die p-Dotierungsstoffe können alle geeigneten p-Dotierungsstoffe sein, wie etwa Bor, BF2, Indium oder dergleichen. Die leicht dotierten Source-/Drain-Bereiche können eine Dotierungskonzentration von etwa 1015 cm-3 bis etwa 1016 cm-3 haben. Zum Aktivieren der implantierten Dotierungsstoffe kann ein Temperprozess durchgeführt werden.
  • In 7 werden dann Öffnungen 110 (die auch als Aussparungen bezeichnet werden können) in der Nanostruktur 92 erzeugt. Die Öffnungen 110 können sich durch die Nanostruktur 92 und in die Halbleiterfinne 90 erstrecken. Die Öffnungen 110 können mit einem geeigneten Ätzverfahren z. B. unter Verwendung des Dummy-Gates 102 als eine Ätzmaske erzeugt werden. Die Öffnungen legen Endteile des ersten Halbleitermaterials 52 und Endteile des zweiten Halbleitermaterials 54 frei.
  • In 8 wird nach dem Erzeugen der Öffnungen 110 ein selektiver Ätzprozess (z. B. ein Nassätzprozess unter Verwendung einer Ätzchemikalie) durchgeführt, um die Endteile des ersten Halbleitermaterials 52, die von den Öffnungen 110 freigelegt worden sind) auszusparen, ohne das zweite Halbleitermaterial 54 erheblich anzugreifen. Nach dem selektiven Ätzprozess werden Aussparungen 52R in dem ersten Halbleitermaterial 52 an Positionen erzeugt, an denen sich bisher die nun entfernten Endteile befunden haben.
  • Dann wird in 9 eine Dummy-Innenabstandshalterschicht 55 (z. B. konform) in den Öffnungen 110 hergestellt. Die Dummy-Innenabstandshalterschicht 55 belegt Seitenwände und Unterseiten der Öffnungen 110. Die Dummy-Innenabstandshalterschicht 55 belegt außerdem Oberflächen der Aussparungen 52R. Bei der dargestellten Ausführungsform ist eine Dicke der Dummy-Innenabstandshalterschicht 55 in den Aussparungen 52R größer als eine Dicke der Dummy-Innenabstandshalterschicht 55, die sich außerhalb der Aussparungen 52R (z. B. entlang Seitenwänden der Öffnungen 110) befindet. Die größere Dicke der Dummy-Innenabstandshalterschicht 55 in den Aussparungen 52R kann durch eine höhere Abscheidungs-/Ansammlungsgeschwindigkeit des abgeschiedenen Materials in kleinen/engen Zwischenräumen (z. B. in den Aussparungen 52R) verursacht werden.
  • Bei einigen Ausführungsformen wird die Dummy-Innenabstandshalterschicht 55 aus einem geeigneten dielektrischen Material, wie etwa Siliziumoxid, hergestellt, und sie kann mit einem geeigneten Abscheidungsverfahren, wie etwa ALD, PVD, CVD oder dergleichen, hergestellt werden. Das Material für die Dummy-Innenabstandshalterschicht 55 kann so gewählt werden, dass es eine Ätzrate hat, die der für das erste Halbleitermaterial 52 gleicht oder ähnelt, sodass in einem späteren Ätzprozess zum Entfernen des ersten Halbleitermaterials 52 Dummy-Innenabstandshalter 55 (die durch Ätzen der Dummy-Innenabstandshalterschicht 55 entstehen) und das erste Halbleitermaterial 52 mit dem gleichen Ätzprozess entfernt werden können.
  • In 10 wird dann ein Ätzprozess durchgeführt, um Teile der Dummy-Innenabstandshalterschicht 55, die außerhalb der Aussparungen 52R angeordnet sind, zu entfernen. Die verbliebenen Teile der Dummy-Innenabstandshalterschicht 55 (z. B. Teile, die in den Aussparungen 52R angeordnet sind) bilden die Dummy-Innenabstandshalter 55. Bei einer Ausführungsform ist der Ätzprozess ein Nassätzprozess unter Verwendung eines geeigneten Ätzmittels, wie etwa verdünnter Fluorwasserstoffsäure (dHF-Säure). Der Nassätzprozess kann ein zeitgesteuerter Prozess sein, sodass die Dummy-Innenabstandshalterschicht 55, die außerhalb der Aussparungen 52R angeordnet ist, entfernt wird, während Teile der (dickeren) Dummy-Innenabstandshalterschicht 55 innerhalb der Aussparungen 52R bestehen bleiben und die Dummy-Innenabstandshalter 55 bilden.
  • In 11 wird dann eine Materialschicht 56 in den Aussparungen 52R über den Dummy-Innenabstandshaltern 55 hergestellt. In dem Beispiel von 11 ist die Materialschicht 56 ein Halbleitermaterial, wie etwa Silizium, das mit einem geeigneten Herstellungsverfahren, wie etwa einem Epitaxieprozess, hergestellt wird. Bei der dargestellten Ausführungsform werden die Materialschicht 56 und das zweite Halbleitermaterial 54 aus dem gleichen Material (z. B. Silizium) hergestellt, aber die Materialschicht 56 kann auch aus einem anderen Material als das zweite Halbleitermaterial 54 hergestellt werden.
  • Bei einer Ausführungsform wird zum Herstellen der Materialschicht 56 eine Schicht aus epitaxialem Silizium konform in den Öffnungen 110 und in den Aussparungen 52R hergestellt. Dann wird ein Ätzprozess (z. B. ein anisotroper Ätzprozess) durchgeführt, um Teile der epitaxialen Siliziumschicht, die sich außerhalb der Aussparungen 52R befinden, zu entfernen, während Teile der (dickeren) epitaxialen Siliziumschicht innerhalb der Aussparungen 52R bestehen bleiben und die Materialschicht 56 bilden. Wie in 11 gezeigt ist, umfasst die Materialschicht 56 mehrere Segmente, wobei jedes Segment über einem jeweiligen Dummy-Innenabstandshalter 55 angeordnet ist (und ihn z. B. kontaktiert). Die Verwendung eines Halbleitermaterials (z. B. Silizium) für die Materialschicht 56 unterstützt die Herstellung von Source-/Drain-Bereichen 112 in einem späteren Prozess. In dem Beispiel von 11 füllen die Materialschicht 56 und die Dummy-Innenabstandshalter 55 die Aussparungen 52R nicht vollständig, sodass die später hergestellten Source-/Drain-Bereiche 112 eine Mehrzahl von Vorsprüngen (siehe 112P in 12) haben, die sich in die verbliebenen Zwischenräume der Aussparungen 52R erstrecken (d. h., diese füllen).
  • In 12 werden dann die Source-/Drain-Bereiche 112 in den Öffnungen 110 hergestellt. Wie in 12 gezeigt ist, füllen die Source-/Drain-Bereiche 112 die Öffnungen 110, und sie haben eine Mehrzahl von Vorsprüngen 112P, die die Aussparungen 52R in dem ersten Halbleitermaterial 52 füllen. Bei der dargestellten Ausführungsform werden die Source-/Drain-Bereiche 112 aus einem oder mehreren epitaxialen Materialien hergestellt, und sie können daher auch als epitaxiale Source-/Drain-Bereiche 112 bezeichnet werden. Bei einigen Ausführungsformen werden die epitaxialen Source-/Drain-Bereiche 112 in den Öffnungen 110 hergestellt, um eine mechanische Spannung in die jeweiligen Kanalbereichen der hergestellten NSFET-Vorrichtung einzutragen, wodurch die Leistung verbessert wird. Die epitaxialen Source-/Drain-Bereiche 112 werden so hergestellt, dass das Dummy-Gate 102 zwischen benachbarten Paaren der epitaxialen Source-/Drain-Bereiche 112 angeordnet ist. Bei einigen Ausführungsformen werden die Gate-Abstandshalter 107 zum Trennen der epitaxialen Source-/Drain-Bereiche 112 von dem Dummy-Gate 102 mit einem entsprechenden seitlichen Abstand verwendet, sodass die epitaxialen Source-/Drain-Bereiche 112 ein später hergestelltes Gate der resultierenden NSFET-Vorrichtung nicht kurzschließen.
  • Die epitaxialen Source-/Drain-Bereiche 112 werden in den Öffnungen 110 epitaxial aufgewachsen. Die epitaxialen Source-/Drain-Bereiche 112 können jedes geeignete Material, wie etwa für eine n- oder eine p-Vorrichtung, aufweisen. Wenn zum Beispiel n-Vorrichtungen hergestellt werden, können die epitaxialen Source-/Drain-Bereiche 112 Materialien aufweisen, die eine Zugspannung in die Kanalbereiche eintragen, wie etwa Silizium, SiC, SiCP, SiP oder dergleichen. Und wenn p-Vorrichtungen hergestellt werden, können die epitaxialen Source-/Drain-Bereiche 112 Materialien aufweisen, die eine Druckspannung in die Kanalbereiche eintragen, wie etwa SiGe, SiGeB, Ge, GeSn oder dergleichen. Die epitaxialen Source-/Drain-Bereiche 112 können Flächen haben, die gegenüber jeweiligen Flächen der Finnen erhaben sind, und sie können Abschrägungen haben.
  • Die epitaxialen Source-/Drain-Bereiche 112 und/oder die Finnen 90 können mit Dotanden implantiert werden, um Source-/Drain-Bereiche herzustellen, ähnlich wie bei dem Verfahren, das vorstehend zum Herstellen von leicht dotierten Source-/Drain-Bereichen erörtert worden ist, und anschließend kann ein Temperprozess durchgeführt werden. Die Source-/Drain-Bereiche können eine Dotierungskonzentration von etwa 1019 cm-3 bis etwa 1021 cm-3 haben. Die n- und/oder p-Dotierungsstoffe für die Source-/Drain-Bereiche können die Dotierungsstoffe sein, die vorstehend erörtert worden sind. Bei einigen Ausführungsformen können die epitaxialen Source-/Drain-Bereiche 112 in situ während des Aufwachsens dotiert werden.
  • Durch die Epitaxieprozesse, die zum Herstellen der epitaxialen Source-/Drain-Bereiche 112 verwendet werden, haben Oberseiten der epitaxialen Source-/Drain-Bereiche 112 Abschrägungen, die sich seitlich nach außen über Seitenwände der Finne 90 hinaus ausdehnen. Bei einigen Ausführungsformen bleiben benachbarte epitaxiale Source-/Drain-Bereiche 112, die über benachbarten Finnen angeordnet sind, nach der Beendigung des Epitaxieprozesses getrennt. Bei anderen Ausführungsformen führen diese Abschrägungen dazu, dass benachbarte epitaxiale Source-/Drain-Bereiche 112, die über benachbarten Finnen des gleichen NSFET angeordnet sind, verschmelzen.
  • In 13 wird dann eine Kontakt-Ätzstoppschicht (CESL) 116 über den Source-/Drain-Bereichen 112 und über dem Dummy-Gate 102 (z. B. konform) hergestellt, und dann wird ein erstes Zwischenschichtdielektrikum (ILD) 114 über der CESL 116 abgeschieden. Die CESL 116 wird aus einem Material hergestellt, das eine andere Ätzrate als das erste ILD 114 hat, und sie kann aus Siliziumnitrid durch PECVD hergestellt werden, aber alternativ können auch andere dielektrische Materialien, wie etwa Siliziumoxid, Siliziumoxidnitrid, Kombinationen davon oder dergleichen, und alternative Verfahren zum Herstellen der CESL 116 verwendet werden, wie etwa chemische Aufdampfung bei Tiefdruck (LPCVD), PVD oder dergleichen.
  • Das erste ILD 114 kann aus einem dielektrischen Material hergestellt werden und kann mit jedem geeigneten Verfahren abgeschieden werden, wie etwa CVD, plasmaunterstützte CVD (PECVD) oder FCVD. Dielektrische Materialien für das erste ILD 114 können Siliziumoxid, Phosphorsilicatglas (PSG), Borsilicatglas (BSG), Borphosphorsilicatglas (BPSG), undotiertes Silicatglas (USG) oder dergleichen sein. Es können auch andere Isoliermaterialien verwendet werden, die mit einem geeigneten Verfahren hergestellt werden.
  • Dann wird das Dummy-Gate 102 entfernt. Zum Entfernen des Dummy-Gates 102 wird ein Planarisierungsprozess, wie etwa eine CMP, durchgeführt, um die Oberseiten des ersten ILD 114 und der CESL 116 mit den Oberseiten des Dummy-Gates 102 und der Gate-Abstandshalter 107 auf gleiche Höhe zu bringen. Mit dem Planarisierungsprozess können auch die Masken 104 (siehe 5A) auf den Dummy-Gates 102 (falls die Masken 104 nicht mit dem anisotropen Ätzprozess zum Herstellen der Gate-Abstandshalter 107 entfernt worden sind) und Teile der Gate-Abstandshalter 107 entlang Seitenwänden der Masken 104 entfernt werden. Nach dem Planarisierungsprozess sind Oberseiten des Dummy-Gates 102, der Gate-Abstandshalter 107 und des ersten ILD 114 auf gleicher Höhe. Dementsprechend werden die Oberseiten des Dummy-Gates 102 durch das erste ILD 114 freigelegt.
  • Nach dem Planarisierungsprozess wird das Dummy-Gate 102 in einem oder mehreren Ätzschritten entfernt, sodass eine Aussparung 103 zwischen den Gate-Abstandshaltern 107 entsteht. Bei einigen Ausführungsformen wird das Dummy-Gate 102 mit einem anisotropen Trockenätzprozess entfernt. Der Ätzprozess kann zum Beispiel ein Trockenätzprozess sein, in dem ein oder mehrere Reaktionsgase verwendet werden, die das Dummy-Gate 102 selektiv ätzen, ohne das erste ILD 114 oder die Gate-Abstandshalter 107 zu ätzen. Die Aussparung 103 legt die Kanalbereiche des NSFET frei. Die Kanalbereiche sind zwischen benachbarten Paaren der epitaxialen Source-/Drain-Bereiche 112 angeordnet. Während des Entfernens des Dummy-Gates 102 kann das Dummy-Gatedielektrikum 97 als eine Ätzstoppschicht verwendet werden, wenn das Dummy-Gate 102 geätzt wird. Nach dem Entfernen des Dummy-Gates 102 kann auch das Dummy-Gatedielektrikum 97 entfernt werden. Nach dem Entfernen des Dummy-Gates 102 sind das erste Halbleitermaterial 52 und das zweite Halbleitermaterial 54, die unter dem Dummy-Gate 102 angeordnet waren, durch die Aussparung 103 freigelegt.
  • Dann wird das erste Halbleitermaterial 52 entfernt, um das zweite Halbleitermaterial 54 freizulegen. Nachdem das erste Halbleitermaterial 52 entfernt worden ist, bildet das zweite Halbleitermaterial 54 eine Mehrzahl von Nanosheets 54, die sich horizontal (z. B. parallel zu einer Haupt-Oberseite des Substrats 50) erstrecken. Die Nanosheets 54 können kollektiv als die Kanalbereiche oder die Kanalschichten der hergestellten NSFET-Vorrichtung 100 bezeichnet werden. Wie in 13 gezeigt ist, entstehen durch das Entfernen des ersten Halbleitermaterials 52 Zwischenräume 53 (z. B. leere Zwischenräume) zwischen den Nanosheets 54. Bei einigen Ausführungsformen können die Nanosheets 54 auch als Nanodrähte bezeichnet werden, und die NSFET-Vorrichtung 100 kann auch als eine GAA-Vorrichtung bezeichnet werden.
  • Bei einigen Ausführungsformen wird das erste Halbleitermaterial 52 mit einem selektiven Ätzprozess unter Verwendung eines Ätzmittels entfernt, das für das erste Halbleitermaterial 52 selektiv ist (z. B. eine höhere Ätzrate für dieses hat), sodass das erste Halbleitermaterial 52 entfernt wird, ohne das zweite Halbleitermaterial 54 erheblich anzugreifen. Bei einer Ausführungsform wird ein isotroper Ätzprozess durchgeführt, um das erste Halbleitermaterial 52 zu entfernen. Der isotrope Ätzprozess kann unter Verwendung eines Ätzgases und optional eines Trägergases durchgeführt werden, wobei das Ätzgas F2 und HF umfasst und das Trägergas ein Inertgas sein kann, wie etwa Ar, He oder N2, eine Kombination davon oder dergleichen.
  • Bei einigen Ausführungsformen werden auch die Dummy-Innenabstandshalter 55 mit dem Ätzprozess zum Entfernen des ersten Halbleitermaterials 52 entfernt. Bei anderen Ausführungsformen wird nach dem Entfernen des ersten Halbleitermaterials 52 ein weiterer Ätzprozess durchgeführt, um die Dummy-Innenabstandshalter 55 (z. B. selektiv) zu entfernen. Nachdem die Dummy-Innenabstandshalter 55 entfernt worden sind, liegt die Materialschicht 56 (z. B. Silizium) in den Spalten 53 frei.
  • In 14 wird dann eine Innenabstandshalterschicht 131 (z. B. konform) in der Aussparung 103 und um die Nanosheets 54 hergestellt. Bei einigen Ausführungsformen wird die Innenabstandshalterschicht 131 aus einem geeigneten dielektrischen Material hergestellt. Beispiele für das Material der Innenabstandshalterschicht 131 sind Siliziumnitrid (SiN), Siliziumoxidnitrid (SiON), Silizium-Kohlenstoff-Nitrid (SiCN), Siliziumoxidcarbonitrid (SiOCN), Siliziumcarbid (SiC), Siliziumoxid (Si02) oder dergleichen, die mit einem geeigneten Abscheidungsverfahren wie ALD, PVD, CVD oder dergleichen abgeschieden werden.
  • Wie in 14 gezeigt ist, entsteht in einem Bereich 132 in der Nähe des Endteils des Nanosheets 54 auf Grund des Vorsprungs 112P der Source-/Drain-Bereiche 112 und der Materialschicht 56 über dem Vorsprung 112P ein kleiner Zwischenraum (siehe die Bezeichnung 133). Der kleine Zwischenraum lässt sich leichter mit der Innenabstandshalterschicht 131 abdichten, sodass ein Luftspalt 133 entsteht. Eine vergrößerte Darstellung des Bereichs 132 ist in 7 gezeigt. Einzelheiten des Luftspalts 133 werden später erörtert. Bei einigen Ausführungsformen haben auf Grund der höheren Abscheidungs-/Ansammlungsgeschwindigkeit in kleinen/engen Zwischenräumen Teile der Innenabstandshalterschicht 131 in dem Bereich 132 (z. B. Teile, die die Materialschicht 56 kontaktieren) eine größere Dicke als andere Teile der Innenabstandshalterschicht 131.
  • In 15 wird dann ein Ätzprozess zum Entfernen von Teilen der Innenabstandshalterschicht 131 durchgeführt. Der Ätzprozess kann ein Nassätzprozess sein, der unter Verwendung eines geeigneten Ätzmittels, wie etwa H3PO4, durchgeführt wird. Der Ätzprozess kann ein zeitgesteuerter Prozess sein, sodass Teile der Innenabstandshalterschicht 131 außerhalb des Bereichs 132 (z. B. um die mittleren Teile der Nanosheets 54) vollständig entfernt werden, während übrige Teile der Innenabstandshalterschicht 131 innerhalb des Bereichs 132 (z. B. Teile, die die Materialschicht 56 kontaktieren und die Luftspalte 133 abdichten) Innenabstandshalter 131 bilden. Wie in 15 gezeigt ist, erstrecken sich die Innenabstandshalter 131 jeweils zusammenhängend zwischen zwei benachbarten Nanosheets 54 oder zwischen einem untersten Nanosheet 54 und der Finne 90 und dichten einen Luftspalt 133 ab.
  • Wie in 16 gezeigt ist, wird dann eine dielektrische Gateschicht 120 (z. B. konform) in der Aussparung 103 hergestellt. Die dielektrische Gateschicht 120 umschließt die Nanosheets 54, belegt Seitenwände der ersten Teilschicht 108 der Gate-Abstandshalter und erstreckt sich entlang der Oberseite und den Seitenwänden der Finne 90. Bei einigen Ausführungsformen weist die dielektrische Gateschicht 120 Siliziumoxid, Siliziumnitrid oder Multischichten davon auf. Bei einigen Ausführungsformen weist die dielektrische Gateschicht 120 ein dielektrisches High-k-Material auf, und bei diesen Ausführungsformen kann sie einen k-Wert von mehr als etwa 7,0 haben und kann ein Metalloxid oder ein Silicat von Hf, Al, Zr, La, Mg, Ba, Ti oder Pb oder Kombinationen davon aufweisen. Als Herstellungsverfahren für die dielektrische Gateschicht 120 können Molekularstrahlabscheidung (MBD), ALD, PECVD und dergleichen verwendet werden.
  • Dann wird ein Gate-Elektrodenmaterial (d. h., ein elektrisch leitfähiges Material) in der Aussparung 103 abgeschieden, um die Gateelektrode 122 herzustellen. Die Gateelektrode 122 füllt die übrigen Teile der Aussparung 103. Die Gateelektrode 122 kann aus einem metallhaltigen Material wie Cu, Al, W oder dergleichen oder einer Kombination davon oder Multischichten davon z. B. durch Elektroplattierung, stromlose Plattierung oder mit einem anderen geeigneten Verfahren hergestellt werden. Nach dem Einfüllen der Gateelektrode 122 kann ein Planarisierungsprozess, wie etwa eine CMP, durchgeführt werden, um die über der Oberseite des ILD 114 befindlichen überschüssigen Teile der dielektrischen Gateschicht 120 und des Materials der Gateelektrode 122 zu entfernen. Die verbliebenen Teile des Materials der Gateelektrode 122 und der dielektrischen Gateschicht 120 bilden dann ein Ersatzgate der resultierenden NSFET-Vorrichtung 100. Die Gateelektrode 122 und die entsprechende dielektrische Gateschicht 120 können kollektiv als ein Gatestapel 123, eine Ersatzgatestruktur 123 oder eine Metallgatestruktur 123 bezeichnet werden. Jeder Gatestapel 123 erstreckt sich über und um die jeweiligen Nanosheets 54.
  • Die Gateelektrode 122 ist in dem Beispiel von 16 zwar als eine einzelne Schicht dargestellt, aber ein Fachmann dürfte ohne weiteres erkennen, dass die Gateelektrode 122 auch eine Mehrschichtstruktur haben kann und eine Mehrzahl von Schichten, wie etwa eine Sperrschicht, eine Austrittsarbeitsschicht, eine Seedschicht und ein Füllmetall, aufweisen kann.
  • Zum Beispiel kann eine Sperrschicht konform über der dielektrischen Gateschicht 120 hergestellt werden. Die Sperrschicht kann ein elektrisch leitfähiges Material wie Titannidrid aufweisen, aber alternativ können auch andere Materialien, wie etwa Tantalnitrid, Titan, Tantal oder dergleichen, verwendet werden. Über der Sperrschicht kann eine Austrittsarbeitsschicht hergestellt werden. Beispielhafte p-Austrittsarbeitsmaterialien (die auch als p-Austrittsarbeitsmetalle bezeichnet werden können) sind TiN, TaN, Ru, Mo, Al, WN, ZrSi2, MoSi2, TaSi2, NiSi2, WN, andere geeignete p-Austrittsarbeitsmaterialien oder Kombinationen davon. Beispielhafte n-Austrittsarbeitsmaterialien (die auch als n-Austrittsarbeitsmetalle bezeichnet werden können) sind Ti, Ag, TaAl, TaAlC, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, andere geeignete n-Austrittsarbeitsmaterialien oder Kombinationen davon. Ein Austrittsarbeitswert ist mit der Materialzusammensetzung der Austrittsarbeitsschicht assoziiert, und daher wird die Austrittsarbeitsschicht so gewählt, dass ihr Austrittsarbeitswert so eingestellt werden kann, dass eine Soll-Schwellenspannung VTH in der herzustellenden Vorrichtung erreicht wird.
  • 17 ist eine vergrößerte Darstellung des Bereichs 132 von 16. Wie in 17 gezeigt ist, dichtet der Innenabstandshalter 131 einen Luftspalt 133 ab, der sich zwischen dem Innenabstandshalter 131 und der Materialschicht 56 sowie zwischen zwei benachbarten Nanosheets 54 befindet. Der Luftspalt 133 kann einen oberen Teil 133U über dem Vorsprung 112P der Source-/Drain-Bereiche 112 und einen unteren Teil 133L unter dem Vorsprung 112P umfassen. Bei einigen Ausführungsformen sind der obere Teil 133U und der untere Teil 133L des Luftspalts 133 zwei getrennte abgedichtete Zwischenräume. Bei einigen Ausführungsformen haben der obere Teil 133U und der untere Teil 133L ähnliche Formen (z. B. sind sie im Wesentlichen spiegelsymmetrisch um eine horizontale Mittelachse 112C des Vorsprungs 112P von 17). In dem Beispiel von 17 hat der obere Teil 133U (oder der untere Teil 133L) des Luftspalts 133 eine Breite W zwischen dem Innenabstandshalter 131 und der Materialschicht 56, wobei die Breite W entlang einer vertikalen Richtung von 17 von der Mitte von zwei benachbarten Nanosheets 54 zu einem der beiden benachbarten Nanosheets 54 stetig zunimmt. Außerdem hat der obere Teil 133U (oder der untere Teil 133L) des Luftspalts 133 eine Höhe H, die einen ersten Wert H1, der zwischen dem Innenabstandshalter 131 und der Materialschicht 56 gemessen wird, und einen zweiten Wert H2 hat, der zwischen dem Nanosheet 54 und der Materialschicht 56 gemessen wird, wobei H1 entlang einer horizontalen Richtung von 17 von links nach rechts stetig zunimmt und H2 entlang dieser Richtung von links nach rechts stetig abnimmt. In 17 hat der Innenabstandshalter 131 eine Fläche 131S1, die zu dem Gatestapel 123 zeigt und diesen kontaktiert, und eine Fläche 131S2, die zu dem Luftspalt 133 zeigt. Die Materialschicht 56 kann sich in die Fläche 131S2 erstrecken, wie in 17 gezeigt ist. Die Flächen 131S1 und 131S2 sind gewölbte Flächen. Bei Betrachtung entlang einer ersten Richtung von dem Innenabstandshalter 131 zu dem Gatestapel 123 ist die Fläche 131S1 eine konkave Fläche und die Fläche 131S2 ist eine konvexe Fläche, und bei Betrachtung entlang einer zweiten Richtung, die der ersten Richtung entgegengesetzt ist, ist die Fläche 131S1 eine konvexe Fläche und die Fläche 131S2 ist eine konkave Fläche. Bei einigen Ausführungsformen beträgt ein Abstand S zwischen benachbarten Nanosheets 54 etwa 5 nm bis etwa 20 nm, ein Abstand D zwischen dem Source-/Drain-Bereich 112 und der Fläche 131S1 der Innenabstandshalterschicht 131 beträgt etwa 5 nm bis etwa 15 nm, und eine Dicke T der Materialschicht 56 beträgt etwa 2 nm bis etwa 7 nm. Bei einigen Ausführungsformen beträgt die Höhe H des Luftspalts 133 (z. B. 133U oder 133L) etwa ein Viertel bis etwa die Hälfte des Abstands S (d. h., 0,25S < H ≤ 0,5S). Bei einigen Ausführungsformen beträgt die Breite W des Luftspalts 133 etwa (D - F) bis etwa (D - 0,5F), d. h., (D - F) ≤ W < (D - 0,5F).
  • Bei einigen Ausführungsformen senkt der Luftspalt 133 den k-Wert (z. B. den mittleren k-Wert) der dielektrischen Materialien in der Nähe des Gatestapels 123, sodass die Vorrichtungsleistung durch Reduzieren der parasitären Kapazität der NSFET-Vorrichtung 100 verbessert wird.
  • Eine weitere Bearbeitung kann durchgeführt werden, um die Herstellung der NSFET-Vorrichtung 100 zu beenden, wie ein Fachmann verstehen dürfte, und daher werden Einzelheiten hier nicht wiederholt. Zum Beispiel kann ein zweites ILD über dem ersten ILD 114 abgeschieden werden. Außerdem können Gatekontakte und Source-/Drain-Kontakte durch das zweite ILD und/oder das erste ILD 114 hergestellt werden, um die Gateelektrode 122 bzw. die Source-/Drain-Bereiche 112 elektrisch zu verbinden.
  • 18 ist eine Schnittansicht einer NSFET-Vorrichtung 100A auf einer bestimmten Herstellungsstufe gemäß einer weiteren Ausführungsform. Die NSFET-Vorrichtung 100A ist der NSFET-Vorrichtung 100 von 16 ähnlich, aber die Materialschicht 56 von 16 (z. B. eine Halbleiterschicht) wird durch eine Materialschicht 57 ersetzt, die eine Schicht aus einem dielektrischen Material ist. Die Materialschicht 57 kann mit dem gleichen oder einem ähnlichen Bearbeitungsprozess (z. B. einem Abscheidungsprozess und einem anschließenden Ätzprozess) hergestellt werden, der vorstehend unter Bezugnahme auf 11 für die Materialschicht 56 erörtert worden ist. Nachdem die Materialschicht 57 hergestellt worden ist, kann der gleiche oder ein ähnlicher Bearbeitungsprozess, wie er in den 12 bis 16 dargestellt ist, durchgeführt werden, um die NSFET-Vorrichtung 100A von 18 herzustellen. Bei einigen Ausführungsformen ist das Material für die Materialschicht 57 das Gleiche wie das Material für die Innenabstandshalter 131, wie etwa Siliziumnitrid. Bei anderen Ausführungsformen ist das Material für die Materialschicht 57 ein dielektrisches Material, das von dem dielektrischen Material für die Innenabstandshalter 131 verschieden ist.
  • 19 ist eine vergrößerte Darstellung des Bereichs 132 von 18. Wie in 19 gezeigt ist, dichten die Innenabstandshalter 131 einen Luftspalt 133 ab, der sich zwischen der Materialschicht 57 und dem Innenabstandshalter 131 sowie zwischen zwei benachbarten Nanosheets 54 befindet. Einzelheiten des Luftspalts 133, wie etwa die Formen und Abmessungen, gleichen oder ähneln denen von 17 und werden daher hier nicht wiederholt.
  • Abwandlungen der offenbarten Ausführungsformen sind möglich und sollen vollständig innerhalb des Schutzumfangs der vorliegenden Erfindung liegen. Zum Beispiel kann in Abhängigkeit von der Art der hergestellten Vorrichtung (z. B. n- oder p-Vorrichtung) das zweite Halbleitermaterial 54 entfernt werden, und das erste Halbleitermaterial 52 kann bestehen bleiben, um die Nanosheets so herzustellen, dass sie als die Kanalbereiche der hergestellten NSFET-Vorrichtung funktionieren. Bei Ausführungsformen, bei denen das erste Halbleitermaterial 52 bestehen bleibt, um die Nanosheets zu bilden, werden Innenabstandshalter in der Nähe der Endteile des zweiten Halbleitermaterials 54 hergestellt, wie einem Fachmann durchaus bekannt sein dürfte.
  • Ausführungsformen können Vorteile erzielen. Mit dem offenbarten Verfahren oder der offenbarten Struktur wird die parasitäre Kapazität der NSFET-Vorrichtung dadurch reduziert, dass Luftspalte zwischen den Innenabstandshaltern und den Source-/Drain-Bereichen 112 erzeugt werden. Außerdem wird das epitaxiale Aufwachsen der Source-/Drain-Bereiche 112 durch Verwenden eines Halbleitermaterials (z. B. Silizium) für die Materialschicht 56 erleichtert.
  • 20 ist ein Ablaufdiagramm eines Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß einigen Ausführungsformen. Es versteht sich, dass das beispielhafte Verfahren, das in 20 gezeigt ist, lediglich ein Beispiel für zahlreiche mögliche beispielhafte Verfahren ist. Ein Durchschnittsfachmann dürfte zahlreiche Abwandlungen, Alternativen und Modifikationen erkennen. Zum Beispiel können verschiedene Schritte, die in 20 gezeigt sind, hinzugefügt, weggelassen, ersetzt, umgeordnet oder wiederholt werden.
  • In 20 wird in einem Schritt 1010 eine Dummy-Gatestruktur über einer Nanostruktur und einer Finne hergestellt, wobei sich die Nanostruktur über der Finne befindet, die Finne aus einem Substrat herausragt und die Nanostruktur wechselnde Schichten aus einem ersten Halbleitermaterial und einem zweiten Halbleitermaterial aufweist. In einem Schritt 1020 werden Öffnungen in der Nanostruktur auf gegenüberliegenden Seiten der Dummy-Gatestruktur erzeugt, wobei die Öffnungen Endteile des ersten Halbleitermaterials und Endteile des zweiten Halbleitermaterials freilegen. In einem Schritt 1030 werden die freigelegten Endteile des ersten Halbleitermaterials ausgespart, um Aussparungen zu erzeugen. In einem Schritt 1040 werden Dummy-Innenabstandshalter in den Aussparungen hergestellt, und eine Materialschicht wird über den Dummy-Innenabstandshaltern in den Aussparungen hergestellt. In einem Schritt 1050 werden Source-/Drain-Bereiche in den Öffnungen hergestellt, nachdem die Materialschicht hergestellt worden ist. In einem Schritt 1060 wird nach dem Herstellen der Source-/Drain-Bereiche die Dummy-Gatestruktur entfernt, um das erste Halbleitermaterial und das zweite Halbleitermaterial freizulegen, die unter der Dummy-Gatestruktur angeordnet sind. In einem Schritt 1070 werden das freigelegte erste Halbleitermaterial und die Dummy-Innenabstandshalter entfernt, wobei das zweite Halbleitermaterial bestehen bleibt und eine Mehrzahl von Nanosheets bildet, wobei die Materialschicht nach dem Entfernen der Dummy-Innenabstandshalter freiliegt. In einem Schritt 1080 werden Innenabstandshalter zwischen den Source-/Drain-Bereichen an gegenüberliegenden Enden der Mehrzahl von Nanosheets hergestellt, wobei die Innenabstandshalter jeweils einen Luftspalt zwischen den einzelnen Innenabstandshaltern und der Materialschicht abdichten.
  • Bei einer Ausführungsform weist eine Halbleitervorrichtung Folgendes auf: eine Finne, die über ein Substrat übersteht; Source-/Drain-Bereiche über der Finne; Nanosheets zwischen den Source-/Drain-Bereichen, wobei die Nanosheets ein erstes Halbleitermaterial aufweisen; Innenabstandshalter zwischen den Nanosheets und an gegenüberliegenden Enden der Nanosheets, wobei sich zwischen jedem der Innenabstandshalter und einem jeweiligen Source-/Drain-Bereich der Source-/Drain-Bereiche ein Luftspalt befindet; und eine Gatestruktur über der Finne und zwischen den Source-/Drain-Bereichen. Bei einer Ausführungsform sind die Nanosheets zueinander parallel und sind zu einer Haupt-Oberseite des Substrats parallel. Bei einer Ausführungsform weist die Halbleitervorrichtung weiterhin eine Materialschicht zwischen jedem der Innenabstandshalter und dem jeweiligen Source-/Drain-Bereich auf, wobei sich der Luftspalt zwischen jedem der Innenabstandshalter und der Materialschicht befindet. Bei einer Ausführungsform ist die Materialschicht eine Schicht aus einem zweiten Halbleitermaterial. Bei einer Ausführungsform ist das erste Halbleitermaterial das Gleiche wie das zweite Halbleitermaterial. Bei einer Ausführungsform weisen die Source-/Drain-Bereiche eine Mehrzahl von Vorsprüngen auf, die sich zwischen den Nanosheets zu den Innenabstandshaltern erstrecken, wobei sich die Materialschicht konform über die Mehrzahl von Vorsprüngen erstreckt. Bei einer Ausführungsform ist die Materialschicht eine Schicht aus einem ersten dielektrischen Material, und die Innenabstandshalter weisen ein zweites dielektrisches Material auf. Bei einer Ausführungsform ist das erste dielektrische Material das Gleiche wie das zweite dielektrische Material. Bei einer Ausführungsform wird der Luftspalt in einem Zwischenraum zwischen jedem der Innenabstandshalter und dem jeweiligen Source-/Drain-Bereich sowie zwischen benachbarten der Nanosheets abgedichtet. Bei einer Ausführungsform hat jeder der Innenabstandshalter eine konkave Oberfläche, die zu der Gatestruktur zeigt.
  • Bei einer Ausführungsform weist eine Halbleitervorrichtung Folgendes auf: eine Finne, die über ein Substrat übersteht; eine Gatestruktur über der Finne; Source-/Drain-Bereiche über der Finne auf gegenüberliegenden Seiten der Gatestruktur; eine erste Kanalschicht und eine zweite Kanalschicht, die zwischen den Source-/Drain-Bereichen angeordnet sind und zueinander parallel sind, wobei die Gatestruktur die erste Kanalschicht und die zweite Kanalschicht umschließt; und Innenabstandshalter, die zwischen Endteilen der ersten Kanalschicht und Endteilen der zweiten Kanalschicht angeordnet sind, wobei sich Luftspalte zwischen den Innenabstandshaltern und den Source-/Drain-Bereichen befinden. Bei einer Ausführungsform weist die Halbleitervorrichtung weiterhin eine Materialschicht zwischen den Innenabstandshaltern und den Source-/Drain-Bereichen auf, wobei sich die Luftspalte zwischen den Innenabstandshaltern und der Materialschicht befinden. Bei einer Ausführungsform ist die Materialschicht eine Halbleiterschicht. Bei einer Ausführungsform ist die Materialschicht eine dielektrische Schicht. Bei einer Ausführungsform weisen die Innenabstandshalter und die Materialschicht dasselbe dielektrische Material auf. Bei einer Ausführungsform hat jeder der Innenabstandshalter eine erste konkave Oberfläche, die zu der Gatestruktur zeigt, und eine zweite konkave Oberfläche, die zu den Source-/Drain-Bereichen zeigt.
  • Bei einer Ausführungsform weist ein Verfahren zum Herstellen einer Halbleitervorrichtung die folgenden Schritte auf: Herstellen einer Dummy-Gatestruktur über einer Nanostruktur und über einer Finne, wobei sich die Nanostruktur über der Finne befindet, die Finne über ein Substrat übersteht und die Nanostruktur wechselnde Schichten aus einem ersten Halbleitermaterial und einem zweiten Halbleitermaterial aufweist; Erzeugen von Öffnungen in der Nanostruktur auf gegenüberliegenden Seiten der Dummy-Gatestruktur, wobei die Öffnungen Endteile des ersten Halbleitermaterials und Endteile des zweiten Halbleitermaterials freilegen; Aussparen der freigelegten Endteile des ersten Halbleitermaterials, um Aussparungen zu erzeugen; Herstellen von Dummy-Innenabstandshaltern in den Aussparungen und Herstellen einer Materialschicht über den Dummy-Innenabstandshaltern in den Aussparungen; Herstellen von Source-/Drain-Bereichen in den Öffnungen nach dem Herstellen der Materialschicht; nach dem Herstellen der Source-/Drain-Bereiche Entfernen der Dummy-Gatestruktur, um das erste Halbleitermaterial und das zweite Halbleitermaterial freizulegen, die unter der Dummy-Gatestruktur angeordnet sind; Entfernen des freigelegten ersten Halbleitermaterials und der Dummy-Innenabstandshalter, wobei das zweite Halbleitermaterial bestehen bleibt und eine Mehrzahl von Nanosheets bildet, wobei die Materialschicht nach dem Entfernen der Dummy-Innenabstandshalter freiliegt; und Herstellen von Innenabstandshaltern zwischen den Source-/Drain-Bereichen an gegenüberliegenden Enden der Mehrzahl von Nanosheets, wobei jeder der Innenabstandshalter einen Luftspalt zwischen jedem der Innenabstandshalter und der Materialschicht abdichtet. Bei einer Ausführungsform umfasst das Verfahren nach dem Herstellen der Innenabstandshalter weiterhin ein Herstellen einer Ersatzgatestruktur, die die Mehrzahl von Nanosheets umschließt. Bei einer Ausführungsform umfasst das Herstellen der Materialschicht ein Herstellen der Materialschicht unter Verwendung eines Halbleitermaterials. Bei einer Ausführungsform umfasst das Herstellen der Materialschicht ein Herstellen der Materialschicht unter Verwendung eines dielektrischen Materials.
  • Vorstehend sind Merkmale verschiedener Ausführungsformen beschrieben worden, sodass Fachleute die Aspekte der vorliegenden Erfindung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Erfindung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der gleichen Ziele und/oder zum Erzielen der gleichen Vorzüge wie bei den hier vorgestellten Ausführungsformen verwenden können. Fachleute dürften ebenfalls erkennen, dass solche äquivalenten Auslegungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen.

Claims (20)

  1. Halbleitervorrichtung mit: einer Finne, die über ein Substrat übersteht; Source-/Drain-Bereichen über der Finne; Nanosheets zwischen den Source-/Drain-Bereichen, wobei die Nanosheets ein erstes Halbleitermaterial aufweisen; Innenabstandshaltern zwischen den Nanosheets und an entgegengesetzten Enden der Nanosheets, wobei sich zwischen jedem der Innenabstandshalter und einem jeweiligen Source-/Drain-Bereich der Source-/Drain-Bereiche ein Luftspalt befindet; und einer Gatestruktur über der Finne und zwischen den Source-/Drain-Bereichen.
  2. Halbleitervorrichtung nach Anspruch 1, wobei die Nanosheets zueinander parallel sind und zu einer Haupt-Oberseite des Substrats parallel sind.
  3. Halbleitervorrichtung nach Anspruch 1 oder 2, die weiterhin eine Materialschicht zwischen jedem der Innenabstandshalter und dem jeweiligen Source-/Drain-Bereich aufweist, wobei sich der Luftspalt zwischen jedem der Innenabstandshalter und der Materialschicht befindet.
  4. Halbleitervorrichtung nach Anspruch 3, wobei die Materialschicht eine Schicht aus einem zweiten Halbleitermaterial ist.
  5. Halbleitervorrichtung nach Anspruch 4, wobei das erste Halbleitermaterial das gleiche wie das zweite Halbleitermaterial ist.
  6. Halbleitervorrichtung nach einem der Ansprüche 3 bis 5, wobei die Source-/Drain-Bereiche eine Mehrzahl von Vorsprüngen aufweisen, die sich zwischen den Nanosheets zu den Innenabstandshaltern erstrecken, wobei sich die Materialschicht konform über die Mehrzahl von Vorsprüngen erstreckt.
  7. Halbleitervorrichtung nach einem der Ansprüche 3 bis 6, wobei die Materialschicht eine Schicht aus einem ersten dielektrischen Material ist und die Innenabstandshalter ein zweites dielektrisches Material aufweisen.
  8. Halbleitervorrichtung nach Anspruch 7, wobei das erste dielektrische Material das gleiche wie das zweite dielektrische Material ist.
  9. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei der Luftspalt in einem Zwischenraum zwischen jedem der Innenabstandshalter und dem jeweiligen Source-/Drain-Bereich sowie zwischen benachbarten der Nanosheets abgedichtet ist.
  10. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei jeder der Innenabstandshalter eine konkave Oberfläche hat, die zu der Gatestruktur zeigt.
  11. Halbleitervorrichtung mit: einer Finne, die über ein Substrat übersteht; einer Gatestruktur über der Finne; Source-/Drain-Bereichen über der Finne auf entgegengesetzten Seiten der Gatestruktur; einer ersten Kanalschicht und einer zweiten Kanalschicht, die zwischen den Source-/Drain-Bereichen angeordnet sind und zueinander parallel sind, wobei die Gatestruktur die erste Kanalschicht und die zweite Kanalschicht umschließt; und Innenabstandshaltern, die zwischen Endteilen der ersten Kanalschicht und Endteilen der zweiten Kanalschicht angeordnet sind, wobei sich Luftspalte zwischen den Innenabstandshaltern und den Source-/Drain-Bereichen befinden.
  12. Halbleitervorrichtung nach Anspruch 11, die weiterhin eine Materialschicht zwischen den Innenabstandshaltern und den Source-/Drain-Bereichen aufweist, wobei sich die Luftspalte zwischen den Innenabstandshaltern und der Materialschicht befinden.
  13. Halbleitervorrichtung nach Anspruch 12, wobei die Materialschicht eine Halbleiterschicht ist.
  14. Halbleitervorrichtung nach Anspruch 12, wobei die Materialschicht eine dielektrische Schicht ist.
  15. Halbleitervorrichtung nach Anspruch 14, wobei die Innenabstandshalter und die Materialschicht dasselbe dielektrische Material aufweisen.
  16. Halbleitervorrichtung nach einem der Ansprüche 11 bis 15, wobei jeder der Innenabstandshalter eine erste konkave Oberfläche, die zu der Gatestruktur zeigt, und eine zweite konkave Oberfläche hat, die zu den Source-/Drain-Bereichen zeigt.
  17. Verfahren zum Herstellen einer Halbleitervorrichtung mit den folgenden Schritten: Herstellen einer Dummy-Gatestruktur über einer Nanostruktur und über einer Finne, wobei sich die Nanostruktur über der Finne befindet, die Finne über ein Substrat übersteht und die Nanostruktur wechselnde Schichten aus einem ersten Halbleitermaterial und einem zweiten Halbleitermaterial aufweist; Erzeugen von Öffnungen in der Nanostruktur auf entgegengesetzten Seiten der Dummy-Gatestruktur, wobei die Öffnungen Endteile des ersten Halbleitermaterials und Endteile des zweiten Halbleitermaterials freilegen; Aussparen der freigelegten Endteile des ersten Halbleitermaterials, um Aussparungen zu erzeugen; Herstellen von Dummy-Innenabstandshaltern in den Aussparungen und Herstellen einer Materialschicht über den Dummy-Innenabstandshaltern in den Aussparungen; Herstellen von Source-/Drain-Bereichen in den Öffnungen nach dem Herstellen der Materialschicht; nach dem Herstellen der Source-/Drain-Bereiche Entfernen der Dummy-Gatestruktur, um das erste Halbleitermaterial und das zweite Halbleitermaterial freizulegen, die unter der Dummy-Gatestruktur angeordnet sind; Entfernen des freigelegten ersten Halbleitermaterials und der Dummy-Innenabstandshalter, wobei das zweite Halbleitermaterial bestehen bleibt und eine Mehrzahl von Nanosheets bildet, wobei die Materialschicht nach dem Entfernen der Dummy-Innenabstandshalter freiliegt; und Herstellen von Innenabstandshaltern zwischen den Source-/Drain-Bereichen an entgegenggesetzten Enden der Mehrzahl von Nanosheets, wobei jeder der Innenabstandshalter einen Luftspalt zwischen jedem der Innenabstandshalter und der Materialschicht abdichtet.
  18. Verfahren nach Anspruch 17, das nach dem Herstellen der Innenabstandshalter weiterhin ein Herstellen einer Ersatzgatestruktur umfasst, die die Mehrzahl von Nanosheets umschließt.
  19. Verfahren nach Anspruch 17 oder 18, wobei das Herstellen der Materialschicht ein Herstellen der Materialschicht unter Verwendung eines Halbleitermaterials umfasst.
  20. Verfahren nach einem der Ansprüche 17 bis 19, wobei das Herstellen der Materialschicht ein Herstellen der Materialschicht unter Verwendung eines dielektrischen Materials umfasst.
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