KR102399747B1 - 나노 시트 전계 효과 트랜지스터 디바이스 및 형성 방법 - Google Patents

나노 시트 전계 효과 트랜지스터 디바이스 및 형성 방법 Download PDF

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Abstract

반도체 디바이스는: 기판 위로 돌출된 핀; 핀 위의 소스/드레인 영역; 소스/드레인 영역 사이의 나노 시트 - 나노 시트는 제 1 반도체 물질을 포함함 - ; 나노 시트 사이 및 나노 시트의 대향 단부들에 있는 내부 스페이서 - 각각의 내부 스페이서와 소스/드레인 영역의 개개의 소스/드레인 영역 사이에 에어 갭이 존재함 - ; 및 핀 위 그리고 소스/드레인 영역 사이의 게이트 구조물을 포함한다.

Description

나노 시트 전계 효과 트랜지스터 디바이스 및 형성 방법{NANOSHEET FIELD-EFFECT TRANSISTOR DEVICE AND METHOD OF FORMING}
우선권 주장 및 상호 참조
본 출원은 2019년 12월 30일자에 출원되고 발명의 명칭이 "게이트 올 어라운드(Gate-All-Around; GAA) 디바이스를 위한 최고 내부 스페이서 공정 및 설계(Super Inner Spacer Process and Design for Gate-All-Around (GAA) Device)"인 미국 가출원 제 62/955,154 호의 이익을 주장하며, 이 가출원은 참조로 본 명세서에 포함된다.
반도체 디바이스는, 예를 들어, 개인용 컴퓨터, 휴대폰, 디지털 카메라 및 다른 전자 장비와 같은 다양한 전자 애플리케이션에 사용된다. 반도체 디바이스는 통상적으로 반도체 기판 위에 절연 층 또는 유전체 층, 전도성 층 및 반도체 물질 층을 순차적으로 성막하고, 회로 컴포넌트들 및 요소들을 형성하기 위해 리소그래피를 사용하여 다양한 물질 층들을 패턴화함으로써 제조된다.
반도체 산업은 최소 피처 크기의 지속적인 감소로 다양한 전자 컴포넌트들(예컨대, 트랜지스터, 다이오드, 저항기, 커패시터 등)의 집적 밀도를 계속해서 향상시키고, 이는 주어진 영역 내에 더욱 많은 컴포넌트들이 통합될 수 있도록 한다. 그러나 최소 피처 크기가 감소됨에 따라, 해결해야 할 추가 문제가 발생한다.
일 실시예에서, 반도체 디바이스는: 기판 위로 돌출된 핀; 핀 위의 소스/드레인 영역; 소스/드레인 영역 사이의 나노 시트 - 나노 시트는 제 1 반도체 물질을 포함함 - ; 나노 시트 사이 및 나노 시트의 대향 단부에 있는 내부 스페이서 - 각각의 내부 스페이서와 소스/드레인 영역의 개개의 소스/드레인 영역 사이에 에어 갭이 존재함 - ; 및 핀 위 그리고 소스/드레인 영역 사이의 게이트 구조물을 포함한다. 일 실시예에서, 나노 시트는 서로 평행하고 기판의 주 윗면에 평행하다. 일 실시예에서, 반도체 디바이스는 각각의 내부 스페이서와 개개의 소스/드레인 영역 사이의 물질 층을 더 포함하고, 여기서 에어 갭은 각각의 내부 스페이서와 물질 층 사이에 있다. 일 실시예에서, 물질 층은 제 2 반도체 물질의 층이다. 일 실시예에서, 제 1 반도체 물질은 제 2 반도체 물질과 동일하다. 일 실시예에서, 소스/드레인 영역은 나노 시트 사이에서 내부 스페이서를 향하여 연장되는 복수의 돌출부를 가지며, 여기서 물질 층은 복수의 돌출부 위로 컨포멀하게 연장된다. 일 실시예에서, 물질 층은 제 1 유전체 물질의 층이고, 내부 스페이서는 제 2 유전체 물질을 포함한다. 일 실시예에서, 제 1 유전체 물질은 제 2 유전체 물질과 동일하다. 일 실시예에서, 에어 갭은 각각의 내부 스페이서와 개개의 소스/드레인 영역 사이 및 나노 시트 중 인접한 나노 시트 사이의 공간에서 밀봉된다. 일 실시예에서, 각각의 내부 스페이서는 게이트 구조물을 향하는 오목한 표면을 갖는다.
일 실시예에서, 반도체 디바이스는: 기판 위로 돌출된 핀; 핀 위의 게이트 구조물; 게이트 구조물의 대향 측 상의 핀 위의 소스/드레인 영역; 소스/드레인 영역 사이에 배치되고 서로 평행한 제 1 채널 층 및 제 2 채널 층 - 게이트 구조물은 제 1 채널 층 및 제 2 채널 층을 둘러쌈 - ; 및 제 1 채널 층의 단부와 제 2 채널 층의 단부 사이에 배치된 내부 스페이서 - 내부 스페이서와 소스/드레인 영역 사이에 에어 갭이 존재함 - 를 포함한다. 일 실시예에서, 반도체 디바이스는 내부 스페이서와 소스/드레인 영역 사이의 물질 층을 더 포함하고, 여기서 에어 갭은 내부 스페이서와 물질 층 사이에 있다. 일 실시예에서, 물질 층은 반도체 층이다. 일 실시예에서, 물질 층은 유전체 층이다. 일 실시예에서, 내부 스페이서 및 물질 층은 동일한 유전체 물질을 포함한다. 일 실시예에서, 각각의 내부 스페이서는 게이트 구조물을 향하는 제 1 오목한 표면을 가지며, 소스/드레인 영역을 향하는 제 2 오목한 표면을 갖는다.
일 실시예에서, 반도체 디바이스를 형성하는 방법은: 나노 구조물 위에 그리고 핀 위에 더미 게이트 구조물을 형성하는 단계 - 나노 구조물은 핀 위에 놓이고, 핀은 기판 위로 돌출되며, 나노 구조물은 제 1 반도체 물질과 제 2 반도체 물질의 교호 층을 포함함 - ; 더미 게이트 구조물의 대향 측 상의 나노 구조물 내에 개구부를 형성하는 단계 - 개구부는 제 1 반도체 물질의 단부 및 제 2 반도체 물질의 단부를 노출시킴 - ; 제 1 반도체 물질의 노출된 단부를 리세싱하여 리세스를 형성하는 단계; 리세스 내에 더미 내부 스페이서를 형성하고, 리세스 내의 더미 내부 스페이서 위에 물질 층을 형성하는 단계; 물질 층을 형성한 후, 개구부 내에 소스/드레인 영역을 형성하는 단계; 소스/드레인 영역을 형성한 후, 더미 게이트 구조물을 제거하여 더미 게이트 구조물 아래에 배치된 제 1 반도체 물질 및 제 2 반도체 물질을 노출시키는 단계; 노출된 제 1 반도체 물질 및 더미 내부 스페이서를 제거하는 단계 - 제 2 반도체 물질은 남아 있어서 복수의 나노 시트를 형성하며, 물질 층은 더미 내부 스페이서를 제거한 후에 노출됨 - ; 및 복수의 나노 시트의 대향 단부에서 소스/드레인 영역 사이에 내부 스페이서를 형성하는 단계 - 각각의 내부 스페이서는 각각의 내부 스페이서와 물질 층 사이의 에어 갭을 밀봉함 - 를 포함한다. 일 실시예에서, 상기 방법은 내부 스페이서를 형성한 후, 복수의 나노 시트를 둘러싸는 대체 게이트 구조물을 형성하는 단계를 더 포함한다. 일 실시예에서, 물질 층을 형성하는 단계는 반도체 물질을 사용하여 물질 층을 형성하는 단계를 포함한다. 일 실시예에서, 물질 층을 형성하는 단계는 유전체 물질을 사용하여 물질 층을 형성하는 단계를 포함한다.
본 개시의 양태들은 첨부 도면들과 함께 아래의 상세한 설명을 읽음으로써 가장 잘 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처들은 실척도로 도시되지 않았음을 유념한다. 사실, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 일부 실시예들에 따라, 나노 시트 전계 효과 트랜지스터(nanosheet field-effect transistor; NSFET) 디바이스의 3 차원 도면의 예를 도시한다.
도 2, 도 3a, 도 3b, 도 4a, 도 4b, 도 5a, 도 5b 및 도 6 내지 도 17은 일 실시예에 따라, 다양한 제조 단계에서의 나노 시트 전계 효과 트랜지스터 디바이스의 단면도이다.
도 18 및 도 19는 다른 실시예에 따라, 특정 제조 단계에서의 나노 시트 전계 효과 트랜지스터 디바이스의 단면도이다.
도 20은 일부 실시예들에 따라, 반도체 디바이스를 형성하는 방법의 흐름도이다.
다음의 개시는 본 발명의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예들을 제공한다. 본 개시를 간략화하기 위해 컴포넌트들 및 배치들의 특정 예들이 아래에서 설명된다. 물론, 이러한 설명은 단지 예일 뿐 제한하기 위한 것이 아니다. 예를 들어, 이어지는 설명에서 제 2 피처 위에 또는 제 2 피처 상에 제 1 피처의 형성은 제 1 피처 및 제 2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제 1 피처와 제 2 피처 사이에 추가의 피처들이 형성되어 제 1 피처 및 제 2 피처가 직접 접촉하지 않도록 하는 실시예들을 또한 포함할 수 있다.
더욱이, "아래", "밑", "하위", "위", "상위" 등과 같은 공간적으로 상대적인 용어들이 도면들에 도시된 바와 같이 다른 요소(들) 또는 피처(들)에 대한 하나의 요소 또는 피처의 관계를 설명하는 데 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 방향은 물론 사용 중이거나 동작 중인 디바이스의 상이한 방향을 포함하기 위한 것이다. 장치는 다른 식으로 배향될 수 있고(90도 회전 또는 다른 방향으로 있음), 그에 맞춰 본 명세서에서 사용되는 공간적으로 상대적인 기술어들이 마찬가지로 이해될 수 있다. 본 명세서의 논의 전체에서, 달리 명시되지 않는 한, 상이한 도면들에서 동일하거나 유사한 참조 번호는 동일하거나 유사한 물질(들)을 사용하여 동일하거나 유사한 공정에 의해 형성된 동일하거나 유사한 컴포넌트를 나타낸다.
일부 실시예들에 따르면, 나노 시트 전계 효과 트랜지스터(NSFET) 디바이스의 형성 동안, 나노 시트 사이에 더미 내부 스페이서가 형성되고, 더미 내부 스페이서 위에 물질 층(반도체 물질 층 또는 유전체 물질 층일 수 있음)이 형성된다. 이어서, 더미 내부 스페이서는 대체 게이트 공정 동안 제거되고, 내부 스페이서가 더미 내부 스페이서를 대체하도록 형성된다. 내부 스페이서는 내부 스페이서와 물질 층 사이의 에어 갭을 밀봉한다. 에어 갭은 유리하게 k-값을 낮추고, 형성된 디바이스의 기생 용량을 감소시킨다.
도 1은 일부 실시예들에 따라, 나노 시트 전계 효과 트랜지스터(NSFET) 디바이스의 3 차원 도면의 예를 도시한다. NSFET 디바이스는 기판(50) 위로 돌출된 반도체 핀(90)(핀으로도 지칭됨)을 포함한다. 핀 위에 게이트 전극(122)(예를 들어, 금속 게이트)이 배치되고, 게이트 전극(122)의 대향 측 상에 소스/드레인 영역(112)이 형성된다. 핀(90) 위에 그리고 소스/드레인 영역(112) 사이에 복수의 나노 시트(54)가 형성된다. 핀(90)의 대향 측 상에 격리 영역(96)이 형성된다. 나노 시트(54) 주위에 게이트 유전체 층(120)이 형성된다. 게이트 유전체 층(120) 위에 그리고 그 주위에 게이트 전극(122)이 있다.
도 1은 또한 나중 도면들에서 사용되는 기준 단면을 도시한다. 단면(A-A)은 게이트 전극(122)의 길이 방향 축을 따르고, 예를 들어, NSFET 디바이스의 소스/드레인 영역(112) 사이의 전류 흐름 방향에 수직인 방향에 있다. 단면(B-B)은 단면(A-A)에 수직이고, 핀의 길이 방향 축을 따르고, 예를 들어, NSFET 디바이스의 소스/드레인 영역(112) 사이의 전류 흐름 방향에 있다. 후속 도면들은 명확성을 위해 이러한 기준 단면을 참조한다.
도 2, 도 3a, 도 3b, 도 4a, 도 4b, 도 5a, 도 5b 및 도 6 내지 도 17은 일 실시예에 따라, 다양한 제조 단계에서의 나노 시트 전계 효과 트랜지스터(NSFET) 디바이스(100)의 단면도이다.
도 2에서, 기판(50)이 제공된다. 기판(50)은 벌크 반도체, 절연체 상의 반도체(semiconductor-on-insulator; SOI) 기판 등과 같은 반도체 기판일 수 있고, (예컨대, p 형 또는 n 형 도펀트로) 도핑되거나 비도핑될 수 있다. 기판(50)은 실리콘 웨이퍼와 같은 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체 층 상에 형성된 반도체 물질 층이다. 절연체 층은, 예를 들어, 매립 산화물(buried oxide; BOX) 층, 실리콘 산화물 층 등일 수 있다. 절연체 층은 기판, 전형적으로 실리콘 기판 또는 유리 기판 상에 제공된다. 다층 또는 경사 기판과 같은 다른 기판이 또한 사용될 수 있다. 일부 실시예들에서, 기판(50)의 반도체 물질은, 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함한 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP 및/또는 GaInAsP을 포함한 혼정 반도체; 또는 이들의 조합을 포함할 수 있다.
기판(50) 상에 다층 스택(64)이 형성된다. 다층 스택(64)은 제 1 반도체 물질(52)과 제 2 반도체 물질(54)의 교호 층을 포함한다. 도 2에서, 제 1 반도체 물질(52)에 의해 형성된 층은 52A, 52B, 52C 및 52D로 표시되고, 제 2 반도체 물질(54)에 의해 형성된 층은 54A, 54B, 54C 및 54D로 표시된다. 도 2에 도시된 제 1 및 제 2 반도체 물질에 의해 형성된 층의 수는 단지 비제한적인 예일 뿐이다. 다른 수의 층이 또한 가능하며, 이는 본 개시의 범위 내에 포함되도록 완전히 의도된다.
일부 실시예들에서, 제 1 반도체 물질(52)은, 예를 들어, 실리콘 게르마늄(SixGe1-x, 여기서 x는 0 내지 1의 범위일 수 있음)과 같은 p 형 FET의 채널 영역을 형성하기에 적합한 에피택셜 물질이고, 제 2 반도체 물질(54)은, 예를 들어, 실리콘과 같은 n 형 FET의 채널 영역을 형성하기에 적합한 에피택셜 물질이다. 다층 스택(64)(에피택셜 물질 스택으로도 지칭될 수 있음)은 후속 처리에서 NSFET의 채널 영역을 형성하도록 패턴화될 것이다. 특히, 다층 스택(64)은 수평 나노 시트를 형성하도록 패턴화될 것이며, 결과적인 NSFET의 채널 영역은 다수의 수평 나노 시트를 포함한다.
다층 스택(64)은 에피택셜 성장 공정에 의해 형성될 수 있으며, 이는 성장 챔버에서 수행될 수 있다. 에피택셜 성장 공정 동안, 일부 실시예들에서, 성장 챔버는 주기적으로 제 1 반도체 물질(52)을 선택적으로 성장시키기 위한 제 1 전구체 세트에 노출되고, 그런 다음 제 2 반도체 물질(54)을 선택적으로 성장시키기 위한 제 2 전구체 세트에 노출된다. 제 1 전구체 세트는 제 1 반도체 물질(예를 들어, 실리콘 게르마늄)을 위한 전구체를 포함하고, 제 2 전구체 세트는 제 2 반도체 물질(예를 들어, 실리콘)을 위한 전구체를 포함한다. 일부 실시예들에서, 제 1 전구체 세트는 실리콘 전구체(예를 들어, 실란) 및 게르마늄 전구체(예를 들어, 저메인)를 포함하고, 제 2 전구체 세트는 실리콘 전구체를 포함하지만 게르마늄 전구체는 생략한다. 따라서, 에피택셜 성장 공정은 실리콘 전구체의 성장 챔버로의 흐름을 연속적으로 인에이블하는 단계를 포함하고, 그런 다음, 주기적으로, (1) 제 1 반도체 물질(52)을 성장시킬 때 게르마늄 전구체의 성장 챔버로의 흐름을 인에이블하는 단계; 및 (2) 제 2 반도체 물질(54)을 성장시킬 때 게르마늄 전구체의 성장 챔버로의 흐름을 디스에이블하는 단계를 포함할 수 있다. 주기적 노출은 목표량의 층이 형성될 때까지 반복될 수 있다.
도 3a, 도 3b, 도 4a, 도 4b, 도 5a, 도 5b 및 도 6 내지 도 17은 일 실시예에 따라, 후속 제조 단계에서의 NSFET 디바이스(100)의 단면도이다. 도 3a, 도 4a, 도 5a 및 도 6 내지 도 16은 도 1의 단면(B-B)을 따른 단면도이다. 도 3b, 도 4b, 도 5b는 도 1의 단면(A-A)을 따른 단면도이다. 도 17은 도 16에 도시된 NSFET 디바이스(100)의 일부의 확대도이다. 하나의 핀 및 하나의 게이트 구조물이 비제한적인 예로서 도면에 도시되어 있지만, 다른 수의 핀 및 다른 수의 게이트 구조물이 또한 형성될 수 있음을 이해해야 한다.
도 3a 및 도 3b에서, 기판(50) 위로 돌출되는 핀 구조물(91)이 형성된다. 핀 구조물(91)은 반도체 핀(90) 및 반도체 핀(90) 위에 놓인 나노 구조물(92)을 포함한다. 나노 구조물(92) 및 반도체 핀(90)은 다층 스택(64) 및 기판(50)에서 각각 트렌치를 에칭함으로써 형성될 수 있다.
핀 구조물(91)은 임의의 적합한 방법에 의해 패턴화될 수 있다. 예를 들어, 핀 구조물(91)은 이중 패턴화 또는 다중 패턴화 공정을 포함하는 하나 이상의 포토 리소그래피 공정을 사용하여 패턴화될 수 있다. 일반적으로, 이중 패턴화 또는 다중 패턴화 공정은 포토 리소그래피 및 자기 정렬 공정을 결합하여, 예를 들어, 단일의 직접 포토 리소그래피 공정을 사용하여 얻을 수 있는 것보다 더 작은 피치를 갖는 패턴을 생성하게 한다. 예를 들어, 일 실시예에서, 희생 층이 기판 위에 형성되고, 포토 리소그래피 공정을 사용하여 패턴화된다. 스페이서가 자기 정렬 공정을 사용하여 패턴화된 희생 층 옆에 형성된다. 그런 다음, 희생 층은 제거되고, 나머지 스페이서는, 예를 들어, 핀 구조물(91)을 패턴화하기 위해 사용될 수 있다.
일부 실시예들에서, 나머지 스페이서는 마스크(94)를 패턴화하기 위해 사용되고, 이어서 핀 구조물(91)을 패턴화하기 위해 사용된다. 마스크(94)는 단일 층 마스크일 수 있거나, 제 1 마스크 층(94A) 및 제 2 마스크 층(94B)을 포함하는 다층 마스크와 같은 다층 마스크일 수 있다. 제 1 마스크 층(94A) 및 제 2 마스크 층(94B)은 각각 실리콘 산화물, 실리콘 질화물 또는 이들의 조합 등과 같은 유전체 물질로 형성될 수 있으며, 적합한 기술에 따라 증착되거나 열적으로 성장될 수 있다. 제 1 마스크 층(94A) 및 제 2 마스크 층(94B)은 높은 에칭 선택비를 갖는 상이한 물질이다. 예를 들어, 제 1 마스크 층(94A)은 실리콘 산화물일 수 있고, 제 2 마스크 층(94B)은 실리콘 질화물일 수 있다. 마스크(94)는 임의의 허용 가능한 에칭 공정을 사용하여 제 1 마스크 층(94A) 및 제 2 마스크 층(94B)을 패턴화함으로써 형성될 수 있다. 그런 다음, 마스크(94)는 기판(50) 및 다층 스택(64)을 에칭하기 위해 에칭 마스크로서 사용될 수 있다. 에칭은 반응성 이온 에칭(reactive ion etch; RIE), 중성 빔 에칭(neutral beam etch; NBE) 또는 이들의 조합 등과 같은 임의의 허용 가능한 에칭 공정일 수 있다. 일부 실시예들에서, 에칭은 이방성 에칭 공정이다. 에칭 공정 후, 도 3a 및 도 3b에 도시된 바와 같이, 패턴화된 다층 스택(64)은 나노 구조물(92)을 형성하고, 패턴화된 기판(50)은 반도체 핀(90)을 형성한다. 따라서, 도시된 실시예에서, 나노 구조물(92)은 또한 제 1 반도체 물질(52)과 제 2 반도체 물질(54)의 교호 층을 포함하고, 반도체 핀(90)은 기판(50)과 동일한 물질(예를 들어, 실리콘)로 형성된다.
다음으로, 도 4a 및 도 4b에서, 기판(50) 위에 그리고 핀 구조물(91)의 대향 측 상에 얕은 트렌치 격리(Shallow Trench Isolation; STI) 영역(96)이 형성된다. STI 영역(96)을 형성하기 위한 예로서, 기판(50) 위에 절연 물질이 형성될 수 있다. 절연 물질은 실리콘 산화물과 같은 산화물, 질화물 또는 이들의 조합 등일 수 있고, 고밀도 플라즈마 화학적 기상 증착(high density plasma chemical vapor deposition; HDP-CVD), 유동성 CVD(flowable CVD; FCVD)(예를 들어, 원격 플라즈마 시스템에서 CVD 기반 물질 증착 및 후 경화하여 산화물과 같은 다른 물질로 변환) 또는 이들의 조합 등에 의해 형성될 수 있다. 임의의 허용 가능한 공정에 의해 형성된 다른 절연 물질이 사용될 수 있다. 도시된 실시예에서, 절연 물질은 FCVD 공정에 의해 형성된 실리콘 산화물이다. 절연 물질이 형성된 후, 어닐링 공정이 수행될 수 있다.
일 실시예에서, 절연 물질은 초과 절연 물질이 핀 구조물(91)을 커버하도록 형성된다. 일부 실시예들에서, 기판(50) 및 핀 구조물(91)의 표면을 따라 라이너가 먼저 형성되고, 위에서 논의된 것과 같은 충전 물질이 라이너 위에 형성된다. 일부 실시예들에서, 라이너는 생략된다.
다음으로, 핀 구조물(91) 위의 초과 절연 물질을 제거하기 위해 절연 물질에 제거 공정 적용된다. 일부 실시예들에서, 화학적 기계적 연마(chemical mechanical polish; CMP), 에치 백 공정 또는 이들의 조합 등과 같은 평탄화 공정이 사용될 수 있다. 평탄화 공정은 평탄화 공정이 완료된 후 나노 구조물(92) 및 절연 물질의 최상면이 대등하도록 나노 구조물(92)을 노출시킨다. 다음으로, 절연 물질은 STI 영역(96)을 형성하도록 리세스된다. 절연 물질은 나노 구조물(92)이 이웃하는 STI 영역(96) 사이에서 돌출되도록 리세스된다. 반도체 핀(90)의 상부는 또한 이웃하는 STI 영역(96) 사이에서 돌출될 수 있다. 또한, STI 영역(96)의 최상면은 도시된 바와 같은 평평한 표면, 볼록한 표면, 오목한 표면(예컨대, 디싱) 또는 이들의 조합을 가질 수 있다. STI 영역(96)의 최상면은 적절한 에칭에 의해 평평하게, 볼록하게 및/또는 오목하게 형성될 수 있다. STI 영역(96)은 절연 물질의 물질에 대해 선택적인 것과 같은 허용 가능한 에칭 공정을 사용하여 리세스될 수 있다(예를 들어, 반도체 핀(90) 및 나노 구조물(92)의 물질보다 빠른 속도로 절연 물질의 물질을 에칭함). 예를 들어, 묽은 불산(dHF)과 같은 적합한 에천트를 사용한 화학적 산화물 제거가 사용될 수 있다.
여전히, 도 4a 및 도 4b를 참조하면, 나노 구조물(92) 위에 그리고 STI 영역(96) 위에 더미 유전체 층(97)이 형성된다. 더미 유전체 층(97)은, 예를 들어, 실리콘 산화물, 실리콘 질화물 또는 이들의 조합 등일 수 있고, 허용 가능한 기술에 따라 증착되거나 열적으로 성장될 수 있다. 일 실시예에서, 나노 구조물(92) 위에 그리고 STI 영역(96)의 윗면 위에 실리콘 층이 컨포멀하게 형성되고, 열 산화 공정이 수행되어 증착된 실리콘 층을 더미 유전체 층(97)과 같은 산화물 층으로 변환한다.
다음으로, 도 5a 및 도 5b에서, 핀(90) 위에 그리고 나노 구조물(92) 위에 더미 게이트(102)가 형성된다. 더미 게이트(102)를 형성하기 위해, 더미 유전체 층(97) 위에 더미 게이트 층이 형성될 수 있다. 더미 게이트 층은 더미 유전체 층(97) 위에 증착된 후, 예를 들어, CMP에 의해 평탄화될 수 있다. 더미 게이트 층은 전도성 물질일 수 있고, 비정질 실리콘, 다결정 실리콘(폴리 실리콘), 다결정 실리콘-게르마늄(폴리-SiGe) 등을 포함하는 그룹으로부터 선택될 수 있다. 더미 게이트 층은 물리적 기상 증착(physical vapor deposition; PVD), CVD, 스퍼터링 증착, 또는 당 업계에 공지되고 사용되는 다른 기술에 의해 증착될 수 있다. 더미 게이트 층은 격리 영역(96)으로부터 높은 에칭 선택비를 갖는 다른 물질로 제조될 수 있다.
그런 다음, 더미 게이트 층 위에 마스크(104)가 형성된다. 마스크(104)는 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합 등으로 형성될 수 있으며, 허용 가능한 포토 리소그래피 및 에칭 기술을 사용하여 패턴화될 수 있다. 도시된 실시예에서, 마스크(104)는 제 1 마스크 층(104A)(예를 들어, 실리콘 산화물 층) 및 제 2 마스크 층(104B)(예를 들어, 실리콘 질화물 층)을 포함한다. 그런 다음, 마스크(104)의 패턴은 수용 가능한 에칭 기술에 의해 더미 게이트 층으로 전사되어 더미 게이트(102)를 형성하고, 그런 다음, 수용 가능한 에칭 기술에 의해 더미 유전체 층으로 전사되어 더미 게이트 유전체(97)를 형성한다. 더미 게이트(102)는 나노 구조물(92)의 각각의 채널 영역을 커버한다. 마스크(104)의 패턴은 더미 게이트(102)를 인접한 더미 게이트로부터 물리적으로 분리하기 위해 사용될 수 있다. 더미 게이트(102)는 또한 핀(90)의 길이 방향에 실질적으로 수직인 길이 방향을 가질 수 있다. 일부 실시예들에서, 더미 게이트(102) 및 더미 게이트 유전체(97)는 집합적으로 더미 게이트 구조물로 지칭된다.
다음으로, 나노 구조물(92), STI 영역(96) 및 더미 게이트(102) 위에 절연 물질을 컨포멀하게 증착함으로써 게이트 스페이서 층(107)이 형성된다. 절연 물질은 실리콘 질화물, 실리콘 탄질화물 또는 이들의 조합 등일 수 있다. 일부 실시예들에서, 게이트 스페이서 층(107)은 다수의 서브 층을 포함한다. 예를 들어, 제 1 서브 층(108)(때때로 게이트 시일 스페이서 층으로 지칭됨)이 열 산화 또는 증착에 의해 형성될 수 있고, 제 2 서브 층(109)(때때로 메인 게이트 스페이서 층으로 지칭됨)이 제 1 서브 층(108) 상에 컨포멀하게 증착될 수 있다.
도 5b는 도 5a의 NSFET 디바이스(100)의 단면도를 도시하지만, 도 5a의 단면(F-F)을 따른다. 도 5a의 단면(F-F)은 도 1의 단면(A-A)에 대응한다.
다음으로, 도 6에서, 게이트 스페이서 층(107)은 이방성 에칭 공정에 의해 에칭되어 게이트 스페이서(107)를 형성한다. 이방성 에칭 공정은 게이트 스페이서 층(107)의 수평 부분(예를 들어, STI 영역(96) 및 더미 게이트(102) 위의 부분)을 제거할 수 있고, 게이트 스페이서 층(107)의 나머지 수직 부분(예를 들어, 더미 게이트(102) 및 더미 게이트 유전체(97)의 측벽을 따름)은 게이트 스페이서(107)를 형성한다.
게이트 스페이서(107)의 형성 후, 저농도 도핑된 소스/드레인(lightly doped source/drain; LDD) 영역(별도로 도시되지 않음)을 위한 주입이 수행될 수 있다. 적절한 유형(예를 들어, p 형 또는 n 형) 불순물이 노출된 나노 구조물(92) 및/또는 반도체 핀(90)에 주입될 수 있다. n 형 불순물은 인, 비소, 안티몬 등과 같은 임의의 적합한 n 형 불순물일 수 있고, p 형 불순물은 붕소, BF2, 인듐 등과 같은 임의의 적합한 p 형 불순물일 수 있다. 저농도 도핑된 소스/드레인 영역은 약 1015 cm-3 내지 약 1016 cm-3의 불순물 농도를 가질 수 있다. 주입된 불순물을 활성화시키기 위해 어닐링 공정이 사용될 수 있다.
다음으로, 도 7에서, 나노 구조물(92) 내에 개구부(110)(리세스라고도 함)가 형성된다. 개구부(110)는 나노 구조물(92)을 통해 반도체 핀(90) 내로 연장될 수 있다. 개구부(110)는, 예를 들어, 더미 게이트(102)를 에칭 마스크로서 사용하여 임의의 허용 가능한 에칭 기술에 의해 형성될 수 있다. 개구부(110)는 제 1 반도체 물질(52)의 단부 및 제 2 반도체 물질(54)의 단부를 노출시킨다.
다음으로, 도 8에서, 개구부(110)가 형성된 후, 제 2 반도체 물질(54)을 실질적으로 공격하지 않으면서 개구부(110)에 의해 노출된 제 1 반도체 물질(52)의 단부를 리세싱하기 위해 선택적 에칭 공정(예를 들어, 에칭 화학 물질을 사용한 습식 에칭 공정)이 수행된다. 선택적 에칭 공정 후, 제거된 단부가 있었던 위치에서 제 1 반도체 물질(52) 내에 리세스(52R)가 형성된다.
다음으로, 도 9에서, 개구부(110) 내에 더미 내부 스페이서 층(55)이 (예를 들어, 컨포멀하게) 형성된다. 더미 내부 스페이서 층(55)은 개구부(110)의 측벽 및 바닥을 라이닝한다. 더미 내부 스페이서 층(55)은 또한 리세스(52R)의 표면을 라이닝한다. 도시된 실시예에서, 리세스(52R) 내의 더미 내부 스페이서 층(55)의 두께는 리세스(52R) 외부에 배치된 더미 내부 스페이서 층(55)의 두께(예컨대, 개구부(110)의 측벽을 따름)보다 크다. 리세스(52R) 내의 더미 내부 스페이서 층(55)의 더 큰 두께는 작은/좁은 공간(예를 들어, 리세스(52R) 내부)에서 증착 물질의 더 빠른 증착/축적 속도에 의해 야기될 수 있다.
일부 실시예들에서, 더미 내부 스페이서 층(55)은 실리콘 산화물과 같은 적합한 유전체 물질로 형성되고, ALD, PVD, CVD 등과 같은 적합한 증착 방법에 의해 형성될 수 있다. 더미 내부 스페이서 층(55)의 물질은 제 1 반도체 물질(52)과 동일하거나 유사한 에칭 속도를 갖도록 선택될 수 있어, 제 1 반도체 물질(52)을 제거하기 위한 후속 에칭 공정에서, (더미 내부 스페이서 층(55)을 에칭함으로써 형성된) 더미 내부 스페이서(55) 및 제 1 반도체 물질(52)은 동일한 에칭 공정에 의해 제거될 수 있다.
다음으로, 도 10에서, 리세스(52R) 외부에 배치된 더미 내부 스페이서 층(55)의 부분을 제거하기 위해 에칭 공정이 수행된다. 더미 내부 스페이서 층(55)의 나머지 부분(예를 들어, 리세스(52R) 내부에 배치된 부분)은 더미 내부 스페이서(55)를 형성한다. 일 실시예에서, 에칭 공정은 묽은 불산(dHF)과 같은 적합한 에천트를 사용하는 습식 에칭 공정이다. 습식 에칭 공정은 시간이 정해진 공정으로서, 리세스(52R) 외부에 배치된 더미 내부 스페이서 층(55)은 제거되고, 리세스(52R) 내부의 (두꺼운) 더미 내부 스페이서 층(55)의 부분은 남아 있어서 더미 내부 스페이서(55)를 형성한다.
다음으로, 도 11에서, 리세스(52R) 내에서 더미 내부 스페이서(55) 위에 물질 층(56)이 형성된다. 도 11의 예에서, 물질 층(56)은 에피택시 공정과 같은 적합한 형성 방법에 의해 형성된 실리콘과 같은 반도체 물질이다. 도시된 실시예에서, 물질 층(56) 및 제 2 반도체 물질(54)은 동일한 물질(예를 들어, 실리콘)로 형성되지만, 물질 층(56)은 제 2 반도체 물질(54)과는 상이한 물질로 형성될 수 있다.
일 실시예에서, 물질 층(56)을 형성하기 위해, 에피택셜 실리콘 층이 개구부(110) 내에 그리고 리세스(52R) 내에 컨포멀하게 형성된다. 그런 다음, 리세스(52R) 외부에 배치된 에피택셜 실리콘 층의 부분을 제거하기 위해 에칭 공정(예를 들어, 이방성 에칭 공정)이 수행되고, 리세스(52R) 내부의 (두꺼운) 에피택셜 실리콘 층의 부분은 남아 있어서 물질 층(56)을 형성한다. 도 11에 도시된 바와 같이, 물질 층(56)은 다수의 세그먼트를 포함하고, 여기서 각각의 세그먼트는 각각의 더미 내부 스페이서(55) 위에 배치(예를 들어, 접촉)한다. 물질 층(56)으로서 반도체 물질(예를 들어, 실리콘)을 사용하는 것은 후속 공정에서 소스/드레인 영역(112)의 형성에 도움이 된다. 도 11의 예에서, 물질 층(56) 및 더미 내부 스페이서(55)는 리세스(52R)를 완전히 충전하지 않으며, 결과적으로, 후속하여 형성된 소스/드레인 영역(112)은 리세스(52R)의 나머지 공간으로 연장(예를 들어, 충전)되는 복수의 돌출부(도 12의 112P 참조)를 갖는다.
다음으로, 도 12에서, 개구부(110) 내에 소스/드레인 영역(112)이 형성된다. 도 12에 도시된 바와 같이, 소스/드레인 영역(112)은 개구부(110)를 충전하고, 제 1 반도체 물질(52) 내의 리세스(52R)를 충전하는 복수의 돌출부(112P)를 갖는다. 도시된 실시예에서, 소스/드레인 영역(112)은 에피택셜 물질(들)로 형성되므로, 에피택셜 소스/드레인 영역(112)으로 지칭될 수도 있다. 일부 실시예들에서, 에피택셜 소스/드레인 영역(112)은 형성된 NSFET 디바이스의 각각의 채널 영역에 응력을 가하기 위해 개구부(110) 내에 형성되어, 성능을 향상시킨다. 에피택셜 소스/드레인 영역(112)은 더미 게이트(102)가 에피택셜 소스/드레인 영역(112)의 이웃하는 쌍 사이에 배치되도록 형성된다. 일부 실시예들에서, 게이트 스페이서(107)는 에피택셜 소스/드레인 영역(112)이 결과적인 NSFET 디바이스의 후속적으로 형성된 게이트를 단락시키지 않도록 에피택셜 소스/드레인 영역(112)을 더미 게이트(102)로부터 적절한 측 방향 거리만큼 분리하기 위해 사용된다.
에피택셜 소스/드레인 영역(112)은 개구부(110)에서 에피택셜 성장된다. 에피택셜 소스/드레인 영역(112)은 n 형 또는 p 형 디바이스에 적합한 것과 같은 임의의 허용 가능한 물질을 포함할 수 있다. 예를 들어, n 형 디바이스가 형성될 때, 에피택셜 소스/드레인 영역(112)은 채널 영역에 인장 변형을 가하는 물질, 예컨대, 실리콘, SiC, SiCP, SiP 등을 포함할 수 있다. 마찬가지로, p 형 디바이스가 형성될 때, 에피택셜 소스/드레인 영역(112)은 채널 영역에 압축 변형을 가하는 물질, 예컨대, SiGe, SiGeB, Ge, GeSn 등을 포함할 수 있다. 에피택셜 소스/드레인 영역(112)은 핀의 각각의 표면으로부터 상승된 표면을 가질 수 있고, 패싯을 가질 수 있다.
에피택셜 소스/드레인 영역(112) 및/또는 핀은 저농도 도핑된 소스/드레인 영역을 형성하기 위한 앞서 논의된 공정과 유사하게, 소스/드레인 영역을 형성하기 위해 도펀트로 주입되고 어닐링이 이어질 수 있다. 소스/드레인 영역은 약 1019 cm-3 내지 약 1021 cm-3의 불순물 농도를 가질 수 있다. 소스/드레인 영역을 위한 n 형 및/또는 p 형 불순물은 앞서 논의된 불순물 중 임의의 불순물일 수 있다. 일부 실시예들에서, 에피택셜 소스/드레인 영역(112)은 성장 동안 인시츄 도핑될 수 있다.
에피택셜 소스/드레인 영역(112)을 형성하기 위해 사용된 에피택시 공정의 결과로서, 에피택셜 소스/드레인 영역(112)의 윗면은 핀(90)의 측벽을 넘어 측 방향으로 외측으로 확장되는 패싯을 갖는다. 일부 실시예들에서, 에피택시 공정이 완료된 후, 인접한 핀 위에 배치된 인접한 에피택셜 소스/드레인 영역(112)은 분리된 상태로 유지된다. 다른 실시예들에서, 이들 패싯은 동일한 NSFET의 인접한 핀 위에 배치된 인접한 에피택셜 소스/드레인 영역(112)을 병합하게 한다.
다음으로, 도 13에서, 소스/드레인 영역(112) 위에 그리고 더미 게이트(102) 위에 콘택 에칭 정지 층(contact etch stop layer; CESL)(116)이 (예를 들어, 컨포멀하게) 형성되고, 그런 다음, CESL(116) 위에 제 1 층간 유전체(inter-layer dielectric; ILD)(114)가 증착된다. CESL(116)은 제 1 ILD(114)와는 상이한 에칭 속도를 갖는 물질로 형성되고, PECVD를 사용하여 실리콘 질화물로 형성될 수 있지만, 실리콘 산화물, 실리콘 산질화물 또는 이들의 조합 등과 같은 다른 유전체 물질 및 저압 CVD(low pressure CVD; LPCVD), PVD 등과 같은 CESL(116)을 형성하는 대안 기술이 대안적으로 사용될 수 있다.
제 1 ILD(114)는 유전체 물질로 형성될 수 있으며, CVD, 플라즈마 강화 CVD(plasma-enhanced CVD; PECVD) 또는 FCVD와 같은 임의의 적합한 방법에 의해 증착될 수 있다. 제 1 ILD(114)를 위한 유전체 물질은 실리콘 산화물, 포스포 실리케이트 유리(Phospho-Silicate Glass; PSG), 보로 실리케이트 유리(Boro-Silicate Glass; BSG), 붕소 도핑된 포스포 실리케이트 유리(Boron-Doped Phospho-Silicate Glass; BPSG), 비도핑된 실리케이트 유리(undoped Silicate Glass; USG) 등을 포함할 수 있다. 임의의 허용 가능한 공정에 의해 형성된 다른 절연 물질이 사용될 수 있다.
다음으로, 더미 게이트(102)는 제거된다. 더미 게이트(102)를 제거하기 위해, 더미 게이트(102) 및 게이트 스페이서(107)의 최상면과 제 1 ILD(114) 및 CESL(116)의 최상면을 대등하게 하도록 CMP와 같은 평탄화 공정이 수행된다. 평탄화 공정은 또한 더미 게이트(102) 상의 마스크(104)(도 5a 참조)(마스크(104)가 게이트 스페이서(107)를 형성하기 위한 이방성 에칭 공정에 의해 제거되지 않은 경우) 및 마스크(104)의 측벽을 따른 게이트 스페이서(107)의 일부를 제거할 수 있다. 평탄화 공정 후, 더미 게이트(102), 게이트 스페이서(107) 및 제 1 ILD(114)의 최상면은 대등하다. 따라서, 더미 게이트(102)의 최상면은 제 1 ILD(114)를 통해 노출된다.
평탄화 공정 후, 더미 게이트(102)는 에칭 단계(들)에서 제거되어, 리세스(103)가 게이트 스페이서(107) 사이에 형성된다. 일부 실시예들에서, 더미 게이트(102)는 이방성 건식 에칭 공정에 의해 제거된다. 예를 들어, 에칭 공정은 제 1 ILD(114) 또는 게이트 스페이서(107)를 에칭하지 않으면서 더미 게이트(102)를 선택적으로 에칭하는 반응 가스(들)를 사용한 건식 에칭 공정을 포함할 수 있다. 리세스(103)는 NSFET의 채널 영역을 노출시킨다. 채널 영역은 에피택셜 소스/드레인 영역(112)의 이웃하는 쌍 사이에 배치된다. 더미 게이트(102)의 제거 동안, 더미 게이트 유전체(97)는 더미 게이트(102)가 에칭될 때 에칭 정지 층으로서 사용될 수 있다. 그런 다음, 더미 게이트 유전체(97)는 더미 게이트(102)의 제거 후에 제거될 수 있다. 더미 게이트(102)의 제거 후, 더미 게이트(102) 아래에 배치된 제 1 반도체 물질(52) 및 제 2 반도체 물질(54)은 리세스(103)에 의해 노출된다.
다음으로, 제 1 반도체 물질(52)을 제거하여 제 2 반도체 물질(54)을 해제한다. 제 1 반도체 물질(52)이 제거된 후, 제 2 반도체 물질(54)은 수평으로 연장되는 (예를 들어, 기판(50)의 주 윗면에 평행한) 복수의 나노 시트(54)를 형성한다. 나노 시트(54)는 형성된 NSFET 디바이스(100)의 채널 영역 또는 채널 층으로 집합적으로 지칭될 수 있다. 도 13에 도시된 바와 같이, 갭(53)(예를 들어, 빈 공간)이 제 1 반도체 물질(52)의 제거에 의해 나노 시트(54) 사이에 형성된다. 일부 실시예들에서, 나노 시트(54)는 또한 나노 와이어로 지칭될 수 있고, NSFET 디바이스(100)는 또한 게이트 올 어라운드(GAA) 디바이스로 지칭될 수 있다.
일부 실시예들에서, 제 1 반도체 물질(52)은 제 1 반도체 물질(52)에 선택적인 (예를 들어, 더 높은 에칭 속도를 갖는) 에천트를 사용하는 선택적 에칭 공정에 의해 제거되어, 제 1 반도체 물질(52)은 제 2 반도체 물질(54)을 실질적으로 공격하지 않으면서 제거된다. 일 실시예에서, 제 1 반도체 물질(52)을 제거하기 위해 등방성 에칭 공정이 수행된다. 등방성 에칭 공정은 에칭 가스, 및 선택적으로, 캐리어 가스를 사용하여 수행될 수 있고, 여기서, 에칭 가스는 F2 및 HF를 포함하고, 캐리어 가스는 Ar, He, N2 또는 이들의 조합 등과 같은 불활성 가스일 수 있다.
일부 실시예들에서, 더미 내부 스페이서(55)는 또한 제 1 반도체 물질(52)을 제거하기 위한 에칭 공정에 의해 제거된다. 다른 실시예들에서, 제 1 반도체 물질(52)이 제거된 후, 더미 내부 스페이서(55)를 제거(예를 들어, 선택적으로 제거)하기 위해 추가 에칭 공정이 수행된다. 더미 내부 스페이서(55)가 제거된 후, 물질 층(56)(예를 들어, 실리콘)은 갭(53)에서 노출된다.
다음으로, 도 14에서, 리세스(103) 내에 그리고 나노 시트(54) 주위에 내부 스페이서 층(131)이 (예를 들어, 컨포멀하게) 형성된다. 일부 실시예들에서, 내부 스페이서 층(131)은 적합한 유전체 물질로 형성된다. 내부 스페이서 층(131)의 물질의 예는 ALD, PVD, CVD 등과 같은 적합한 증착 방법에 의해 형성된 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 탄소 질화물(SiCN), 실리콘 산탄질화물(SiOCN), 실리콘 탄화물(SiC), 실리콘 산화물(SiO2) 등을 포함한다.
도 14에 도시된 바와 같이, 나노 시트(54)의 단부에 근접한 영역(132)에서, 소스/드레인 영역(112)의 돌출부(112P) 및 돌출부(112P) 위의 물질 층(56)으로 인해, 작은 공간(133 참조)이 형성된다. 작은 공간은 내부 스페이서 층(131)에 의해 밀봉되어 에어 갭(133)을 형성한다. 영역(132)의 확대도가 도 17에 도시되어 있다. 에어 갭(133)의 세부 사항이 이하에서 논의된다. 일부 실시예들에서, 작은/좁은 공간에서의 더 빠른 증착/축적 속도로 인해, 영역(132)에서의 내부 스페이서 층(131)의 부분(예를 들어, 물질 층(56)과 접촉하는 부분)은 내부 스페이서 층의 다른 부분보다 더 큰 두께를 갖는다.
다음으로, 도 15에서, 내부 스페이서 층(131)의 일부를 제거하기 위해 에칭 공정이 수행된다. 에칭 공정은 H3PO4와 같은 적합한 에천트를 사용하여 수행되는 습식 에칭 공정일 수 있다. 에칭 공정은 시간이 정해진 공정으로서, 영역(132) 외부의 내부 스페이서 층(131)의 부분(예를 들어, 나노 시트(54)의 중간 부분 주위)은 완전히 제거되는 반면, 영역(132) 내부의 내부 스페이서 층(131)의 나머지 부분(예를 들어, 물질 층(56)과 접촉하고 에어 갭(133)을 밀봉하는 부분)은 내부 스페이서(131)를 형성한다. 도 15에 도시된 바와 같이, 각각의 내부 스페이서(131)는 2 개의 인접한 나노 시트(54) 사이 또는 최하부 나노 시트(54)와 핀(90) 사이에서 연속적으로 연장되고 에어 갭(133)을 밀봉한다.
다음으로, 도 16에서, 리세스(103) 내에 게이트 유전체 층(120)이 (예를 들어, 컨포멀하게) 형성된다. 게이트 유전체 층(120)은 나노 시트(54) 주위를 감싸고, 게이트 스페이서의 제 1 서브 층(108)의 측벽을 라이닝하고, 핀(90)의 윗면 및 측벽을 따라 연장된다. 일부 실시예들에 따라, 게이트 유전체 층(120)은 실리콘 산화물, 실리콘 질화물 또는 이들의 다층을 포함한다. 일부 실시예들에서, 게이트 유전체 층(120)은 하이-k 유전체 물질을 포함하고, 이러한 실시예들에서, 게이트 유전체 층(120)은 약 7.0보다 큰 k 값을 가질 수 있고, Hf, Al, Zr, La, Mg, Ba, Ti 또는 Pb 또는 이들의 조합의 금속 산화물 또는 실리케이트를 포함할 수 있다. 게이트 유전체 층(120)의 형성 방법은 분자 빔 증착(Molecular Beam Deposition; MBD), ALD, PECVD 등을 포함할 수 있다.
다음으로, 리세스(103) 내에 게이트 전극 물질(예를 들어, 전기적 전도성 물질)이 형성되어 게이트 전극(122)을 형성한다. 게이트 전극(122)은 리세스(103)의 나머지 부분을 충전한다. 게이트 전극(122)은 Cu, Al, W, 이들의 조합 또는 이들의 다층 등과 같은 금속 함유 물질로 제조될 수 있으며, 예를 들어, 전기 도금, 무전해 도금 또는 다른 적합한 방법에 의해 형성될 수 있다. 게이트 전극(122)의 충전 후, 게이트 유전체 층(120)과 게이트 전극(122)의 초과 부분 물질을 제거하기 위해 CMP와 같은 평탄화 공정이 수행될 수 있으며, 이러한 초과 부분은 제 1 ILD(114)의 최상면 위에 있다. 따라서, 게이트 전극(122)과 게이트 유전체 층(120)의 나머지 부분 물질은 결과적인 NSFET 디바이스(100)의 대체 게이트를 형성한다. 게이트 전극(122) 및 대응하는 게이트 유전체 층(120)은 게이트 스택(123), 대체 게이트 구조물(123) 또는 금속 게이트 구조물(123)로 집합적으로 지칭될 수 있다. 각각의 게이트 스택(123)은 각각의 나노 시트(54) 위 및 그 주위로 연장된다.
게이트 전극(122)이 도 16의 예에서 단일 층으로서 도시되어 있지만, 당업자는 게이트 전극(122)이 다층 구조물을 가질 수 있고 장벽 층, 일 함수 층, 시드 층 및 충전 금속과 같은 복수의 층을 포함할 수 있음을 용이하게 이해할 것이다.
예를 들어, 장벽 층이 게이트 유전체 층(120) 위에 컨포멀하게 형성될 수 있다. 장벽 층은 티타늄 질화물과 같은 전기적 전도성 물질을 포함할 수 있지만, 탄탈럼 질화물, 티타늄, 탄탈럼 등과 같은 다른 물질이 대안적으로 사용될 수 있다. 일 함수 층이 장벽 층 위에 형성될 수 있다. 예시적인 p 형 일 함수 물질(p 형 일 함수 금속으로도 지칭될 수 있음)은 TiN, TaN, Ru, Mo, Al, WN, ZrSi2, MoSi2, TaSi2, NiSi2, WN, 다른 적합한 p 형 일 함수 물질 또는 이들의 조합을 포함한다. 예시적인 n 형 일 함수 물질(n 형 일 함수 금속으로도 지칭될 수 있음)은 Ti, Ag, TaAl, TaAlC, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, 다른 적합한 n 형 일 함수 물질 또는 또는 이들의 조합을 포함한다. 일 함수 값은 일 함수 층의 물질 구성과 연관되고, 따라서, 일 함수 층은 그 일 함수 값을 조정하도록 선택되어, 형성될 디바이스에서 목표 임계 전압(VTH)이 달성된다.
도 17은 도 16의 영역(132)의 확대도이다. 도 17에 도시된 바와 같이, 내부 스페이서(131)는 내부 스페이서(131)와 물질 층(56) 사이 및 2 개의 인접한 나노 시트(54) 사이에 배치된 에어 갭(133)을 밀봉한다. 에어 갭(133)은 소스/드레인 영역(112)의 돌출부(112P) 위의 상부(133U) 및 돌출부(112P) 아래의 하부(133L)를 포함할 수 있다. 일부 실시예들에서, 에어 갭(133)의 상부(133U) 및 하부(133L)는 2 개의 분리된 밀봉 공간이다. 일부 실시예들에서, 상부(133U) 및 하부(133L)는 유사한 형상을 갖는다(예를 들어, 도 17의 돌출부(112P)의 수평 중심 축(112C)에 대해 실질적으로 거울 대칭이다). 도 17의 예에서, 에어 갭(133)의 상부(133U)(또는 하부(133L))는 내부 스페이서(131)와 물질 층(56) 사이의 폭(W)을 가지며, 여기서 폭(W)은 2 개의 인접한 나노 시트(54)의 중심으로부터 2 개의 인접한 나노 시트(54) 중 하나를 향한 도 17의 수직 방향을 따라 연속적으로 증가한다. 또한, 에어 갭(133)의 상부(133U)(또는 하부(133L))는 높이(H)를 가지며, 이는 내부 스페이서(131)와 물질 층(56) 사이에서 측정된 제 1 값(H1)을 포함하고, 나노 시트(54)와 물질 층(56) 사이에서 측정된 제 2 값(H2)을 가지며, 여기서 H1은 왼쪽에서 오른쪽으로 도 17의 수평 방향을 따라 연속적으로 증가하고, H2는 왼쪽에서 오른쪽으로 도 17의 수평 방향을 따라 연속적으로 감소한다. 도 17에서, 내부 스페이서(131)는 게이트 스택(123)을 향하고 접촉하는 표면(131S1)을 갖고, 에어 갭(133)을 향하는 표면(131S2)을 갖는다. 물질 층(56)은 도 17에 도시된 바와 같이 표면(131S2) 내로 연장될 수 있다. 표면(131S1, 131S2)은 곡면이다. 내부 스페이서(131)로부터 게이트 스택(123)을 향한 제 1 방향을 따라 볼 때, 표면(131S1)은 오목면이고, 표면(131S2)은 볼록면이며; 제 1 방향과 반대인 제 2 방향을 따라 볼 때, 표면(131S1)은 볼록면이고, 표면(131S2)은 오목면이다. 일부 실시예들에서, 인접한 나노 시트(54) 사이의 거리(S)는 약 5nm 내지 약 20nm이고, 소스/드레인 영역(112)과 내부 스페이서 층(131)의 표면(131S1) 사이의 거리(D)는 약 5nm 내지 약 15nm이며, 물질 층(56)의 두께(T)는 약 2nm 내지 약 7nm이다. 일부 실시예들에서, 에어 갭(133)(예를 들어, 133U 또는 133L)의 높이(H)는 거리(S)의 약 1/4 내지 거리(S)의 약 절반이다(예를 들어, 0.25S < H ≤ 0.5S). 일부 실시예들에서, 에어 갭(133)의 폭(W)은 약 D-F 내지 약 D-0.5F이다(예를 들어, D-F ≤ W < D-0.5F).
일부 실시예들에서, 에어 갭(133)은 게이트 스택(123)에 근접한 유전체 물질의 k 값(예를 들어, 평균 k 값)을 감소시켜 NSFET 디바이스(100)의 기생 용량을 감소시킴으로써 디바이스 성능을 향상시킨다.
당업자가 용이하게 알 수 있는 바와 같이, NSFET 디바이스(100)의 제조를 완료하기 위해 추가 처리가 수행될 수 있으므로, 여기서 세부 사항은 반복되지 않을 수 있다. 예를 들어, 제 1 ILD(114) 위에 제 2 ILD이 증착될 수 있다. 또한, 게이트 콘택 및 소스/드레인 콘택이 게이트 전극(122) 및 소스/드레인 영역(112)에 각각 전기적으로 결합되도록 제 2 ILD 및/또는 제 1 ILD(114)를 통해 형성될 수 있다.
도 18은 다른 실시예에 따라, 특정 제조 단계에서의 나노 시트 전계 효과 트랜지스터 디바이스(100A)의 단면도이다. NSFET 디바이스(100A)는 도 16의 NSFET 디바이스(100)와 유사하지만, 도 16의 물질 층(예를 들어, 반도체 층)은 유전체 물질 층인 물질 층(57)으로 대체된다. 물질 층(57)은 물질 층(56)에 대해 도 11을 참조하여 위에서 논의된 것과 동일하거나 유사한 처리(예를 들어, 증착 공정에 이어 에칭 공정)를 사용하여 형성될 수 있다. 물질 층(57)이 형성된 후, 도 12 내지 도 16에 도시된 것과 동일하거나 유사한 처리가 수행되어 도 18의 나노 시트 전계 효과 트랜지스터 디바이스(100A)를 형성할 수 있다. 일부 실시예들에서, 물질 층(57)의 물질은 실리콘 질화물과 같은 내부 스페이서(131)의 물질과 동일하다. 다른 실시예들에서, 물질 층(57)의 물질은 내부 스페이서(131)의 유전체 물질과 상이한 유전체 물질이다.
도 19는 도 18의 영역(132)의 확대도이다. 도 19에 도시된 바와 같이, 내부 스페이서(131)는 물질 층(57)과 내부 스페이서(131) 사이 및 2 개의 인접한 나노 시트(54) 사이에 배치된 에어 갭(133)을 밀봉한다. 형상 및 치수와 같은 에어 갭(133)의 세부 사항은 도 17의 세부 사항과 동일하거나 유사하므로, 여기서 반복되지 않는다.
개시된 실시예들의 변형이 가능하며, 이는 본 개시의 범위 내에 포함되도록 완전히 의도된다. 예를 들어, 형성된 디바이스 유형(예를 들어, n 형 또는 p 형 디바이스)에 따라, 제 2 반도체 물질(54)이 제거될 수 있고, 제 1 반도체 물질(52)은 형성된 NSFET 디바이스의 채널 영역으로서 기능하기 위해 나노 시트를 형성하도록 남아 있을 수 있다. 제 1 반도체 물질(52)이 나노 시트를 형성하도록 남아 있는 실시예들에서, 내부 스페이서는 당업자가 용이하게 알 수 있는 바와 같이 제 2 반도체 물질(54)의 단부에 근접하여 형성된다.
실시예들은 장점을 달성할 수 있다. 개시된 방법 또는 구조물은 내부 스페이서와 소스/드레인 영역(112) 사이에 에어 갭을 형성함으로써 NSFET 디바이스의 기생 용량을 감소시킨다. 또한, 물질 층(56)으로서 반도체 물질(예를 들어, 실리콘)을 사용함으로써 소스/드레인 영역(112)의 에피택셜 성장을 용이하게 한다.
도 20은 일부 실시예들에 따라, 반도체 디바이스를 제조하는 방법의 흐름도를 도시한다. 도 20에 도시된 실시예의 방법은 단지 많은 가능한 실시예의 방법들 중 하나의 예인 것을 이해해야 한다. 당업자는 많은 변형, 대안 및 수정을 인식할 것이다. 예를 들어, 도 20에 도시된 바와 같은 다양한 단계들은 추가, 제거, 교체, 재배열 및 반복될 수 있다.
도 20을 참조하면, 단계(1010)에서, 나노 구조물 위에 그리고 핀 위에 더미 게이트 구조물이 형성되고, 나노 구조물은 핀 위에 놓이고, 핀은 기판 위로 돌출되며, 나노 구조물은 제 1 반도체 물질과 제 2 반도체 물질의 교호 층을 포함한다. 단계(1020)에서, 더미 게이트 구조물의 대향 측 상의 나노 구조물 내에 개구부가 형성되고, 개구부는 제 1 반도체 물질의 단부 및 제 2 반도체 물질의 단부를 노출시킨다. 단계(1030)에서, 제 1 반도체 물질의 노출된 단부는 리세스되어 리세스를 형성한다. 단계(1040)에서, 리세스 내에 더미 내부 스페이서가 형성되고, 리세스 내의 더미 내부 스페이서 위에 물질 층이 형성된다. 단계(1050)에서, 물질 층을 형성한 후, 개구부 내에 소스/드레인 영역이 형성된다. 단계(1060)에서, 소스/드레인 영역을 형성한 후, 더미 게이트 구조물은 제거되어 더미 게이트 구조물 아래에 배치된 제 1 반도체 물질 및 제 2 반도체 물질을 노출시킨다. 단계(1070)에서, 노출된 제 1 반도체 물질 및 더미 내부 스페이서가 제거되고, 여기서 제 2 반도체 물질은 남아 있어서 복수의 나노 시트를 형성하며, 여기서 물질 층은 더미 내부 스페이서를 제거한 후에 노출된다. 단계(1080)에서, 복수의 나노 시트의 대향 단부에서 소스/드레인 영역 사이에 내부 스페이서가 형성되며, 여기서 각각의 내부 스페이서는 각각의 내부 스페이서와 물질 층 사이의 에어 갭을 밀봉한다.
본 개시의 양태들을 본 발명 기술 분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 피처들을 약술했다. 본 발명 기술 분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 개시를 자신들이 손쉽게 사용할 수 있다는 것을 알아야 한다. 본 발명 기술 분야의 당업자는 또한 이와 같은 등가적 구성들이 본 개시의 사상과 범위를 이탈하지 않는다는 것과, 본 개시의 사상과 범위를 이탈하지 않고서 본 발명 기술 분야의 당업자가 다양한 변경들, 대체들, 및 변화들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.
실시예들
실시예 1. 반도체 디바이스에 있어서,
기판 위로 돌출된 핀;
상기 핀 위의 소스/드레인 영역들;
상기 소스/드레인 영역들 사이의 나노 시트들 - 상기 나노 시트들은 제 1 반도체 물질을 포함함 - ;
상기 나노 시트들 사이 및 상기 나노 시트들의 대향 단부들에 있는 내부 스페이서들 - 상기 내부 스페이서들 각각과 상기 소스/드레인 영역들의 각각의 소스/드레인 영역 사이에 에어 갭이 존재함 - ; 및
상기 핀 위 그리고 상기 소스/드레인 영역들 사이의 게이트 구조물
을 포함하는 반도체 디바이스.
실시예 2. 실시예 1에 있어서,
상기 나노 시트들은 서로 평행하고 상기 기판의 주 윗면에 평행한 것인, 반도체 디바이스.
실시예 3. 실시예 1에 있어서,
상기 내부 스페이서들 각각과 상기 각각의 소스/드레인 영역 사이의 물질 층
을 더 포함하고,
상기 에어 갭은 상기 내부 스페이서들 각각과 상기 물질 층 사이에 있는 것인, 반도체 디바이스.
실시예 4. 실시예 3에 있어서,
상기 물질 층은 제 2 반도체 물질의 층인 것인, 반도체 디바이스.
실시예 5. 실시예 4에 있어서,
상기 제 1 반도체 물질은 상기 제 2 반도체 물질과 동일한 것인, 반도체 디바이스.
실시예 6. 실시예 5에 있어서,
상기 소스/드레인 영역들은 상기 나노 시트들 사이에서 상기 내부 스페이서들을 향하여 연장되는 복수의 돌출부들을 가지며,
상기 물질 층은 상기 복수의 돌출부들 위에서 컨포멀하게 연장된 것인, 반도체 디바이스.
실시예 7. 실시예 3에 있어서,
상기 물질 층은 제 1 유전체 물질의 층이고,
상기 내부 스페이서들은 제 2 유전체 물질을 포함하는 것인, 반도체 디바이스.
실시예 8. 실시예 7에 있어서,
상기 제 1 유전체 물질은 상기 제 2 유전체 물질과 동일한 것인, 반도체 디바이스.
실시예 9. 실시예 1에 있어서,
상기 에어 갭은 상기 내부 스페이서들 각각과 상기 각각의 소스/드레인 영역 사이, 및 상기 나노 시트들 중 인접한 나노 시트들 사이의 공간에서 밀봉되는 것인, 반도체 디바이스.
실시예 10. 실시예 1에 있어서,
상기 내부 스페이서들 각각은 상기 게이트 구조물과 대면하고 있는 오목한 표면을 갖는 것인, 반도체 디바이스.
실시예 11. 반도체 디바이스에 있어서,
기판 위로 돌출된 핀;
상기 핀 위의 게이트 구조물;
상기 게이트 구조물의 대향 측 상의 상기 핀 위의 소스/드레인 영역들;
상기 소스/드레인 영역들 사이에 배치되고 서로 평행한 제 1 채널 층과 제 2 채널 층 - 상기 게이트 구조물은 상기 제 1 채널 층과 상기 제 2 채널 층을 둘러쌈 - ; 및
상기 제 1 채널 층의 단부들과 상기 제 2 채널 층의 단부들 사이에 배치된 내부 스페이서들 - 상기 내부 스페이서들과 상기 소스/드레인 영역들 사이에 에어 갭들이 존재함 -
를 포함하는 반도체 디바이스.
실시예 12. 실시예 11에 있어서,
상기 내부 스페이서들과 상기 소스/드레인 영역들 사이의 물질 층
을 더 포함하고,
상기 에어 갭들은 상기 내부 스페이서들과 상기 물질 층 사이에 있는 것인, 반도체 디바이스.
실시예 13. 실시예 12에 있어서,
상기 물질 층은 반도체 층인 것인, 반도체 디바이스.
실시예 14. 실시예 12에 있어서,
상기 물질 층은 유전체 층인 것인, 반도체 디바이스.
실시예 15. 실시예 14에 있어서,
상기 내부 스페이서들과 상기 물질 층은 동일한 유전체 물질을 포함하는 것인, 반도체 디바이스.
실시예 16. 실시예 11에 있어서,
상기 내부 스페이서들 각각은, 상기 게이트 구조물과 대면하고 있는 제 1 오목한 표면을 가지며, 상기 소스/드레인 영역들과 대면하고 있는 제 2 오목한 표면을 갖는 것인, 반도체 디바이스.
실시예 17. 반도체 디바이스를 형성하는 방법에 있어서,
나노 구조물 위에 그리고 핀 위에 더미 게이트 구조물을 형성하는 단계 - 상기 나노 구조물은 상기 핀 위에 놓이고, 상기 핀은 기판 위로 돌출되며, 상기 나노 구조물은 제 1 반도체 물질과 제 2 반도체 물질의 교호 층들을 포함함 - ;
상기 더미 게이트 구조물의 대향 측 상의 상기 나노 구조물 내에 개구부들을 형성하는 단계 - 상기 개구부들은 상기 제 1 반도체 물질의 단부들 및 상기 제 2 반도체 물질의 단부들을 노출시킴 - ;
상기 제 1 반도체 물질의 노출된 단부들을 리세싱하여 리세스들을 형성하는 단계;
상기 리세스들 내에 더미 내부 스페이서들을 형성하고, 상기 리세스들 내의 상기 더미 내부 스페이서들 위에 물질 층을 형성하는 단계;
상기 물질 층을 형성한 후, 상기 개구부들 내에 소스/드레인 영역들을 형성하는 단계;
상기 소스/드레인 영역들을 형성한 후, 상기 더미 게이트 구조물을 제거하여 상기 더미 게이트 구조물 아래에 배치된 상기 제 1 반도체 물질과 상기 제 2 반도체 물질을 노출시키는 단계;
상기 노출된 제 1 반도체 물질과 상기 더미 내부 스페이서들을 제거하는 단계 - 상기 제 2 반도체 물질은 남아 있어서 복수의 나노 시트들을 형성하며, 상기 물질 층은 상기 더미 내부 스페이서들을 제거한 후에 노출됨 - ; 및
상기 복수의 나노 시트들의 대향 단부들에서 상기 소스/드레인 영역들 사이에 내부 스페이서들을 형성하는 단계 - 상기 내부 스페이서들 각각은 상기 내부 스페이서들 각각과 상기 물질 층 사이의 에어 갭을 밀봉함 -
를 포함하는 반도체 디바이스를 형성하는 방법.
실시예 18. 실시예 17에 있어서,
상기 내부 스페이서들을 형성한 후, 상기 복수의 나노 시트들을 둘러싸는 대체 게이트 구조물을 형성하는 단계
를 더 포함하는 반도체 디바이스를 형성하는 방법.
실시예 19. 실시예 17에 있어서,
상기 물질 층을 형성하는 단계는 반도체 물질을 사용하여 상기 물질 층을 형성하는 단계를 포함하는 것인, 반도체 디바이스를 형성하는 방법.
실시예 20. 실시예 17에 있어서,
상기 물질 층을 형성하는 단계는 유전체 물질을 사용하여 상기 물질 층을 형성하는 단계를 포함하는 것인, 반도체 디바이스를 형성하는 방법.

Claims (10)

  1. 반도체 디바이스에 있어서,
    기판 위로 돌출된 핀;
    상기 핀 위의 소스/드레인 영역들;
    상기 소스/드레인 영역들 사이의 나노 시트들 - 상기 나노 시트들은 제 1 반도체 물질을 포함함 - ;
    상기 나노 시트들 사이 및 상기 나노 시트들의 대향 단부들에 있는 내부 스페이서들 - 상기 내부 스페이서들 각각과 상기 소스/드레인 영역들의 각각의 소스/드레인 영역 사이에 에어 갭이 존재함 - ;
    상기 내부 스페이서들 각각과 상기 각각의 소스/드레인 영역 사이의 물질 층; 및
    상기 핀 위 그리고 상기 소스/드레인 영역들 사이의 게이트 구조물
    을 포함하고,
    상기 에어 갭은 상기 내부 스페이서들 각각과 상기 물질 층 사이에 있는 것인, 반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 나노 시트들은 서로 평행하고 상기 기판의 주 윗면(major upper surface)에 평행한 것인, 반도체 디바이스.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 물질 층은 제 2 반도체 물질의 층인 것인, 반도체 디바이스.
  5. 제 4 항에 있어서,
    상기 제 1 반도체 물질은 상기 제 2 반도체 물질과 동일한 것인, 반도체 디바이스.
  6. 제 1 항에 있어서,
    상기 물질 층은 제 1 유전체 물질의 층이고,
    상기 내부 스페이서들은 제 2 유전체 물질을 포함하는 것인, 반도체 디바이스.
  7. 제 1 항에 있어서,
    상기 에어 갭은 상기 내부 스페이서들 각각과 상기 각각의 소스/드레인 영역 사이, 및 상기 나노 시트들 중 인접한 나노 시트들 사이의 공간에서 밀봉되는 것인, 반도체 디바이스.
  8. 반도체 디바이스에 있어서,
    기판 위로 돌출된 핀;
    상기 핀 위의 게이트 구조물;
    상기 게이트 구조물의 대향 측 상의 상기 핀 위의 소스/드레인 영역들;
    상기 소스/드레인 영역들 사이에 배치되고 서로 평행한 제 1 채널 층과 제 2 채널 층 - 상기 게이트 구조물은 상기 제 1 채널 층과 상기 제 2 채널 층을 둘러쌈 - ;
    상기 제 1 채널 층의 단부들과 상기 제 2 채널 층의 단부들 사이에 배치된 내부 스페이서들 - 상기 내부 스페이서들과 상기 소스/드레인 영역들 사이에 에어 갭들이 존재함 - ; 및
    상기 내부 스페이서들 각각과 상기 소스/드레인 영역들 각각 사이의 물질 층을 포함하고,
    상기 에어 갭은 상기 내부 스페이서들 각각과 상기 물질 층 사이에 있는 것인, 반도체 디바이스.
  9. 제 8 항에 있어서,
    상기 내부 스페이서들 각각은, 상기 게이트 구조물과 대면하고 있는 제 1 오목한 표면을 가지며, 상기 소스/드레인 영역들과 대면하고 있는 제 2 오목한 표면을 갖는 것인, 반도체 디바이스.
  10. 반도체 디바이스를 형성하는 방법에 있어서,
    나노 구조물 위에 그리고 핀 위에 더미 게이트 구조물을 형성하는 단계 - 상기 나노 구조물은 상기 핀 위에 놓이고, 상기 핀은 기판 위로 돌출되며, 상기 나노 구조물은 제 1 반도체 물질과 제 2 반도체 물질의 교호 층들을 포함함 - ;
    상기 더미 게이트 구조물의 대향 측 상의 상기 나노 구조물 내에 개구부들을 형성하는 단계 - 상기 개구부들은 상기 제 1 반도체 물질의 단부들 및 상기 제 2 반도체 물질의 단부들을 노출시킴 - ;
    상기 제 1 반도체 물질의 노출된 단부들을 리세싱하여 리세스들을 형성하는 단계;
    상기 리세스들 내에 더미 내부 스페이서들을 형성하고, 상기 리세스들 내의 상기 더미 내부 스페이서들 위에 물질 층을 형성하는 단계;
    상기 물질 층을 형성한 후, 상기 개구부들 내에 소스/드레인 영역들을 형성하는 단계;
    상기 소스/드레인 영역들을 형성한 후, 상기 더미 게이트 구조물을 제거하여 상기 더미 게이트 구조물 아래에 배치된 상기 제 1 반도체 물질과 상기 제 2 반도체 물질을 노출시키는 단계;
    상기 노출된 제 1 반도체 물질과 상기 더미 내부 스페이서들을 제거하는 단계 - 상기 제 2 반도체 물질은 남아 있어서 복수의 나노 시트들을 형성하며, 상기 물질 층은 상기 더미 내부 스페이서들을 제거한 후에 노출됨 - ; 및
    상기 복수의 나노 시트들의 대향 단부들에서 상기 소스/드레인 영역들 사이에 내부 스페이서들을 형성하는 단계 - 상기 내부 스페이서들 각각은 상기 내부 스페이서들 각각과 상기 물질 층 사이의 에어 갭을 밀봉함 -
    를 포함하는 반도체 디바이스를 형성하는 방법.
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