CN117219582A - 栅极全环绕场效应晶体管器件 - Google Patents
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Abstract
本公开涉及栅极全环绕场效应晶体管器件。一种形成半导体器件的方法包括：在衬底之上形成半导体鳍结构，其中，半导体鳍结构中的每一个包括在半导体鳍之上的层堆叠，层堆叠包括第一半导体材料和第二半导体材料的交替层；在半导体鳍结构的侧壁和上表面之上形成帽盖层；以及在半导体鳍结构的相反侧、在隔离区域之上形成混合鳍，其中，形成所述混合鳍包括：在隔离区域之上形成电介质鳍；和在电介质鳍之上形成电介质结构，包括：在电介质鳍之上形成蚀刻停止层(ESL)；用掺杂剂掺杂所述ESL；以及在经掺杂的ESL之上形成第一电介质材料。
Description
技术领域
本公开涉及栅极全环绕场效应晶体管器件。
背景技术
半导体器件用于各种电子应用，例如个人电脑、手机、数码相机和其他电子设备。半导体器件通常通过以下方式来制造：在半导体衬底之上按顺序地沉积绝缘层或电介质层、导电层和半导体材料层，并且使用光刻和蚀刻技术图案化各种材料层以在其上形成电路组件和元件。
半导体工业通过不断减小最小特征尺寸来继续提高各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许将更多的组件集成到给定区域中。然而，随着最小特征尺寸的减小，出现了应该解决的其他问题。
发明内容
根据本公开的一方面，提供了一种形成半导体器件的方法，所述方法包括：在衬底之上形成半导体鳍结构，其中，所述半导体鳍结构中的每一个包括在半导体鳍之上的层堆叠，其中，所述层堆叠包括第一半导体材料和第二半导体材料的交替层；在所述半导体鳍结构的侧壁和上表面之上形成帽盖层；在隔离区域之上形成混合鳍，其中，所述隔离区域位于所述半导体鳍结构的相反侧，其中，形成所述混合鳍包括：在所述隔离区域之上形成电介质鳍；和在所述电介质鳍之上形成电介质结构，包括：在所述电介质鳍之上形成蚀刻停止层(ESL)；用掺杂剂掺杂所述ESL；以及在经掺杂的ESL之上形成第一电介质材料；在所述半导体鳍结构之上和所述混合鳍之上形成虚设栅极结构；沿着所述虚设栅极结构的侧壁形成栅极间隔件；执行各向异性蚀刻工艺，以去除所述层堆叠的第一部分和所述电介质结构的第一部分，这些第一部分设置在所述栅极间隔件的外侧壁之外，其中，所述电介质鳍在所述各向异性蚀刻工艺之后保留；以及在执行所述各向异性蚀刻工艺之后，用替换栅极结构替换所述虚设栅极结构。
根据本公开的一方面，提供了一种形成半导体器件的方法，所述方法包括：形成半导体鳍结构，所述半导体鳍结构从形成在衬底上的隔离区域之间突出，其中，所述半导体鳍结构中的每一个包括鳍和位于所述鳍之上的层堆叠，其中，所述层堆叠包括与第二半导体材料层交错的第一半导体材料层；在所述半导体鳍结构之间的沟槽中、在所述隔离区域之上形成电介质鳍，其中，所述半导体鳍结构相比于所述电介质鳍从所述衬底延伸得更远；在所述电介质鳍之上形成电介质结构，包括：在所述沟槽中、在所述电介质鳍之上沉积蚀刻停止层(ESL)；将掺杂剂注入到所述ESL中；以及在所述沟槽中、在经掺杂的ESL之上形成金属氧化物；在所述半导体鳍结构和所述电介质结构之上形成虚设栅极结构；围绕所述虚设栅极结构形成层间电介质层(ILD)；去除所述虚设栅极结构的虚设栅极电极以在所述ILD中形成开口，其中，所述电介质结构中的第一电介质结构位于所述开口下方；执行第一蚀刻工艺以减小所述第一电介质结构的第一高度；以及在执行所述第一蚀刻工艺之后，选择性地去除位于所述开口下方的所述第一半导体材料，其中，位于所述开口下方的所述第二半导体材料形成所述半导体器件的多个沟道区域。
根据本公开的一方面，提供了一种半导体器件，包括：半导体鳍，突出得高于衬底；第一隔离区域和第二隔离区域，位于所述半导体鳍的相反侧；纳米结构，位于所述半导体鳍之上并与所述半导体鳍垂直地对准；源极/漏极区域，位于所述纳米结构的相反端；电介质鳍，位于所述第一隔离区域上；电介质结构，位于所述电介质鳍上，其中，所述电介质结构包括金属氧化物和蚀刻停止层，所述蚀刻停止层围绕所述金属氧化物的侧壁和底表面；以及栅极电极，围绕所述纳米结构。
附图说明
在结合附图阅读时，可以通过下面的具体实施方式最佳地理解本公开的各方面。应注意，根据行业的标准惯例，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意增大或减小。
图1-3、图4A、图4B、图5-7、图8A、图8B、图9A、图9B、图10-16、图17A、图17B、图18、图19A、图19B、图20A和图20B是根据实施例的处于各个制造阶段的栅极全环绕(GAA)场效应晶体管(FET)器件的各种视图。
图21A和图21B一起示出了根据一些实施例的形成GAA FET器件的方法的流程图。
具体实施方式
以下公开内容提供了用于实现本发明的不同特征的许多不同的实施例或示例。下面描述了组件和布置的具体示例以简化本公开。当然，这些仅是示例并且不旨在进行限制。例如，在下面的描述中，在第二特征上或之上形成第一特征包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。
此外，为了便于描述，本文可以使用诸如“之下”、“下方”、“下”、“上方”、“上”等之类空间相关术语来描述如图所示的一个元素或特征与另外(一个或多个)元素或(一个或多个)特征的关系。这些空间相对术语旨在涵盖器件在使用或操作中除了图中描绘的方向之外的不同方向。装置可以以其他方式定向(旋转90度或在其他方向)，并且本文使用的空间相对描述符同样可以相应地解释。
在一些实施例中，包括电介质鳍和电介质鳍之上的电介质结构的混合鳍形成在栅极全环绕(GAA)FET器件的隔离区域之上。电介质结构用于形成自对准金属栅极。在一些实施例中，每个电介质结构包括电介质材料和沿着电介质材料的侧壁和底部的蚀刻停止层(ESL)。ESL通过注入工艺掺杂，以增加电介质材料和ESL之间的蚀刻选择性，使得在使电介质结构凹陷的后续蚀刻工艺中，ESL的至少底部部分保留在下面的电介质鳍之上以保护层堆叠，该层堆叠包括用于形成GAA FET器件的纳米结构(例如，纳米片或纳米线)的半导体材料。
图1-3、图4A、图4B、图5-7、图8A、图8B、图9A、图9B、图10-16、图17A、图17B、图18、图19A、图19B、图20A和图20B是根据实施例的处于各个制造阶段的栅极全环绕(GAA)场效应晶体管(FET)器件100的各种视图(例如，截面图、透视图)。图1-3、图4A、图5-7、图8A、图9A、图17B、图18、图19A、图20A和图20B是GAA FET器件100的截面图，并且图4B、图8B、图9B、图10-16、图17A和图19B是GAA FET器件100的透视图。注意，为了清楚起见，一些图可能仅示出了GAA FET器件100的部分。
参考图1，提供了衬底101。衬底101可以是半导体衬底，例如体半导体(例如，体硅)、绝缘体上半导体(SOI)衬底等，其可以是掺杂的(例如，用P型或N型掺杂剂)或未掺杂的。衬底101可以是晶圆，例如硅晶圆。通常，SOI衬底是形成在绝缘体层上的半导体材料层。绝缘体层可以是例如埋置氧化物(BOX)层、氧化硅层等。绝缘体层设置在衬底上，通常是硅衬底或玻璃衬底。还可以使用其他衬底，例如多层衬底或梯度衬底。在一些实施例中，衬底101的半导体材料包括：硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或其组合。
在图1中，外延材料堆叠104’形成在衬底101之上，并且硬掩模层107’形成在外延材料堆叠104’之上。外延材料堆叠104’包括与第二半导体层105(标记为105A-105F)交错的第一半导体层103(标记为103A-103G)。第一半导体层103由第一半导体材料形成，第二半导体层105由不同的第二半导体材料形成。在所示实施例中，第一半导体材料是硅锗(SixGe1-x，其中x可以在0到1的范围内)，并且第二半导体材料是硅。图1中的外延材料堆叠104’中的层数仅为非限制性示例，外延材料堆叠104’可以包括任何数量的层。在后续处理中，外延材料堆叠104’将被图案化以形成GAA FET器件的沟道区域。具体而言，外延材料堆叠104’将被图案化以形成水平纳米结构(例如，纳米片或纳米线)，其中所得GAA FET的沟道区域包括多个水平纳米结构。
材料堆叠104’可以通过外延生长工艺形成，其可在生长室中执行。在外延生长工艺期间，生长室循环暴露于第一组前驱物以生长第一半导体层103，然后暴露于第二组前驱物以生长第二半导体层105。第一组前驱物包括用于第一半导体材料(例如，硅锗)的前驱物，并且第二组前驱物包括用于第二半导体材料(例如，硅)的前驱物。取决于GAA FET器件的设计，外延材料堆叠104’可以是掺杂的或未掺杂的。
在一些实施例中，第一组前驱物包括硅前驱物(例如，硅烷)和锗前驱物(例如，锗烷)，并且第二组前驱物包括硅前驱物但省略锗前驱物。因此，外延生长工艺可以包括连续地使硅前驱物流向生长室，然后循环地执行以下操作：(1)在生长第一半导体层103时使锗前驱物流向生长室；(2)在生长第二半导体层105时禁止锗前驱物流向生长室。可以重复循环曝光，直到形成目标层数。在生长循环结束之后，可以执行平坦化工艺以使外延材料堆叠104’的顶表面平坦化。平坦化工艺可以是化学机械抛光(CMP)、回蚀工艺、其组合等。注意，在图1的示例中，最顶部的第一半导体层103G被形成为比其他的第一半导体层(例如，103A-103F)更厚。最顶部的第一半导体层103G的厚度可以决定随后形成的电介质结构118的高度。
接下来，硬掩模层107’形成在外延材料堆叠104’之上。硬掩模层107’可以包括子层，例如衬垫氧化物层和上覆的衬垫氮化物层。衬垫氧化物层可以是包括例如使用热氧化工艺形成的氧化硅的薄膜。衬垫氧化物层可以充当外延材料堆叠104’和上覆的衬垫氮化物层之间的粘附层。在一些实施例中，衬垫氮化物层由氮化硅、氮氧化硅、碳氮化硅等或其组合形成，并且可以例如使用低压化学气相沉积(LPCVD)或等离子体增强化学气相沉积(PECVD)形成。
接下来参考图2，使用例如光刻和蚀刻技术图案化图1中所示的结构以形成半导体鳍结构102。在一些实施例中，硬掩模层107’被图案化以形成图案化硬掩模107，并且图案化硬掩模107然后被用作蚀刻掩模以图案化衬底101和外延材料堆叠104’。
为了形成半导体鳍结构102，可以使用光刻技术图案化硬掩模层107’。通常，光刻技术利用沉积、照射(曝光)和显影的光致抗蚀剂材料以去除光致抗蚀剂材料的一部分。剩余的光致抗蚀剂材料保护下面的材料(例如，本示例中的硬掩模层107’)免受随后的处理步骤(例如，蚀刻)。在该示例中，光致抗蚀剂材料用于图案化硬掩模层107’以形成图案化硬掩模107，如图2所示。
图案化硬掩模107随后用于图案化衬底101和外延材料堆叠104’以形成沟槽108，从而在相邻的沟槽108之间限定半导体鳍结构102，如图2所示。在所示实施例中，每个半导体鳍状结构102包括半导体鳍106(也称为鳍106)和在半导体鳍106之上的图案化外延材料堆叠104(也称为层堆叠104)。半导体鳍106是衬底101的图案化部分并且突出得高于(凹陷的)衬底101。图案化外延材料堆叠104是外延材料堆叠104’的图案化部分并且将用于在后续处理中形成GAA FET器件的纳米结构(例如，纳米片或纳米线)，并且因此也可以称为GAA结构104。
在一些实施例中，通过使用例如反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或其组合在衬底101和外延材料堆叠104’中蚀刻沟槽来形成半导体鳍结构102。蚀刻工艺可以是各向异性的。在一些实施例中，沟槽108可以是彼此平行且彼此紧密间隔的条带(从顶部看)。在一些实施例中，沟槽108可以是连续的并且包围半导体鳍结构102。半导体鳍结构102在下文中也可以被称为鳍结构102。
鳍结构102可以通过任何合适的方法图案化。例如，可以使用一种或多种光刻工艺来图案化鳍结构102，包括双重图案化或多重图案化工艺。通常，双重图案化或多重图案化工艺结合了光刻和自对准工艺，允许图案被创建具有例如比使用单一直接光刻工艺可获得的间距更小的间距。例如，在一个实施例中，牺牲层形成在衬底之下并且使用光刻工艺进行图案化。使用自对准工艺沿着图案化牺牲层形成间隔件。然后去除牺牲层，并且然后可以使用剩余的间隔件或心轴(mandrel)来图案化鳍。
图3示出了在相邻的半导体鳍结构102之间形成绝缘材料以形成隔离区域111。绝缘材料可以是氧化物(例如，氧化硅)、氮化物等或其组合，并且可以通过以下方式形成：高密度等离子体化学气相沉积(HDP-CVD)、可流动CVD(FCVD)(例如，在远程等离子体系统中进行基于CVD的材料沉积并进行后固化以使其转化为另一种材料，例如氧化物)等或其组合。可以使用其他绝缘材料和/或其他形成工艺。在所示实施例中，绝缘材料是通过FCVD工艺形成的氧化硅。一旦形成绝缘材料，就可以执行退火工艺。平坦化工艺(例如，CMP)可以从半导体鳍结构102的顶表面之上去除任何多余的绝缘材料。
接下来，使隔离区域凹陷以形成浅沟槽隔离(STI)区域111。隔离区域111被凹陷使得半导体鳍结构102的上部从相邻的STI区域111之间突出。STI区域的顶表面111可以具有平坦表面(如图所示)、凸面、凹面(例如碟形)或其组合。STI区域111的顶表面可以通过适当的蚀刻被形成为平坦的、凸的和/或凹的。可以使用可接受的蚀刻工艺使隔离区域111凹陷，例如对隔离区域111的材料具有选择性的蚀刻工艺。例如，可以执行干法蚀刻或使用稀氢氟酸(dHF)的湿法蚀刻以使隔离区域111凹陷。在图3中，STI区域111的上表面被示为与半导体鳍106的上表面齐平。在其他实施例中，STI区域111的上表面比半导体鳍106的上表面更低(例如，更靠近衬底101)。
接下来，帽盖层113形成在通过STI区域111暴露的鳍结构102的侧壁和上表面之上。在所示实施例中，帽盖层113被形成为包括与第一半导体层103相同的材料(例如，硅锗)。在示例实施例中，帽盖层113由非晶硅锗形成，并且第一半导体层103由外延硅锗形成(例如，通过外延生长工艺形成)，其中帽盖层113中锗的浓度在约10原子百分比(at％)和约30at％之间，并且第一半导体层103中锗的浓度在约10at％和约30at％之间。在一些实施例中，帽盖层113选择性地生长在鳍结构102的暴露表面上，并且因此，STI区域111的上表面没有帽盖层113。
接下来，在图4A中，电介质层114共形地形成在帽盖层113之上和STI区域111的上表面之上。接下来，电介质层115形成在电介质层114之上以填充沟槽108。然后回蚀刻电介质层114和电介质层115以形成电介质鳍116，其细节将在下面讨论。
在一些实施例中，通过使用合适的沉积方法(例如，CVD、原子层沉积(ALD)等)沿着帽盖层113和沿着STI区域111的上表面形成电介质材料(例如，SiN、SiC、SiCN或SiOCN)的共形层来形成电介质层114。然后电介质层115形成在电介质层114之上。在一些实施例中，电介质层115由氧化物(例如，SiO2)形成，其可以与用于形成STI区域111的氧化物相同。合适的沉积方法(例如，CVD)可以用于形成电介质层115。在沉积电介质层115之后，可以在约400℃和约1000℃之间的温度下执行额外的退火工艺，持续时间为约10秒到约3小时。在一些实施例中，省略额外的退火工艺。在一些实施例中，低K电介质材料(例如，具有小于约7的介电常数K)用于形成电介质层115。
接下来，使用例如干法蚀刻工艺或湿法蚀刻工艺回蚀刻电介质层115。例如，使用含氟化物气体的干法蚀刻工艺可以用于回蚀刻电介质层115。在回蚀刻电介质层115之后，通过合适的蚀刻工艺(例如，干法蚀刻工艺或湿法蚀刻工艺)去除通过凹陷的电介质层115暴露的电介质层114。例如，可以执行使用H3PO4作为蚀刻剂的湿法蚀刻工艺以去除暴露的电介质层114。电介质层114的剩余部分和电介质层115的剩余部分形成电介质鳍116。在图4A的示例中，电介质层114的剩余部分的上表面和电介质层115的剩余部分的上表面彼此齐平。在一些实施例中，电介质层114和电介质层115两者由低K电介质材料形成，因此电介质鳍116也可以称为低K电介质鳍。如图4A所示，电介质鳍116形成在STI区域111上，并且物理接触帽盖层113。图4B示出了图4A的结构的透视图。
接下来，在图5中，蚀刻停止层(ESL)117形成(例如，共形地)在电介质鳍116和帽盖层113之上。ESL 117提供对随后形成的电介质材料119的蚀刻选择性。在一些实施例中，ESL117使用合适的形成方法(例如，ALD或CVD)由合适的电介质材料(例如，SiN、SiC、SiCN、SiOCN或BN)形成，随后进行退火工艺(例如，炉工艺)。作为示例，ESL 117的厚度可以在约2nm和约10nm之间。
接下来，通过注入工艺150掺杂ESL 117。通过注入工艺150将合适的掺杂剂(例如，B、As、Ge、C、Si、Ar或Xe)注入到ESL 117中以降低其蚀刻速率，并且增加其对随后形成的电介质材料119的蚀刻选择性。在一些实施例中，ESL 117中掺杂剂的浓度在约2at％和约20at％之间。调整ESL 117中掺杂剂的浓度以改变其蚀刻速率，例如，较高的掺杂剂浓度可降低后续蚀刻工艺中ESL 117的蚀刻速率(参见例如图16)。然而，如果ESL 117中的掺杂剂浓度太高(例如，高于约20at％)，则ESL 117可能变得导电。在一些实施例中，由于ESL 117用于形成电介质结构118(例如，用于电隔离)，因此ESL 117中的掺杂剂浓度保持在约0at％和约20at％之间以避免电介质结构118的隔离失败。
在一些实施例中，在约-100℃和约500℃之间的温度下执行注入工艺。注入工艺150的能量可以在约500电子伏(eV)和约5千电子伏(KeV)之间。注入工艺150的剂量可以在约1E15原子/cm2和1E16原子/cm2之间。注入工艺150的倾角可以在约0度和约60度之间。注入工艺150的参数可以被调整以改变ESL 117的蚀刻选择性。在一些实施例中，注入工艺150被调整为定向浅表面处理工艺，使得掺杂剂的浓度在ESL 117的一半厚度(例如，沿着厚度方向的中间点)处最高，并且ESL 117的下半部具有掺杂剂浓度的梯度下降。换句话说，掺杂剂的浓度从ESL 117的一半厚度处向ESL 117的底表面连续地(例如，具有梯度)减小。定向浅表面处理工艺可以有利地避免损坏ESL 117下面的(一个或多个)层或改变ESL 117下面的(一个或多个)层的属性。
接下来，在图6中，电介质材料119形成在ESL 117之上。电介质材料119填充沟槽108，并且可以过填充沟槽108并覆盖ESL 117的上表面。在一些实施例中，电介质材料119是使用合适的沉积方法(例如，ALD、CVD等)金属氧化物，例如Al2O3、HfO2、Y2O3、CeO2、TbOx、GdOx或La2O3。在沉积电介质材料119之后，可以在约800℃和约1000℃之间的温度下执行可选的退火工艺，持续时间为约10秒和约1小时之间。在一些实施例中，电介质材料119由高K电介质材料(例如，具有大于约7的介电常数K)形成。
在一些实施例中，通过用掺杂剂掺杂ESL 117，电介质材料119和ESL 117之间的蚀刻选择性(计算为电介质材料119的蚀刻速率和ESL117的蚀刻速率之间的比率)被改善(例如，增加)超过4倍、超过5倍、或更多。
接下来，在图7中，执行诸如CMP之类的平坦化工艺以从鳍结构102的上表面去除电介质材料119的部分和ESL 117的部分。平坦化工艺还可以从鳍结构102的上表面去除帽盖层113的部分。接下来，去除鳍结构102的最顶部的第一半导体层103G以在电介质材料119中形成凹部120。可以使用对第一半导体层103的材料(例如，硅锗)有选择性的蚀刻剂通过蚀刻工艺去除最顶部的第一半导体层103G。凹部120暴露鳍结构102的最顶部的第二电介质层105F。
在图7中，设置在每个电介质鳍116上的ESL 117和电介质材料119形成电介质结构118。如图7所示，ESL 117具有U形截面，并且覆盖(例如，接触并且沿着其延伸)每个电介质结构118中的电介质材料119的侧壁和底表面。电介质结构118相比于(凹陷的)鳍结构102从衬底101延伸得更远。在本文的讨论中，每个电介质鳍116和相应的上覆电介质结构118统称为混合鳍112。
接下来参考图8A和图8B，虚设栅极电介质材料121’形成(例如，共形地)在图7的结构之上，并且虚设栅极电极层123’形成在虚设栅极电介质材料121’之上。虚设栅极电极层123’填充凹部120，并且覆盖虚设栅极电介质材料121’的上表面。
虚设栅极介质材料121’例如可以是氧化硅、氮化硅、其多层等，并且可以被沉积或热生长。虚设栅极电极层123’可以沉积在虚设栅极电介质材料121’之上，并且然后被平坦化，例如通过CMP工艺。虚设栅极电极层123’可以由例如多晶硅形成，但是也可以使用其他材料。
接下来，在图9A和9B中，虚设栅极结构122形成在半导体鳍结构102之上和混合鳍112之上。在一些实施例中，虚设栅极结构122中的每一个包括虚设栅极电介质121和虚设栅极电极123.
为了形成虚设栅极结构122，掩模层沉积在虚设栅极电极层123’之上。掩模层可以由例如氧化硅、氮化硅、其组合等形成。接下来，使用可接受的光刻和蚀刻技术将掩模层图案化以形成掩模126。在图9A的示例中，每个掩模126包括第一掩模125(例如，氧化硅)和第二掩模127(例如，氮化硅)。然后通过可接受的蚀刻技术将掩模126的图案转移到虚设栅极电极层123’和虚设栅极电介质材料121’以分别形成虚设栅极结构122的虚设栅极电极123和虚设栅极电介质121。虚设栅极电极123和虚设栅极电介质121在待形成的GAA FET器件的相应沟道区域之上(例如，在其正上方)。虚设栅极电极123的长度方向也可以基本垂直于半导体鳍结构102的长度方向或混合鳍112的长度方向。注意，所示的虚设栅极结构122的数量是为了说明目的而不是要进行限制。
接下来，在图10中，沿着虚设栅极结构122的相反侧壁形成栅极间隔件129。栅极间隔件129可以通过在图9A和图9B所示的结构上共形地沉积栅极间隔件层来形成。栅极间隔件层可以为氮化硅、碳氮化硅及其组合等。在一些实施例中，栅极间隔件层包括多个子层。例如，可以通过热氧化或沉积形成第一子层(有时称为栅极密封间隔件层)，并且可以在第一子层上共形地沉积第二子层(有时称为主栅极间隔件层)。栅极间隔件129通过各向异性地蚀刻栅极间隔件层形成。各向异性蚀刻可以去除栅极间隔件层的水平部分(例如，在混合鳍112和掩模126之上)，而保留栅极间隔件层的竖直部分(例如，沿着虚设栅极电极123的侧壁和虚设栅极电介质121的侧壁)从而形成栅极间隔件129。
接下来，执行各向异性蚀刻工艺以去除电介质结构118和GAA结构104(例如，103和105)的设置在栅极间隔件129的外侧壁129S外部(例如，超出外侧壁129S)的部分。各向异性工艺可以使用虚设栅极结构122和栅极间隔件129作为蚀刻掩模来执行。在一些实施例中，在各向异性蚀刻之后，由于各向异性蚀刻，每个栅极间隔件129的外侧壁129S与第二半导体层105的相应侧壁105S对准。
在一些实施例中，各向异性蚀刻工艺是使用对GAA结构104的材料具有选择性(例如，具有更高蚀刻速率)的(一种或多种)蚀刻剂的干法蚀刻工艺(例如，等离子蚀刻工艺)。在一个示例性实施例中，干法蚀刻工艺具有针对电介质结构118的平均蚀刻速率E1和针对GAA结构104(例如，半导体材料)的平均蚀刻速率E2(E2>E1)，并且E1和E2之间的比例可以被选择为E1/E2＝H1/H2，其中H1是电介质结构118的高度，H2是图10中的GAA结构104的高度。根据上述比例之间的关系，当去除电介质结构118(例如，栅极间隔件129的外侧壁外部)以暴露下面的电介质鳍116时，在同时也去除GAA结构104(例如，栅极间隔件129的外侧壁外部)以暴露下面的半导体鳍106。
接下来，在图11中，使用对第一半导体材料具有选择性的蚀刻剂执行横向蚀刻工艺以使第一半导体材料的暴露部分凹陷。在图11的示例中，帽盖层113和第一半导体层103两者由第一半导体材料(例如SiGe)形成，并且因此横向蚀刻使帽盖层113和第一半导体层103两者凹陷。在横向蚀刻工艺之后，第一半导体材料从栅极间隔件129的侧壁129S和第二半导体层105的侧壁105S凹陷。例如，图11示出了第二半导体层105的侧壁105S和凹陷的第一半导体层103的侧壁之间的偏移R。
接下来，在图12中，形成电介质材料131以填充上面参考图11讨论的第一半导体材料的去除(例如，凹陷)而留下的空间。电介质材料131可以是例如SiO2、SiN、SiCN或SiOCN，并且可以通过合适的沉积方法(例如，ALD)形成。在沉积电介质材料131之后，可以执行各向异性蚀刻工艺以修整沉积的电介质材料131，使得仅留下沉积的电介质材料131的填充通过去除第一半导体材料留下的空间的部分。在修整工艺之后，沉积的电介质材料131的剩余部分形成内部间隔件131。内部间隔件131用于将金属栅极与在后续处理中形成的源极/漏极区域隔离。在图12的示例中，内部间隔件131的前侧壁与栅极间隔件129的外侧壁129S对准。
接下来，在图13中，源极/漏极区域133形成在半导体鳍106之上。在本文的讨论中，根据上下文，(一个或多个)源极/漏极区域可以单独或共同指代源极或漏极。源极/漏极区域133通过使用诸如金属有机CVD(MOCVD)、分子束外延(MBE)、液相外延(LPE)、气相外延(VPE)、选择性外延生长(SEG)等或其组合之类的合适方法在半导体鳍106之上生长材料来形成。
如图13所示，外延源极/漏极区域133填充相邻的电介质鳍116之间的空间。外延源极/漏极区域133可以具有从电介质鳍116的表面凸起的表面并且可以具有小平面。相邻的半导体鳍106之上的源极/漏极区域133可以合并以形成连续的外延源极/漏极区域133。在一些实施例中，相邻的半导体鳍106之上的源极/漏极区域133不合并在一起并且保持分隔开的源极/漏极区域133，如图13所示。源极/漏极区域133的(一种或多种)材料可以根据要形成的器件类型进行调整。在一些实施例中，所得GAA FET是n型FinFET，并且源极/漏极区域133包括碳化硅(SiC)、硅磷(SiP)、磷掺杂的碳硅(SiCP)等。在一些实施例中，所得GAAFET是p型FinFET，并且源极/漏极区域133包括SiGe和诸如硼或铟之类的p型杂质。
外延源极/漏极区域133可以注入掺杂剂，然后进行退火工艺。注入工艺可以包括形成和图案化诸如光致抗蚀剂之类的掩模以覆盖GAA FET器件的要被保护免受注入工艺影响的区域。源极/漏极区域133可以具有在从约1E19 cm-3到约1E21 cm-3的范围内的杂质(例如，掺杂剂)浓度。可以在P型晶体管的源极/漏极区域133中注入诸如硼或铟之类的P型杂质。可以在N型晶体管的源极/漏极区域133中注入诸如磷或砷化物之类的N型杂质。在一些实施例中，外延源极/漏极区域可以在生长期间被原位掺杂。
接下来，在图14中，在图13所示的结构之上形成接触蚀刻停止层(CESL)135，并且在CESL 135之上形成层间电介质(ILD)层137。CESL 135用作后续蚀刻工艺中的蚀刻停止层，并且可以包括诸如氧化硅、氮化硅、氮氧化硅、其组合等的合适的材料，并且可以通过诸如CVD、PVD、其组合等的合适的形成方法形成。
ILD层137形成在CESL 135之上并围绕虚设栅极结构122。在一些实施例中，ILD层137由诸如氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等的电介质材料形成，并且可以通过任何合适的方法沉积，例如CVD、PECVD或FCVD。在一些实施例中，电介质层138形成在ILD层137之上。电介质层138可以包括具有比ILD层137更低的蚀刻速率的电介质材料(例如，SiN)以保护ILD层137免受后续蚀刻处理。电介质层138可以通过在ILD层137上沉积电介质材料(例如，SiN)来形成，或者可以通过将ILD层137的上层替换或转化为电介质层138来形成。在一些实施例中，电介质层138被省略。
接下来，可以执行诸如CMP工艺之类的平坦化工艺以去除掩模126(参见图13)并且去除CESL 135的设置在虚设栅极电极123之上的部分。在平坦化工艺之后，电介质层138的顶表面(或ILD层137的顶表面，如果省略了电介质层138)与虚设栅极电极123的顶表面齐平。
接下来，去除虚设栅极结构122，形成纳米结构(例如，纳米片或纳米线)，并且通过执行替换栅极工艺围绕纳米结构形成替换栅极结构(例如，金属栅极结构)。电介质结构118用于形成自对准替换栅极结构。细节在下文中讨论。
接下来参考图15，虚设栅极结构122的虚设栅极电极123被去除以形成凹部128(也称为栅极沟槽128)，其中每个凹部128沿着相应的虚设栅极结构122的侧壁设置在相对的栅极间隔件129之间。注意，为了便于讨论，图15、图16、图17A和图19B示出了从凹部128内部观察时的GAA FET器件100的部分，例如，其中一个栅极间隔件129在前面被去除。
如图15所示，在去除虚设栅极电极123之后，暴露虚设栅极电介质121。虚设栅极电介质121沿着鳍结构102的上表面延伸，并且沿着电介质结构118的侧壁和上表面延伸。接下来，在凹部128中形成图案化掩模层140。图案化掩模层140可以通过在凹部128中沉积电介质材料(例如，SiN)，并且用图案化光致抗蚀剂层139图案化沉积的电介质材料来形成。在形成图案化掩模层140之后，去除图案化光致抗蚀剂层139，例如，通过灰化工艺。在图15的示例中，图案化掩模层140在左侧覆盖电介质结构118，并且在右侧暴露电介质结构118。换句话说，图案化掩模层140中具有开口，并且图15右侧的电介质结构118位于图案化掩模层140中的开口下方。
接下来，在图16中，执行第一蚀刻工艺以使暴露的电介质结构118凹陷(例如，蚀刻)(例如，在图16的右侧)。在一些实施例中，第一蚀刻工艺是使用包括BCl3、Cl2、SiF4、CF4、C4F6、C4F8、HBr、或其组合的反应气体的等离子体工艺(例如，等离子体干法蚀刻工艺)。在一些实施例中，反应气体被选择为对电介质材料119(例如，金属氧化物)具有高蚀刻速率。第一蚀刻工艺去除虚设栅极电介质121在暴露的电介质结构118上的部分，并且去除暴露的电介质结构118的上部。注意，由于掺杂的ESL 117具有比电介质材料119慢得多的蚀刻速率，在第一蚀刻工艺之后，至少保留ESL 117的底部(例如，ESL 117的沿着电介质材料119的底表面延伸的部分)。此外，暴露的电介质结构118的电介质材料119的底部也可以保留，在这种情况下ESL 117的剩余部分也沿着电介质材料119的剩余底部的侧壁延伸以形成ESL 117的U形截面，如图16所示。注意，图16左侧的电介质结构118受到图案化掩模层140的保护而免受第一蚀刻工艺，并且因此具有比图16右侧的电介质结构118的剩余部分更大的高度。
接下来，在图17A中，执行第二蚀刻工艺，例如湿法蚀刻工艺，以选择性地去除图案化掩模层140和虚设栅极电介质121的剩余部分。在图17A的示例中，在第二蚀刻工艺之后，左侧的电介质结构118和右侧的电介质结构118的剩余部分都保留在(例如，覆盖)它们相应的下面的电介质鳍116上。在图17A的示例中，第二蚀刻工艺还去除了栅极间隔件129的顶部。
在没有图5中所示的注入工艺150的情况下，(未掺杂的)ESL 117可能无法实现掺杂的ESL 117的高蚀刻选择性。因此，第一蚀刻工艺可以完全去除暴露的电介质结构118，并且可以进一步蚀刻穿过帽盖层113进入GAA结构104，从而损坏GAA结构104。由于GAA结构104用于形成GAA FET器件100的沟道区域(例如，纳米片或纳米线)，可能发生器件故障。因此，通过掺杂ESL 117，避免了由于暴露的电介质结构118被蚀刻穿(例如，完全去除)而导致的器件故障，并且提高了生产良率。
图17B示出了图17A的GAA FET器件100的沿着图17A中的截面A-A的截面图。如图17B所示，在第二蚀刻工艺之后，帽盖层113的上表面被暴露。
接下来，在图18中，去除第一半导体层103和帽盖层113以释放第二半导体层105，使得第二半导体层105的部分(例如，栅极间隔件129之间和凹部128下方的部分)被悬置。这里为了便于讨论，将第二半导体层105的位于栅极间隔件129之间和凹部128下方的部分也称为第二半导体层105的中心部分，其中可以理解的是，第二半导体层105的中心部分可以或可以不在第二半导体层105的物理中心位置。在去除第一半导体层103和帽盖层113之后，第二半导体层105的中心部分形成多个纳米结构110。取决于纳米结构110的尺寸和/或纵横比，纳米结构110也可称为纳米片或纳米线。纳米结构110形成GAA FET器件100的沟道区域。
由于第一半导体层103和帽盖层113两者由第一半导体材料(例如，SiGe)形成，因此可以执行选择性蚀刻工艺，例如对第一半导体材料具有选择性的干法蚀刻或湿法蚀刻，以形成纳米结构110。用于去除第一半导体材料的选择性蚀刻工艺也可以轻微地蚀刻第二半导体层105，其可以使第二半导体层105的侧壁在每一侧(例如，图18中的左侧和右侧)凹陷例如约0.5nm，这增加了纳米结构110和电介质鳍116之间的距离D。
注意，纳米结构110被悬置，在相邻的纳米结构110之间以及电介质鳍116和纳米结构110之间具有空的空间134。第二半导体层105的其他部分(可以称为端部)(例如，栅极间隔件129下方的部分和超出栅极间隔件129的外侧壁的部分)不会被上述选择性蚀刻工艺释放。相反，第二半导体层105的端部被内部间隔件131包围，如下面参考图20B所述。
在一些实施例中，可以减小电介质鳍116的宽度和电介质结构118的宽度，例如，使用混合鳍修整工艺来增加纳米结构110和电介质鳍116之间的距离D。增加的距离D使得更容易用(一种或多种)导电材料填充空的空间134以形成GAA FET器件100的栅极电极，并且降低栅极电极的电阻。
接下来参考图19A和图19B，在纳米结构110的表面之上形成界面层142(图19A中未示出但在图19B中示出)。界面层142是电介质层，例如氧化物，并且可以通过热氧化工艺或沉积工艺形成。在所示实施例中，执行热氧化工艺以将纳米结构110的外部部分转化为氧化物以形成界面层142，因此，界面层142不形成在电介质鳍116或电介质结构118之上。
在形成界面层142之后，围绕纳米结构110、在电介质鳍116上和电介质结构118上形成栅极电介质层141。栅极电介质层141也可以形成在STI区域111的上表面上，如图19A和图19B所示。在一些实施例中，栅极电介质层141包括高k电介质材料(例如，具有大于约7.0的K值)，并且可以包括Hf、Al、Zr、La、Mg、Ba、Ti、Pb的金属氧化物或硅酸盐或其组合。例如，栅极电介质层141可以包括HfO2、ZrO2、HfAlOx、HfSiOx、Al2O3或其组合。栅极电介质层141的形成方法可以包括分子束沉积(MBD)、ALD、PECVD等。
在图19A和图19B的示例中，栅极电介质层141围绕纳米结构110的部分不合并，并且因此随后形成的栅极电极143填充例如竖直相邻的纳米结构110之间的间隙。在一些实施例中，栅极电介质层141围绕纳米结构110的部分与相邻的栅极电介质层141合并。结果，栅极电介质层141完全填充竖直相邻的纳米结构110之间的间隙以及最底部的纳米结构110和下面的半导体鳍106之间的间隙。在一些实施例中，合并的栅极电介质层141可以防止在后续蚀刻工艺中对栅极电极143的过度蚀刻。
接下来，形成导电材料(也可以称为填充金属)以填充空的空间134以形成栅极电极143。栅极电极143可以由诸如Cu、Al、W等、其组合、或其多层制成，并且可以通过例如电镀、化学镀或其他合适的方法形成。在形成栅极电极143之后，可以执行诸如CMP之类的平坦化工艺以平坦化栅极电极143的上表面。
尽管未示出，但可以在形成导电材料之前在栅极电介质层141之上和围绕纳米结构110形成阻挡层和功函数层。阻挡层可以包括导电材料，例如氮化钛，但也可以替代地使用其他材料，例如氮化钽、钛、钽等。可以使用诸如PECVD之类的CVD工艺形成阻挡层。然而，可以替代地使用诸如溅射、金属有机化学气相沉积(MOCVD)或ALD之类的其他替代工艺。在一些实施例中，在形成阻挡层之后，在阻挡层之上形成功函数层。
N型功函数层或P型功函数层可以形成在阻挡层之上并围绕纳米结构110。可以包括在P型器件的栅极结构中的示例性P型功函数金属包括TiN、TaN、Ru、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、NiSi2、WN、其他合适的P型功函数材料或其组合。可以包括在N型器件的栅极结构中的示例性N型功函数金属包括Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、其他合适的N型功函数材料或其组合。功函数值与功函数层的材料成分相关联，并且因此选择功函数层的材料以调整其功函数值，从而在待形成的器件中实现目标阈值电压Vt。可以通过CVD、物理气相沉积(PVD)和/或其他合适的工艺来沉积(一个或多个)功函数层。
接下来，在图20A中，栅极电极143在左侧凹陷得低于电介质结构118的上表面(例如，电介质材料119的上表面)。可以执行对栅极电极143的材料(例如，金属)有选择性的蚀刻工艺，以去除栅极电极143的顶层，而基本上不会侵蚀电介质材料119。在图20A的示例中，在栅极电极143凹陷之后，左侧的电介质结构118将栅极电极143分成两个分离的部分，并且因此以自对准的方式形成两个分离的栅极结构145(例如，145A和145B)，其中每一个栅极结构145包括栅极电介质层141、阻挡层、至少一个功函数层以及栅极电极143。
与参考切割金属栅极(CMG)工艺相比，本文公开的自对准金属栅极形成方法具有优势，在CMG工艺中，通过在栅极电极143中形成开口并用电介质材料填充开口来将栅极电极143切割成分离的金属栅极。对于高级处理节点，由于开口的高纵横比，参考CMG工艺可能难以填充开口。填充不良的开口可能导致栅极结构之间的电短路并且可能导致器件故障。当前公开允许以自对准方式容易地分离金属栅极，从而防止器件故障并提高生产良率。
在形成栅极结构145A和145B之后，在栅极电极143之上形成(例如，选择性地形成)蚀刻停止层147。在一些实施例中，蚀刻停止层147是无氟的钨(FFW)层。蚀刻停止层147(例如，钨)可以充当后续蚀刻工艺中的蚀刻停止层，并且此外，可以有助于降低之后形成的栅极结构145和/或栅极接触插塞的电阻。在形成蚀刻停止层147之后，在蚀刻停止层147之上形成电介质层149。在一些实施例中，执行平坦化工艺以平坦化电介质层149的上表面。
图20B示出了图20A的GAA FET器件100的沿着图19B中的截面B-B的截面图。截面B-B在栅极间隔件129内部竖直地切割。注意在图20B的截面图中，第二半导体层105的设置在栅极间隔件129下方(例如，其正下方)的部分被内部间隔件131包围。相比之下，在图20A中，第二半导体层105的在栅极电极143下方(例如，在一对栅极间隔件129之间)的中心部分(其是纳米结构110)被栅极电介质层141和界面层142包围。纳米结构110也至少部分地被栅极电极143包围。在图20A的实施例中，纳米结构110被栅极电极143完全包围(例如，在一个完整的圆中)。
此外，图20B中的电介质结构118具有基本相同的高度，因为电介质结构118的这些部分不经受图16的第一蚀刻工艺。相比之下，图20A中的电介质结构118具有不同的高度，如上所述。此外，在图20B中，虚设栅极电介质121沿着鳍结构102的上表面、沿着电介质结构118的侧壁和上表面延伸。在图20A中，由于在图17A中执行的第二蚀刻工艺，没有示出虚设栅极电介质121。
注意，图20B显示了栅极电极143在栅极间隔件129之上的一部分。回想一下，图17A中的第二蚀刻工艺去除了栅极间隔件129的上部。因此，用于形成栅极电极143的填充金属可以填充栅极间隔件129的被去除的上部留下的空间。
在一些实施例中，电介质鳍116的超出栅极结构145的边界(例如，在栅极间隔件129正下方，或在源极/漏极区域133下方)的宽度为T2(参见图20B)，T2大于栅极电极143下方(例如，正下方)的电介质鳍116的宽度T1(参见图20A)。在一些实施例中，T2和T1之间的差异在约2nm与约20nm之间。在一些实施例中，T2和T1之间的差异是由于执行的混合鳍修整工艺而产生的。
源极/漏极区域133下方的电介质鳍116的较大宽度T2允许用于形成源极/漏极接触件的光刻和蚀刻工艺的较大误差容限(或较不严格的要求)。例如，如果源极/漏极接触件由于形成接触开口的光刻和蚀刻工艺中的不准确而偏移(例如，向左侧或向右侧)，则电介质鳍116的较大宽度T2可以容忍在两个相邻的源极/漏极区域133之间发生电短路之前的大量偏移。作为另一示例，考虑用于不同类型(例如，N型或P型)的晶体管的不同区域(例如，N型器件区域和P型器件区域)中的源极/漏极区域133的掺杂(例如，注入工艺)，其中可以使用图案化掩模覆盖一个区域中的源极/漏极区域133，同时暴露另一区域以进行掺杂。较大宽度T2允许掩模层的边界有较大误差容限，该边界可以在电介质鳍116的顶表面上。此外，电介质鳍116的较大宽度T2减少或防止桥接相邻的源极/漏极区域。此外，电介质鳍116的较大宽度T2改进了所形成的器件的时间相关的电介质击穿(TDDB)性能(例如，从源极/漏极接触件到源极/漏极区域)。同时，栅极电极143下方的电介质鳍116的较小宽度T1(参见图20A)允许填充金属容易地填充空的空间134，从而提高生产良率并降低所形成的栅极结构的电阻。
可以执行附加处理以形成GAA FET器件100。例如，可以形成栅极接触件和源极/漏极接触件。互连结构可以形成在栅极接触件和源极/漏极接触件之上以互连所形成的各种组件以形成功能电路。这里不讨论细节。
图21A和21B一起示出了根据一些实施例的形成GAA FET器件的方法1000的流程图。应当理解，图21A和图21B中所示的实施例方法仅仅是许多可能的实施例方法的示例。本领域的普通技术人员会认识到许多变化、替代和修改。例如，可以添加、移除、替换、重新排列和重复如图21A和图21B所示的各种步骤。
参考图21A和21B，在框1010，在衬底之上形成半导体鳍结构，其中每个半导体鳍结构包括半导体鳍之上的层堆叠，其中层堆叠包括第一半导体材料和第二半导体材料的交替层。在框1020，在半导体鳍结构的侧壁和上表面之上形成帽盖层。在框1030，在隔离区域之上形成混合鳍，其中隔离区域在半导体鳍结构的相反侧，其中形成混合鳍包括：在隔离区域之上形成电介质鳍；以及在电介质鳍之上形成电介质结构，包括：在电介质鳍之上形成蚀刻停止层(ESL)；用掺杂剂掺杂ESL；以及在掺杂的ESL之上形成第一电介质材料。在框1040，在半导体鳍结构之上和混合鳍之上形成虚设栅极结构。在框1050，沿着虚设栅极结构的侧壁形成栅极间隔件。在框1060，执行各向异性蚀刻工艺以去除层堆叠的第一部分和电介质结构的设置在栅极间隔件的外侧壁之外的第一部分，其中电介质鳍在各向异性蚀刻工艺之后保留。在框1070，在执行各向异性蚀刻工艺之后，用替换栅极结构替换虚设栅极结构。
实施例可以实现优点。例如，由于增加电介质材料119和ESL 117之间的蚀刻选择性的掺杂工艺，在执行第一蚀刻工艺以使电介质结构118凹陷之后至少保留ESL 117的底部。剩余的ESL 117的底部保护下面的电介质鳍116和GAA结构104免受第一蚀刻工艺，从而减少器件故障并提高生产良率。电介质鳍116在源极/漏极区域133下方具有较大宽度T2，在栅极电极143下方具有较小宽度T1。较大宽度T2为光刻和蚀刻工艺提供了较高误差容限以形成接触开口并且有助于减少相邻的源极/漏极区域133之间的电短路。较小宽度T1使得填充金属更容易填充栅极间隔件129之间的凹部以形成栅极电极143，从而提高生产良率并降低栅极电极的电阻。此外，电介质鳍116改进了所形成的器件的时间相关电介质击穿(TDDB)性能。此外，不同金属栅极(例如，145A、145B、145C)的分离是由电介质结构118以自对准方式实现的。
根据一个实施例，一种形成半导体器件的方法包括：在衬底之上形成半导体鳍结构，其中，所述半导体鳍结构中的每一个包括在半导体鳍之上的层堆叠，其中，所述层堆叠包括第一半导体材料和第二半导体材料的交替层；在所述半导体鳍结构的侧壁和上表面之上形成帽盖层；在隔离区域之上形成混合鳍，其中，所述隔离区域位于所述半导体鳍结构的相反侧，其中，形成所述混合鳍包括：在所述隔离区域之上形成电介质鳍；和在所述电介质鳍之上形成电介质结构，包括：在所述电介质鳍之上形成蚀刻停止层(ESL)；用掺杂剂掺杂所述ESL；以及在经掺杂的ESL之上形成第一电介质材料；在所述半导体鳍结构之上和所述混合鳍之上形成虚设栅极结构；沿着所述虚设栅极结构的侧壁形成栅极间隔件；执行各向异性蚀刻工艺，以去除所述层堆叠的第一部分和所述电介质结构的第一部分，这些第一部分设置在所述栅极间隔件的外侧壁之外，其中，所述电介质鳍在所述各向异性蚀刻工艺之后保留；以及在执行所述各向异性蚀刻工艺之后，用替换栅极结构替换所述虚设栅极结构。在一个实施例中，替换所述虚设栅极结构包括：在所述电介质鳍之上并围绕所述虚设栅极结构形成层间电介质(ILD)层；去除所述虚设栅极结构的栅极电极以在所述栅极间隔件之间形成开口，其中，所述层堆叠的第二部分和所述电介质结构的第二部分设置在所述开口下方、位于所述栅极间隔件之间；减小所述电介质结构中的第一电介质结构的第一高度，同时保持所述电介质结构中的第二电介质结构的第二高度不变；以及在减小所述第一高度之后，选择性地去除所述层堆叠的第二部分的第一半导体材料，其中，在选择性去除之后，所述层堆叠的第二部分的第二半导体材料形成纳米结构，其中，相比于所述纳米结构的远离所述衬底的上表面，所述第二电介质结构从所述衬底延伸得更远。在一个实施例中，所述方法还包括，在选择性地去除所述第一半导体材料之后：用导电材料填充所述开口；并且使所述导电材料的上表面凹陷得低于所述第二电介质结构的远离所述衬底的上表面。在一个实施例中，所述方法还包括在填充所述开口之前围绕所述纳米结构形成栅极电介质材料。在一个实施例中，所述方法还包括在所述凹陷之后在所述导电材料上选择性地形成钨层。在一个实施例中，所述方法还包括，在选择性地去除所述第一半导体材料之后并且在填充所述开口之前，减小所述电介质鳍的设置在所述栅极间隔件之间的第一部分的第一宽度，同时保持所述电介质鳍的设置在所述栅极间隔件下方的第二部分的第二宽度不变。在一个实施例中，所述帽盖层和所述第一半导体材料包括相同的材料。在一个实施例中，所述方法还包括在执行所述各向异性蚀刻工艺之后并且在形成所述ILD层之前在所述半导体鳍之上形成源极/漏极区域。在一个实施例中，所述方法还包括，在执行所述各向异性蚀刻工艺之后并且在形成所述源极/漏极区域之前，用内部间隔件替换所述第一半导体材料的设置在所述栅极间隔件下方的部分，其中，所述内部间隔件由第二电介质材料形成。在一个实施例中，掺杂所述ESL包括执行注入工艺以将所述掺杂剂注入到所述ESL中。在一个实施例中，所述第一电介质材料为金属氧化物，其中，所述ESL由第二电介质材料形成，并且所述ESL的掺杂剂为B、As、Ge、C、Si、Ar或Xe。在一个实施例中，减小所述第一电介质结构的第一高度包括使用蚀刻剂执行等离子蚀刻工艺，其中，掺杂所述ESL降低了所述ESL针对所述蚀刻剂的蚀刻速率。
根据一个实施例，一种形成半导体器件的方法包括：形成半导体鳍结构，所述半导体鳍结构从形成在衬底上的隔离区域之间突出，其中，所述半导体鳍结构中的每一个包括鳍和位于所述鳍之上的层堆叠，其中，所述层堆叠包括与第二半导体材料层交错的第一半导体材料层；在所述半导体鳍结构之间的沟槽中、在所述隔离区域之上形成电介质鳍，其中，所述半导体鳍结构相比于所述电介质鳍从所述衬底延伸得更远；在所述电介质鳍之上形成电介质结构，包括：在所述沟槽中、在所述电介质鳍之上沉积蚀刻停止层(ESL)；将掺杂剂注入到所述ESL中；以及在所述沟槽中、在经掺杂的ESL之上形成金属氧化物；在所述半导体鳍结构和所述电介质结构之上形成虚设栅极结构；围绕所述虚设栅极结构形成层间电介质层(ILD)；去除所述虚设栅极结构的虚设栅极电极以在所述ILD中形成开口，其中，所述电介质结构的第一电介质结构位于所述开口下方；执行第一蚀刻工艺以减小所述第一电介质结构的第一高度；以及在执行所述第一蚀刻工艺之后，选择性地去除位于所述开口下方的所述第一半导体材料，其中，位于所述开口下方的所述第二半导体材料形成所述半导体器件的多个沟道区域。在一个实施例中，所述方法，还包括：围绕所述多个沟道区域形成栅极电介质材料；以及在形成所述栅极电介质材料之后，围绕所述多个沟道区域形成导电材料。在一个实施例中，在执行所述第一蚀刻工艺之后，所述第一电介质结构的金属氧化物下方的经掺杂的ESL保留在相应的电介质鳍之上。在一个实施例中，所述方法还包括，在去除所述虚设栅极电极之后并且在执行所述第一蚀刻工艺之前：在一个实施例中，所述图案化掩模层暴露所述第一电介质结构，其中，执行所述第一蚀刻工艺去除所述第一电介质结构的上部。在一个实施例中，所述方法还包括，在执行所述第一蚀刻工艺之后并且在选择性去除之前，执行第二蚀刻工艺以去除所述图案化掩模层和所述虚设栅极结构的虚设栅极电介质层。在一个实施例中，所述方法还包括，在形成所述虚设栅极结构之后并且在形成所述ILD之前：去除所述层堆叠的设置在所述虚设栅极结构的侧壁之外的部分；并且在所述虚设栅极结构的相反侧、在所述半导体鳍之上形成源极/漏极区域。
根据一个实施例，一种半导体器件包括：半导体鳍，突出得高于衬底；第一隔离区域和第二隔离区域，位于所述半导体鳍的相反侧；纳米结构，位于所述半导体鳍之上并与所述半导体鳍垂直地对准；源极/漏极区域，位于所述纳米结构的相反端；电介质鳍，位于所述第一隔离区域上；电介质结构，位于所述电介质鳍上，其中，所述电介质结构包括金属氧化物和蚀刻停止层，所述蚀刻停止层围绕所述金属氧化物的侧壁和底表面；以及栅极电极，围绕所述纳米结构。在一个实施例中，所述蚀刻停止层具有掺杂剂，其中，所述掺杂剂的浓度低于约20原子百分比(at％)。
示例1.一种形成半导体器件的方法，所述方法包括：
在衬底之上形成半导体鳍结构，其中，所述半导体鳍结构中的每一个包括在半导体鳍之上的层堆叠，其中，所述层堆叠包括第一半导体材料和第二半导体材料的交替层；
在所述半导体鳍结构的侧壁和上表面之上形成帽盖层；
在隔离区域之上形成混合鳍，其中，所述隔离区域位于所述半导体鳍结构的相反侧，其中，形成所述混合鳍包括：
在所述隔离区域之上形成电介质鳍；和
在所述电介质鳍之上形成电介质结构，包括：
在所述电介质鳍之上形成蚀刻停止层(ESL)；
用掺杂剂掺杂所述ESL；以及
在经掺杂的ESL之上形成第一电介质材料；
在所述半导体鳍结构之上和所述混合鳍之上形成虚设栅极结构；
沿着所述虚设栅极结构的侧壁形成栅极间隔件；
执行各向异性蚀刻工艺，以去除所述层堆叠的第一部分和所述电介质结构的第一部分，这些第一部分设置在所述栅极间隔件的外侧壁之外，其中，所述电介质鳍在所述各向异性蚀刻工艺之后保留；以及
在执行所述各向异性蚀刻工艺之后，用替换栅极结构替换所述虚设栅极结构。
示例2.根据示例1所述的方法，其中，替换所述虚设栅极结构包括：
在所述电介质鳍之上并围绕所述虚设栅极结构形成层间电介质(ILD)层；
去除所述虚设栅极结构的栅极电极以在所述栅极间隔件之间形成开口，其中，所述层堆叠的第二部分和所述电介质结构的第二部分设置在所述开口下方、位于所述栅极间隔件之间；
减小所述电介质结构中的第一电介质结构的第一高度，同时保持所述电介质结构中的第二电介质结构的第二高度不变；以及
在减小所述第一高度之后，选择性地去除所述层堆叠的第二部分的第一半导体材料，其中，在选择性去除之后，所述层堆叠的第二部分的第二半导体材料形成纳米结构，其中，相比于所述纳米结构的远离所述衬底的上表面，所述第二电介质结构从所述衬底延伸得更远。
示例3.根据示例2所述的方法，还包括：在选择性地去除所述第一半导体材料之后：
用导电材料填充所述开口；并且
使所述导电材料的上表面凹陷得低于所述第二电介质结构的远离所述衬底的上表面。
示例4.根据示例3所述的方法，还包括：在填充所述开口之前围绕所述纳米结构形成栅极电介质材料。
示例5.根据示例3所述的方法，还包括：在所述凹陷之后在所述导电材料上选择性地形成钨层。
示例6.根据示例3所述的方法，还包括：在选择性地去除所述第一半导体材料之后并且在填充所述开口之前，减小所述电介质鳍的设置在所述栅极间隔件之间的第一部分的第一宽度，同时保持所述电介质鳍的设置在所述栅极间隔件下方的第二部分的第二宽度不变。
示例7.根据示例2所述的方法，其中，所述帽盖层和所述第一半导体材料包括相同的材料。
示例8.根据示例2所述的方法，还包括：在执行所述各向异性蚀刻工艺之后并且在形成所述ILD层之前在所述半导体鳍之上形成源极/漏极区域。
示例9.根据示例8所述的方法，还包括：在执行所述各向异性蚀刻工艺之后并且在形成所述源极/漏极区域之前，用内部间隔件替换所述第一半导体材料的设置在所述栅极间隔件下方的部分，其中，所述内部间隔件由第二电介质材料形成。
示例10.根据示例1所述的方法，其中，掺杂所述ESL包括执行注入工艺以将所述掺杂剂注入到所述ESL中。
示例11.根据示例10所述的方法，其中，所述第一电介质材料为金属氧化物，其中，所述ESL由第二电介质材料形成，并且所述ESL的掺杂剂为B、As、Ge、C、Si、Ar或Xe。
示例12.根据示例2所述的方法，其中，减小所述第一电介质结构的第一高度包括使用蚀刻剂执行等离子蚀刻工艺，其中，掺杂所述ESL降低了所述ESL针对所述蚀刻剂的蚀刻速率。
示例13.一种形成半导体器件的方法，所述方法包括：
形成半导体鳍结构，所述半导体鳍结构从形成在衬底上的隔离区域之间突出，其中，所述半导体鳍结构中的每一个包括鳍和位于所述鳍之上的层堆叠，其中，所述层堆叠包括与第二半导体材料层交错的第一半导体材料层；
在所述半导体鳍结构之间的沟槽中、在所述隔离区域之上形成电介质鳍，其中，所述半导体鳍结构相比于所述电介质鳍从所述衬底延伸得更远；
在所述电介质鳍之上形成电介质结构，包括：
在所述沟槽中、在所述电介质鳍之上沉积蚀刻停止层(ESL)；
将掺杂剂注入到所述ESL中；以及
在所述沟槽中、在经掺杂的ESL之上形成金属氧化物；
在所述半导体鳍结构和所述电介质结构之上形成虚设栅极结构；
围绕所述虚设栅极结构形成层间电介质层(ILD)；
去除所述虚设栅极结构的虚设栅极电极以在所述ILD中形成开口，其中，所述电介质结构中的第一电介质结构位于所述开口下方；
执行第一蚀刻工艺以减小所述第一电介质结构的第一高度；以及
在执行所述第一蚀刻工艺之后，选择性地去除位于所述开口下方的所述第一半导体材料，其中，位于所述开口下方的所述第二半导体材料形成所述半导体器件的多个沟道区域。
示例14.根据示例13所述的方法，还包括：
围绕所述多个沟道区域形成栅极电介质材料；以及
在形成所述栅极电介质材料之后，围绕所述多个沟道区域形成导电材料。
示例15.根据示例13所述的方法，其中，在执行所述第一蚀刻工艺之后，位于所述第一电介质结构的金属氧化物下方的经掺杂的ESL保留在相应的电介质鳍之上。
示例16.根据示例13所述的方法，其中，所述方法还包括：在去除所述虚设栅极电极之后并且在执行所述第一蚀刻工艺之前：
在所述开口中形成图案化掩模层，其中，所述图案化掩模层暴露所述第一电介质结构，其中，执行所述第一蚀刻工艺去除所述第一电介质结构的上部。
示例17.根据示例16所述的方法，还包括：在执行所述第一蚀刻工艺之后并且在选择性去除之前，执行第二蚀刻工艺以去除所述图案化掩模层和所述虚设栅极结构的虚设栅极电介质层。
示例18.根据示例13所述的方法，还包括：在形成所述虚设栅极结构之后并且在形成所述ILD之前：
去除所述层堆叠的设置在所述虚设栅极结构的侧壁之外的部分；并且
在所述虚设栅极结构的相反侧、在所述半导体鳍之上形成源极/漏极区域。
示例19.一种半导体器件，包括：
半导体鳍，突出得高于衬底；
第一隔离区域和第二隔离区域，位于所述半导体鳍的相反侧；
纳米结构，位于所述半导体鳍之上并与所述半导体鳍垂直地对准；
源极/漏极区域，位于所述纳米结构的相反端；
电介质鳍，位于所述第一隔离区域上；
电介质结构，位于所述电介质鳍上，其中，所述电介质结构包括金属氧化物和蚀刻停止层，所述蚀刻停止层围绕所述金属氧化物的侧壁和底表面；以及
栅极电极，围绕所述纳米结构。
示例20.根据示例19所述的半导体器件，其中，所述蚀刻停止层具有掺杂剂，其中，所述掺杂剂的浓度低于约20原子百分比(at％)。
上文概述了若干实施例的特征，以使本领域技术人员可以更好地理解本公开的各个方面。本领域的技术人员应该领会的是，他们可以容易地使用本公开作为基础，用于设计或者修改其他工艺和结构，以实现与这里引入的实施例相同的目的和/或达到与这里引入的实施例相同的优点。本领域技术人员还应当认识到，这些等同构造并不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下进行各种改变、替代和变更。
Claims (10)
1.一种形成半导体器件的方法，所述方法包括：
在衬底之上形成半导体鳍结构，其中，所述半导体鳍结构中的每一个包括在半导体鳍之上的层堆叠，其中，所述层堆叠包括第一半导体材料和第二半导体材料的交替层；
在所述半导体鳍结构的侧壁和上表面之上形成帽盖层；
在隔离区域之上形成混合鳍，其中，所述隔离区域位于所述半导体鳍结构的相反侧，其中，形成所述混合鳍包括：
在所述隔离区域之上形成电介质鳍；和
在所述电介质鳍之上形成电介质结构，包括：
在所述电介质鳍之上形成蚀刻停止层(ESL)；
用掺杂剂掺杂所述ESL；以及
在经掺杂的ESL之上形成第一电介质材料；
在所述半导体鳍结构之上和所述混合鳍之上形成虚设栅极结构；
沿着所述虚设栅极结构的侧壁形成栅极间隔件；
执行各向异性蚀刻工艺，以去除所述层堆叠的第一部分和所述电介质结构的第一部分，这些第一部分设置在所述栅极间隔件的外侧壁之外，其中，所述电介质鳍在所述各向异性蚀刻工艺之后保留；以及
在执行所述各向异性蚀刻工艺之后，用替换栅极结构替换所述虚设栅极结构。
2.根据权利要求1所述的方法，其中，替换所述虚设栅极结构包括：
在所述电介质鳍之上并围绕所述虚设栅极结构形成层间电介质(ILD)层；
去除所述虚设栅极结构的栅极电极以在所述栅极间隔件之间形成开口，其中，所述层堆叠的第二部分和所述电介质结构的第二部分设置在所述开口下方、位于所述栅极间隔件之间；
减小所述电介质结构中的第一电介质结构的第一高度，同时保持所述电介质结构中的第二电介质结构的第二高度不变；以及
在减小所述第一高度之后，选择性地去除所述层堆叠的第二部分的第一半导体材料，其中，在选择性去除之后，所述层堆叠的第二部分的第二半导体材料形成纳米结构，其中，相比于所述纳米结构的远离所述衬底的上表面，所述第二电介质结构从所述衬底延伸得更远。
3.根据权利要求2所述的方法，还包括：在选择性地去除所述第一半导体材料之后：
用导电材料填充所述开口；并且
使所述导电材料的上表面凹陷得低于所述第二电介质结构的远离所述衬底的上表面。
4.根据权利要求3所述的方法，还包括：在填充所述开口之前围绕所述纳米结构形成栅极电介质材料。
5.根据权利要求3所述的方法，还包括：在所述凹陷之后在所述导电材料上选择性地形成钨层。
6.根据权利要求3所述的方法，还包括：在选择性地去除所述第一半导体材料之后并且在填充所述开口之前，减小所述电介质鳍的设置在所述栅极间隔件之间的第一部分的第一宽度，同时保持所述电介质鳍的设置在所述栅极间隔件下方的第二部分的第二宽度不变。
7.根据权利要求2所述的方法，其中，所述帽盖层和所述第一半导体材料包括相同的材料。
8.根据权利要求2所述的方法，还包括：在执行所述各向异性蚀刻工艺之后并且在形成所述ILD层之前在所述半导体鳍之上形成源极/漏极区域。
9.一种形成半导体器件的方法，所述方法包括：
形成半导体鳍结构，所述半导体鳍结构从形成在衬底上的隔离区域之间突出，其中，所述半导体鳍结构中的每一个包括鳍和位于所述鳍之上的层堆叠，其中，所述层堆叠包括与第二半导体材料层交错的第一半导体材料层；
在所述半导体鳍结构之间的沟槽中、在所述隔离区域之上形成电介质鳍，其中，所述半导体鳍结构相比于所述电介质鳍从所述衬底延伸得更远；
在所述电介质鳍之上形成电介质结构，包括：
在所述沟槽中、在所述电介质鳍之上沉积蚀刻停止层(ESL)；
将掺杂剂注入到所述ESL中；以及
在所述沟槽中、在经掺杂的ESL之上形成金属氧化物；
在所述半导体鳍结构和所述电介质结构之上形成虚设栅极结构；
围绕所述虚设栅极结构形成层间电介质层(ILD)；
去除所述虚设栅极结构的虚设栅极电极以在所述ILD中形成开口，其中，所述电介质结构中的第一电介质结构位于所述开口下方；
执行第一蚀刻工艺以减小所述第一电介质结构的第一高度；以及
在执行所述第一蚀刻工艺之后，选择性地去除位于所述开口下方的所述第一半导体材料，其中，位于所述开口下方的所述第二半导体材料形成所述半导体器件的多个沟道区域。
10.一种半导体器件，包括：
半导体鳍，突出得高于衬底；
第一隔离区域和第二隔离区域，位于所述半导体鳍的相反侧；
纳米结构，位于所述半导体鳍之上并与所述半导体鳍垂直地对准；
源极/漏极区域，位于所述纳米结构的相反端；
电介质鳍，位于所述第一隔离区域上；
电介质结构，位于所述电介质鳍上，其中，所述电介质结构包括金属氧化物和蚀刻停止层，所述蚀刻停止层围绕所述金属氧化物的侧壁和底表面；以及
栅极电极，围绕所述纳米结构。
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2023
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