CN113130653A - 纳米片场效应晶体管器件及其形成方法 - Google Patents

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杨柏峰
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徐志安
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Abstract

本公开涉及纳米片场效应晶体管器件及其形成方法。一种半导体器件，包括突出于衬底上方的鳍；鳍之上的源极/漏极区域；源极/漏极区域之间的纳米片，其中纳米片包括第一半导体材料；在纳米片之间并且在纳米片的相反端部处的内部间隔件，其中在每个内部间隔件与源极/漏极区域的相应源极/漏极区域之间存在气隙；以及鳍之上并且在源极/漏极区域之间的栅极结构。

Description

纳米片场效应晶体管器件及其形成方法
技术领域
本公开总体涉及纳米片场效应晶体管器件及其形成方法。
背景技术
半导体器件用于各种电子应用中，例如，个人计算机、蜂窝电话、数码相机和其他电子设备。通常通过以下方式制造半导体器件：依次在半导体衬底之上沉积材料的绝缘或电介质层、导电层和半导体层，并使用光刻对各种材料层进行图案化以在其上形成电路组件和元件。
半导体工业通过不断减小最小特征大小来持续提高各种电子部件(例如，晶体管、二极管、电阻器，电容器等)的集成密度，这允许将更多的部件集成到给定区域中。但是，随着最小特征大小的减小，出现了应当解决的其他问题。
发明内容
根据本公开的一个实施例，提供了一种半导体器件，包括：鳍，突出于衬底上方；源极/漏极区域，在所述鳍之上；纳米片，在所述源极/漏极区域之间，其中，所述纳米片包括第一半导体材料；内部间隔件，在所述纳米片之间并且在所述纳米片的相反端部处，其中，在每个所述内部间隔件与所述源极/漏极区域中的相应源极/漏极区域之间存在气隙；以及栅极结构，在所述鳍之上并且在所述源极/漏极区域之间。
根据本公开的另一实施例，提供了一种半导体器件，包括：鳍，突出于衬底上方；栅极结构，在所述鳍之上；所述鳍之上的源极/漏极区域，在所述栅极结构的相反侧；第一沟道层和第二沟道层，布置在所述源极/漏极区域之间并且彼此平行，其中，所述栅极结构围绕所述第一沟道层和所述第二沟道层；以及内部间隔件，布置在所述第一沟道层的端部和所述第二沟道层的端部之间，其中，在所述内部间隔件与所述源极/漏极区域之间存在气隙。
根据本公开的又一实施例，提供了一种半导体器件的形成方法，所述方法包括：在纳米结构之上和鳍之上形成虚设栅极结构，所述纳米结构覆盖于所述鳍之上，所述鳍突出于所述衬底上方，所述纳米结构包括第一半导体材料和第二半导体材料的交替层；在所述虚设栅极结构的相反侧的所述纳米结构中形成开口，所述开口暴露所述第一半导体材料的端部和所述第二半导体材料的端部；使所述第一半导体材料的所暴露的端部凹陷以形成凹槽；在所述凹槽中形成虚设内部间隔件，并在所述凹槽中的所述虚设内部间隔件之上形成材料层；在形成所述材料层之后，在所述开口中形成源极/漏极区域；在形成所述源极/漏极区域之后，去除所述虚设栅极结构以暴露布置在所述虚设栅极结构下方的所述第一半导体材料和所述第二半导体材料；去除所暴露的第一半导体材料和所述虚设内部间隔件，其中，所述第二半导体材料保留并形成多个纳米片，其中，所述材料层在去除所述虚设内部间隔件之后暴露；以及在所述多个纳米片的相反端部处，在所述源极/漏极区域之间形成内部间隔件，其中，所述内部间隔件中的每个间隔件密封所述每个内部间隔件与所述材料层之间的气隙。
附图说明
当结合附图阅读时，根据以下详细描述可以最好地理解本公开的各方面。注意，根据行业中的标准实践，各种特征未按比例绘制。实际上，为了清楚起见，各种特征的尺寸可以任意增大或减小。
图1以三维视图示出了根据一些实施例的纳米片场效应晶体管(NSFET)器件的示例。
图2、图3A、图3B、图4A、图4B、图5A、图5B和图6-17是根据实施例的纳米片场效应晶体管器件在制造的各个阶段的截面图。
图18和19是根据另一实施例的纳米片场效应晶体管器件在制造的某个阶段的截面图。
图20是在一些实施例中形成半导体器件的方法的流程图。
具体实施方式
以下公开提供了用于实现所提供的主题的不同特征的许多不同的实施例或示例。以下描述组件和布置的特定示例以简化本公开。当然，这些仅仅是示例，并且不旨在进行限制。例如，在下面的描述中，在第二特征上方或之上形成第一特征可以包括直接接触地形成第一和第二特征的实施例，并且还可以包括在第一特征和第二特征之间形成附加特征使得第一和第二特征可以不直接接触的实施例。另外，本公开可以在各个示例中重复参考数字和/或字母。该重复是出于简单和清楚的目的，并且其本身并不指示所讨论的各种实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用空间相对术语，例如“在...之下”、“在...下方”、“下方的”、“在...上方”、“上面的”等，以描述如图所示的一个元件或特征与另一元件(多个元件)或特征(多个特征)的关系。除了在图中描述的定向之外，空间相对术语还旨在涵盖器件在使用或操作中的不同定向。装置可以以其他方式定向(旋转90度或以其他定向)，并且在此使用的空间相对描述语可以同样地被相应地解释。在本文的整个讨论中，除非另有说明，否则不同附图中的相同或相似的参考数字指代使用相同或相似的(一种或多种)材料通过相同或相似的工艺形成的相同或相似的组件。
根据一些实施例，在纳米片场效应晶体管(NSFET)器件的形成期间，在纳米片之间形成虚设间隔件，在虚设间隔件上之上形成材料层(可以是半导体材料层或电介质材料层)。随后在替换栅极工艺期间去除虚设间隔件，并且形成内部间隔件以替换虚设内部间隔件。内部间隔件密封内部间隔件和材料层之间的气隙。气隙有利地降低了k值并且减小了所形成的器件的寄生电容。
图1以三维视图示出了根据一些实施例的纳米片场效应晶体管(NSFET)器件的示例。NSFET器件包括在衬底50上方突出的半导体鳍90(也称为鳍)。栅极电极122(例如，金属栅极)布置在鳍之上，并且源极/漏极区域112形成在栅极电极122的相反侧。多个纳米片54形成在鳍90之上和源极/漏极区域112之间。隔离区域96形成在鳍90的相反侧。栅极电介质层120形成在纳米片54周围。栅极电极122位于栅极电介质层120之上和周围。
图1进一步示出了在后面的附图中使用的参考截面。截面A-A沿着栅极电极122的纵轴并且在例如垂直于NSFET器件的源极/漏极区域112之间的电流流动的方向上。截面B-B垂直于截面A-A，沿着鳍的纵轴并且在例如NSFET器件的源极/漏极区域112之间的电流流动的方向上。为了清楚起见，后面的附图参考这些参考截面。
图2、图3A、图3B、图4A、图4B、图5A、图5B和图6-17是根据实施例的纳米片场效应晶体管(NSFET)器件100在制造的各个阶段的截面图。
在图2中，提供了衬底50。衬底50可以是半导体衬底，例如体半导体、绝缘体上半导体(SOI)衬底等，其可以是掺杂的(例如，利用p型或n型掺杂剂)或未掺杂的。衬底50可以是晶圆，例如硅晶圆。通常，SOI衬底是在绝缘体层上形成的半导体材料层。绝缘体层可以是例如掩埋氧化物(BOX)层、氧化硅层等。绝缘体层设置在通常为硅衬底或玻璃衬底的衬底上。也可以使用其他衬底(例如多层或梯度衬底)。在一些实施例中，衬底50的半导体材料包括硅；锗；化合物半导体(包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟)；合金半导体(包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP)；或其组合。
多层堆叠64形成在衬底50上。多层堆叠64包括第一半导体材料52和第二半导体材料54的交替层。在图2中，由第一半导体材料52形成的层被标记为52A、52B、52C和52D，由第二半导体材料54形成的层被标记为54A、54B、54C和54D。图2所示的由第一半导体材料和第二半导体材料形成的层数仅仅是非限制性示例。其他数量的层也是可能的，并且完全旨在包括在本公开的范围内。
在一些实施例中，第一半导体材料52是适合于形成例如p型FET的沟道区域的外延材料(例如硅锗(SixGe1-x，其中x可以在0至1的范围内)，第二半导体材料54是适于形成n型FET的沟道区域的外延材料(例如，硅)。多层堆叠64(也可以称为外延材料堆叠)可以在随后的工艺中被图案化以形成NSFET的沟道区域。特别地，多层堆叠64将被图案化以形成水平纳米片，所得NSFET的沟道区域包括多个水平纳米片。
可以通过可在生长室中执行的外延生长工艺形成多层堆叠64。在一些实施例中，在外延生长工艺中，生长室被周期性地暴露于用于选择性地生长第一半导体材料52的第一组前体，然后暴露于用于选择性地生长第二半导体材料54的第二组前体。第一组前体包括用于第一半导体材料(例如，硅锗)的前体，第二组前体包括用于第二半导体材料(例如，硅)的前体。在一些实施例中，第一组前体包括硅前体(例如，硅烷)和锗前体(例如，锗烷)，第二组前体包括硅前体，但是省略了锗前体。因此，外延生长工艺可以包括连续地使硅前体流向生长室，然后循环：(1)在生长第一半导体材料52时使锗前体流向生长室；以及(2)在生长第二半导体材料54时，禁止锗前体流向生长室。可以重复进行周期性暴露，直到形成目标数量的层。
图3A、图3B、图4A、图4B、图5A、图5B和图6-17是根据实施例的NSFET器件100在制造的后续阶段的截面图。图3A、图4A、图5A和图6-16是沿着图1中的截面B-B的截面图。图3B、图4B和图5B是沿着图1中的截面A-A的截面图。图17是图16中示出的NSFET器件100的一部分的放大视图。尽管在图中作为非限制性示例示出了一个鳍和一个栅极结构，但是应当理解，也可以形成其他数量的鳍和其他数量的栅极结构。
在图3A和图3B中，鳍结构91形成为突出于衬底50上方。鳍结构91包括半导体鳍90和覆盖半导体鳍90的纳米结构92。可以通过在多层堆叠64和衬底50中蚀刻沟槽来分别形成纳米结构92和半导体鳍90。
可以通过任何合适的方法来图案化鳍结构91。例如，可以使用一种或多种光刻工艺(包括双图案化或多图案化工艺)来图案化鳍结构91。通常，双图案化或多图案化工艺将光刻和自对准工艺相结合，从而允许创建例如间距小于使用单个直接光刻工艺可获得的间距的图案。例如，在一个实施例中，在衬底之上形成牺牲层，并使用光刻工艺对其进行图案化。使用自对准工艺沿着图案化的牺牲层形成间隔件。然后去除牺牲层，然后可以使用剩余的间隔件来图案化例如鳍结构91。
在一些实施例中，剩余的间隔件用于图案化掩模94，然后掩模94用于图案化鳍结构91。掩模94可以是单层掩模，或者可以是多层掩模，例如包括第一掩模层94A和第二掩模层94B的多层掩模。第一掩模层94A和第二掩模层94B可以各自由诸如氧化硅、氮化硅、其组合等之类的电介质材料形成，并且可以根据适当的技术沉积或热生长。第一掩模层94A和第二掩模层94B是具有高蚀刻选择性的不同材料。例如，第一掩模层94A可以是氧化硅，并且第二掩模层94B可以是氮化硅。可以通过使用任何可接受的蚀刻工艺图案化第一掩模层94A和第二掩模层94B来形成掩模94。然后，掩模94可以用作蚀刻掩模以蚀刻衬底50和多层堆叠64。蚀刻可以是任何可接受的蚀刻工艺，例如反应离子蚀刻(RIE)、中性束蚀刻(NBE)等、或其组合。在一些实施例中，蚀刻是各向异性蚀刻工艺。如图3A和图3B所示，在蚀刻工艺之后，经图案化的多层堆叠64形成纳米结构92，并且经图案化的衬底50形成半导体鳍90。因此，在所示实施例中，纳米结构92还包括第一半导体材料52和第二半导体材料54的交替层，并且半导体鳍90由与衬底50相同的材料(例如，硅)形成。
接下来，在图4A和图4B中，浅沟槽隔离(STI)区域96形成在衬底50之上并且在鳍结构91的相反侧。作为形成STI区域96的示例，绝缘材料可以形成在衬底50之上。绝缘材料可以是氧化物(例如氧化硅)、氮化物等或其组合，并且可以通过高密度等离子体化学气相沉积(HDP-CVD)、可流动的CVD(FCVD)(例如，在远程等离子体系统中进行基于CVD的材料沉积，并进行后固化以使其转变为另一种材料，例如氧化物)等或其组合。可以使用通过任何可接受的工艺形成的其他绝缘材料。在所示实施例中，绝缘材料是通过FCVD工艺形成的氧化硅。可以在形成绝缘材料之后执行退火工艺。
在实施例中，形成绝缘材料，使得多余的绝缘材料覆盖鳍结构91。在一些实施例中，首先沿着衬底50和鳍结构91的表面形成衬里，以及在衬里之上形成诸如上面讨论的那些的填充材料。在一些实施例中，衬里被省略。
接下来，对绝缘材料施加去除工艺，以去除鳍结构91之上的多余绝缘材料。在一些实施例中，可以利用诸如化学机械抛光(CMP)、回蚀工艺、其组合等之类的平坦化工艺。平坦化工艺暴露纳米结构92，使得在平坦化工艺完成之后，纳米结构92和绝缘材料的顶表面是齐平的。接下来，绝缘材料被凹陷以形成STI区域96。绝缘材料被凹陷使得纳米结构92从相邻的STI区域96之间突出。半导体鳍90的顶部也可以从相邻的STI区域96之间突出。此外，STI区域96的顶表面可以具有平坦表面(如图所示)、凸表面、凹表面(例如碟形)或其组合。STI区域96的顶表面可以通过适当的蚀刻形成为平坦的、凸的和/或凹的。可以使用可接受的蚀刻工艺来使STI区域96凹陷，例如对绝缘材料的材料具有选择性的蚀刻工艺(例如，以比半导体鳍90和纳米结构92的材料更快的速率蚀刻绝缘材料的材料)。例如，可以使用利用合适的蚀刻剂(例如稀氢氟酸(dHF))的化学氧化物去除。
仍然参考图4A和图4B，在纳米结构92之上和STI区域96之上形成虚设电介质层97。虚设电介质层97可以是例如氧化硅、氮化硅、其组合等，并且可以根据可接受的技术沉积或热生长。在实施例中，在纳米结构92之上和STI区域96的上表面之上共形地形成硅层，并且执行热氧化工艺以将沉积的硅层转换成氧化物层作为虚设电介质层97。
接下来，在图5A和图5B中，在鳍90之上和纳米结构92之上形成虚设栅极102。为了形成虚设栅极102，可以在虚设电介质层97之上形成虚设栅极层。虚设栅极层可以沉积在虚设电介质层97之上，然后例如通过CMP来平坦化。虚设栅极层可以是导电材料，并且可以选自包括非晶硅、多晶硅(polysilicon)、多晶硅锗(poly-SiGe)等的组。可以通过物理气相沉积(PVD)、CVD、溅射沉积、或本领域已知和使用的其他技术来沉积虚设栅极层。虚设栅极层可以由相对于隔离区域96具有高蚀刻选择性的其他材料制成。
然后在虚设栅极层之上形成掩模104。掩模104可以由氮化硅、氮氧化硅、其组合等形成，并且可以使用可接受的光刻和蚀刻技术进行图案化。在所示实施例中，掩模104包括第一掩模层104A(例如，氧化硅层)和第二掩模层104B(例如，氮化硅层)。然后通过可接受的蚀刻技术将掩模104的图案转移到虚设栅极层以形成虚设栅极102，然后通过可接受的蚀刻技术将掩模104的图案转移到虚设电介质层以形成虚设栅极电介质97。虚设栅极102覆盖纳米结构92的各个沟道区域。掩模104的图案可以用于将虚设栅极102与相邻的虚设栅极实体分离。虚设栅极102还可以具有基本垂直于鳍90的长度方向的长度方向。在一些实施例中，虚设栅极102和虚设栅极电介质97被统称为虚设栅极结构。
接下来，通过在纳米结构92、STI区域96和虚设栅极102之上共形地沉积绝缘材料来形成栅极间隔件层107。绝缘材料可以是氮化硅、碳氮化硅、其组合等。在一些实施例中，栅极间隔件层107包括多个子层。例如，可以通过热氧化或沉积来形成第一子层108(有时称为栅极密封间隔件层)，并且可以在第一子层108上共形地沉积第二子层109(有时称为主栅极间隔件层)。
图5B示出了图5A中的NSFET器件100的截面图，但是沿图5A中的截面F-F。图5A中的截面F-F对应于图1中的截面A-A。
接下来，在图6中，通过各向异性刻蚀工艺刻蚀栅极间隔件层107以形成栅极间隔件107。各向异性刻蚀工艺可以去除栅极间隔件层107的水平部分(例如，STI区域96和虚设栅极102之上的部分)，栅极间隔件层107的其余垂直部分(例如，沿着虚设栅极102和虚设栅极电介质97的侧壁)形成栅极间隔件层107。
在形成栅极间隔件107之后，可以执行用于轻掺杂的源极/漏极(LDD)区域(未示出)的注入。可以将适当类型(例如，p型或n型)的杂质注入暴露的纳米结构92和/或半导体鳍90中。n型杂质可以是任何合适的n型杂质，例如磷、砷、锑等，p型杂质可以是任何合适的p型杂质，例如硼、BF2、铟等。轻掺杂的源极/漏极区域可以具有约1015cm-3至约1016cm-3的杂质浓度。退火工艺可以用于激活注入的杂质。
接下来，在图7中，在纳米结构92中形成开口110(也可以称为凹槽)。开口110可以延伸穿过纳米结构92并进入半导体鳍90。开口110可以由任何可接受的蚀刻技术形成，使用例如虚设栅极102作为蚀刻掩模。开口110暴露第一半导体材料52的端部和第二半导体材料54的端部。
接下来，在图8中，在形成开口110之后，执行选择性蚀刻工艺(例如，使用蚀刻化学品的湿法蚀刻工艺)来使第一半导体材料52的被开口110暴露的端部凹陷，而基本上不去除第二半导体材料54。在选择性蚀刻工艺之后，在第一半导体材料52中的被去除的端部所在的位置处形成凹槽52R。
接下来，在图9中，在开口110中形成(例如，共形地)虚设内部间隔件层55。虚设内部间隔件层55内衬于(line)开口110的侧壁和底部。虚设内部间隔件层55还内衬于凹槽52R的表面。在所示实施例中，凹槽52R中的虚设内部间隔件层55的厚度大于布置在凹槽52R外部(例如，沿着开口110的侧壁)的虚设内部间隔件层55的厚度。凹槽52R中的虚设内部间隔件层55的较大厚度可能是由于在小/窄空间(例如，在凹槽52R内部)中沉积材料的较快沉积/累积速率引起的。
在一些实施例中，虚设内部间隔件层55由诸如氧化硅之类的合适的电介质材料形成，并且可以通过诸如ALD、PVD、CVD等之类的合适的沉积方法来形成。虚设内部间隔件层55的材料可以被选择为具有与第一半导体材料52相同或相似的蚀刻速率，使得在去除第一半导体材料52的随后的蚀刻工艺中，虚设内部间隔件层55(通过蚀刻内部间隔件层55而形成)和第一半导体材料52可以通过相同的蚀刻工艺进行去除。
接下来，在图10中，执行蚀刻工艺以去除虚设内部间隔件层55的位于凹槽52R外部的部分。虚设内部间隔件层55的剩余部分(例如，布置在凹槽52R内部的部分)形成虚设内部间隔件层55。在实施例中，蚀刻工艺是使用诸如稀氢氟酸(dHF)之类的合适蚀刻剂的湿法蚀刻工艺。湿法蚀刻工艺可以是定时工艺，使得去除布置在凹槽52R外部的虚设内部间隔件层55，同时保留凹槽52R内部的(较厚的)虚设内部间隔件层55的部分以形成虚设内部间隔件55。
接下来，在图11中，在凹槽52R中在虚设内部间隔件55之上形成材料层56。在图11的示例中，材料层56是由诸如外延工艺之类的合适形成方法形成的半导体材料(例如硅)。在所示实施例中，材料层56和第二半导体材料54由相同的材料(例如，硅)形成，但材料层56也可以由与第二半导体材料54不同的材料形成。
在实施例中，为了形成材料层56，在开口110和凹槽52R中共形地形成外延硅层。然后执行蚀刻工艺(例如，各向异性蚀刻工艺)以去除布置在凹槽52R外部的外延硅层的部分，并保留凹槽52R内部的(较厚)外延硅层的部分，从而形成材料层56。如图11所示，材料层56包括多个段，其中每个段布置在相应的虚设内部间隔件55之上(例如与之接触)。使用半导体材料(例如，硅)作为材料层56有助于在后续工艺中形成源极/漏极区域112。在图11的示例中，材料层56和虚设内部间隔件55未完全填充凹槽52R，结果，后续形成的源极/漏极区域112具有多个突起(参见图12中的112P)，其延伸到(例如，填充)凹槽52R的剩余空间。
接下来，在图12中，在开口110中形成源极/漏极区域112。如图12所示，源极/漏极区域112填充开口110，并且具有填充第一半导体材料52中的凹槽52R的多个突起112P。在所示实施例中，源极/漏极区域112由(一种或多种)外延材料形成，因此，也可以称为外延源极/漏极区域112。在一些实施例中，外延源极/漏极区域112形成在开口110中以在形成的NSFET器件的相应沟道区域中施加应力，从而提高性能。外延源极/漏极区域112被形成，使得虚设栅极102布置在外延源极/漏极区域112的相邻对之间。在一些实施例中，栅极间隔件107用于将外延源极/漏极区域112与虚设栅极102分离适当的横向距离，使得外延源极/漏极区域112不会使随后形成的NSFET器件的栅极短路。
外延源极/漏极区域112在开口110中外延生长。外延源极/漏极区域112可以包括例如适用于n型或p型器件的任何可接受的材料。例如，当形成n型器件时，外延源极/漏极区域112可以包括在沟道区域中施加拉伸应变的材料，诸如硅、SiC、SiCP、SiP等。同样地，当形成p型器件时，外延源极/漏极区域112可以包括在沟道区域中施加压缩应变的材料，例如SiGe、SiGeB、Ge、GeSn等。外延源极/漏极区域112可以具有从鳍的相应表面凸起的表面并且可以具有小平面。
外延源极/漏极区域112和/或鳍可以注入有掺杂剂以形成源极/漏极区域，类似于先前讨论的用于形成轻掺杂的源极/漏极区域的工艺，然后进行退火工艺。源极/漏极区域的杂质浓度可以在约1019cm-3与约1021cm-3之间。用于源极/漏极区域的n型和/或p型杂质可以是先前讨论的任何杂质。在一些实施例中，外延源极/漏极区域112可以在生长期间被原位掺杂。
作为用于形成外延源极/漏极区域112的外延工艺的结果，外延源极/漏极区域112的上表面具有小平面，该小平面横向向外扩展超过鳍90的侧壁。在一些实施例中，在外延工艺完成之后，布置在相邻鳍之上的相邻的外延源极/漏极区域112保持分离。在其他实施例中，这些小平面导致布置在同一NSFET的相邻鳍之上的相邻外延源极/漏极区域112合并。
接下来，在图13中，在源极/漏极区域112之上和虚设栅极102之上形成(例如，共形地)接触蚀刻停止层(CESL)116，然后在CESL 116之上沉积第一层间电介质(ILD)114。CESL116由具有与第一ILD 114不同的蚀刻速率的材料形成，并且可以使用PECVD由氮化硅形成，但也可以替代地使用其他电介质材料(例如氧化硅、氮氧化硅、其组合等)以及形成CESL116的替代技术(例如低压CVD(LPCVD)、PVD等)。
第一ILD 114可以由电介质材料形成，并且可以通过诸如CVD、等离子体增强CVD(PECVD)或FCVD之类的任何合适的方法来沉积。用于第一ILD 114的电介质材料可以包括氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂磷硅酸盐玻璃(BPSG)、未掺杂硅酸盐玻璃(USG)等。可以使用通过任何可接受的工艺形成的其他绝缘材料。
接下来，去除虚设栅极102。为了去除虚设栅极102，执行诸如CMP之类的平坦化工艺以使第一ILD 114和CESL 116的顶表面与虚设栅极102和栅极间隔件107的顶表面齐平。平坦化工艺还可以去除虚设栅极102上的掩模104(参见图5A)(如果掩模104尚未被各向异性蚀刻工艺去除以形成栅极间隔件107的话)，以及沿着掩模104的侧壁的栅极间隔件107的部分。在平坦化工艺之后，虚设栅极102、栅极间隔件107和第一ILD114的顶表面是齐平的。因此，虚设栅极102的顶表面通过第一ILD 114暴露。
在平坦化工艺之后，在(一个或多个)蚀刻步骤中去除虚设栅极102，使得在栅极间隔件107之间形成凹槽103。在一些实施例中，通过各向异性干法蚀刻工艺去除虚设栅极102。例如，蚀刻工艺可以包括使用(一个或多种)反应气体的干法蚀刻工艺，该(一个或多种)反应气体选择性地蚀刻虚设栅极102而不蚀刻第一ILD 114或栅极间隔件107。凹槽103暴露NSFET的沟道区域。沟道区域布置在外延源极/漏极区域112的相邻对之间。在去除虚设栅极102期间，当蚀刻虚设栅极102时，虚设栅极电介质97可以用作蚀刻停止层。然后可以在去除虚设栅极102之后去除虚设栅极电介质97。在去除虚设栅极102之后，布置在虚设栅极102下方的第一半导体材料52和第二半导体材料54通过凹槽103暴露。
接下来，去除第一半导体材料52以释放第二半导体材料54。在去除第一半导体材料52之后，第二半导体材料54形成水平延伸(例如，平行于衬底50的主上表面)的多个纳米片54。纳米片54可以统称为形成的NSFET器件100的沟道区域或沟道层。如图13所示，通过去除第一半导体材料52在纳米片54之间形成间隙53(例如，空的空间)。在一些实施例中，纳米片54也可以称为纳米线，并且NSFET器件100也可以称为环绕栅极(gate-all-around，GAA)器件。
在一些实施例中，使用对第一半导体材料52具有选择性(例如，具有较高的蚀刻速率)的蚀刻剂通过选择性蚀刻工艺来去除第一半导体材料52，使得去除第一半导体材料52而基本上不侵蚀第二半导体材料54。在实施例中，执行各向同性蚀刻工艺以去除第一半导体材料52。各向同性蚀刻工艺可以使用蚀刻气体以及可选地载气来执行，其中蚀刻气体包括F2和HF，并且载气可以是惰性气体(例如Ar、He、N2、其组合等)。
在一些实施例中，通过该蚀刻工艺还去除了虚设内部间隔件55，从而去除第一半导体材料52。在其他实施例中，在去除第一半导体材料52之后，执行附加蚀刻工艺以去除(例如，选择性地去除)虚设内部间隔件55。在去除虚设内部间隔件55之后，材料层56(例如，硅)被暴露在间隙53中。
接下来，在图14中，在凹槽103中并且在纳米片54周围形成(例如，共形地)内部间隔件层131。在一些实施例中，内部间隔件层131由合适的电介质材料形成。内部间隔件层131的材料的示例包括通过合适的沉积方法(例如ALD、PVD、CVD等)形成的氮化硅(SiN)、氮氧化硅(SiON)、碳氮化硅(SiCN)、碳氮氧化硅(SiOCN)、碳化硅(SiC)、氧化硅(SiO2)等。
如图14所示，在纳米片54的端部附近的区域132中，由于源极/漏极区域112的突起112P和突起112P之上的材料层56，形成小空间(参见标签133)。该小空间使得更容易被内部间隔件层131密封以形成气隙133。在图17中示出了区域132的放大视图。在下文中讨论气隙133的详情。在一些实施例中，由于在小/窄空间处的较快沉积/累积速率，区域132中的内部间隔件层131的部分(例如，与材料层56接触的部分)的厚度比内部间隔件层的其他部分的厚度更大。
接下来，在图15中，执行蚀刻工艺以去除内部间隔件层131的部分。蚀刻工艺可以是使用诸如H3PO4之类的合适蚀刻剂执行的湿法蚀刻工艺。蚀刻工艺可以是定时工艺，使得内部间隔件层131的在区域132外部的部分(例如，围绕纳米片54的中间部分)被完全去除，而内部间隔件层131在该区域132内的剩余部分(例如，与材料层56接触并密封气隙133的部分)形成内部间隔件131。如图15所示，每个内部间隔件131在两个相邻的纳米片54之间或在最底部的纳米片54和鳍90之间连续地延伸，并密封气隙133。
接下来，在图16中，在凹槽103中形成(例如，共形地)栅极电介质层120。栅极电介质层120包裹在纳米片54周围，内衬于栅极间隔件的第一子层108的侧壁，并且沿着鳍90的上表面和侧壁延伸。根据一些实施例，栅极电介质层120包括氧化硅、氮化硅或其多层。在一些实施例中，栅极电介质层120包括高k电介质材料，并且在这些实施例中，栅极电介质层120可以具有大于约7.0的k值，并且可以包括Hf、Al、Zr、La、Mg、Ba、Ti或Pb或其组合的金属氧化物或硅酸盐。栅极电介质层120的形成方法可以包括分子束沉积(MBD)、ALD、PECVD等。
接下来，在凹槽103中形成栅极电极材料(例如，导电材料)以形成栅极电极122。栅极电极122填充凹槽103的剩余部分。栅极电极122可以含金属材料(诸如Cu、Al、W等、其组合、或其多层)制成，并且可以通过例如电镀、化学镀或其他合适的方法形成。在填充栅极电极122之后，可以执行诸如CMP之类的平坦化工艺以去除栅极电介质层120和栅极电极122的材料的多余部分，这些多余部分在第一ILD 114顶表面之上。栅极电极122的材料和栅极电介质层120的剩余部分因此形成所得的NSFET器件100的替换栅极。栅极电极122和相应栅极电介质层120可以统称为栅极堆叠123、替换栅极结构123或金属栅极结构123。每个栅极堆叠123在相应的纳米片54之上和周围延伸。
尽管在图16的示例中栅极电极122被示出为单层，但是本领域技术人员将容易理解，栅极电极122可以具有多层结构，并且可以包括多个层，例如阻挡层、功函数层、种子层和填充金属。
例如，可以在栅极电介质层120之上共形地形成阻挡层。阻挡层可以包括诸如氮化钛之类的导电材料，但可选地还可以使用诸如氮化钽、钛、钽等之类的其他材料。功函数层可以形成在阻挡层之上。示例性p型功函数材料(也可以称为p型功函数金属)包括TiN、TaN、Ru、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、NiSi2、WN、其他合适的p型功函数材料、或其组合。示例性n型功函数材料(也可以称为n型功函数金属)包括Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、其他合适的n型功函数材料、或其组合。功函数值与功函数层的材料成分相关联，因此，功函数层被选择为调节其功函数值，使得在要形成的器件中实现目标阈值电压VTH。
图17是图16中的区域132的放大视图。如图17所示，内部间隔件131密封气隙133，气隙133布置在内部间隔件131与材料层56之间并且在两个相邻的纳米片54之间。气隙133可以包括在源极/漏极区域112的突起112P之上的上部133U和在突起112P之下的下部133L。在一些实施例中，气隙133的上部133U和下部133L是两个独立的密封空间。在一些实施例中，上部133U和下部133L具有相似的形状(例如，关于图17中的突起112P的水平中心轴112C基本镜面对称)。在图17的示例中，气隙133的上部133U(或下部133L)在内部间隔件131和材料层56之间具有宽度W，其中宽度W沿着图17的垂直方向从两个相邻的纳米片54的中央向两个相邻的纳米片54之一连续增加。此外，气隙133的上部133U(或下部133L)具有高度H，该高度H包括在内部间隔件131和材料层56之间测量的第一值H1，并且具有在纳米片54和材料层56之间测量的第二值H2，其中H1沿着图17的水平方向从左到右连续增加，并且H2沿着图17的水平方向从左到右连续减小。在图17中，内部间隔件131具有面向并接触栅极堆叠123的表面131S1，并具有面向气隙133的表面131S2。材料层56可以延伸到表面131S2中，如图17所示。表面131S1和131S2是曲面。当沿着从内部间隔件131向栅极堆叠123的第一方向看时，表面131S1是凹面，而表面131S2是凸面；当沿着与第一方向相反的第二方向看时，表面131S1是凸面，而表面131S2是凹面。在一些实施例中，相邻纳米片54之间的距离S在约5nm至约20nm之间，源极/漏极区域112与内部间隔件层131的表面131S1之间的距离D在约5nm至约15nm之间，并且材料层56的厚度T在约2nm至约7nm之间。在一些实施例中，气隙133(例如，133U或133L)的高度H在距离S的约四分之一与距离S的约一半之间(例如，0.25S＜H≤0.5S)。在一些实施例中，气隙133的宽度W在约D-T和约D-0.5T之间(例如，D-T≤W＜D-0.5T)。
在一些实施例中，气隙133减小了栅极堆叠123附近的电介质材料的k值(例如，平均k值)，从而通过减小NSFET器件100的寄生电容来提高器件性能。
如本领域普通技术人员容易理解的，可以执行附加工艺以完成NSFET器件100的制造，因此此处不再赘述。例如，第二ILD可以沉积在第一ILD 114之上。此外，可以穿过第二ILD和/或第一ILD 114形成栅极接触和源极/漏极接触，以分别电耦合到栅极电极122和源极/漏极区域112。
图18是根据另一个实施例的纳米片场效应晶体管器件100A在某个制造阶段的的截面图。NSFET器件100A类似于图16的NSFET器件100，但是图16的材料层(例如，半导体层)被替换为材料层57，该材料层57是电介质材料层。可以使用以上参考图11针对材料层56讨论的相同或相似的工艺(例如，沉积工艺，然后是蚀刻工艺)来形成材料层57。在形成材料层57之后，可以执行如图12-16所示的相同或类似的工艺以形成图18的纳米片场效应晶体管器件100A。在一些实施例中，材料层57的材料与内部间隔件131的材料相同，例如氮化硅。在其他实施例中，材料层57的材料是与内部间隔件131的电介质材料不同的电介质材料。
图19是图18中的区域132的放大视图。如图19所示，内部间隔件131密封气隙133，气隙133布置在材料层57和内部间隔件131之间并且在两个相邻纳米片54之间。气隙133的详情(例如形状和尺寸)与图17的那些相同或相似，因此在此不再重复。
所公开的实施例的变体是可能的，并且完全旨在被包括在本公开的范围内。例如，取决于形成的器件的类型(例如，n型或p型器件)，可以去除第二半导体材料54，并且第一半导体材料52可以保留以形成纳米片以用作形成的NSFET器件的沟道区域。如本领域普通技术人员容易理解的，在第一半导体材料52保留以形成纳米片的实施例中，内部间隔件被形成为靠近第二半导体材料54的端部。
实施例可以实现优点。所公开的方法或结构通过在内部间隔件与源极/漏极区域112之间形成气隙来减小NSFET器件的寄生电容。此外，通过使用半导体材料(例如，硅)作为材料层56促进了源极/漏极区域112的外延生长。
图20示出了根据一些实施例的制造半导体器件的方法1000的流程图。应当理解，图20所示的实施例方法仅仅是许多可能的实施例方法的示例。本领域普通技术人员将认识到许多变化、替代和修改。例如，可以添加、去除、替换、重新布置或重复如图20所示的各个步骤。
参照图20，在步骤1010，在纳米结构之上和鳍之上形成虚设栅极结构，纳米结构覆盖于鳍之上，鳍突出在衬底上方，纳米结构包括第一半导体材料和第二半导体材料的交替层。在步骤1020，在虚设栅极结构的相反侧的纳米结构中形成开口，该开口暴露第一半导体材料的端部和第二半导体材料的端部。在步骤1030，第一半导体材料的暴露的端部被凹陷以形成凹槽。在步骤1040，在凹槽中形成虚设内部间隔件，并且在凹槽中的虚设内部间隔件之上形成材料层。在步骤1050中，在形成材料层之后，在开口中形成源极/漏极区域。在步骤1060中，在形成源极/漏极区域之后，去除虚设栅极结构以暴露布置在虚设栅极结构下方的第一半导体材料和第二半导体材料。在步骤1070中，去除所暴露的第一半导体材料和虚设内部间隔件，其中第二半导体材料保留并形成多个纳米片，其中材料层在去除虚设内部间隔件之后暴露。在步骤1080中，在多个纳米片的相反端部处，在源极/漏极区域之间形成内部间隔件，其中每个内部间隔件密封每个内部间隔件和材料层之间的气隙。
在一个实施例中，一种半导体器件包括：鳍，突出于衬底上方；源极/漏极区域，在鳍之上；纳米片，在源极/漏极区域之间，其中，纳米片包括第一半导体材料；内部间隔件，在纳米片之间并在纳米片的相反端部处，其中在每个内部间隔件与源极/漏极区域的相应源极/漏极区域之间存在气隙；以及栅极结构，在鳍之上并且在源极/漏极区域之间。在实施例中，纳米片彼此平行并且平行于衬底的主上表面。在实施例中，半导体器件还包括在每个内部间隔件和相应源极/漏极区域之间的材料层，其中气隙在每个内部间隔件和材料层之间。在实施例中，材料层是第二半导体材料的层。在实施例中，第一半导体材料与第二半导体材料相同。在实施例中，源极/漏极区域具有在纳米片之间朝向内部间隔件延伸的多个突起，其中材料层在多个突起之上共形地延伸。在实施例中，材料层是第一电介质材料的层，并且内部间隔件包括第二电介质材料。在实施例中，第一电介质材料与第二电介质材料相同。在实施例中，气隙被密封在每个内部间隔件与相应源极/漏极区域之间并且在相邻的纳米片之间的空间中。在实施例中，每个内部间隔件具有面向栅极结构的凹面。
在实施例中，一种半导体器件包括：鳍，突出于衬底上方；栅极结构，在鳍之上；鳍之上的源极/漏极区域，在栅极结构的相反侧；第一沟道层和第二沟道层，布置在源极/漏极区域之间并且彼此平行，其中，栅极结构围绕第一沟道层和第二沟道层；内部间隔件布置在第一沟道层的端部与第二沟道层的端部之间，其中，在内部间隔件与源极/漏极区域之间存在气隙。在实施例中，半导体器件还包括在内部间隔件和源极/漏极区域之间的材料层，其中气隙在内部间隔件和材料层之间。在实施例中，材料层是半导体层。在实施例中，材料层是电介质层。在实施例中，内部间隔件和材料层包括相同的电介质材料。在实施例中，每个内部间隔件具有面向栅极结构的第一凹面，并且具有面向源极/漏极区域的第二凹面。
在实施例中，一种半导体器件的形成方法包括：在纳米结构之上和鳍之上形成虚设栅极结构，纳米结构覆盖于鳍之上，鳍突出于衬底上方，纳米结构包括第一半导体材料和第二半导体材料的交替层；在虚设栅极结构的相反侧的纳米结构中形成开口，该开口暴露第一半导体材料的端部和第二半导体材料的端部；使第一半导体材料的暴露的端部凹陷以形成凹槽；在凹槽中形成虚设内部间隔件，并在凹槽中的虚设内部间隔件之上形成材料层；在形成材料层之后，在开口中形成源极/漏极区域；在形成源极/漏极区域之后，去除虚设栅极结构以暴露布置在虚设栅极结构下方的第一半导体材料和第二半导体材料；去除暴露的第一半导体材料和虚设内部间隔件，其中，第二半导体材料保留并形成多个纳米片，其中材料层在去除虚设内部间隔件之后暴露；以及在多个纳米片的相反端部处在源极/漏极区域之间形成内部间隔件，其中每个内部间隔件密封每个内部间隔件和材料层之间的气隙。在实施例中，该方法还包括在形成内部间隔件之后，形成围绕多个纳米片的替换栅极结构。在实施例中，形成材料层包括使用半导体材料形成材料层。在实施例中，形成材料层包括使用电介质材料形成材料层。
前述内容概述了几个实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地将本公开用作设计或修改其他工艺和结构的基础，以实现与本文介绍的实施例相同的目的和/或实现相同的优点。本领域技术人员还应认识到，这样的等同构造不脱离本公开的精神和范围，并且在不脱离本公开的精神和范围的情况下，他们可以在这里进行各种改变、替换和更改。
示例1.一种半导体器件，包括：鳍，突出于衬底上方；源极/漏极区域，在所述鳍之上；纳米片，在所述源极/漏极区域之间，其中，所述纳米片包括第一半导体材料；内部间隔件，在所述纳米片之间并且在所述纳米片的相反端部处，其中，在每个所述内部间隔件与所述源极/漏极区域中的相应源极/漏极区域之间存在气隙；以及栅极结构，在所述鳍之上并且在所述源极/漏极区域之间。
示例2.根据示例1所述的半导体器件，其中，所述纳米片彼此平行并且平行于所述衬底的主上表面。
示例3.根据示例1所述的半导体器件，还包括：材料层，在每个所述内部间隔件与所述相应源极/漏极区域之间，其中，所述气隙在每个所述内部间隔件与所述材料层之间。
示例4.根据示例3所述的半导体器件，其中，所述材料层是第二半导体材料的层。
示例5.根据示例4所述的半导体器件，其中，所述第一半导体材料与所述第二半导体材料相同。
示例6.根据示例5所述的半导体器件，其中，所述源极/漏极区域具有在所述纳米片之间朝向所述内部间隔件延伸的多个突起，其中，所述材料层在所述多个突起之上共形地延伸。
示例7.根据示例3所述的半导体器件，其中，所述材料层是第一电介质材料的层，并且所述内部间隔件包括第二电介质材料。
示例8.根据示例7所述的半导体器件，其中，所述第一电介质材料与所述第二电介质材料相同。
示例9.根据示例1所述的半导体器件，其中，所述气隙被密封在每个所述内部间隔件与所述相应源极/漏极区域之间并且在所述纳米片中的相邻纳米片之间的空间中。
示例10.根据示例1所述的半导体器件，其中，每个所述内部间隔件具有面向所述栅极结构的凹面。
示例11.一种半导体器件，包括：鳍，突出于衬底上方；栅极结构，在所述鳍之上；所述鳍之上的源极/漏极区域，在所述栅极结构的相反侧；第一沟道层和第二沟道层，布置在所述源极/漏极区域之间并且彼此平行，其中，所述栅极结构围绕所述第一沟道层和所述第二沟道层；以及内部间隔件，布置在所述第一沟道层的端部和所述第二沟道层的端部之间，其中，在所述内部间隔件与所述源极/漏极区域之间存在气隙。
示例12.根据示例11所述的半导体器件，还包括：材料层，在所述内部间隔件与所述源极/漏极区域之间，其中，所述气隙在所述内部间隔件与所述材料层之间。
示例13.根据示例12所述的半导体器件，其中，所述材料层是半导体层。
示例14.根据示例12所述的半导体器件，其中，所述材料层是电介质层。
示例15.根据示例14所述的半导体器件，其中，所述内部间隔件和所述材料层包括相同的电介质材料。
示例16.根据示例11所述的半导体器件，其中，每个所述内部间隔件具有面向所述栅极结构的第一凹面，并且具有面向所述源极/漏极区域的第二凹面。
示例17.一种半导体器件的形成方法，所述方法包括：在纳米结构之上和鳍之上形成虚设栅极结构，所述纳米结构覆盖于所述鳍之上，所述鳍突出于所述衬底上方，所述纳米结构包括第一半导体材料和第二半导体材料的交替层；在所述虚设栅极结构的相反侧的所述纳米结构中形成开口，所述开口暴露所述第一半导体材料的端部和所述第二半导体材料的端部；使所述第一半导体材料的所暴露的端部凹陷以形成凹槽；在所述凹槽中形成虚设内部间隔件，并在所述凹槽中的所述虚设内部间隔件之上形成材料层；在形成所述材料层之后，在所述开口中形成源极/漏极区域；在形成所述源极/漏极区域之后，去除所述虚设栅极结构以暴露布置在所述虚设栅极结构下方的所述第一半导体材料和所述第二半导体材料；去除所暴露的第一半导体材料和所述虚设内部间隔件，其中，所述第二半导体材料保留并形成多个纳米片，其中，所述材料层在去除所述虚设内部间隔件之后暴露；以及在所述多个纳米片的相反端部处，在所述源极/漏极区域之间形成内部间隔件，其中，所述内部间隔件中的每个间隔件密封所述每个内部间隔件与所述材料层之间的气隙。
示例18.根据示例17所述的方法，还包括：在形成所述内部间隔件之后，形成围绕所述多个纳米片的替换栅极结构。
示例19.根据示例17所述的方法，其中，形成所述材料层包括：使用半导体材料形成所述材料层。
示例20.根据示例17所述的方法，其中，形成所述材料层包括：使用电介质材料形成所述材料层。

Claims (10)

1.一种半导体器件，包括：
鳍，突出于衬底上方；
源极/漏极区域，在所述鳍之上；
纳米片，在所述源极/漏极区域之间，其中，所述纳米片包括第一半导体材料；
内部间隔件，在所述纳米片之间并且在所述纳米片的相反端部处，其中，在每个所述内部间隔件与所述源极/漏极区域中的相应源极/漏极区域之间存在气隙；以及
栅极结构，在所述鳍之上并且在所述源极/漏极区域之间。
2.根据权利要求1所述的半导体器件，其中，所述纳米片彼此平行并且平行于所述衬底的主上表面。
3.根据权利要求1所述的半导体器件，还包括：材料层，在每个所述内部间隔件与所述相应源极/漏极区域之间，其中，所述气隙在每个所述内部间隔件与所述材料层之间。
4.根据权利要求3所述的半导体器件，其中，所述材料层是第二半导体材料的层。
5.根据权利要求4所述的半导体器件，其中，所述第一半导体材料与所述第二半导体材料相同。
6.根据权利要求5所述的半导体器件，其中，所述源极/漏极区域具有在所述纳米片之间朝向所述内部间隔件延伸的多个突起，其中，所述材料层在所述多个突起之上共形地延伸。
7.根据权利要求3所述的半导体器件，其中，所述材料层是第一电介质材料的层，并且所述内部间隔件包括第二电介质材料。
8.根据权利要求7所述的半导体器件，其中，所述第一电介质材料与所述第二电介质材料相同。
9.一种半导体器件，包括：
鳍，突出于衬底上方；
栅极结构，在所述鳍之上；
所述鳍之上的源极/漏极区域，在所述栅极结构的相反侧；
第一沟道层和第二沟道层，布置在所述源极/漏极区域之间并且彼此平行，其中，所述栅极结构围绕所述第一沟道层和所述第二沟道层；以及
内部间隔件，布置在所述第一沟道层的端部和所述第二沟道层的端部之间，其中，在所述内部间隔件与所述源极/漏极区域之间存在气隙。
10.一种半导体器件的形成方法，所述方法包括：
在纳米结构之上和鳍之上形成虚设栅极结构，所述纳米结构覆盖于所述鳍之上，所述鳍突出于所述衬底上方，所述纳米结构包括第一半导体材料和第二半导体材料的交替层；
在所述虚设栅极结构的相反侧的所述纳米结构中形成开口，所述开口暴露所述第一半导体材料的端部和所述第二半导体材料的端部；
使所述第一半导体材料的所暴露的端部凹陷以形成凹槽；
在所述凹槽中形成虚设内部间隔件，并在所述凹槽中的所述虚设内部间隔件之上形成材料层；
在形成所述材料层之后，在所述开口中形成源极/漏极区域；
在形成所述源极/漏极区域之后，去除所述虚设栅极结构以暴露布置在所述虚设栅极结构下方的所述第一半导体材料和所述第二半导体材料；
去除所暴露的第一半导体材料和所述虚设内部间隔件，其中，所述第二半导体材料保留并形成多个纳米片，其中，所述材料层在去除所述虚设内部间隔件之后暴露；以及
在所述多个纳米片的相反端部处，在所述源极/漏极区域之间形成内部间隔件，其中，所述内部间隔件中的每个间隔件密封所述每个内部间隔件与所述材料层之间的气隙。
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