TW202125648A - 半導體裝置的形成方法 - Google Patents

半導體裝置的形成方法 Download PDF

Info

Publication number
TW202125648A
TW202125648A TW109143546A TW109143546A TW202125648A TW 202125648 A TW202125648 A TW 202125648A TW 109143546 A TW109143546 A TW 109143546A TW 109143546 A TW109143546 A TW 109143546A TW 202125648 A TW202125648 A TW 202125648A
Authority
TW
Taiwan
Prior art keywords
semiconductor material
etching process
dummy gate
nanostructure
layer
Prior art date
Application number
TW109143546A
Other languages
English (en)
Inventor
張正忠
曹修豪
謝明哲
楊舜惠
黃偵晃
魏安祺
陳嘉仁
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202125648A publication Critical patent/TW202125648A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02603—Nanowires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66553—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using inside spacers, permanent or not
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

半導體裝置的形成方法包括：形成突出於基板之上的鰭片，其中鰭片的頂部部分包括膜層堆疊，膜層堆疊包括第一半導體材料與第二半導體材料的交替膜層；於鰭片之上形成虛置閘極結構；於虛置閘極結構兩側的鰭片中形成開口；於開口中形成源極∕汲極區；移除虛置閘極結構以露出虛置閘極結構之下的第一半導體材料與第二半導體材料；進行第一蝕刻製程，以選擇性地移除露出的第一半導體材料，其中在第一蝕刻製程之後，露出的第二半導體材料形成了奈米結構，其中奈米結構各具有第一形狀；以及在第一蝕刻製程之後，進行第二蝕刻製程，以將各個奈米結構再塑形成與第一形狀不同的第二形狀。

Description

半導體裝置的形成方法
本發明實施例是關於一種半導體裝置及其形成方法，特別是關於一種奈米結構場效電晶體裝置及其形成方法。
半導體裝置用於各式各樣的電子應用中，例如個人電腦、手機、數位相機與其他電子設備。半導體裝置的製造一般是透過於半導體基板上依序沉積絕緣或介電層、導電層以及半導體層的材料，並利用微影圖案化各種材料層以於半導體基板上形成電路組件與元件。
半導體產業藉由不斷地減少最小部件尺寸持續改良各種電子組件（例如，電晶體、二極體、電阻、電容等）的積集密度，而使得更多組件得以整合至一給定面積。然而，隨著最小部件尺寸減少，額外需解決的問題也隨之出現。
本發明實施例提供一種半導體裝置的形成方法。半導體裝置的形成方法包括：形成突出於基板之上的鰭片，其中鰭片的頂部部分包括膜層堆疊，膜層堆疊包括第一半導體材料與第二半導體材料的交替膜層；於鰭片之上形成虛置閘極結構；於虛置閘極結構兩側的鰭片中形成開口；於開口中形成源極∕汲極區；移除虛置閘極結構以露出虛置閘極結構之下的第一半導體材料與第二半導體材料；進行第一蝕刻製程，以選擇性地移除露出的第一半導體材料，其中在第一蝕刻製程之後，露出的第二半導體材料形成了奈米結構，其中奈米結構各具有第一形狀；以及在第一蝕刻製程之後，進行第二蝕刻製程，以將各個奈米結構再塑形成與第一形狀不同的第二形狀。
本發明實施例亦提供一種半導體裝置的形成方法。半導體裝置的形成方法包括：於基板之上形成鰭片，鰭片包括膜層堆疊與膜層堆疊下方的半導體層，膜層堆疊包括第一半導體材料與第二半導體材料的交替膜層；於鰭片之上形成虛置閘極結構；於虛置閘極結構兩側的鰭片之上形成源極∕汲極區；以及以取代閘極結構取代虛置閘極結構，其中取代虛置閘極結構的步驟包括：移除虛置閘極結構，其中在移除虛置閘極結構的步驟之後，虛置閘極結構之下的第一半導體材料與第二半導體材料露出；利用第一蝕刻製程移除露出的第一半導體材料，其中在移除露出的第一半導體材料的步驟之後，露出的第二半導體材料形成半導體裝置的通道區；於第一蝕刻製程之後，利用與第一蝕刻製程不同的第二蝕刻製程將通道區再塑形；於通道區周圍形成閘極介電材料；以及於閘極介電材料周圍形成閘極材料。
本發明實施例亦提供一種半導體裝置。半導體裝置包括：突出於基板之上的鰭片；位於鰭片之上的閘極結構；位於閘極結構兩側的鰭片中的源極∕汲極區；以及位於閘極結構下以及源極∕汲極區之間的通道層，通道層實質上彼此互相平行，且通道層被設置於通道層之間的內間隔物所分離，其中通道層各具有接觸源極∕汲極區的末端部分，且具有位於末端部分之間的中間部分，其中末端部分具有第一厚度，第一厚度大於中間部分的第二厚度。
以下揭露提供了許多的實施例或範例，用於實施所提供的標的物之不同元件。各元件和其配置的具體範例描述如下，以簡化本發明實施例之說明。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接觸的實施例，也可能包含額外的元件形成在第一和第二元件之間，使得它們不直接接觸的實施例。
再者，其中可能使用空間相對用詞，例如「在……下方」、「在……之下」、「下方的」、「在……之上」、「上方的」等類似用詞，是為了便於描述圖式中一個（些）元件或部件與另一個（些）元件或部件之間的關係。空間相對用詞意欲涵蓋使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時（旋轉90度或其他方位），其中所使用的空間相對形容詞也將依轉向後的方位來解釋。
根據一些實施例，於基板之上形成多層堆疊。多層堆疊包括第一半導體材料與第二半導體材料的交替膜層。接著，圖案化多層堆疊與基板以形成鰭片，其中圖案化的多層堆疊形成了鰭片的膜層堆疊，且基板圖案化的部分形成了位於膜層堆疊下方的鰭片的半導體帶（strip）。於鰭片之上形成虛置閘極結構。於虛置閘極結構兩側形成開口。接著，移除透過開口而露出的第一半導體材料的末端部分以形成凹口（recess），且於凹口中形成內間隔物（spacer）。接著，於開口中形成源極∕汲極區。接著，進行取代閘極製程以利用金屬閘極結構取代虛置閘極結構。為了進行取代閘極製程，先移除虛置閘極結構而露出虛置閘極結構之下的第一與第二半導體材料。進行第一蝕刻製程（例如，選擇性蝕刻製程）移除第一半導體材料，且第二半導體材料形成了半導體裝置的通道區。通道區於第一蝕刻製程之後具有第一形狀。接著，進行與第一蝕刻製程不同的第二蝕刻製程（例如，另一選擇性蝕刻製程）以將通道區再塑形。例如，薄化通道區的中間部分，而通道區的末端部分實質上仍保持未變化的狀態。在一實施例中，通道區於第一蝕刻製程之後以及第二蝕刻製程之前具有長方形剖面，且於第二蝕刻製程之後具有啞鈴形剖面，其中剖面係沿著鰭片縱軸所截取的。啞鈴形剖面減少了通道區的厚度，以便於利用通道區周圍的金屬閘極來控制通道區（例如，開或關）。此外，通道區之間的距離增加可使得通道區周圍的閘極介電材料較易於形成。
第1圖是根據一些實施例，以三維立體圖繪示出奈米結構場效電晶體（nanostructure field-effect transistor, NSFET）裝置的一範例。奈米結構場效電晶體包括突出於基板50之上的半導體鰭片（亦稱為鰭片），其中半導體鰭片個包括半導體帶90與半導體帶90上方的奈米結構54。於鰭片之上設置閘極電極122（例如，金屬閘極），且於閘極電極122兩側形成源極∕汲極區112。奈米結構54設置於半導體帶90之上以及源極∕汲極區112之間。隔離區96形成於鰭片的兩側。閘極介電層120形成於奈米結構54的周圍。閘極電極122位於閘極介電質120之上以及周圍。
第1圖更繪示出用於後續圖式參考剖面。剖面A-A係沿著閘極電極122的縱軸方向，例如，係垂直於奈米結構場效電晶體裝置的磊晶源極∕汲極區112間的電流方向。剖面B-B垂直於剖面A-A並沿著鰭片的縱軸方向，例如，所述方向是奈米結構場效電晶體裝置的磊晶源極∕汲極區112間的電流方向。剖面C-C與剖面B-B平行並位於兩個相鄰的鰭片之間。剖面D-D與剖面A-A平行並延伸穿過奈米結構場效電晶體裝置的磊晶源極∕汲極區112。為了清楚起見，後續圖式將參照這些參考剖面。
第2、3A、3B、4A、4B、5A-5C、6A-6C、7A-7C、8A、8B、9A、9B、10A、10B、11A、11B、12A與12B是根據至少一實施例，繪示出製造奈米結構場效電晶體裝置100過程中各種階段的剖面圖。
第2圖中，提供基板50。基板50可為半導體基板，如塊狀（bulk）半導體、絕緣體上覆半導體（semiconductor-on-insulator, SOI）基板或類似基板，可為摻雜（例如，以p型或n型摻質摻雜）或未摻雜。基板50可為晶圓，例如矽晶圓。一般而言，絕緣體上覆半導體基板為形成於絕緣層上的一層半導體材料。例如，絕緣層可為埋入氧化（buried oxide, BOX）層、氧化矽層或類似膜層。絕緣層係提供於基板上，基板一般為矽或玻璃基板。也可使用其他基板如多層（multi-layered）或梯度（gradient）基板。在一些實施例中，基板50的半導體材料包括：矽；鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦以及∕或銻化銦；合金半導體，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP以及∕或GaInAsP；或前述之組合。
於基板50上形成多層堆疊64。多層堆疊64包括第一半導體材料52與第二半導體材料54的交替膜層。第2圖中，由第一半導體層52所形成的膜層標示為52A、52B與52C，且第二半導體材料54所形成的膜層標示為54A、54B與54C。由第2圖中所示的第一與第二半導體材料所形成的膜層數量僅為非限制性範例。膜層也可以是其他數量，且其他的膜層數量皆完全涵蓋於本發明實施例的範圍內。
在一些實施例中，第一半導體材料52為適合用於形成p型場效電晶體通道區的磊晶材料，例如為矽鍺（Six Ge1-x ，其中x可介於0至1的範圍），且第二半導體材料54為適合用於形成n型場效電晶體通道區的磊晶材料，例如為矽。將於後續製程中圖案化多層堆疊64（其亦可稱為磊晶材料堆疊）以形成奈米結構場效電晶體的通道區。詳細而言，將圖案化及蝕刻多層堆疊64以形成水平奈米結構（例如，奈米片（nanosheet）或奈米線（nanowire）），奈米結構具有所製得奈米結構場效電晶體的通道區，而所製得的奈米結構場效電晶體包括多個水平奈米結構。
可利用磊晶成長製程形成多層堆疊64，且可於成長腔（growth chamber）中進行磊晶成長製程。在一些實施例中，磊晶成長製程時，將成長腔週期性地曝露於選擇性成長第一半導體材料52的第一組前驅物（precursor），並接著將成長腔曝露於選擇性成長第二半導體材料54的第二組前驅物。第一組前驅物包括用於第一半導體材料的前驅物（例如，矽鍺），且第二組前驅物包括用於第二半導體材料的前驅物（例如，矽）。在一些實施例中，第一組前驅物包括矽前驅物（例如，矽烷（silane））與鍺前驅物（例如，鍺烷（germane）），且第二組前驅物包括矽前驅物但省略鍺前驅物。磊晶成長製程因此可包括持續地將矽前驅物流送至成長腔，並接著週期性地：（1）於成長第一半導體材料52時，連續地將鍺前驅物流送至成長腔；以及（2）於成長第二半導體材料54時，停止流送鍺前驅物至成長腔。可重複週期性的曝露直到膜層形成至目標量。
第3A、3B、4A、4B、5A-5C、6A-6C、7A-7C、8A、8B、9A、9B、10A、10B、11A、11B、12A與12B是根據一實施例，繪示出製造奈米結構場效電晶體裝置100過程中後續階段的剖面圖。第3A、4A、5A、6A、7A、8A、9A、10A、11A與12A是沿著第1圖中剖面B-B的剖面圖。第3B、4B、5C、6C、7C、8B、9B、10B、11B與12B是沿著第1圖中剖面A-A的剖面圖。第5B、6B與7B是沿著第1圖中剖面D-D的剖面圖。雖然圖式中繪示出兩個鰭片及兩個閘極結構作為非限制性範例，應能理解的是也可形成其他數量的鰭片以及其他數量的閘極結構。
第3A與3B圖中，形成鰭片91突出於基板50之上。鰭片91各包括半導體帶90與半導體帶90上方的膜層堆疊92。可透過分別在多層堆疊64與基板50中蝕刻出溝槽來形成膜層堆疊92與半導體帶90。可利用相同的蝕刻製程形成膜層堆疊92與半導體帶90。
可利用任何合適的方法圖案化鰭片91。例如，可利用一或多種光學微影（photolithography）製程圖案化鰭片91，光學微影製程包括雙重圖案化或多重圖案化製程。一般而言，雙重圖案化或多重圖案化製程結合光學微影與自對準（self-aligned）製程，產生具有如節距（pitch）小於使用單一、直接的光學微影製程可獲得的節距之圖案。例如，在一實施例中，犧牲層形成於基板之上並利用光學微影製程圖案化。利用自對準製程在圖案化的犧牲層一旁形成間隔物。接著移除犧牲層，且剩餘的間隔物接著可用以圖案化如鰭片91。
在一些實施例中，剩餘的間隔物用以圖案化遮罩94，並接著使用遮罩94圖案化鰭片91。遮罩94可為單一層遮罩，或可為多層遮罩，例如包括第一遮罩層94A與第二遮罩層94B的多層遮罩。第一遮罩層94A與第二遮罩層94B可各自由介電材料所形成，介電材料如氧化矽、氮化矽等或前述之組合，且可根據合適的技術來沉積或熱成長第一遮罩層94A與第二遮罩層94B。第一遮罩層94A與第二遮罩層94B為具有高蝕刻選擇性的不同材料。例如，第一遮罩層94A可為氧化矽，且第二遮罩層94B可為氮化矽。可利用任何可接受的蝕刻製程圖案化第一遮罩層94A與第二遮罩層94B以形成遮罩94。遮罩94可接著作為蝕刻遮罩以蝕刻基板50與多層堆疊64。蝕刻可為任何可接受的蝕刻製程，例如反應離子蝕刻（reactive ion etch, RIE）、中子束蝕刻（neutral beam etch, NBE）等或前述之組合。在一些實施例中，蝕刻可為非等向性（anisotropic）蝕刻製程。如第3A與3B圖中所示，蝕刻製程之後，圖案化的多層堆疊64形成了膜層堆疊92，且圖案化的基板50形成了半導體帶90。因此，在所示的實施例中，膜層堆疊92也包括第一半導體材料52與第二半導體材料54的交替膜層，且半導體帶90是由與基板50相同的材料（例如，矽）所形成。
接著，第4A與4B圖中，淺溝槽隔離（shallow trench isolation, STI）區96形成於基板50之上以及鰭片91的兩側。作為形成淺溝槽隔離區96的一範例，可於基板50之上形成絕緣材料。絕緣材料可為如氧化矽的氧化物、氮化物等或前述之組合，且可利用高密度電漿化學氣相沉積（high density plasma chemical vapor deposition, HDP-CVD）、流動式化學氣相沉積（flowable CVD, FCVD，例如於遠程（remote）電漿系統中利用化學氣相沉積所沉積（CVD-based）的材料，並進行後固化（post curing）使其轉換成如氧化物的另一材料）等或前述之組合所形成。可使用利用任何可接受的製程所形成的其他絕緣材料。在所示實施中，絕緣材料為氧化矽，係利用流動式化學氣相沉積製程所形成。形成絕緣材料後，可進行退火（anneal）製程。
在一些實施例中，形成絕緣材料使得過量的絕緣材料覆蓋鰭片91。在一些實施例中，可先沿著基板50與鰭片91的表面形成襯層，且於襯層之上形成如以上所討論的填充材料。在一些實施例中，省略襯層。
接著，對絕緣材料進行移除製程以移除鰭片91之上過多的絕緣材料。在一些實施例中，可使用平坦化製程如化學機械研磨（chemical mechanical polish, CMP）、回蝕刻（etch-back）製程等或前述之組合。平坦化製程露出了膜層堆疊92，使得完成平坦化製程後，膜層堆疊92與絕緣材料的頂表面齊平。接著，凹蝕絕緣材料以形成淺溝槽隔離區96。凹蝕絕緣材料使得膜層堆疊92從鄰近的淺溝槽隔離區96之間突出。半導體帶90的頂部部分也可從鄰近的淺溝槽隔離區96之間突出。再者，淺溝槽隔離區96的頂表面可具有所示的平坦表面、凸（convex）表面、凹（concave）表面（如碟狀（dishing））或前述之組合。可利用適當的蝕刻方式形成淺溝槽隔離區96的頂表面，使其為平坦狀、凸狀以及∕或凹狀。可利用可接受的蝕刻製程凹蝕淺溝槽隔離區96，例如對絕緣材料具有選擇性的蝕刻製程（例如，相較於半導體帶90與膜層堆疊92的材料，以較快的速率蝕刻絕緣材料的材料）。例如，可使用化學氧化物移除的方法並使用合適的蝕刻劑，例如稀釋氫氟酸（diluted hydrofluoric, dHF）。
再次參照第4A與4B圖，於膜層堆疊92與淺溝槽隔離區96之上形成虛置（dummy）介電層97。例如，虛置介電層97可為氧化矽、氮化矽等或前述之組合，且可根據可接受的技術沉積或熱成長虛置介電層97。在一實施例中，於膜層堆疊92之上以及淺溝槽隔離區96的上表面之上順應地（conformally）形成一層矽，且進行熱氧化製程以將沉積的矽層轉換成作為虛置介電層97的氧化層。
接著，第5A至5C圖中，於鰭片91之上形成虛置閘極102。為了形成虛置閘極102，可於虛置介電層97之上形成虛置閘極層。可於虛置介電層97之上沉積虛置閘極層，並接著利用如化學機械研磨的製程平坦化虛置閘極層。虛置閘極層可為導電材料且可選自於以下所組成的群組，包括：非晶（amorphous）矽、多晶矽（polycrstalline-silicon, polysilicon）或多晶矽鍺（poly-SiGe）等。可利用物理氣相沉積、化學氣相沉積、濺射（sputter）沉積或本發明所屬技術領域中已知及使用的其他技術來沉積虛置閘極層。虛置閘極層可由相對於隔離區96具有高蝕刻選擇性的其他材料所形成。
接著，於虛置閘極層之上形成遮罩104。遮罩104可由氮化矽、氮氧化矽等或前述之組合所形成，且可利用可接受的光學微影與蝕刻技術來圖案化遮罩104。在所示的實施例中，遮罩104包括第一遮罩層104A（例如，氧化矽層）與第二遮罩層104B（例如，氮化矽層）。接著，利用可接受的蝕刻技術將遮罩104的圖案轉移至虛置閘極層以形成虛置閘極102，且接著利用可接受的蝕刻技術將遮罩104的圖案轉移至虛置介電層以形成虛置閘極介電質97。虛置閘極102覆蓋膜層堆疊92個別的通道區。遮罩104的圖案可用以物理性隔離每個虛置閘極102與鄰近的虛置閘極102。虛置閘極102可具有縱向方向，其實質上垂直於鰭片91的縱向方向。在一些實施例中，虛置閘極102與虛置閘極介電質97一同稱為虛置閘極結構。
接著，於膜層堆疊92、淺溝槽隔離區96與虛置閘極102之上順應地沉積絕緣材料以形成閘極間隔物層108。絕緣材料可為氮化矽、碳氮化矽等或前述之組合。在一些實施例中，閘極間隔物層108包括多個子層。例如，可利用熱氧化或沉積的方式形成第一子層（有時稱為閘極密封間隔物（seal spacer）層），且可於第一子層上順應地沉積第二子層（有時稱為主閘極間隔物層）。
第5B與5C圖是分別沿著第5A圖中的剖面E-E與F-F繪示出奈米結構場效電晶體裝置100的剖面圖。剖面E-E與F-F分別對應至第1圖中的剖面D-D與A-A。
接著，第6A至6C圖中，利用非等向性蝕刻製程來蝕刻閘極間隔物層108以形成閘極間隔物108。非等向性蝕刻製程可移除閘極間隔物層108的水平部分（例如，位於淺溝槽隔離區96與虛置閘極102之上的部分），閘極間隔物層108剩餘的垂直部分（例如，沿著虛置閘極102與虛置閘極介電質97的側壁）形成閘極間隔物108。
第6B與6C是分別沿著剖面E-E與F-F繪示出第6A圖中的奈米結構場效電晶體裝置100的剖面圖。第6B圖中，部分的閘極間隔物層108係繪示於淺溝槽隔離區96上表面上的相鄰鰭片之間。這部分的閘極間隔物層108可能會留下，由於相鄰鰭片之間的距離較小，以上所討論的非等向性蝕刻製程可能不會完全移除設置於相鄰鰭片之間的閘極間隔物層108。在其他實施例中，利用非等向性蝕刻製程完全移除設置於相鄰鰭片之間的淺溝槽隔離區96上表面上的閘極間隔物層108，以形成閘極間隔物108。
形成閘極間隔物108之後，可進行輕摻雜源極∕汲極（lightly doped source/drain, LDD）區（未繪示）的佈植。可佈植適當型態（例如，p型或n型）的雜質至露出的膜層堆疊92以及∕或半導體帶90。n型雜質可為任何合適的n型雜質，例如磷、砷或銻等，且p型雜質可為任何合適的p型雜質，例如硼、BF2 或銦等。輕雜源極∕汲極區可具有約1015 cm-3 至約1016 cm-3 之間的雜質濃度。可使用退火製程來活化佈植的雜質。
接著，於膜層堆疊92中形成開口110（也可稱為凹口）。開口110可延伸穿過膜層堆疊92至半導體帶90之中。可利用任何可接受的蝕刻製程並使用如虛置閘極102作為蝕刻遮罩來形成開口110。
形成開口110之後，進行選擇性蝕刻製程凹蝕第一半導體材料52透過開口110所露出的末端部分，而不實質上攻擊第二半導體材料54。選擇性蝕刻製程之後，於第一半導體材料52被移除的末端部分所在的位置中形成凹口。
接著，於開口110中形成（例如，順應地）內間隔物層。內間隔物層也填充了第一半導體材料52中由先前的選擇性蝕刻製程所形成的凹口。內間隔物層可為合適的介電材料，例如碳氮化矽（SiCN）或碳氮氧化矽（SiOCN）等，且可利用合適的沉積方法所形成，合適的沉積方法如物理氣相沉積、化學氣相沉積或原子層沉積（atomic layer deposition, ALD）等。接著，進行如非等向性蝕刻製程的蝕刻製程來移除內間隔物層設置於第一半導體材料52中凹口之外的部分。內間隔物層的剩餘部分（例如，設置於第一半導體材料52中凹口之內的部分）形成了內間隔物55。第6B與6C是分別沿著剖面E-E與F-F繪示出第6A圖中的奈米結構場效電晶體裝置100的剖面圖。
接著，第7A至7C圖中，於開口110中形成源極∕汲極區112。在所示實施例中，源極∕汲極區112由磊晶材料所形成，因此也可稱為磊晶源極∕汲極區112。在一些實施例中，於開口110中形成磊晶源極∕汲極區112，以對所形成的奈米結構場效電晶體裝置的個別通道區施加應力，進而改善性能。形成磊晶源極∕汲極區112使得各個虛置閘極102設置於個別鄰近的一對磊晶源極∕汲極區112之間。在一些實施例中，閘極間隔物108用於以一適當的橫向距離隔離磊晶源極∕汲極區112與虛置閘極102，使磊晶源極∕汲極區112不會與所製得的奈米結構場效電晶體裝置後續所形成的閘極短路。
於開口110中磊晶成長磊晶源極∕汲極區112。磊晶源極∕汲極區112可包括任何可接受的材料，例如適合n型或p型裝置的材料。例如，當形成n型裝置時，磊晶源極∕汲極區112可包括對通道區施加張力應變（tensile strain）的材料，如矽、SiC、SiCP或SiP等。同樣地，當形成p型裝置時，磊晶源極∕汲極區112可包括對通道區施加壓縮應變（compressive strain）的材料，如SiGe、SiGeB、Ge或GeSn等。磊晶源極∕汲極區112可具有從鰭片的個別表面抬升之表面，且可具有刻面（facet）。
可使用摻質佈植磊晶源極∕汲極區112以及∕或鰭片以形成源極∕汲極區，上述步驟與先前討論形成輕摻雜源極∕汲極區的製程相似，接著進行退火。源極∕汲極區可具有約1019 cm-3 至約1021 cm-3 間的雜質濃度。源極∕汲極區的n型以及∕或p型雜質可為先前討論的任何雜質。在一些實施例中，可在成長時於原位摻雜磊晶源極∕汲極區112。
由於使用磊晶製程形成磊晶源極∕汲極區112，磊晶源極∕汲極區112的上表面具有刻面，其於鰭片91的側壁之下向外橫向擴展。在所示實施例中，完成磊晶製程後，鄰近的磊晶源極∕汲極區112保持分離（參照第7B圖）。在其他實施例中，這些刻面使得相同奈米結構場效電晶體的鄰近磊晶源極∕汲極區112相互合併。
接著，於源極∕汲極區112之上及虛置閘極102之上形成（例如，順應地）接觸蝕刻停止層（contact etch stop layer, CESL）116，且接著於接觸蝕刻停止層116之上沉積第一層間介電質（inter-layer dielectric, ILD）114。接觸蝕刻停止層116由具有與第一層間介電質114不同蝕刻速率的材料所形成，且可由使用電漿增強化學氣相沉積（plasma-enhanced CVD, PECVD）的氮化矽所形成，儘管可替代使用如氧化矽、氮氧化矽等或前述之組合的其他介電材料，且可替代使用替代的技術來形成接觸蝕刻停止層116，例如低壓化學氣相沉積（low pressure CVD, LPCVD）或物理氣相沉積等。
第一層間介電質114可由介電材料所形成，且可利用任何合適的方法沉積第一層間介電質114，合適的方法如化學氣相沉積、電漿增強化學氣相沉積或流動式化學氣相沉積。第一層間介電質114的介電材料可包括氧化矽、磷矽酸鹽玻璃（phospho-silicate glass, PSG）、硼矽酸鹽玻璃（boro-silicate glass, BSG）、硼摻雜磷矽酸鹽玻璃（boron-doped PSG, BPSG）或未摻雜矽酸鹽玻璃（undoped silicate glass, USG）等。可使用利用任何可接受的製程所形成的其他絕緣材料。第7B與7C是繪示出第7A圖的奈米結構場效電晶體裝置100的剖面圖，但是分別沿著第7A圖中的剖面E-E與F-F所繪示。
接著，第8A與8B圖中，移除虛置閘極102。為了移除虛置閘極102，可進行如化學機械研磨的平坦化製程，使第一層間介電質114及接觸蝕刻停止層116的頂表面與虛置閘極102及閘極間隔物108的頂表面齊平。平坦化製程也可移除虛置閘極102上的遮罩104（參照第7A圖）以及閘極間隔物108沿著遮罩104側壁的部分。平坦化製程後，虛置閘極102、閘極間隔物108與第一層間介電質114的頂表面齊平。因此，虛置閘極102的頂表面穿過第一層間介電質114而露出。
接著，於蝕刻步驟中移除虛置閘極102而形成凹口103。在一些實施例中，利用非等向性乾式蝕刻製程移除虛置閘極102。例如，蝕刻製程可包括乾式蝕刻製程，其使用選擇性地蝕刻虛置閘極102而不蝕刻第一層間介電質114或閘極間隔物108的反應氣體。各個凹口103露出奈米結構場效電晶體的通道區。各個通道區設置於鄰近一對的磊晶源極∕汲極區112之間。移除虛置閘極102的過程中，虛置閘極介電質97在蝕刻虛置閘極102時可作為蝕刻停止層。移除虛置閘極102後，接著可移除虛置閘極介電質97。第8B圖是沿著剖面F-F繪示出第8A圖的奈米結構場效電晶體裝置100的剖面圖。
接著，第9A與9B圖中，移除凹口103中的虛置閘極介電質97。可進行如等向性蝕刻製程的蝕刻製程來移除虛置閘極介電質97。在一實施例中，進行使用包括HF與NH3 的蝕刻氣體的等向性蝕刻製程來移除虛置閘極介電質97。
接著，第10A與10B圖中，移除第一半導體材料52以釋出第二半導體材料54。移除第一半導體材料52之後，第二半導體材料54形成了複數個水平延伸的（例如，與基板50的主要上表面平行）奈米結構54。奈米結構54可共同稱為所形成的奈米結構場效電晶體裝置100的通道區93或通道層93。如第10A圖中所示，透過移除第一半導體材料52而於奈米結構54之間形成間隙53（例如，留空的空間）。在一些實施例中，例如，取決於奈米結構54的尺度（dimension，例如尺寸（size）以及∕或長寬比（aspect ratio）），奈米結構54為奈米片或奈米線。
在一些實施例中，利用選擇性蝕刻製程移除第一半導體材料52，選擇性蝕刻製程使用了對第一半導體材料52具有選擇性的（例如，對第一半導體材料52具有較高的蝕刻速率）蝕刻劑，從而移除第一半導體材料52而不實質上攻擊第二半導體材料54。在一些實施例中，進行等向性蝕刻製程來移除第一半導體材料52。使用蝕刻氣體及視需要地使用載氣（carrier gas）來進行等向性蝕刻製程，其中蝕刻氣體包括F2 與HF，且載氣可為惰性氣體，例如Ar、He、N2 等或前述之組合。在一實施例中，F2 與HF之間的體積混合比（例如，體積比）為約1:1至約1:40之間，且總氣體（蝕刻氣體與載氣的組合）中蝕刻氣體（例如，F2 與HF的混合物）的體積百分比為約1:1至約1:10之間。在一實施例中，等向性蝕刻製程的壓力為約200mTorr至約1500mTorr之間，等向性蝕刻製程的溫度為約30℃至約50℃之間，且等向性蝕刻製程的持續時間為約20秒至約120秒之間。
第10A圖是沿著鰭片的縱軸（例如，沿著鰭片中的電流方向）繪示出奈米結構場效電晶體裝置100的剖面圖，且第10B圖是沿著剖面F-F繪示出奈米結構場效電晶體裝置100的剖面圖，其中剖面係沿著與鰭片縱軸垂直的方向，且橫跨奈米結構54的中間 部分。
如第10A圖中所示，奈米結構54沿著鰭片的縱軸各具有長方形剖面。同樣地，第10B圖中，在沿著與鰭片縱軸垂直的方向並橫跨奈米結構54的中間部分的剖面中，奈米結構54各具有長方形剖面。
接著，第11A與11B圖中，利用奈米結構再塑形製程（例如，等向性蝕刻製程）將奈米結構54再塑形。在一些實施例中，利用選擇性蝕刻製程再塑形奈米結構54，選擇性蝕刻製程使用了對奈米結構54材料（例如，第二半導體材料54）具有選擇性的蝕刻劑，從而蝕刻奈米結構54而不實質上攻擊奈米結構場效電晶體裝置100中的其他材料，其他材料如氧化物、氮化矽及低介電常數（low-k）材料。
在一些實施例中，進行再塑形奈米結構54的等向性蝕刻製程（例如，選擇性蝕刻製程），等向性蝕刻製程使用蝕刻氣體及視需要地使用載氣，其中蝕刻氣體包括F2 與NH3 ，且載氣可為惰性氣體，例如Ar、He、N2 等或前述之組合。在一實施例中，F2 與NH3 之間的體積混合比（例如，體積比）為約1:4至約1:40之間，且總氣體（蝕刻氣體與載氣的組合）中蝕刻氣體（例如，F2 與NH3 的混合物）的體積百分比為約1:1至約1:10之間。在一些實施例中，等向性蝕刻製程的壓力為約200mTorr至約2000mTorr之間，等向性蝕刻製程的溫度為約30℃至約50℃之間，且等向性蝕刻製程的持續時間為約10秒至約30秒之間。
除了使用F2 與NH3 的混合物作為蝕刻氣體，可替代使用其他合適的蝕刻氣體如ClF3 或NF3 與NH3 的混合物來作為蝕刻氣體，以再塑形奈米結構54。例如，可進行等向性蝕刻製程（例如，等向性電漿蝕刻製程）再塑形奈米結構54，等向性蝕刻製程使用包括NF3 與NH3 的蝕刻氣體。
奈米結構再塑形製程薄化了各個奈米結構54的中間部分，而奈米結構54的末端部分仍保持著實質上未變化的狀態，因而產生第11A圖中奈米結構54的啞鈴形剖面。此外，奈米結構再塑形製程移除了奈米結構54的銳利邊緣（例如，參照第10B圖中奈米結構54的90度邊緣），因而產生各個奈米結構54的圓化（rounded）邊緣（參照第11B圖中各個奈米結構54的圓角），如下文更詳細地描述。
如第11A圖中所示，奈米結構再塑形製程之後，在沿著鰭片縱軸的剖面中，奈米結構54各具有啞鈴形的形狀，其中奈米結構54的末端部分（例如，實體接觸源極∕汲極區112的部分）具有大於中間部分（例如，在末端部分之間的部分）的厚度（沿著第11A圖的垂直方向所量測）。在一些實施例中，奈米結構54的末端部分與奈米結構54的中間部分厚度的差異為約0nm至約3nm。在第11A圖的範例中，各個奈米結構54中間部分的上表面與下表面繪示為齊平的表面（例如，平坦的表面）。當然這僅是一種非限制性範例。在一些實施例中，各個奈米結構54中間部分的上表面與下表面是彎曲的（curved），例如朝奈米結構54的中間軸彎曲。此外，在第11B圖的剖面中，奈米結構54各具有體育場形（stadium）的形狀（也可稱為跑道形（racetrack）、盤狀矩形（discorectangle）、長圓形（obround）或腸體（sausage body）形）。詳細而言，在第11B圖的剖面中，各個奈米結構54的轉角是圓化的（例如，彎曲的）。在一些實施例中，奈米結構54在中間部分所量測的厚度T可為約3nm至約7nm之間。
由於先進製程節點（node）中的部件尺寸持續縮小，鄰近的奈米結構54之間的距離可能會變得過小，以致於後續製程中較難以在奈米結構54周圍形成膜層（例如，閘極介電層）。透過再塑形奈米結構54，例如薄化奈米結構54的中間部分，增加鄰近的奈米結構54之間的距離，可較易於奈米結構54周圍形成如閘極介電層120（參照第12A與12B圖）。此外，由於奈米結構再塑形製程減少奈米結構54（其形成了奈米結構場效電晶體裝置100的通道區93）的厚度T，較易於藉由在後續製程中對金屬閘極施加閘極控制電壓來控制奈米結構場效電晶體裝置100（例如，開或關）。
接著，第12A與12B圖中，形成閘極介電層120與閘極電極122作為取代閘極。閘極介電層120順應地沉積於凹口103中，例如半導體帶90的頂表面與側壁上以及閘極間隔物108的側壁上。閘極介電層120也可形成於第一層間介電質114的頂表面上。值得注意的是，閘極介電層120包覆奈米結構54的周圍。根據一些實施例，閘極介電層120包括氧化矽、氮化矽或前述之多層。在一些實施例中，閘極介電層120包括高介電常數介電材料，且在這些實施例中，閘極介電層120可具有大於約7.0的介電常數值，且可包括金屬氧化物或Hf、Al、Zr、La、Mg、Ba、Ti或Pb的矽化物或前述之組合。閘極介電層120的形成方法可包括分子束沉積（molecular beam deposition, MBD）、原子層沉積或電漿增強化學氣相沉積等。
接著，閘極電極122沉積於閘極介電層120之上與周圍，且填充了凹口103的剩餘部分。閘極電極122可包括含金屬材料，例如TiN、TiO、TaN、TaC、Co、Ru、Al、W、前述之組合或前述之多層。例如，雖然繪示出單一層閘極電極122，閘極電極122可包括任何數量的襯層（liner layer，例如，阻障層）、任何數量的功函數調諧層（work function tuning layer）及填充材料。填充閘極電極122後，可進行如化學機械研磨的平坦化製程移除閘極介電層120與閘極電極122材料過多的部分，過多的部分位於第一層間介電質114的頂表面之上。閘極電極122與閘極介電層120材料剩餘的部分因此形成了所製得的奈米結構場效電晶體裝置100的取代閘極。各個閘極電極122與對應的閘極介電層120可一同稱為閘極堆疊、取代閘極結構或金屬閘極結構。各個閘極堆疊於個別的奈米結構54周圍延伸。在第12A圖的範例中，閘極電極122的寬度W（於源極∕汲極區122之上的位置水平測量）大於閘極電極122的高度H（於奈米結構54之間垂直測量）。
如本發明所屬技術領域中具有通常知識者所能輕易理解的，可進行額外的製程以完成奈米結構場效電晶體裝置100的製造，  因而在此不再重複說明細節。例如，可於第一層間介電質114之上沉積第二層間介電質。再者，可形成閘極接觸件（contact）與源極∕汲極接觸件使其穿過第二層間介電質及∕或第一層間介電質114，以分別電性耦接至閘極電極122與源極∕汲極區112。
所揭示的實施例可能有許多變化，且皆涵蓋於本發明實施例的範圍內。例如，取決於所形成的裝置形態（例如，n型或p型裝置），可移除第二半導體材料54，且可保留第一半導體材料52以形成奈米結構，其中奈米結構作為所形成的奈米結構場效電晶體裝置的通道區。如本發明所屬技術領域中具有通常知識者所能輕易理解的，在保留第一半導體材料52以形成奈米結構的實施例中，移除第二半導體材料54之前，於第二半導體材料54端部部分的凹口中形成內間隔物。
第13圖是根據一些實施例，繪示出半導體裝置的製造方法的流程圖。應能理解的是，第13圖中所示的實施例方法僅為許多可能的實施例方法的一範例。本發明所屬技術領域中具有通常知識者可認知到許多變化、替代方法及修改。例如，可增加、移除、取代、重新排列或重複第13圖中所示的各種步驟。
參照第13圖，在操作1010中，形成突出於基板之上的鰭片，其中鰭片的頂部部分包括膜層堆疊，膜層堆疊包括第一半導體材料與第二半導體材料的交替膜層。在操作1020中，於鰭片之上形成虛置閘極結構。在操作1030，於虛置閘極結構兩側的鰭片中形成開口。在操作1040中，於開口中形成源極∕汲極區。在操作1050中，移除虛置閘極結構以露出虛置閘極結構之下的第一半導體材料與第二半導體材料。在操作1060中，進行第一蝕刻製程以選擇性移除露出的第一半導體材料，其中第一蝕刻製程之後，露出的第二半導體材料形成了奈米結構，其中奈米結構各具有第一形狀。在操作1070中，第一蝕刻製程之後，進行第二蝕刻製程以將各個奈米結構再塑形成與第一形狀不同的第二形狀。
本發明實施例可達到許多優點。所揭示的奈米結構再塑形製程薄化了奈米結構，因而減少奈米結構場效電晶體裝置通道區的厚度T，且較易於控制所形成的奈米結構場效電晶體裝置（例如，開或關）。此外，奈米結構再塑形製程增加鄰近奈米結構之間的距離，以致在奈米結構周圍較易於形成後續膜層（例如，閘極介電層、阻障層、功函數調諧層），進而增加製造產率。
在一實施例中，半導體裝置的形成方法包括：形成突出於基板之上的鰭片，其中鰭片的頂部部分包括膜層堆疊，膜層堆疊包括第一半導體材料與第二半導體材料的交替膜層；於鰭片之上形成虛置閘極結構；於虛置閘極結構兩側的鰭片中形成開口；於開口中形成源極∕汲極區；移除虛置閘極結構以露出虛置閘極結構之下的第一半導體材料與第二半導體材料；進行第一蝕刻製程，以選擇性地移除露出的第一半導體材料，其中在第一蝕刻製程之後，露出的第二半導體材料形成了奈米結構，其中奈米結構各具有第一形狀；以及在第一蝕刻製程之後，進行第二蝕刻製程，以將各個奈米結構再塑形成與第一形狀不同的第二形狀。在一實施例中，半導體裝置的形成方法更包括：於第二蝕刻製程之後，於奈米結構周圍形成閘極介電材料；以及於閘極介電材料周圍形成導電材料。在一實施例中，沿著鰭片縱軸的剖面中，第一形狀為長方形的形狀，且第二形狀為啞鈴形的形狀。在一實施例中，垂直於鰭片縱軸以及橫跨奈米結構的中間部分的剖面中，第一形狀為長方形的形狀，且第二形狀為體育場形的形狀。在一實施例中，第一半導體材料為矽鍺，且第二半導體材料為矽。在一實施例中，第一蝕刻製程係使用第一蝕刻氣體進行，且第二蝕刻製程係使用與第一蝕刻氣體不同的第二蝕刻氣體進行。在一實施例中，第一蝕刻氣體包括F2 與HF，且第二蝕刻氣體包括F2 與HF、ClF3 、或NF3 與NH3 。在一實施例中，形成鰭片的步驟包括：於基板之上形成多層堆疊，多層堆疊包括第一半導體材料與第二半導體材料的交替膜層；以及圖案化多層堆疊與基板以形成鰭片，其中圖案化的多層堆疊形成膜層堆疊，且膜層堆疊之下圖案化的基板形成鰭片的下部分。在一實施例中，於鰭片中形成開口的步驟露出第一半導體材料的第一側壁，且露出第二半導體材料的第二側壁，其中半導體裝置的形成方法於形成開口的步驟之後以及形成源極∕汲極區的步驟之前更包括：進行選擇性蝕刻製程來凹蝕第一半導體材料的第一側壁，以形成凹口；以及於凹口中形成內間隔物。在一實施例中，形成內間隔物的步驟包括：於開口中形成順應的內間隔物層，其中順應的內間隔物層內襯於開口的側壁與底部且填充凹口；以及進行非等向性蝕刻製程，以移除部分的順應的內間隔物層，其中於非等向性蝕刻製程之後，順應的內間隔物層於凹口中的剩餘部分形成內間隔物。在一實施例中，半導體裝置的形成方法更包括於形成源極∕汲極區的步驟之後以及移除虛置閘極結構的步驟之前，於源極∕汲極區之上以及虛置閘極結構周圍形成介電層。
在一實施例中，半導體裝置的形成方法包括：於基板之上形成鰭片，鰭片包括膜層堆疊與膜層堆疊下方的半導體層，膜層堆疊包括第一半導體材料與第二半導體材料的交替膜層；於鰭片之上形成虛置閘極結構；於虛置閘極結構兩側的鰭片之上形成源極∕汲極區；以及以取代閘極結構取代虛置閘極結構，其中取代虛置閘極結構的步驟包括：移除虛置閘極結構，其中在移除虛置閘極結構的步驟之後，虛置閘極結構之下的第一半導體材料與第二半導體材料露出；利用第一蝕刻製程移除露出的第一半導體材料，其中在移除露出的第一半導體材料的步驟之後，露出的第二半導體材料形成半導體裝置的通道區；於第一蝕刻製程之後，利用與第一蝕刻製程不同的第二蝕刻製程將通道區再塑形；於通道區周圍形成閘極介電材料；以及於閘極介電材料周圍形成閘極材料。在一實施例中，於第一蝕刻製程之後以及第二蝕刻製程之前，通道區在沿著鰭片縱軸的第一剖面中具有第一形狀，其中該第二蝕刻製程之後，通道區於第一剖面中具有第二形狀，其中第二形狀的末端部分具有與第一形狀的末端部分相同的厚度，其中第二形狀的中間部分與第一形狀的中間部分相比較薄。在一實施例中，第一形狀為長方形的形狀，且第二形狀為啞鈴形的形狀。在一實施例中，第一半導體材料包括矽鍺，且第二半導體材料包括矽。在一實施例中，第一蝕刻製程係使用第一蝕刻氣體進行，且第二蝕刻製程係使用第二蝕刻氣體進行，第一蝕刻氣體包括F2 與HF，且第二蝕刻氣體包括F2 與NH3 、ClF3 、或NF3 與NH3 。在一實施例中，形成源極∕汲極區的步驟包括：於虛置閘極結構兩側的鰭片中形成開口；進行選擇性蝕刻製程，以移除第一半導體材料透過開口露出的部分，其中選擇性蝕刻製程於第一半導體材料中形成凹口；於凹口中形成內間隔物；以及於形成內間隔物的步驟之後，於開口中成長磊晶材料。
在一實施例中，半導體裝置包括：突出於基板之上的鰭片；位於鰭片之上的閘極結構；位於閘極結構兩側的鰭片中的源極∕汲極區；以及位於閘極結構下以及源極∕汲極區之間的通道層，其中通道層實質上彼此互相平行，且通道層被設置於通道層之間的內間隔物所分離，其中通道層各具有接觸源極∕汲極區的末端部分，且具有位於末端部分之間的中間部分，其中末端部分具有第一厚度，第一厚度大於中間部分的第二厚度。在一實施例中，沿著鰭片縱軸的第一剖面中，通道層各具有啞鈴形的形狀。在一實施例中，垂直於第一剖面且橫跨各個通道層的中間部分的第二剖面中，通道層各具有體育場形的形狀。
以上概述數個實施例之部件，以便在本發明所屬技術領域中具有通常知識者可更易理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應理解，他們能以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解到，此類等效的製程和結構並無悖離本發明的精神與範圍，且他們能在不違背本發明之精神和範圍之下，做各式各樣的改變、取代和替換。
50:基板 52:第一半導體材料 52A,52B,52C,54A,54B,54C:膜層 53:間隙 54:奈米結構/第二半導體材料 55:內間隔物 64:多層堆疊 90:半導體帶 91:鰭片 92:膜層堆疊 93:通道區 94,104:遮罩 94A,104A:第一遮罩層 94B,104B:第二遮罩層 96:淺溝槽隔離區 97:虛置介電層/虛置閘極介電質 100:奈米結構場效電晶體裝置 102:虛置閘極 103:凹口 108:閘極間隔物層 110:開口 112:源極∕汲極區 114:第一層間介電層 116:接觸蝕刻停止層 120:閘極介電層 122:閘極電極 1000:方法 1010,1020,1030,1040,1050,1060,1070:操作 A-A,B-B,C-C,D-D,E-E,F-F:剖面 H:高度 T:厚度 W:寬度
以下將配合所附圖式詳述本發明實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可任意地放大或縮小各種部件的尺寸，以清楚地表現出本發明實施例的特徵。 第1圖是根據一些實施例，以三維立體圖繪示出奈米結構場效電晶體裝置的一範例。 第2、3A、3B、4A、4B、5A-5C、6A-6C、7A-7C、8A、8B、9A、9B、10A、10B、11A、11B、12A與12B是根據一實施例，繪示出製造奈米結構場效電晶體裝置過程中各種階段的剖面圖。 第13圖是根據一些實施例的半導體裝置形成方法的流程圖。
50:基板
54:奈米結構/第二半導體材料
90:半導體帶
112:源極/汲極區
120:閘極介電層
122:閘極電極
A-A,B-B,C-C,D-D:剖面

Claims (1)

  1. 一種半導體裝置的形成方法，包括： 形成一鰭片（fin），該鰭片突出於一基板之上，其中該鰭片的一頂部部分包括一膜層堆疊，該膜層堆別包括一第一半導體材料與一第二半導體材料的交替膜層； 於該鰭片之上形成一虛置（dummy）閘極結構； 於該虛置閘極結構兩側的鰭片中形成多個開口； 於該些開口中形成多個源極∕汲極區； 移除該虛置閘極結構，以露出該虛置閘極結構之下的該第一半導體材料與該第二半導體材料； 進行一第一蝕刻製程，以選擇性地移除該露出的第一半導體材料，其中該第一蝕刻製程之後，該露出的第二半導體材料形成了多個奈米結構，其中該些奈米結構各具有一第一形狀；以及 於該第一蝕刻製程之後，進行一第二蝕刻製程，以將各個該些奈米結構再塑形成與該第一形狀不同的一第二形狀。
TW109143546A 2019-12-30 2020-12-10 半導體裝置的形成方法 TW202125648A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201962955186P 2019-12-30 2019-12-30
US62/955,186 2019-12-30
US15/931,717 2020-05-14
US15/931,717 US11282967B2 (en) 2019-12-30 2020-05-14 Nanostructure field-effect transistor device and method of forming

Publications (1)

Publication Number Publication Date
TW202125648A true TW202125648A (zh) 2021-07-01

Family

ID=76546689

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109143546A TW202125648A (zh) 2019-12-30 2020-12-10 半導體裝置的形成方法

Country Status (3)

Country Link
US (2) US11282967B2 (zh)
CN (1) CN113130399A (zh)
TW (1) TW202125648A (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11282967B2 (en) * 2019-12-30 2022-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Nanostructure field-effect transistor device and method of forming
KR20240020876A (ko) * 2022-08-09 2024-02-16 삼성전자주식회사 반도체 소자 및 그의 제조 방법

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100594327B1 (ko) * 2005-03-24 2006-06-30 삼성전자주식회사 라운드 형태의 단면을 가지는 나노와이어를 구비한 반도체소자 및 그 제조 방법
US9224810B2 (en) * 2011-12-23 2015-12-29 Intel Corporation CMOS nanowire structure
KR102033579B1 (ko) * 2013-01-25 2019-10-17 삼성전자주식회사 나노 와이어 채널 구조의 반도체 소자 및 그 제조 방법
CN105448917B (zh) * 2014-09-01 2019-03-29 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US9893161B2 (en) * 2015-04-22 2018-02-13 Tokyo Electron Limited Parasitic capacitance reduction structure for nanowire transistors and method of manufacturing
KR20170135115A (ko) * 2016-05-30 2017-12-08 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102618607B1 (ko) * 2016-09-06 2023-12-26 삼성전자주식회사 반도체 장치 및 그 제조 방법
JP6726610B2 (ja) * 2016-12-13 2020-07-22 東京エレクトロン株式会社 エッチング方法及び基板処理システム
US11869973B2 (en) * 2018-06-20 2024-01-09 Intel Corporation Nanowire transistor structure and method of shaping
JP7113711B2 (ja) * 2018-09-25 2022-08-05 東京エレクトロン株式会社 エッチング方法、エッチング装置、および記憶媒体
US10892158B2 (en) * 2019-04-01 2021-01-12 Hitachi High-Tech Corporation Manufacturing method of a semiconductor device and a plasma processing apparatus
US20200357911A1 (en) * 2019-05-08 2020-11-12 Globalfoundries Inc. Gate-all-around field effect transistors with inner spacers and methods
KR20220031033A (ko) * 2019-07-09 2022-03-11 선라이즈 메모리 코포레이션 수평 nor형 메모리 스트링의 3차원 어레이를 위한 공정
US11282967B2 (en) * 2019-12-30 2022-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Nanostructure field-effect transistor device and method of forming

Also Published As

Publication number Publication date
US20220209023A1 (en) 2022-06-30
CN113130399A (zh) 2021-07-16
US20210202756A1 (en) 2021-07-01
US11282967B2 (en) 2022-03-22
US11961919B2 (en) 2024-04-16

Similar Documents

Publication Publication Date Title
TWI762129B (zh) 半導體裝置及其形成方法
TWI794900B (zh) 形成半導體裝置的方法
TWI725588B (zh) 半導體裝置的形成方法及半導體裝置
TWI828962B (zh) 半導體裝置及其形成方法
US11961919B2 (en) Nanostructure field-effect transistor device and method of forming
TWI805260B (zh) 半導體裝置及其製造方法
TW202125832A (zh) 半導體裝置
TWI795774B (zh) 填充結構及其製造方法
TWI809500B (zh) 半導體裝置及形成半導體裝置的方法
US11615965B2 (en) Semiconductor FinFET device and method
US12009391B2 (en) Nanosheet field-effect transistor device and method of forming
US12009407B2 (en) Nanosheet field-effect transistor device and method of forming
TWI808733B (zh) 半導體裝置及其形成方法
US20230040843A1 (en) Nanostructure field-effect transistor device and method of forming
US20230187216A1 (en) Semiconductor FinFET Device and Method
CN113130653A (zh) 纳米片场效应晶体管器件及其形成方法
CN116779545A (zh) 外延下隔离结构