KR20240020876A - 반도체 소자 및 그의 제조 방법 - Google Patents

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이선영
전하영
전휘석
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Abstract

본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로, 더욱 상세하게는 서로 인접하는 NMOSFET 영역 및 PMOSFET 영역을 포함하는 기판; 상기 NMOSFET 영역 상의 제1 채널 패턴 및 상기 PMOSFET 영역 상의 제2 채널 패턴, 상기 제1 및 제2 채널 패턴들 각각은 서로 이격되어 수직적으로 적층된 복수개의 반도체 패턴들을 포함하고; 상기 NMOSFET 영역 상에 제공되어 상기 제1 채널 패턴에 연결되는 제1 소스/드레인 패턴 및 상기 PMOSFET 영역 상에 제공되어 상기 제2 채널 패턴에 연결되는 제2 소스/드레인 패턴; 및 상기 제1 및 제2 채널 패턴들 상의 게이트 전극을 포함한다. 상기 게이트 전극은: 상기 제1 채널 패턴의 서로 인접하는 상기 반도체 패턴들 사이에 개재된 제1 내측 전극; 및 상기 제2 채널 패턴의 서로 인접하는 상기 반도체 패턴들 사이에 개재된 제2 내측 전극을 포함하고, 상기 제1 내측 전극의 상면은, 상기 제2 내측 전극의 상면에 비해 더 볼록하다.

Description

반도체 소자 및 그의 제조 방법{Semiconductor device and method for manufacturing the same}
본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로, 더욱 상세하게는 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그의 제조 방법에 관한 것이다.
반도체 소자는 모스 전계 효과 트랜지스터들(MOS(Metal Oxide Semiconductor) FET)로 구성된 집적회로를 포함한다. 반도체 소자의 크기 및 디자인 룰(Design rule)이 점차 축소됨에 따라, 모스 전계 효과 트랜지스터들의 크기 축소(scale down)도 점점 가속화되고 있다. 모스 전계 효과 트랜지스터들의 크기 축소에 따라 반도체 소자의 동작 특성이 저하될 수 있다. 이에 따라, 반도체 소자의 고집적화에 따른 한계를 극복하면서 보다 우수한 성능을 반도체 소자를 형성하기 위한 다양한 방법이 연구되고 있다.
본 발명이 해결하고자 하는 과제는 신뢰성 및 전기적 특성이 향상된 반도체 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 신뢰성 및 전기적 특성이 향상된 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명의 개념에 따른, 반도체 소자는, 서로 인접하는 NMOSFET 영역 및 PMOSFET 영역을 포함하는 기판; 상기 NMOSFET 영역 상의 제1 채널 패턴 및 상기 PMOSFET 영역 상의 제2 채널 패턴, 상기 제1 및 제2 채널 패턴들 각각은 서로 이격되어 수직적으로 적층된 복수개의 반도체 패턴들을 포함하고; 상기 NMOSFET 영역 상에 제공되어 상기 제1 채널 패턴에 연결되는 제1 소스/드레인 패턴 및 상기 PMOSFET 영역 상에 제공되어 상기 제2 채널 패턴에 연결되는 제2 소스/드레인 패턴; 및 상기 제1 및 제2 채널 패턴들 상의 게이트 전극을 포함할 수 있다. 상기 게이트 전극은: 상기 제1 채널 패턴의 서로 인접하는 상기 반도체 패턴들 사이에 개재된 제1 내측 전극; 및 상기 제2 채널 패턴의 서로 인접하는 상기 반도체 패턴들 사이에 개재된 제2 내측 전극을 포함할 수 있다. 상기 제1 내측 전극의 상면은, 상기 제2 내측 전극의 상면에 비해 더 볼록할 수 있다.
본 발명의 다른 개념에 따른, 반도체 소자는, 활성 패턴을 포함하는 기판; 상기 활성 패턴 상의 채널 패턴, 상기 채널 패턴은 서로 이격되어 수직적으로 적층된 복수개의 반도체 패턴들을 포함하고; 상기 복수개의 반도체 패턴들에 연결된 소스/드레인 패턴; 및 상기 복수개의 반도체 패턴들 상의 게이트 전극을 포함할 수 있다. 상기 게이트 전극은 서로 인접하는 제1 내측 전극 및 제2 내측 전극을 포함하고, 상기 복수개의 반도체 패턴들은 상기 제1 및 제2 내측 전극들 사이에 개재된 제1 반도체 패턴을 포함하며, 상기 제1 반도체 패턴은: 상기 제1 내측 전극의 볼록한 상면과 상기 제2 내측 전극의 볼록한 바닥면 사이에 개재된 중심부; 및 상기 소스/드레인 패턴에 연결된 사이드부를 포함할 수 있다. 상기 중심부의 두께는 중앙에서 최소값을 가지며 상기 중앙에서 상기 사이드부로 갈수록 점진적으로 증가하고, 상기 사이드부의 두께에 대한 상기 중심부의 최소 두께의 비는 0.2 내지 0.8일 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 소자는, 서로 인접하는 NMOSFET 영역 및 PMOSFET 영역을 포함하는 기판; 상기 NMOSFET 영역 및 상기 PMOSFET 영역 사이의 트렌치를 채우는 소자 분리막; 상기 NMOSFET 영역 상의 제1 채널 패턴 및 상기 PMOSFET 영역 상의 제2 채널 패턴, 상기 제1 및 제2 채널 패턴들 각각은 서로 이격되어 수직적으로 적층된 복수개의 반도체 패턴들을 포함하고; 상기 NMOSFET 영역 상에 제공되어 상기 제1 채널 패턴에 연결되는 제1 소스/드레인 패턴 및 상기 PMOSFET 영역 상에 제공되어 상기 제2 채널 패턴에 연결되는 제2 소스/드레인 패턴; 상기 제1 및 제2 채널 패턴들 상의 게이트 전극; 상기 제1 및 제2 내측 전극들 각각을 둘러싸는 게이트 절연막; 상기 게이트 전극의 측벽 상의 게이트 스페이서; 상기 게이트 전극의 상면 상의 게이트 캐핑 패턴; 상기 게이트 캐핑 패턴 상의 층간 절연막; 상기 층간 절연막을 관통하여 상기 소스/드레인 패턴에 전기적으로 연결되는 활성 콘택; 상기 활성 콘택과 상기 소스/드레인 패턴 사이에 개재된 금속-반도체 화합물 층; 상기 층간 절연막 및 상기 게이트 캐핑 패턴을 관통하여, 상기 게이트 전극과 전기적으로 연결되는 게이트 콘택; 상기 층간 절연막 상의 제1 금속 층, 상기 제1 금속 층은 파워 배선, 및 상기 활성 콘택 및 상기 게이트 콘택에 각각 전기적으로 연결되는 제1 배선들을 포함하고; 및 상기 제1 금속 층 상의 제2 금속 층을 포함할 수 있다. 상기 제2 금속 층은 상기 제1 금속 층과 전기적으로 연결되는 제2 배선들을 포함하며, 상기 게이트 전극은: 상기 제1 채널 패턴의 서로 인접하는 상기 반도체 패턴들 사이에 개재된 제1 내측 전극; 및 상기 제2 채널 패턴의 서로 인접하는 상기 반도체 패턴들 사이에 개재된 제2 내측 전극을 포함할 수 있다. 상기 제1 채널 패턴은, 상기 제1 내측 전극의 볼록한 상면에 인접하는 제1 반도체 패턴을 포함하며, 상기 제2 채널 패턴은, 상기 제2 내측 전극의 상면에 인접하는 제2 반도체 패턴을 포함할 수 있다. 상기 제1 내측 전극의 최대 두께는 상기 제2 내측 전극의 최대 두께보다 크며, 상기 제1 반도체 패턴의 최소 두께는 상기 제2 반도체 패턴의 최소 두께보다 작을 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 소자의 제조 방법은, 기판 상에 적층 패턴을 형성하는 것, 상기 적층 패턴은 서로 교번적으로 적층된 활성층들 및 희생층들을 포함하고; 상기 적층 패턴 상에 제1 방향으로 연장되는 희생 패턴을 형성하는 것; 상기 희생 패턴을 마스크로 상기 적층 패턴을 식각하여 상기 적층 패턴 내에 리세스를 형성하는 것, 상기 활성층들은 상기 리세스에 의해 노출되는 서로 인접하는 반도체 패턴들을 포함하고; 상기 리세스에 의해 노출된 상기 서로 인접하는 반도체 패턴들을 시드로 하는 선택적 에피택시얼 성장 공정을 수행하여, 상기 리세스를 채우는 소스/드레인 패턴을 형성하는 것; 상기 희생 패턴 및 상기 희생층들을 제거하여, 상기 서로 인접하는 반도체 패턴들 사이에 내측 영역을 형성하는 것; 상기 내측 영역 내에 스페이서막을 부분적으로 형성하는 것; 상기 스페이서막에 대해 건식 식각 공정을 수행하여, 상기 스페이서막의 수직적 방향으로의 두께를 줄이는 것; 상기 서로 인접하는 반도체 패턴들이 노출될 때까지 상기 스페이서막에 대해 습식 식각 공정을 수행하는 것; 및 상기 내측 영역 내에 내측 전극을 형성하는 것을 포함할 수 있다. 상기 습식 식각 공정에 의해 상기 서로 인접하는 반도체 패턴들이 과식각되어, 상기 내측 영역은 볼록한 바닥 및 볼록한 상부를 가질 수 있다.
본 발명에 따른 3차원 전계 효과 트랜지스터는, NMOSFET의 나노 시트가 채널 리세스를 포함함으로써, 유효 채널 길이(effective channel length, ECL)가 증가될 수 있다. 이로써 본 발명은 단채널 효과(short channel effect)를 방지하여 소자의 전기적 특성을 향상시킬 수 있다.
본 발명은 PMOSFET의 채널 두께는 상대적으로 두껍게 유지하면서 NMOSFET의 채널만 선택적으로 리세스하여 그의 두께를 얇게 조절할 수 있다. 이로써 PMOSFET의 성능의 열화(degradation) 없이 NMOSFET의 전기적 특성을 향상시킬 수 있다.
도 1 내지 도 3는 본 발명의 실시예들에 따른 반도체 소자의 로직 셀들을 설명하기 위한 개념도들이다.
도 4는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 5a 내지 도 5d는 각각 도 4의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다.
도 6a는 도 5a의 M 영역의 일 실시예를 나타낸 확대도이다.
도 6b는 도 6b의 N 영역의 일 실시예를 나타낸 확대도이다.
도 7a 내지 도 12c는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 13a, 14a, 15a 및 16a는 도 11a의 M 영역을 형성하는 방법을 설명하기 위한 확대도들이다.
도 13b, 14b, 15b 및 16b는 도 11b의 N 영역을 형성하는 방법을 설명하기 위한 확대도들이다.
도 17은 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 것으로, 도 4의 D-D'선에 따른 단면도이다.
도 18은 도 17의 P-P'선을 따라 자른 평면도이다.
도 19 내지 도 21은 앞서 설명한 도 17 및 도 18에 나타난 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 22 내지 도 24 각각은 본 발명의 다른 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 도 5a의 M 영역을 나타낸 확대도이다.
도 25는 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 것으로, 도 4의 A-A'선에 따른 단면도이다.
도 26a 및 도 26b는 각각 도 5a의 M 영역 및 도 5b의 N 영역을 나타낸 확대도들이다.
도 27a 및 도 27b는 각각 도 5a의 M 영역 및 도 5b의 N 영역을 나타낸 확대도들이다.
도 1 내지 도 3는 본 발명의 실시예들에 따른 반도체 소자의 로직 셀들을 설명하기 위한 개념도들이다.
도 1을 참조하면, 싱글 하이트 셀(Single Height Cell, SHC)이 제공될 수 있다. 구체적으로, 기판(100) 상에 제1 파워 배선(M1_R1) 및 제2 파워 배선(M1_R2)이 제공될 수 있다. 제1 파워 배선(M1_R1)은 소스 전압(VSS), 일 예로 접지 전압이 제공되는 통로일 수 있다. 제2 파워 배선(M1_R2)은 드레인 전압(VDD), 일 예로 파워 전압이 제공되는 통로일 수 있다.
제1 파워 배선(M1_R1) 및 제2 파워 배선(M1_R2) 사이에 싱글 하이트 셀(SHC)이 정의될 수 있다. 싱글 하이트 셀(SHC)은 하나의 제1 활성 영역(AR1) 및 하나의 제2 활성 영역(AR2)을 포함할 수 있다. 제1 및 제2 활성 영역들(AR1, AR2) 중 어느 하나는 PMOSFET 영역일 수 있고, 제1 및 제2 활성 영역들(AR1, AR2) 중 다른 하나는 NMOSFET 영역일 수 있다. 다시 말하면, 싱글 하이트 셀(SHC)은 제1 파워 배선(M1_R1) 및 제2 파워 배선(M1_R2) 사이에 제공된 CMOS 구조를 가질 수 있다.
제1 및 제2 활성 영역들(AR1, AR2) 각각은 제1 방향(D1)으로 제1 폭(W1)을 가질 수 있다. 싱글 하이트 셀(SHC)의 제1 방향(D1)으로의 길이는 제1 높이(HE1)로 정의될 수 있다. 제1 높이(HE1)는, 제1 파워 배선(M1_R1)과 제2 파워 배선(M1_R2) 사이의 거리(예를 들어, 피치)와 실질적으로 동일할 수 있다.
싱글 하이트 셀(SHC)은 하나의 로직 셀을 구성할 수 있다. 본 명세서에서 로직 셀은 특정 기능을 수행하는 논리 소자(예를 들어, AND, OR, XOR, XNOR, inverter 등)를 의미할 수 있다. 즉, 로직 셀은 논리 소자를 구성하기 위한 트랜지스터들 및 상기 트랜지스터들을 서로 연결하는 배선들을 포함할 수 있다.
도 2를 참조하면, 더블 하이트 셀(Double Height Cell, DHC)이 제공될 수 있다. 구체적으로, 기판(100) 상에 제1 파워 배선(M1_R1), 제2 파워 배선(M1_R2) 및 제3 파워 배선(M1_R3)이 제공될 수 있다. 제1 파워 배선(M1_R1)은, 제2 파워 배선(M1_R2)과 제3 파워 배선(M1_R3) 사이에 배치될 수 있다. 제3 파워 배선(M1_R3)은 소스 전압(VSS)이 제공되는 통로일 수 있다.
제2 파워 배선(M1_R2)과 제3 파워 배선(M1_R3) 사이에 더블 하이트 셀(DHC)이 정의될 수 있다. 더블 하이트 셀(DHC)은 두 개의 제1 활성 영역들(AR1) 및 두 개의 제2 활성 영역들(AR2)을 포함할 수 있다.
두 개의 제2 활성 영역들(AR2) 중 하나는 제2 파워 배선(M1_R2)에 인접할 수 있다. 두 개의 제2 활성 영역들(AR2) 중 다른 하나는 제3 파워 배선(M1_R3)에 인접할 수 있다. 두 개의 제1 활성 영역들(AR1)은 제1 파워 배선(M1_R1)에 인접할 수 있다. 평면적 관점에서, 제1 파워 배선(M1_R1)은 두 개의 제1 활성 영역들(AR1) 사이에 배치될 수 있다.
더블 하이트 셀(DHC)의 제1 방향(D1)으로의 길이는 제2 높이(HE2)로 정의될 수 있다. 제2 높이(HE2)는 도 1의 제1 높이(HE1)의 약 두 배일 수 있다. 더블 하이트 셀(DHC)의 두 개의 제1 활성 영역들(AR1)은 묶여서 하나의 활성 영역으로 동작할 수 있다.
본 발명에 있어서, 도 2에 나타난 더블 하이트 셀(DHC)은 멀티 하이트 셀로 정의될 수 있다. 도시되진 않았지만, 멀티 하이트 셀은, 셀 높이가 싱글 하이트 셀(SHC)의 약 세 배인 트리플 하이트 셀을 포함할 수 있다.
도 3을 참조하면, 기판(100) 상에 제1 싱글 하이트 셀(SHC1), 제2 싱글 하이트 셀(SHC2) 및 더블 하이트 셀(DHC)이 이차원 적으로 배치될 수 있다. 제1 싱글 하이트 셀(SHC1)은 제1 및 제2 파워 배선들(M1_R1, M1_R2) 사이에 배치될 수 있다. 제2 싱글 하이트 셀(SHC2)은 제1 및 제3 파워 배선들(M1_R1, M1_R3) 사이에 배치될 수 있다. 제2 싱글 하이트 셀(SHC2)은 제1 싱글 하이트 셀(SHC1)과 제1 방향(D1)으로 인접할 수 있다.
더블 하이트 셀(DHC)은 제2 및 제3 파워 배선들(M1_R2, M1_R3) 사이에 배치될 수 있다. 더블 하이트 셀(DHC)은 제1 및 제2 싱글 하이트 셀들(SHC1, SHC2)과 제2 방향(D2)으로 인접할 수 있다.
제1 싱글 하이트 셀(SHC1)과 더블 하이트 셀(DHC) 사이, 및 제2 싱글 하이트 셀(SHC2)과 더블 하이트 셀(DHC) 사이에 분리 구조체(DB)가 제공될 수 있다. 분리 구조체(DB)에 의해, 더블 하이트 셀(DHC)의 활성 영역은, 제1 및 제2 싱글 하이트 셀들(SHC1, SHC2) 각각의 활성 영역으로부터 전기적으로 분리될 수 있다.
도 4는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 5a 내지 도 5d는 각각 도 4의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다. 도 6a는 도 5a의 M 영역의 일 실시예를 나타낸 확대도이다. 도 6b는 도 5b의 N 영역의 일 실시예를 나타낸 확대도이다. 도 4 및 도 5a 내지 도 5d에 도시된 반도체 소자는, 도 1의 싱글 하이트 셀(SHC)을 보다 구체적으로 나타낸 일 예이다.
도 4 및 도 5a 내지 도 5d를 참조하면, 기판(100) 상에 싱글 하이트 셀(SHC)이 제공될 수 있다. 싱글 하이트 셀(SHC) 상에는 로직 회로를 구성하는 로직 트랜지스터들이 배치될 수 있다. 기판(100)은 실리콘, 저마늄, 실리콘-저마늄 등을 포함하는 반도체 기판이거나 화합물 반도체 기판일 수 있다. 일 예로, 기판(100)은 실리콘 기판일 수 있다.
기판(100)은 제1 활성 영역(AR1) 및 제2 활성 영역(AR2)을 포함할 수 있다. 제1 및 제2 활성 영역들(AR1, AR2) 각각은 제2 방향(D2)으로 연장될 수 있다. 일 실시예로, 제1 활성 영역(AR1)은 NMOSFET 영역일 수 있고, 제2 활성 영역(AR2)은 PMOSFET 영역일 수 있다.
기판(100)의 상부에 형성된 트렌치(TR)에 의해 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)이 정의될 수 있다. 제1 활성 패턴(AP1)은 제1 활성 영역(AR1) 상에 제공될 수 있고, 제2 활성 패턴(AP2)은 제2 활성 영역(AR2) 상에 제공될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 제2 방향(D2)으로 연장될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 기판(100)의 일부로써, 수직하게 돌출된 부분들일 수 있다.
기판(100) 상에 소자 분리막(ST)이 제공될 수 있다. 소자 분리막(ST)은 트렌치(TR)를 채울 수 있다. 소자 분리막(ST)은 실리콘 산화막을 포함할 수 있다. 소자 분리막(ST)은 후술할 제1 및 제2 채널 패턴들(CH1, CH2)을 덮지 않을 수 있다.
제1 활성 패턴(AP1) 상에 제1 채널 패턴(CH1)이 제공될 수 있다. 제2 활성 패턴(AP2) 상에 제2 채널 패턴(CH2)이 제공될 수 있다. 제1 채널 패턴(CH1) 및 제2 채널 패턴(CH2) 각각은, 순차적으로 적층된 제1 반도체 패턴(SP1), 제2 반도체 패턴(SP2) 및 제3 반도체 패턴(SP3)을 포함할 수 있다. 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)은 수직적 방향(즉, 제3 방향(D3))으로 서로 이격될 수 있다.
제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각은 실리콘(Si), 저마늄(Ge) 또는 실리콘-저마늄(SiGe)을 포함할 수 있다. 예를 들어, 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각은 결정질 실리콘(crystalline silicon), 보다 구체적으로 단결정 실리콘을 포함할 수 있다. 본 발명의 일 실시예로, 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)은 적층된 나노 시트들일 수 있다.
제1 활성 패턴(AP1) 상에 복수개의 제1 소스/드레인 패턴들(SD1)이 제공될 수 있다. 제1 활성 패턴(AP1)의 상부에 복수개의 제1 리세스들(RCS1)이 형성될 수 있다. 제1 소스/드레인 패턴들(SD1)이 제1 리세스들(RCS1) 내에 각각 제공될 수 있다. 제1 소스/드레인 패턴들(SD1)은 제1 도전형(예를 들어, n형)의 불순물 영역들일 수 있다. 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에 제1 채널 패턴(CH1)이 개재될 수 있다. 다시 말하면, 적층된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)이 한 쌍의 제1 소스/드레인 패턴들(SD1)을 서로 연결할 수 있다.
제2 활성 패턴(AP2) 상에 복수개의 제2 소스/드레인 패턴들(SD2)이 제공될 수 있다. 제2 활성 패턴(AP2)의 상부에 복수개의 제2 리세스들(RCS2)이 형성될 수 있다. 제2 소스/드레인 패턴들(SD2)이 제2 리세스들(RCS2) 내에 각각 제공될 수 있다. 제2 소스/드레인 패턴들(SD2)은 제2 도전형(예를 들어, p형)의 불순물 영역들일 수 있다. 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에 제2 채널 패턴(CH2)이 개재될 수 있다. 다시 말하면, 적층된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)이 한 쌍의 제2 소스/드레인 패턴들(SD2)을 서로 연결할 수 있다.
제1 및 제2 소스/드레인 패턴들(SD1, SD2)은 선택적 에피택시얼 성장(SEG) 공정으로 형성된 에피택시얼 패턴들일 수 있다. 일 예로, 제1 및 제2 소스/드레인 패턴들(SD1, SD2) 각각의 상면은, 제3 반도체 패턴(SP3)의 상면보다 높을 수 있다. 다른 예로, 제1 및 제2 소스/드레인 패턴들(SD1, SD2) 중 적어도 하나의 상면은, 제3 반도체 패턴(SP3)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다.
본 발명의 일 실시예로, 제1 소스/드레인 패턴들(SD1)은 기판(100)과 동일한 반도체 원소(예를 들어, Si)를 포함할 수 있다. 제2 소스/드레인 패턴들(SD2)은 기판(100)의 반도체 원소(예를 들어, Si)의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소(예를 들어, SiGe)를 포함할 수 있다. 이로써, 한 쌍의 제2 소스/드레인 패턴들(SD2)은, 그들 사이의 제2 채널 패턴(CH2)에 압축 응력(compressive stress)을 제공할 수 있다.
제1 및 제2 소스/드레인 패턴들(SD1, SD2) 각각의 측벽은 울퉁불퉁한 엠보싱 형태를 가질 수 있다. 다시 말하면, 제1 및 제2 소스/드레인 패턴들(SD1, SD2) 각각의 측벽은, 물결 모양의 프로파일을 가질 수 있다. 제1 및 제2 소스/드레인 패턴들(SD1, SD2) 각각의 측벽은, 후술할 게이트 전극(GE)의 제1 내지 제3 내측 전극들(PO1, PO2, PO3)을 향해 돌출될 수 있다. 본 발명의 일 실시예로, 제2 소스/드레인 패턴(SD2)의 측벽은 제1 소스/드레인 패턴(SD1)의 측벽보다 더 울퉁불퉁할 수 있다. 다시 말하면, 제2 소스/드레인 패턴(SD2)의 측벽은 제1 소스/드레인 패턴(SD1)의 측벽보다 더 돌출될 수 있다.
제1 및 제2 채널 패턴들(CH1, CH2) 상에 게이트 전극들(GE)이 제공될 수 있다. 각각의 게이트 전극들(GE)은 제1 및 제2 채널 패턴들(CH1, CH2)을 가로지르며 제1 방향(D1)으로 연장될 수 있다. 각각의 게이트 전극들(GE)은 제1 및 제2 채널 패턴들(CH1, CH2)과 수직적으로 중첩될 수 있다. 게이트 전극들(GE)은 제1 피치에 따라 제2 방향(D2)으로 배열될 수 있다.
게이트 전극(GE)은, 나노 시트들 사이에 개재된 내측 전극(IGE) 및 나노 시트들 외부에 제공된 외측 게이트 전극(OGE)을 포함할 수 있다. 구체적으로 내측 전극(IGE)은, 활성 패턴(AP1 또는 AP2)과 제1 반도체 패턴(SP1) 사이에 개재된 제1 내측 전극(PO1), 제1 반도체 패턴(SP1)과 제2 반도체 패턴(SP2) 사이에 개재된 제2 내측 전극(PO2), 및 제2 반도체 패턴(SP2)과 제3 반도체 패턴(SP3) 사이에 개재된 제3 내측 전극(PO3)을 포함할 수 있다. 외측 게이트 전극(OGE)은 제3 반도체 패턴(SP3) 위에 제공될 수 있다.
도 5d를 참조하면, 게이트 전극(GE)은 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각의 상면(TS), 바닥면(BS) 및 양 측벽들(SW) 상에 제공될 수 있다. 다시 말하면, 본 실시예에 따른 트랜지스터는, 게이트 전극(GE)이 채널을 3차원적으로 둘러싸는 3차원 전계 효과 트랜지스터(예를 들어, MBCFET 또는 GAAFET)일 수 있다.
도 4 및 도 5a 내지 도 5d를 다시 참조하면, 제1 활성 영역(AR1) 상에서, 게이트 전극(GE)의 제1 내지 제3 내측 전극들(PO1, PO2, PO3)과 제1 소스/드레인 패턴(SD1) 사이에 내측 스페이서들(ISP)이 각각 개재될 수 있다. 게이트 전극(GE)의 제1 내지 제3 내측 전극들(PO1, PO2, PO3) 각각은, 내측 스페이서(ISP)를 사이에 두고 제1 소스/드레인 패턴(SD1)으로부터 이격될 수 있다. 내측 스페이서(ISP)는 게이트 전극(GE)으로부터의 누설 전류를 방지할 수 있다.
제2 활성 영역(AR2) 상에서, 게이트 전극(GE)의 제1 내지 제3 내측 전극들(PO1, PO2, PO3)과 제2 소스/드레인 패턴(SD2) 사이에도 내측 스페이서들(ISP)이 각각 개재될 수 있다. 본 발명의 다른 실시예로, 제2 활성 영역(AR2) 상의 내측 스페이서들(ISP)은 생략될 수도 있다.
외측 게이트 전극(OGE)의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 각각 배치될 수 있다. 게이트 스페이서들(GS)은 게이트 전극(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 스페이서들(GS)의 상면들은 외측 게이트 전극(OGE)의 상면보다 높을 수 있다. 게이트 스페이서들(GS)의 상면들은 후술할 제1 층간 절연막(110)의 상면과 공면을 이룰 수 있다. 일 실시예로, 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 실시예로, 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 두 개로 이루어진 다중 막(multi-layer)을 포함할 수 있다.
본 발명의 일 실시예로 도 6a을 참조하면, 게이트 스페이서(GS)는, 외측 게이트 전극(OGE)의 측벽 상의 제1 스페이서(GS1) 및 제1 스페이서(GS1) 상의 제2 스페이서(GS2)를 포함할 수 있다. 제1 스페이서(GS1) 및 제2 스페이서(GS2) 각각은 Si 함유 절연 물질을 포함할 수 있다. 구체적으로, 제1 스페이서(GS1)는 Si를 함유하는 저유전 물질, 예를 들어 SiCON을 포함할 수 있다. 제2 스페이서(GS2)는 식각 내성이 우수한 Si 함유 절연 물질, 예를 들어 SiN을 포함할 수 있다. 제2 스페이서(GS2)는 후술할 활성 콘택들(AC)의 형성 시 식각 정지막으로 기능할 수 있다. 제2 스페이서(GS2)에 의해 활성 콘택들(AC)이 자기 정렬적으로 형성될 수 있다.
도 4 및 도 5a 내지 도 5d를 다시 참조하면, 외측 게이트 전극(OGE) 상에 게이트 캐핑 패턴(GP)이 제공될 수 있다. 게이트 캐핑 패턴(GP)은 게이트 전극(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 캐핑 패턴(GP)은 후술하는 제1 및 제2 층간 절연막들(110, 120)에 대하여 식각 선택성이 있는 물질을 포함할 수 있다. 구체적으로, 게이트 캐핑 패턴(GP)은 SiON, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다.
게이트 전극(GE)과 제1 채널 패턴(CH1) 사이 및 게이트 전극(GE)과 제2 채널 패턴(CH2) 사이에 게이트 절연막(GI)이 개재될 수 있다. 게이트 절연막(GI)은, 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각의 상면(TS), 바닥면(BS) 및 양 측벽들(SW)을 덮을 수 있다 (도 5d 참조). 게이트 절연막(GI)은, 게이트 전극(GE) 아래의 소자 분리막(ST)의 상면을 덮을 수 있다.
본 발명의 일 실시예로, 게이트 절연막(GI)은 실리콘 산화막, 실리콘 산화질화막 및/또는 고유전막을 포함할 수 있다. 예를 들어, 게이트 절연막(GI)은 실리콘 산화막 및 고유전막이 적층된 구조를 가질 수 있다. 상기 고유전막은, 실리콘 산화막보다 유전상수가 높은 고유전율 물질을 포함할 수 있다. 일 예로, 상기 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 하프늄 지르코늄 산화물, 하프늄 탄탈 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
다른 실시예로, 본 발명의 반도체 소자는 네거티브 커패시터(Negative Capacitor)를 이용한 NC(Negative Capacitance) FET을 포함할 수 있다. 예를 들어, 게이트 절연막(GI)은 강유전체 특성을 갖는 강유전체 물질막과, 상유전체 특성을 갖는 상유전체 물질막을 포함할 수 있다.
강유전체 물질막은 음의 커패시턴스를 가질 수 있고, 상유전체 물질막은 양의 커패시턴스를 가질 수 있다. 예를 들어, 두 개 이상의 커패시터가 직렬 연결되고, 각각의 커패시터의 커패시턴스가 양의 값을 가질 경우, 전체 커패시턴스는 각각의 개별 커패시터의 커패시턴스보다 감소하게 된다. 반면, 직렬 연결된 두 개 이상의 커패시터의 커패시턴스 중 적어도 하나가 음의 값을 가질 경우, 전체 커패시턴스는 양의 값을 가지면서 각각의 개별 커패시턴스의 절대값보다 클 수 있다.
음의 커패시턴스를 갖는 강유전체 물질막과, 양의 커패시턴스를 갖는 상유전체 물질막이 직렬로 연결될 경우, 직렬로 연결된 강유전체 물질막 및 상유전체 물질막의 전체적인 커패시턴스 값은 증가할 수 있다. 전체적인 커패시턴스 값이 증가하는 것을 이용하여, 강유전체 물질막을 포함하는 트랜지스터는 상온에서 60 mV/decade 미만의 문턱전압이하 스윙(subthreshold swing(SS))을 가질 수 있다.
강유전체 물질막은 강유전체 특성을 가질 수 있다. 강유전체 물질막은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 지르코늄 산화물(hafnium zirconium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide) 및 납 지르코늄 티타늄 산화물(lead zirconium titanium oxide) 중 적어도 하나를 포함할 수 있다. 여기에서, 일 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄 산화물(hafnium oxide)에 지르코늄(Zr)이 도핑된 물질일 수 있다. 다른 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄(Hf)과 지르코늄(Zr)과 산소(O)의 화합물일 수도 있다.
강유전체 물질막은 도핑된 도펀트를 더 포함할 수 있다. 예를 들어, 도펀트는 알루미늄(Al), 티타늄(Ti), 니오븀(Nb), 란타넘(La), 이트륨(Y), 마그네슘(Mg), 실리콘(Si), 칼슘(Ca), 세륨(Ce), 디스프로슘(Dy), 어븀(Er), 가돌리늄(Gd), 게르마늄(Ge), 스칸듐(Sc), 스트론튬(Sr) 및 주석(Sn) 중 적어도 하나를 포함할 수 있다. 강유전체 물질막이 어떤 강유전체 물질을 포함하냐에 따라, 강유전체 물질막에 포함된 도펀트의 종류는 달라질 수 있다.
강유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 도펀트는 예를 들어, 가돌리늄(Gd), 실리콘(Si), 지르코늄(Zr), 알루미늄(Al) 및 이트륨(Y) 중 적어도 하나를 포함할 수 있다.
도펀트가 알루미늄(Al)일 경우, 강유전체 물질막은 3 내지 8 at%(atomic %)의 알루미늄을 포함할 수 있다. 여기에서, 도펀트의 비율은 하프늄 및 알루미늄의 합에 대한 알루미늄의 비율일 수 있다.
도펀트가 실리콘(Si)일 경우, 강유전체 물질막은 2 내지 10 at%의 실리콘을 포함할 수 있다. 도펀트가 이트륨(Y)일 경우, 강유전체 물질막은 2 내지 10 at%의 이트륨을 포함할 수 있다. 도펀트가 가돌리늄(Gd)일 경우, 강유전체 물질막은 1 내지 7 at%의 가돌리늄을 포함할 수 있다. 도펀트가 지르코늄(Zr)일 경우, 강유전체 물질막은 50 내지 80 at%의 지르코늄을 포함할 수 있다.
상유전체 물질막은 상유전체 특성을 가질 수 있다. 상유전체 물질막은 예를 들어, 실리콘 산화물(silicon oxide) 및 고유전율을 갖는 금속 산화물 중 적어도 하나를 포함할 수 있다. 상유전체 물질막에 포함된 금속 산화물은 예를 들어, 하프늄 산화물(hafnium oxide), 지르코늄 산화물(zirconium oxide) 및 알루미늄 산화물(aluminum oxide) 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
강유전체 물질막 및 상유전체 물질막은 동일한 물질을 포함할 수 있다. 강유전체 물질막은 강유전체 특성을 갖지만, 상유전체 물질막은 강유전체 특성을 갖지 않을 수 있다. 예를 들어, 강유전체 물질막 및 상유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 하프늄 산화물의 결정 구조는 상유전체 물질막에 포함된 하프늄 산화물의 결정 구조와 다르다.
강유전체 물질막은 강유전체 특성을 갖는 두께를 가질 수 있다. 강유전체 물질막의 두께는 예를 들어, 0.5 내지 10nm 일 수 있지만, 이에 제한되는 것은 아니다. 각각의 강유전체 물질마다 강유전체 특성을 나타내는 임계 두께가 달라질 수 있으므로, 강유전체 물질막의 두께는 강유전체 물질에 따라 달라질 수 있다.
일 예로, 게이트 절연막(GI)은 하나의 강유전체 물질막을 포함할 수 있다. 다른 예로, 게이트 절연막(GI)은 서로 간에 이격된 복수의 강유전체 물질막을 포함할 수 있다. 게이트 절연막(GI)은 복수의 강유전체 물질막과, 복수의 상유전체 물질막이 교대로 적층된 적층막 구조를 가질 수 있다.
도 4 및 도 5a 내지 도 5d를 다시 참조하면, 게이트 전극(GE)은, 제1 금속 패턴, 및 상기 제1 금속 패턴 상의 제2 금속 패턴을 포함할 수 있다. 제1 금속 패턴은 게이트 절연막(GI) 상에 제공되어, 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)에 인접할 수 있다. 제1 금속 패턴은 트랜지스터의 문턱 전압을 조절하는 일함수 금속을 포함할 수 있다. 제1 금속 패턴의 두께 및 조성을 조절하여, 트랜지스터의 목적하는 문턱 전압을 달성할 수 있다. 예를 들어, 내측 전극(IGE)의 제1 내지 제3 내측 전극들(PO1, PO2, PO3)은 일함수 금속인 제1 금속 패턴으로 구성될 수 있다.
제1 금속 패턴은 금속 질화막을 포함할 수 있다. 예를 들어, 제1 금속 패턴은 티타늄(Ti), 탄탈(Ta), 알루미늄(Al), 텅스텐(W) 및 몰리브덴(Mo)으로 이루어진 군에서 선택된 적어도 하나의 금속 및 질소(N)를 포함할 수 있다. 나아가, 제1 금속 패턴은 탄소(C)를 더 포함할 수도 있다. 제1 금속 패턴은, 적층된 복수개의 일함수 금속막들을 포함할 수 있다.
제2 금속 패턴은 제1 금속 패턴에 비해 저항이 낮은 금속을 포함할 수 있다. 예를 들어, 제2 금속 패턴은 텅스텐(W), 알루미늄(Al), 티타늄(Ti) 및 탄탈(Ta)로 이루어진 군에서 선택된 적어도 하나의 금속을 포함할 수 있다. 예를 들어, 외측 게이트 전극(OGE)은 제1 금속 패턴 및 제1 금속 패턴 상의 제2 금속 패턴을 포함할 수 있다.
기판(100) 상에 제1 층간 절연막(110)이 제공될 수 있다. 제1 층간 절연막(110)은 게이트 스페이서들(GS) 및 제1 및 제2 소스/드레인 패턴들(SD1, SD2)을 덮을 수 있다. 제1 층간 절연막(110)의 상면은, 게이트 캐핑 패턴(GP)의 상면 및 게이트 스페이서(GS)의 상면과 실질적으로 공면을 이룰 수 있다. 제1 층간 절연막(110) 상에, 게이트 캐핑 패턴(GP)을 덮는 제2 층간 절연막(120)이 배치될 수 있다. 제2 층간 절연막(120) 상에 제3 층간 절연막(130)이 제공될 수 있다. 제3 층간 절연막(130) 상에 제4 층간 절연막(140)이 제공될 수 있다. 일 예로, 제1 내지 제4 층간 절연막들(110-140)은 실리콘 산화막을 포함할 수 있다.
싱글 하이트 셀(SHC)은 제2 방향(D2)으로 서로 대향하는 제1 경계(BD1) 및 제2 경계(BD2)를 가질 수 있다. 제1 및 제2 경계들(BD1, BD2)은 제1 방향(D1)으로 연장될 수 있다. 싱글 하이트 셀(SHC)은 제1 방향(D1)으로 서로 대향하는 제3 경계(BD3) 및 제4 경계(BD4)를 가질 수 있다. 제3 및 제4 경계들(BD3, BD4)은 제2 방향(D2)으로 연장될 수 있다.
싱글 하이트 셀(SHC)의 양 측에 제2 방향(D2)으로 서로 대향하는 한 쌍의 분리 구조체들(DB)이 제공될 수 있다. 예를 들어, 한 쌍의 분리 구조체들(DB)은 싱글 하이트 셀(SHC)의 제1 및 제2 경계들(BD1, BD2) 상에 각각 제공될 수 있다. 분리 구조체(DB)는 제1 방향(D1)으로 게이트 전극들(GE)과 평행하게 연장될 수 있다. 분리 구조체(DB)와 그에 인접하는 게이트 전극(GE)간의 피치는 상기 제1 피치와 동일할 수 있다.
분리 구조체(DB)는 제1 및 제2 층간 절연막들(110, 120)을 관통하여, 제1 및 제2 활성 패턴들(AP1, AP2) 내부로 연장될 수 있다. 분리 구조체(DB)는 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 상부를 관통할 수 있다. 분리 구조체(DB)는, 싱글 하이트 셀(SHC)의 활성 영역을 인접하는 다른 셀의 활성 영역으로부터 전기적으로 분리시킬 수 있다.
제1 및 제2 층간 절연막들(110, 120)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 각각 전기적으로 연결되는 활성 콘택들(AC)이 제공될 수 있다. 한 쌍의 활성 콘택들(AC)이, 게이트 전극(GE)의 양 측에 각각 제공될 수 있다. 평면적 관점에서, 활성 콘택(AC)은 제1 방향(D1)으로 연장되는 바 형태를 가질 수 있다.
활성 콘택(AC)은 자기 정렬된 콘택(self-aligned conatact)일 수 있다. 다시 말하면, 활성 콘택(AC)은 게이트 캐핑 패턴(GP) 및 게이트 스페이서(GS)를 이용하여 자기 정렬적으로 형성될 수 있다. 예를 들어, 활성 콘택(AC)은 게이트 스페이서(GS)의 측벽의 적어도 일부를 덮을 수 있다. 도시되진 않았지만, 활성 콘택(AC)은, 게이트 캐핑 패턴(GP)의 상면의 일부를 덮을 수 있다.
활성 콘택(AC)과 제1 소스/드레인 패턴(SD1) 사이, 및 활성 콘택(AC)과 제2 소스/드레인 패턴(SD2) 사이 각각에 금속-반도체 화합물 층(SC), 예를 들어 실리사이드 층이 각각 개재될 수 있다. 활성 콘택(AC)은, 금속-반도체 화합물 층(SC)을 통해 소스/드레인 패턴(SD1, SD2)과 전기적으로 연결될 수 있다. 예를 들어, 금속-반도체 화합물 층(SC)은 티타늄-실리사이드, 탄탈륨-실리사이드, 텅스텐-실리사이드, 니켈-실리사이드, 및 코발트-실리사이드 중 적어도 하나를 포함할 수 있다.
제2 층간 절연막(120) 및 게이트 캐핑 패턴(GP)을 관통하여 게이트 전극들(GE)과 각각 전기적으로 연결되는 게이트 콘택들(GC)이 제공될 수 있다. 평면적 관점에서, 게이트 콘택들(GC)은, 제1 활성 영역(AR1) 및 제2 활성 영역(AR2)에 각각 중첩되게 배치될 수 있다. 일 예로, 게이트 콘택(GC)이 제2 활성 패턴(AP2) 상에 제공될 수 있다 (도 5b 참조).
본 발명의 일 실시예로, 도 5b를 참조하면, 게이트 콘택(GC)에 인접하는 활성 콘택(AC)의 상부는 상부 절연 패턴(UIP)으로 채워질 수 있다. 상부 절연 패턴(UIP)의 바닥면은 게이트 콘택(GC)의 바닥면보다 더 낮을 수 있다. 다시 말하면, 게이트 콘택(GC)에 인접하는 활성 콘택(AC)의 상면은, 상부 절연 패턴(UIP)에 의해 게이트 콘택(GC)의 바닥면보다 더 낮게 내려올 수 있다. 이로써, 게이트 콘택(GC)이 그와 인접하는 활성 콘택(AC)과 접촉하여 쇼트가 발생하는 문제를 방지할 수 있다.
활성 콘택(AC) 및 게이트 콘택(GC) 각각은, 도전 패턴(FM) 및 도전 패턴(FM)을 감싸는 배리어 패턴(BM)을 포함할 수 있다. 예를 들어, 도전 패턴(FM)은 알루미늄, 구리, 텅스텐, 몰리브데늄 및 코발트 중 적어도 하나의 금속을 포함할 수 있다. 배리어 패턴(BM)은 도전 패턴(FM)의 측벽들 및 바닥면을 덮을 수 있다. 배리어 패턴(BM)은 금속막/금속 질화막을 포함할 수 있다. 상기 금속막은 티타늄, 탄탈륨, 텅스텐, 니켈, 코발트 및 백금 중 적어도 하나를 포함할 수 있다. 상기 금속 질화막은 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 텅스텐 질화막(WN), 니켈 질화막(NiN), 코발트 질화막(CoN) 및 백금 질화막(PtN) 중 적어도 하나를 포함할 수 있다.
제3 층간 절연막(130) 내에 제1 금속 층(M1)이 제공될 수 있다. 예를 들어, 제1 금속 층(M1)은 제1 파워 배선(M1_R1), 제2 파워 배선(M1_R2) 및 제1 배선들(M1_I)을 포함할 수 있다. 제1 금속 층(M1)의 배선들(M1_R1, M1_R2, M1_I) 각각은 제2 방향(D2)으로 서로 평행하게 연장될 수 있다.
구체적으로, 제1 및 제2 파워 배선들(M1_R1, M1_R2)은 싱글 하이트 셀(SHC)의 제3 및 제4 경계들(BD3, BD4) 상에 각각 제공될 수 있다. 제1 파워 배선(M1_R1)은 제3 경계(BD3)를 따라 제2 방향(D2)으로 연장될 수 있다. 제2 파워 배선(M1_R2)은 제4 경계(BD4)를 따라 제2 방향(D2)으로 연장될 수 있다.
제1 금속 층(M1)의 제1 배선들(M1_I)은 제1 및 제2 파워 배선들(M1_R1, M1_R2) 사이에 배치될 수 있다. 제1 금속 층(M1)의 제1 배선들(M1_I)은 제2 피치로 제1 방향(D1)을 따라 배열될 수 있다. 상기 제2 피치는 상기 제1 피치보다 작을 수 있다. 제1 배선들(M1_I) 각각의 선폭은, 제1 및 제2 파워 배선들(M1_R1, M1_R2) 각각의 선폭보다 작을 수 있다.
제1 금속 층(M1)은, 제1 비아들(VI1)을 더 포함할 수 있다. 제1 비아들(VI1)은 제1 금속 층(M1)의 배선들(M1_R1, M1_R2, M1_I) 아래에 각각 제공될 수 있다. 제1 비아(VI1)를 통해 활성 콘택(AC)과 제1 금속 층(M1)의 배선이 서로 전기적으로 연결될 수 있다. 제1 비아(VI1)를 통해 게이트 콘택(GC)과 제1 금속 층(M1)의 배선이 서로 전기적으로 연결될 수 있다.
제1 금속 층(M1)의 배선과 그 아래의 제1 비아(VI1)는 서로 각각 별도의 공정으로 형성될 수 있다. 다시 말하면, 제1 금속 층(M1)의 배선 및 제1 비아(VI1) 각각은 싱글 다마신 공정으로 형성될 수 있다. 본 실시예에 따른 반도체 소자는, 20 nm 미만의 공정을 이용하여 형성된 것일 수 있다.
제4 층간 절연막(140) 내에 제2 금속 층(M2)이 제공될 수 있다. 제2 금속 층(M2)은 복수개의 제2 배선들(M2_I)을 포함할 수 있다. 제2 금속 층(M2)의 제2 배선들(M2_I) 각각은 제1 방향(D1)으로 연장되는 라인 형태 또는 바 형태를 가질 수 있다. 다시 말하면, 제2 배선들(M2_I)은 제1 방향(D1)으로 서로 평행하게 연장될 수 있다.
제2 금속 층(M2)은, 제2 배선들(M2_I) 아래에 각각 제공된 제2 비아들(VI2)을 더 포함할 수 있다. 제2 비아(VI2)를 통해 제1 금속 층(M1)의 배선과 제2 금속 층(M2)의 배선이 서로 전기적으로 연결될 수 있다. 일 예로, 제2 금속 층(M2)의 배선과 그 아래의 제2 비아(VI2)는 듀얼 다마신 공정으로 함께 형성될 수 있다.
제1 금속 층(M1)의 배선과 제2 금속 층(M2)의 배선은 서로 동일하거나 다른 도전 물질을 포함할 수 있다. 예를 들어, 제1 금속 층(M1)의 배선과 제2 금속 층(M2)의 배선은, 알루미늄, 구리, 텅스텐, 몰리브데늄, 루테늄 및 코발트 중에서 선택된 적어도 하나의 금속 물질을 포함할 수 있다. 도시되진 않았지만, 제4 층간 절연막(140) 상에 적층된 금속 층들(예를 들어, M3, M4, M5...)이 추가로 배치될 수 있다. 상기 적층된 금속 층들 각각은 셀들간의 라우팅을 위한 배선들을 포함할 수 있다.
도 6a를 참조하여, 제1 활성 패턴(AP1) 상의 제1 채널 패턴(CH1) 및 게이트 전극(GE)에 대해 보다 상세히 설명한다.
제1 채널 패턴(CH1)의 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각은, 그의 하부 및 그의 상부에 형성된 채널 리세스들을 포함할 수 있다. 예를 들어, 제1 반도체 패턴(SP1)의 하부는 제1 채널 리세스(RS1)를 포함하고, 제1 반도체 패턴(SP1)의 상부는 제2 채널 리세스(RS2)를 포함할 수 있다. 제2 반도체 패턴(SP2)의 하부는 제3 채널 리세스(RS3)를 포함하고, 제2 반도체 패턴(SP2)의 상부는 제4 채널 리세스(RS4)를 포함할 수 있다. 제3 반도체 패턴(SP3)의 하부는 제5 채널 리세스(RS5)를 포함하고, 제3 반도체 패턴(SP3)의 상부는 제6 채널 리세스(RS6)를 포함할 수 있다. 본 발명의 일 실시예로, 제1 활성 패턴(AP1)의 상부는 바디 리세스(BRS)를 포함할 수 있다.
채널 리세스들(RS1-RS6)에 의해, 제1 채널 패턴(CH1)의 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각은 아령(dumbbell) 형태를 가질 수 있다. 예를 들어 제1 채널 패턴(CH1)의 제2 반도체 패턴(SP2)은 중심부(CTP) 및 중심부(CTP)의 양 측의 사이드부들(EDP)을 포함할 수 있다. 중심부(CTP)는 제2 내측 전극(PO2)과 제3 내측 전극(PO3) 사이에 개재될 수 있다. 사이드부(EDP)는 제2 내측 전극(PO2)에 인접하는 내측 스페이서(ISP)와 제3 내측 전극(PO3)에 인접하는 내측 스페이서(ISP) 사이에 개재될 수 있다.
중심부(CTP)는 제1 두께(TK1)를 가질 수 있고, 사이드부(EDP)는 제1 두께(TK1)보다 큰 제2 두께(TK2)를 가질 수 있다. 중심부(CTP)의 두께는 그의 중앙에서 최소값을 갖고, 상기 중앙에서 사이드부(EDP)로 갈수록 점진적으로 증가할 수 있다. 제1 두께(TK1)는 중심부(CTP)의 최소 두께로 정의될 수 있다. 본 발명의 일 실시예로, 제2 두께(TK2)에 대한 제1 두께(TK1)의 비(TK1/TK2)는 0.2 내지 0.8일 수 있다.
제1 내지 제6 채널 리세스들(RS1-RS6)은 각각 제1 내지 제6 리세스 깊이들(DE1-DE6)을 가질 수 있다. 본 발명의 실시예들에 따르면, 제1 내지 제6 리세스 깊이들(DE1-DE6)은 서로 동일하거나 다를 수 있다. 본 발명에서 리세스 깊이(DE1-DE6)는 사이드부(EDP)에서 중심부(CTP)의 중심점까지의 수직적 거리로 정의될 수 있다. 리세스 깊이(DE1-DE6)는, 대략 제1 두께(TK1)와 제2 두께(TK2)의 차이의 절반값((TK2-TK1)/2)일 수 있다.
바디 리세스(BRS)는 채널 리세스(RS1-RS6)와 리세스 깊이가 동일하거나 다를 수 있다. 예를 들어, 바디 리세스(BRS)의 리세스 깊이(BDE)는 제1 채널 리세스(RS1)의 제1 리세스 깊이(DE1)와 실질적으로 동일할 수 있다.
제1 활성 패턴(AP1) 상의 제1 내지 제3 내측 전극들(PO1, PO2, PO3) 각각은 눈(eye) 형태를 가질 수 있다. 예를 들어, 제1 내측 전극(PO1)의 바닥면(BTS) 및 상면(TOS) 각각은 볼록할 수 있다. 제1 내측 전극(PO1)의 측면(SIS)은 평평할 수 있다.
제1 활성 패턴(AP1) 상의 제1 내지 제3 내측 전극들(PO1, PO2, PO3)은, 하위 티어에서 상위 티어로 갈수록 사이즈(또는 부피)가 점진적으로 감소할 수 있다. 본 발명에서, 하위 티어는 기판(100)의 상면에 가까운 레벨일 수 있다. 상위 티어는 기판(100)의 상면으로부터 먼 레벨일 수 있다.
제2 내측 전극(PO2)의 최대 폭(WI2)은 제1 내측 전극(PO1)의 최대 폭(WI1)보다 작을 수 있다. 제3 내측 전극(PO3)의 최대 폭(WI3)은 제2 내측 전극(PO2)의 최대 폭(WI2)보다 작을 수 있다. 한편 제3 내측 전극(PO3)의 최대 폭(WI3)은 외측 게이트 전극(OGE)의 최대 폭(WI4)보다 클 수 있다.
제1 내지 제3 내측 전극들(PO1, PO2, PO3) 각각은 제3 방향(D3)으로 최대 두께(TK3)를 가질 수 있다. 제1 내지 제3 내측 전극들(PO1, PO2, PO3)은, 서로 동일하거나 다른 최대 두께(TK3)를 가질 수 있다.
제1 소스/드레인 패턴(SD1)은, 게이트 전극(GE)의 제1 내지 제3 내측 전극들(PO1, PO2, PO3)을 향해 각각 돌출된 제1 내지 제3 돌출부들(PRP1, PRP2, PRP3)을 포함할 수 있다. 제1 내지 제3 돌출부들(PRP1, PRP2, PRP3)은, 하위 티어에서 상위 티어로 갈수록 돌출 길이가 점진적으로 감소할 수 있다. 예를 들어, 제2 돌출부(PRP2)의 제2 돌출 길이(PRL2)는 제1 돌출부(PRP1)의 제1 돌출 길이(PRL1)보다 작을 수 있다. 제3 돌출부(PRP3)의 제3 돌출 길이(PRL3)는 제2 돌출부(PRP2)의 제2 돌출 길이(PRL2)보다 작을 수 있다.
본 발명의 실시예들에 따른 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각은, 그의 상하부에 각각 채널 리세스들을 포함함으로써, 유효 채널 길이(ECL)를 증가시킬 수 있다. 이로써 본 발명은 누설 전류 및 DIBL과 같은 단채널 효과를 방지할 수 있다. 본 발명은 핫 캐리어 효과를 방지하여 소자의 신뢰성을 향상시킬 수 있다.
본 발명에 따른 바디 리세스(BRS)는 제1 활성 패턴(AP1)의 상부에 형성됨으로써, 제1 활성 패턴(AP1)의 상부에 형성되는 채널이 3차원적 구조를 가질 수 있다. 즉 제1 활성 패턴(AP1)의 상부의 유효 채널 길이(ECL)를 증가시키고 단채널 효과를 감소시킬 수 있다. 또한 제1 활성 패턴(AP1)의 상부에서 발생하는 누설 전류도 방지할 수 있다.
도 6b를 참조하여, 제2 활성 패턴(AP2) 상의 제2 채널 패턴(CH2) 및 게이트 전극(GE)에 대해 보다 상세히 설명한다.
제2 채널 패턴(CH2)의 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각은, 제1 채널 패턴(CH1)과 달리 채널 리세스들을 포함하지 않을 수 있다. 제2 활성 패턴(AP2)의 상부는, 제1 활성 패턴(AP1)과 달리 바디 리세스를 포함하지 않을 수 있다.
제2 채널 패턴(CH2)에는 채널 리세스가 생략되므로, 제2 채널 패턴(CH2)의 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각은 막대기(rod) 형태를 가질 수 있다. 예를 들어 제2 채널 패턴(CH2)의 제2 반도체 패턴(SP2)은, 중심부(CTP) 및 중심부(CTP)의 양 측의 사이드부들(EDP)을 포함할 수 있다. 중심부(CTP)는 제2 내측 전극(PO2)과 제3 내측 전극(PO3) 사이에 개재될 수 있다. 사이드부(EDP)는 제2 내측 전극(PO2)에 인접하는 내측 스페이서(ISP)와 제3 내측 전극(PO3)에 인접하는 내측 스페이서(ISP) 사이에 개재될 수 있다. 중심부(CTP)는 제4 두께(TK4)를 가질 수 있고, 사이드부(EDP)는 제4 두께(TK4)와 실질적으로 동일한 제5 두께(TK5)를 가질 수 있다. 본 발명의 일 실시예로, 제5 두께(TK5)에 대한 제4 두께(TK4)의 비(TK4/TK5)는 0.8 내지 1.0일 수 있다.
제2 활성 패턴(AP2) 상의 제1 내지 제3 내측 전극들(PO1, PO2, PO3) 각각은 직사각형 형태를 가질 수 있다. 예를 들어, 제2 활성 패턴(AP2) 상의 제1 내측 전극(PO1)의 바닥면(BTS) 및 상면(TOS) 각각은 평평할 수 있다. 도 6a를 다시 참조하면, 제1 활성 패턴(AP1) 상의 제1 내측 전극(PO1)의 바닥면(BTS) 및 상면(TOS) 각각은 제2 활성 패턴(AP2) 상의 제1 내측 전극(PO1)의 바닥면(BTS) 및 상면(TOS) 각각보다 볼록할 수 있다. 제2 활성 패턴(AP2) 상의 제1 내측 전극(PO1)의 측면(SIS)은 평평할 수 있다. 일 실시예로, 제1 내측 전극(PO1)의 측면(SIS)은 경사질 수 있다.
제2 활성 패턴(AP2) 상의 제1 내지 제3 내측 전극들(PO1, PO2, PO3)은, 하위 티어에서 상위 티어로 갈수록 사이즈(또는 부피)가 점진적으로 감소할 수 있다. 제2 내측 전극(PO2)의 최대 폭(WI6)은 제1 내측 전극(PO1)의 최대 폭(WI5)보다 작을 수 있다. 제3 내측 전극(PO3)의 최대 폭(WI7)은 제2 내측 전극(PO2)의 최대 폭(WI6)보다 작을 수 있다. 한편 제3 내측 전극(PO3)의 최대 폭(WI7)은 외측 게이트 전극(OGE)의 최대 폭(WI8)보다 작을 수 있다.
제2 활성 패턴(AP2) 상의 제1 내지 제3 내측 전극들(PO1, PO2, PO3)은 각각 제1 활성 패턴(AP1) 상의 제1 내지 제3 내측 전극들(PO1, PO2, PO3)보다 사이즈(또는 부피)가 작을 수 있다. 예를 들어, 제2 활성 패턴(AP2) 상의 제2 내측 전극(PO2)의 최대 폭(WI6)은, 제1 활성 패턴(AP1) 상의 제2 내측 전극(PO2)의 최대 폭(WI2)보다 작을 수 있다. 제2 활성 패턴(AP2) 상의 제2 내측 전극(PO2)의 최대 두께(TK6)는, 제1 활성 패턴(AP1) 상의 제2 내측 전극(PO2)의 최대 두께(TK3)보다 작을 수 있다.
제2 소스/드레인 패턴(SD2)은, 게이트 전극(GE)의 제1 내지 제3 내측 전극들(PO1, PO2, PO3)을 향해 각각 돌출된 제1 내지 제3 돌출부들(PRP1, PRP2, PRP3)을 포함할 수 있다. 제1 내지 제3 돌출부들(PRP1, PRP2, PRP3)은 서로 동일하거나 다른 돌출 길이를 가질 수 있다.
도 4의 싱글 하이트 셀(SHC)의 로직 트랜지스터가 최적의 성능을 발휘하려면, NMOSFET의 채널 두께는 PMOSFET의 채널 두께보다 작아야 한다. 본 발명은 PMOSFET의 채널 두께는 상대적으로 두껍게 유지하면서 NMOSFET의 채널 두께만 선택적으로 얇게 조절할 수 있다. 이로써 PMOSFET의 성능의 열화(degradation) 없이 NMOSFET의 전기적 특성을 향상시킬 수 있다.
도 6a를 참조하여 설명한 3차원 트랜지스터는 NMOSFET으로 예시하였고, 도 6b를 참조하여 설명한 3차원 트랜지스터는 PMOSFET으로 예시하였으나, 본 발명이 이에 제한되는 것은 아니다. 일 실시예로, 도 6a에 나타난 3차원 트랜지스터는 PMOSFET에도 적용될 수 있다. 일 실시예로, 도 6b에 나타난 3차원 트랜지스터는 NMOSFET에도 적용될 수 있다.
도 7a 내지 도 12c는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다. 구체적으로, 도 7a, 도 8a, 도 9a, 도 10a, 도 11a 및 도 12a는 도 4의 A-A'선에 대응하는 단면도들이다. 도 9b, 도 10b, 도 11b 및 도 12b는 도 4의 B-B'선에 대응하는 단면도들이다. 도 9c 및 도 10c는 도 4의 C-C'선에 대응하는 단면도들이다. 도 7b, 도 8b, 도 11c 및 도 12c는 도 4의 D-D'선에 대응하는 단면도들이다.
도 7a 및 도 7b를 참조하면, 제1 및 제2 활성 영역들(AR1, AR2)을 포함하는 기판(100)이 제공될 수 있다. 기판(100) 상에 서로 교번적으로 적층된 활성층들(ACL) 및 희생층들(SAL)이 형성될 수 있다. 활성층들(ACL)은 실리콘(Si), 저마늄(Ge) 및 실리콘-저마늄(SiGe) 중 하나를 포함할 수 있고, 희생층들(SAL)은 실리콘(Si), 저마늄(Ge) 및 실리콘-저마늄(SiGe) 중 다른 하나를 포함할 수 있다.
희생층(SAL)은 활성층(ACL)에 대해 식각 선택비를 가질 수 있는 물질을 포함할 수 있다. 예를 들어, 활성층들(ACL)은 실리콘(Si)을 포함할 수 있고, 희생층들(SAL)은 실리콘-저마늄(SiGe)을 포함할 수 있다. 희생층들(SAL) 각각의 저마늄(Ge)의 농도는 10 at% 내지 30 at%일 수 있다.
기판(100)의 제1 및 제2 활성 영역들(AR1, AR2) 상에 마스크 패턴들이 각각 형성될 수 있다. 상기 마스크 패턴은 제2 방향(D2)으로 연장되는 라인 형태 또는 바(bar) 형태를 가질 수 있다.
상기 마스크 패턴들을 식각 마스크로 패터닝 공정을 수행하여, 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)을 정의하는 트렌치(TR)가 형성될 수 있다. 제1 활성 패턴(AP1)은 제1 활성 영역(AR1) 상에 형성될 수 있다. 제2 활성 패턴(AP2)은 제2 활성 영역(AR2) 상에 형성될 수 있다.
각각의 제1 및 제2 활성 패턴들(AP1, AP2) 상에 적층 패턴(STP)이 형성될 수 있다. 적층 패턴(STP)은 서로 교번적으로 적층된 활성층들(ACL) 및 희생층들(SAL)을 포함할 수 있다. 적층 패턴(STP)은 상기 패터닝 공정 동안 제1 및 제2 활성 패턴들(AP1, AP2)과 함께 형성될 수 있다.
트렌치(TR)를 채우는 소자 분리막(ST)이 형성될 수 있다. 구체적으로, 기판(100)의 전면 상에 제1 및 제2 활성 패턴들(AP1, AP2) 및 적층 패턴들(STP)을 덮는 절연막이 형성될 수 있다. 적층 패턴들(STP)이 노출될 때까지 상기 절연막을 리세스하여, 소자 분리막(ST)이 형성될 수 있다.
소자 분리막(ST)은, 실리콘 산화막 같은 절연 물질을 포함할 수 있다. 적층 패턴들(STP)은 소자 분리막(ST) 위로 노출될 수 있다. 다시 말하면, 적층 패턴들(STP)은 소자 분리막(ST) 위로 수직하게 돌출될 수 있다.
도 8a 및 도 8b를 참조하면, 기판(100) 상에 적층 패턴들(STP)을 가로지르는 희생 패턴들(PP)이 형성될 수 있다. 각각의 희생 패턴들(PP)은 제1 방향(D1)으로 연장되는 라인 형태(line shape) 또는 바 형태(bar shape)로 형성될 수 있다. 희생 패턴들(PP)은 제1 피치로 제2 방향(D2)을 따라 배열될 수 있다.
구체적으로 희생 패턴들(PP)을 형성하는 것은, 기판(100)의 전면 상에 희생막을 형성하는 것, 상기 희생막 상에 하드 마스크 패턴들(MP)을 형성하는 것, 및 하드 마스크 패턴들(MP)을 식각 마스크로 상기 희생막을 패터닝하는 것을 포함할 수 있다. 상기 희생막은 폴리실리콘을 포함할 수 있다.
희생 패턴들(PP) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 형성될 수 있다. 게이트 스페이서들(GS)을 형성하는 것은, 기판(100)의 전면 상에 게이트 스페이서막을 콘포멀하게 형성하는 것, 및 상기 게이트 스페이서막을 이방성 식각하는 것을 포함할 수 있다. 본 발명의 일 실시예로, 게이트 스페이서(GS)는 적어도 두 개의 막들을 포함하는 다중 막일 수 있다.
도 9a 내지 도 9c를 참조하면, 제1 활성 패턴(AP1) 상의 적층 패턴(STP) 내에 제1 리세스들(RCS1)이 형성될 수 있다. 제2 활성 패턴(AP2) 상의 적층 패턴(STP) 내에 제2 리세스들(RCS2)이 형성될 수 있다. 제1 및 제2 리세스들(RCS1, RCS2)을 형성하는 동안, 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 양 측 상의 소자 분리막(ST)이 더 리세스될 수 있다 (도 9c 참고).
구체적으로, 하드 마스크 패턴들(MA) 및 게이트 스페이서들(GS)을 식각 마스크로 제1 활성 패턴(AP1) 상의 적층 패턴(STP)을 식각하여, 제1 리세스들(RCS1)이 형성될 수 있다. 제1 리세스(RCS1)는, 한 쌍의 희생 패턴들(PP) 사이에 형성될 수 있다. 제1 리세스(RCS1)의 제2 방향(D2)으로의 폭은, 기판(100)에 가까워질수록 작아질 수 있다.
활성층들(ACL)로부터, 서로 인접하는 제1 리세스들(RCS1) 사이에 순차적으로 적층된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)이 각각 형성될 수 있다. 서로 인접하는 제1 리세스들(RCS1) 사이의 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)은, 제1 채널 패턴(CH1)을 구성할 수 있다.
제1 리세스(RCS1)에 의해 희생층들(SAL)이 노출될 수 있다. 노출된 희생층들(SAL)에 대한 선택적 식각 공정을 수행할 수 있다. 상기 식각 공정은 실리콘-저마늄만을 선택적으로 제거하는 습식 식각 공정을 포함할 수 있다. 상기 식각 공정에 의해 각각의 희생층들(SAL)은 인덴트(indented)되어, 인덴트 영역(IDR)이 형성될 수 있다. 인덴트 영역(IDR)에 의해 희생층(SAL)의 측벽은 오목해질 수 있다.
도 9a 내지 도 9c를 다시 참조하면, 제2 활성 패턴(AP2) 상의 적층 패턴(STP) 내의 제2 리세스들(RCS2)은, 제1 리세스들(RCS1)을 형성하는 것과 유사한 방법으로 형성될 수 있다. 제2 리세스(RCS2)에 의해 노출된 희생층들(SAL)에 대한 선택적 식각 공정이 수행되어, 제2 리세스(RCS2) 내에 인덴트 영역들(IDR)이 형성될 수 있다. 인덴트 영역들(IDR)에 의해 제2 리세스(RCS2)는 물결 모양의 내측벽을 가질 수 있다. 서로 인접하는 제2 리세스들(RCS2) 사이의 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)은, 제2 채널 패턴(CH2)을 구성할 수 있다.
도 10a 내지 도 10c를 참조하면, 제1 리세스들(RCS1) 내에 제1 소스/드레인 패턴들(SD1)이 각각 형성될 수 있다. 구체적으로, 제1 리세스(RCS1)의 내측벽을 시드층(seed layer)으로 하는 제1 SEG 공정을 수행하여, 제1 리세스(RCS1)를 채우는 에피택시얼 층이 형성될 수 있다. 상기 에피택시얼 층은, 제1 리세스(RCS1)에 의해 노출된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 및 제1 활성 패턴(AP1)(즉, 기판(100)의 상부)을 시드로 하여 성장될 수 있다. 일 예로, 상기 제1 SEG 공정은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정 또는 분자 빔 에피택시(Molecular Beam Epitaxy: MBE) 공정을 포함할 수 있다.
본 발명의 일 실시예로, 제1 소스/드레인 패턴(SD1)은 기판(100)과 동일한 반도체 원소(예를 들어, Si)를 포함할 수 있다. 제1 소스/드레인 패턴(SD1)이 형성되는 동안, 제1 소스/드레인 패턴(SD1)이 n형을 갖도록 하는 불순물(예를 들어, 인, 비소 또는 안티모니)이 인-시추(in-situ)로 주입될 수 있다. 다른 예로, 제1 소스/드레인 패턴(SD1)이 형성된 후 제1 소스/드레인 패턴(SD1)에 불순물이 주입될 수 있다.
제2 리세스들(RCS2) 내에 제2 소스/드레인 패턴들(SD2)이 각각 형성될 수 있다. 구체적으로, 제2 소스/드레인 패턴(SD2)은 제2 리세스(RCS2)의 내측벽을 시드층으로 하는 제2 SEG 공정을 수행하여 형성될 수 있다. 제2 소스/드레인 패턴(SD2)은 제2 리세스(RCS2)에 의해 노출된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3), 희생층들(SAL) 및 제2 활성 패턴(AP2)(즉, 기판(100)의 상부)을 시드로 하여 성장될 수 있다.
본 발명의 일 실시예로, 제2 소스/드레인 패턴(SD2)은 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소(예를 들어, SiGe)를 포함할 수 있다. 제2 소스/드레인 패턴(SD2)이 형성되는 동안, 제2 소스/드레인 패턴(SD2)이 p형을 갖도록 하는 불순물(예를 들어, 보론, 갈륨 또는 인듐)이 인-시추(in-situ)로 주입될 수 있다. 다른 예로, 제2 소스/드레인 패턴(SD2)이 형성된 후 제2 소스/드레인 패턴(SD2)에 불순물이 주입될 수 있다.
도 11a 내지 도 11c를 참조하면, 제1 및 제2 소스/드레인 패턴들(SD1, SD2), 하드 마스크 패턴들(MP) 및 게이트 스페이서들(GS)을 덮는 제1 층간 절연막(110)이 형성될 수 있다. 일 예로, 제1 층간 절연막(110)은 실리콘 산화막을 포함할 수 있다.
희생 패턴들(PP)의 상면들이 노출될 때까지 제1 층간 절연막(110)이 평탄화될 수 있다. 제1 층간 절연막(110)의 평탄화는 에치백(Etch Back) 또는 CMP(Chemical Mechanical Polishing) 공정을 이용하여 수행될 수 있다. 상기 평탄화 공정 동안, 하드 마스크 패턴들(MP)은 모두 제거될 수 있다. 결과적으로, 제1 층간 절연막(110)의 상면은 희생 패턴들(PP)의 상면들 및 게이트 스페이서들(GS)의 상면들과 공면을 이룰 수 있다.
노출된 희생 패턴들(PP)이 선택적으로 제거될 수 있다. 희생 패턴들(PP)이 제거됨으로써, 제1 및 제2 채널 패턴들(CH1, CH2)을 노출하는 외측 영역(ORG)이 형성될 수 있다 (도 11c 참조). 희생 패턴들(PP)을 제거하는 것은, 폴리실리콘을 선택적으로 식각하는 식각액을 이용한 습식 식각을 포함할 수 있다.
외측 영역(ORG)을 통해 노출된 희생층들(SAL)이 선택적으로 제거되어, 내측 영역들(IRG)이 형성될 수 있다 (도 11c 참조). 구체적으로, 희생층들(SAL)을 선택적으로 식각하는 식각 공정을 수행하여, 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)은 그대로 잔류시킨 채 희생층들(SAL)만을 제거할 수 있다. 상기 식각 공정은, 상대적으로 높은 저마늄 농도를 갖는 실리콘-저마늄에 대해 높은 식각률을 가질 수 있다. 예를 들어, 상기 식각 공정은 저마늄 농도가 10 at%보다 큰 실리콘-저마늄에 대해 높은 식각률을 가질 수 있다.
상기 식각 공정 동안 제1 및 제2 활성 영역들(AR1, AR2) 상의 희생층들(SAL)이 제거될 수 있다. 상기 식각 공정은 습식 식각일 수 있다. 상기 식각 공정에 사용되는 식각 물질은 상대적으로 높은 저마늄 농도를 갖는 희생층(SAL)을 빠르게 제거할 수 있다.
도 11c를 다시 참조하면, 희생층들(SAL)이 선택적으로 제거됨으로써, 각각의 제1 및 제2 활성 패턴들(AP1, AP2) 상에는 적층된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)만이 잔류할 수 있다. 희생층들(SAL)이 제거된 영역들을 통해 제1 내지 제3 내측 영역들(IRG1, IRG2, IRG3)이 각각 형성될 수 있다.
구체적으로, 활성 패턴(AP1 또는 AP2)과 제1 반도체 패턴(SP1) 사이에 제1 내측 영역(IRG1)이 형성되고, 제1 반도체 패턴(SP1)과 제2 반도체 패턴(SP2) 사이에 제2 내측 영역(IRG2)이 형성되며, 제2 반도체 패턴(SP2)과 제3 반도체 패턴(SP3) 사이에 제3 내측 영역(IRG3)이 형성될 수 있다.
도 11a 및 도 11c를 다시 참조하면, 본 발명의 실시예들에 따른 제1 활성 패턴(AP1) 상의 제1 내지 제3 내측 영역들(IRG1, IRG2, IRG3)은 수직적으로 더 확장될 수 있다. 이로써 제1 활성 패턴(AP1) 상의 제1 내지 제3 내측 영역들(IRG1, IRG2, IRG3) 각각은 눈(eye) 형태를 가질 수 있다 (도 11a 참조). 제1 활성 패턴(AP1) 상의 내측 영역(IRG)을 확장하는 것은, 내측 영역(IRG)에 의해 노출된 반도체 패턴(SP1, SP2, SP3)을 리세스하는 것을 포함할 수 있다. 이하, 도 13a 내지 도 16b를 참조하여 제1 활성 패턴(AP1) 상의 내측 영역(IRG)을 선택적으로 확장하는 방법을 보다 상세히 설명한다.
도 13a, 14a, 15a 및 16a는 도 11a의 M 영역을 형성하는 방법을 설명하기 위한 확대도들이다. 도 13b, 14b, 15b 및 16b는 도 11b의 N 영역을 형성하는 방법을 설명하기 위한 확대도들이다.
도 13a 및 도 13b를 참조하면, 희생 패턴(PP)이 선택적으로 제거되어, 외측 영역(ORG)이 형성될 수 있다. 외측 영역(ORG)은 제1 소스/드레인 패턴들(SD1) 사이의 희생층들(SAL)을 노출할 수 있다. 외측 영역(ORG)은 제2 소스/드레인 패턴들(SD2) 사이의 희생층들(SAL)을 노출할 수 있다. 외측 영역(ORG)에 의해 노출된 희생층들(SAL)을 선택적으로 제거할 수 있다. 이로써 순차적으로 적층된 제1 내지 제3 내측 영역들(IRG1, IRG2, IRG3)이 형성될 수 있다. 각각의 제1 내지 제3 내측 영역들(IRG1, IRG2, IRG3)은 빈 공간일 수 있다. 제1 내지 제3 내측 영역들(IRG1, IRG2, IRG3)은 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)을 노출할 수 있다.
제1 활성 패턴(AP1) 상의 내측 영역(IRG)은 제2 활성 패턴(AP2) 상의 내측 영역(IRG)에 비해 제2 방향(D2)으로 더 큰 폭을 가질 수 있다. 예를 들어, 제1 활성 패턴(AP1) 상의 제3 내측 영역(IRG3)은 제9 폭(WI9)을 가질 수 있고, 제2 활성 패턴(AP2) 상의 제3 내측 영역(IRG3)은 제9 폭(WI9)보다 작은 제10 폭(WI10)을 가질 수 있다. 이는 서로 인접하는 제2 소스/드레인 패턴들(SD2) 사이의 간격이 서로 인접하는 제1 소스/드레인 패턴들(SD1) 사이의 간격보다 작기 때문이다.
도 14a 및 도 14b를 참조하면, 제1 내지 제3 내측 영역들(IRG1, IRG2, IRG3) 내에 스페이서막(SPL)이 콘포멀하게 형성될 수 있다. 스페이서막(SPL)은 외측 영역(ORG)에도 형성될 수 있다. 스페이서막(SPL)은 ALD 또는 CVD와 같은 증착 공정을 이용하여 형성될 수 있다. 스페이서막(SPL)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산질화막 중 적어도 하나를 포함할 수 있다. 스페이서막(SPL)은 내측 영역(IRG)을 완전히 채우지 않을 두께로 형성될 수 있다.
제1 활성 패턴(AP1) 상에 스페이서막(SPL)에 의해 둘러싸인 내측 영역(IRG)의 크기는, 제2 활성 패턴(AP2) 상에 스페이서막(SPL)에 의해 둘러싸인 내측 영역(IRG)의 크기보다 클 수 있다. 예를 들어, 제1 활성 패턴(AP1) 상에 스페이서막(SPL)에 의해 둘러싸인 내측 영역(IRG)은 제11 폭(WI11)을 가질 수 있고, 제2 활성 패턴(AP2) 상에 스페이서막(SPL)에 의해 둘러싸인 내측 영역(IRG)은 제11 폭(WI11)보다 작은 제12 폭(WI12)을 가질 수 있다.
도 15a 및 도 15b를 참조하면, 스페이서막(SPL)에 대한 건식 식각 공정이 수행될 수 있다. 상기 건식 식각 공정은 스페이서막(SPL)을 수직 방향, 즉 제3 방향(D3)에 평행한 방향으로 식각할 수 있다. 상기 건식 식각 공정에 의해 스페이서막(SPL)의 제3 방향(D3)으로의 두께가 감소될 수 있다. 한편, 상기 건식 식각 공정에 의해 스페이서막(SPL)의 제2 방향(D2)으로의 두께는 별다른 변화가 없을 수 있다.
제1 활성 패턴(AP1) 상에서의 스페이서막(SPL)의 수직 방향으로의 식각률(ETR1)은, 제2 활성 패턴(AP2) 상에서의 스페이서막(SPL)의 수직 방향으로의 식각률(ETR2)보다 클 수 있다. 이는 제1 활성 패턴(AP1) 상에 스페이서막(SPL)에 의해 둘러싸인 내측 영역(IRG)의 크기가 제2 활성 패턴(AP2) 상에 스페이서막(SPL)에 의해 둘러싸인 내측 영역(IRG)의 크기보다 크기 때문이다 (WI11 > WI12). 이로써 식각 가스가 제2 활성 패턴(AP2) 상의 내측 영역(IRG)보다 제1 활성 패턴(AP1) 상의 내측 영역(IRG)에 침투하는 것이 보다 원활할 수 있다.
제1 활성 패턴(AP1) 상에서의 식각률(ETR1)과 제2 활성 패턴(AP2) 상에서의 식각률(ETR2)의 차이로 인해, 제1 활성 패턴(AP1) 상의 스페이서막(SPL)의 수직 방향으로의 두께(TK7)는 제2 활성 패턴(AP2) 상의 스페이서막(SPL)의 수직 방향으로의 두께(TK8)보다 작을 수 있다.
도 16a 및 도 16b를 참조하면, 스페이서막(SPL)에 대한 습식 식각 공정이 수행될 수 있다. 상기 습식 식각 공정은 스페이서막(SPL)을 등방성으로 식각할 수 있다. 상기 습식 식각 공정은 제2 채널 패턴(CH2) 상의 스페이서막(SPL)이 제거될 때까지 수행될 수 있다.
상술한 바와 같이 제2 채널 패턴(CH2) 상의 스페이서막(SPL)의 두께(도 15b의 TK8)은 제1 채널 패턴(CH1) 상의 스페이서막(SPL)의 두께(도 15a의 TK7)보다 크기 때문에, 제2 채널 패턴(CH2)의 반도체 패턴들(SP1-SP3)이 노출될 때까지 상기 습식 식각 공정을 진행할 경우, 제1 채널 패턴(CH1)의 반도체 패턴들(SP1-SP3)에서 과식각이 발생할 수 있다.
구체적으로, 상기 습식 식각 공정에 의해 제1 채널 패턴(CH1)의 반도체 패턴들(SP1-SP3) 상의 스페이서막(SPL)이 모두 제거되면, 제1 채널 패턴(CH1)의 반도체 패턴들(SP1-SP3)이 산화될 수 있다. 반도체 패턴들(SP1-SP3)의 산화물이 제거될 수 있다. 이로써 제1 채널 패턴(CH1)의 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)에는 제1 내지 제6 채널 리세스들(RS1-RS6)이 형성될 수 있다. 상기 습식 식각 공정에 의해 노출된 제1 활성 패턴(AP1)의 상부가 산화 및 제거되어, 바디 리세스(BRS)가 형성될 수 있다.
상기 습식 식각 공정은 제2 채널 패턴(CH2)의 반도체 패턴들(SP1-SP3)이 노출될 때 중지되므로, 제2 채널 패턴(CH2)의 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)에는 채널 리세스가 형성되지 않을 수 있다. 다른 실시예로, 제2 채널 패턴(CH2)에 채널 리세스가 형성되나 제1 채널 패턴(CH1)의 채널 리세스(RS1-RS6)에 비해 작은 리세스 깊이로 형성될 수 있다.
앞서 도 15a 및 도 15b의 건식 식각 공정에 의해 스페이서막(SPL)의 수평 두께는 상대적으로 크게 잔류할 수 있다. 이로써 상기 습식 식각 공정 후에도 스페이서막(SPL)의 일부는 잔류하여 내측 스페이서(ISP)를 형성할 수 있다. 내측 스페이서(ISP)는 소스/드레인 패턴(SD1, SD2)의 표면 및 반도체 패턴(SP1-SP3)의 사이드부(EDP)를 덮을 수 있다.
채널 리세스들(RS1-RS6)에 의해, 제1 채널 패턴(CH1)의 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각은 아령(dumbbell) 형태로 형성될 수 있다. 예를 들어 제1 채널 패턴(CH1)의 제2 반도체 패턴(SP2)은 중심부(CTP) 및 중심부(CTP)의 양 측의 사이드부들(EDP)을 포함할 수 있다. 상기 습식 식각 공정에 의해 중심부(CTP)는 리세스되어 제1 두께(TK1)를 가질 수 있다. 사이드부(EDP)는 내측 스페이서(ISP)에 의해 보호되어 제1 두께(TK1)보다 큰 제2 두께(TK2)를 유지할 수 있다. 본 발명의 일 실시예로, 제2 두께(TK2)에 대한 제1 두께(TK1)의 비(TK1/TK2)는 0.2 내지 0.8일 수 있다.
제2 채널 패턴(CH2) 상의 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)은 상기 습식 식각 공정 동안 스페이서막(SPL)에 의해 보호될 수 있다. 이로써 제2 채널 패턴(CH2)의 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각은 막대기(rod) 형태를 유지할 수 있다. 예를 들어 제2 채널 패턴(CH2)의 제2 반도체 패턴(SP2)의 중심부(CTP)는 제4 두께(TK4)를 가질 수 있다. 제2 채널 패턴(CH2)의 제2 반도체 패턴(SP2)의 사이드부(EDP)는 제4 두께(TK4)와 실질적으로 동일한 제5 두께(TK5)를 가질 수 있다. 본 발명의 일 실시예로, 제5 두께(TK5)에 대한 제4 두께(TK4)의 비(TK4/TK5)는 0.8 내지 1.0일 수 있다.
본 발명의 다른 실시예에 따르면, 앞서 도 14a 내지 도 16b를 참조하여 설명한 스페이서막(SPL)의 형성 공정, 건식 식각 공정 및 습식 식각 공정은 반복 수행될 수 있다. 스페이서막(SPL)의 형성 공정, 건식 식각 공정 및 습식 식각 공정으로 이루어진 사이클이 수행될 때마다 채널 리세스(RS1-RS6)는 더 깊어지고 내측 스페이서(ISP)는 더 두꺼워질 수 있다.
도 11c를 다시 참조하면, 앞서 도 16a 및 도 16b를 참조하여 설명한 바와 같이, 제1 채널 패턴(CH1)의 반도체 패턴(SP1-SP3)은 스페이서막(SPL)의 습식 식각 공정 동안 그의 두께가 감소할 수 있다. 반면 제2 채널 패턴(CH2)의 반도체 패턴(SP1-SP3)은 스페이서막(SPL)의 습식 식각 공정 동안 그의 두께가 실질적으로 변하지 않을 수 있다. 예를 들어 제1 채널 패턴(CH1)의 반도체 패턴(SP1-SP3)은 제1 두께(TK1)를 갖지만 제2 채널 패턴(CH2)의 반도체 패턴(SP1-SP3)은 제1 두께(TK1)보다 큰 제4 두께(TK4)를 가질 수 있다. 한편 제1 채널 패턴(CH1)의 반도체 패턴(SP1-SP3)의 제1 방향(D1)으로의 폭(CW1)은 제2 채널 패턴(CH2)의 반도체 패턴(SP1-SP3)의 제1 방향(D1)으로의 폭(CW2)과 실질적으로 동일할 수 있다.
도 12a 내지 도 12c를 참조하면, 노출된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 상에 게이트 절연막(GI)이 형성될 수 있다. 게이트 절연막(GI)은 각각의 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)을 둘러싸도록 형성될 수 있다. 각각의 제1 내지 제3 내측 영역들(IRG1, IRG2, IRG3) 내에 게이트 절연막(GI)이 형성될 수 있다. 외측 영역(ORG) 내에 게이트 절연막(GI)이 형성될 수 있다. 게이트 절연막(GI)을 형성하는 것은, 실리콘 산화막 및 고유전막을 순차적으로 형성하는 것을 포함할 수 있다.
게이트 절연막(GI) 상에 게이트 전극(GE)이 형성될 수 있다. 게이트 전극(GE)은, 제1 내지 제3 내측 영역들(IRG1, IRG2, IRG3) 내에 각각 형성되는 제1 내지 제3 내측 전극들(PO1, PO2, PO3) 및 외측 영역(ORG) 내에 형성되는 외측 게이트 전극(OGE)을 포함할 수 있다.
제1 활성 패턴(AP1) 상에서, 상술한 바디 리세스(BRS) 및 채널 리세스들(RS1-RS6)에 의해, 채널에 인접하는 내측 전극(IGE)이 3차원적 게이트 구조를 갖도록 형성될 수 있다. 이로써 본 발명에 따른 게이트 전극(GE)은 유효 채널 길이(ECL)를 증가시키고 단채널 효과로 인한 문제점들을 방지할 수 있다.
게이트 전극(GE)을 리세스하여, 게이트 전극(GE)의 상면이 게이트 스페이서(GS)의 상면보다 낮아지도록 할 수 있다. 리세스된 게이트 전극(GE) 상에 게이트 캐핑 패턴(GP)이 형성될 수 있다. 게이트 캐핑 패턴(GP)의 상면은 게이트 스페이서(GS)의 상면과 공면을 이룰 수 있다.
도 5a 내지 도 5d를 다시 참조하면, 제1 층간 절연막(110) 상에 제2 층간 절연막(120)이 형성될 수 있다. 제2 층간 절연막(120)은 실리콘 산화막을 포함할 수 있다. 제2 층간 절연막(120) 및 제1 층간 절연막(110)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 전기적으로 연결되는 활성 콘택들(AC)이 형성될 수 있다. 제2 층간 절연막(120) 및 게이트 캐핑 패턴(GP)을 관통하여 게이트 전극(GE)과 전기적으로 연결되는 게이트 콘택(GC)이 형성될 수 있다.
각각의 활성 콘택(AC) 및 게이트 콘택(GC)을 형성하는 것은, 배리어 패턴(BM)을 형성하는 것 및 배리어 패턴(BM) 상에 도전 패턴(FM)을 형성하는 것을 포함할 수 있다. 배리어 패턴(BM)은 콘포멀하게 형성될 수 있으며, 금속막/금속 질화막을 포함할 수 있다. 도전 패턴(FM)은 저저항 금속을 포함할 수 있다.
싱글 하이트 셀(SHC)의 제1 경계(BD1) 및 제2 경계(BD2)에 분리 구조체들(DB)이 각각 형성될 수 있다. 분리 구조체(DB)는, 제2 층간 절연막(120)으로부터 게이트 전극(GE)을 관통하여 활성 패턴(AP1 또는 AP2) 내부로 연장될 수 있다. 분리 구조체(DB)는 실리콘 산화막 또는 실리콘 질화막과 같은 절연 물질을 포함할 수 있다.
활성 콘택들(AC) 및 게이트 콘택들(GC) 상에 제3 층간 절연막(130)이 형성될 수 있다. 제3 층간 절연막(130) 내에 제1 금속 층(M1)이 형성될 수 있다. 제3 층간 절연막(130) 상에 제4 층간 절연막(140)이 형성될 수 있다. 제4 층간 절연막(140) 내에 제2 금속 층(M2)이 형성될 수 있다.
후술할 실시예들에서는, 앞서 도 1 내지 도 6b를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 17은 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 것으로, 도 4의 D-D'선에 따른 단면도이다. 도 18은 도 17의 P-P'선을 따라 자른 평면도이다.
도 17을 참조하면, 제1 채널 패턴(CH1)의 제1 방향(D1)으로의 폭(CW1)은 제2 채널 패턴(CH2)의 제1 방향(D1)으로의 폭(CW2)보다 작을 수 있다. 제1 채널 패턴(CH1)의 나노 시트의 두께(TK1)는 제2 채널 패턴(CH2)의 나노 시트의 두께(TK4)보다 작을 수 있다.
제1 활성 패턴(AP1)의 상부는 불연속적으로 폭이 변화할 수 있다. 이로써 제1 활성 패턴(AP1)의 상부는 제1 계단식 구조(STE1)를 포함할 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2) 사이의 소자 분리막(ST)의 상면은 불연속적으로 높이가 변화할 수 있다. 이로써 제1 및 제2 활성 패턴들(AP1, AP2) 사이의 소자 분리막(ST)의 상면은 제2 계단식 구조(STE2)를 포함할 수 있다.
도 18을 참조하면, 제1 채널 패턴(CH1)의 나노 시트로서 대표적으로 제2 반도체 패턴(SP2)의 평면 형태가 예시되어 있다. 제2 반도체 패턴(SP2)의 양 측면들 각각은 제7 채널 리세스(RS7)를 포함할 수 있다. 제7 채널 리세스(RS7) 내에 게이트 절연막(GI) 및 외측 게이트 전극(OGE)이 제공될 수 있다.
제7 채널 리세스(RS7)에 의해 제2 반도체 패턴(SP2)은 평면적으로도 아령(dumbbell) 형태를 가질 수 있다. 예를 들어 제2 반도체 패턴(SP2)은 중심부(CTP) 및 중심부(CTP)의 양 측의 사이드부들(EDP)을 포함할 수 있다. 중심부(CTP)는 외측 게이트 전극들(OGE) 사이에 개재될 수 있다. 사이드부(EDP)는 게이트 스페이서들(GS) 사이에 개재될 수 있다.
사이드부(EDP)의 제1 방향(D1)으로의 폭(CW3)은, 중심부(CTP)의 제1 방향(D1)으로의 폭(CW1)보다 클 수 있다. 본 발명의 일 실시예로, 사이드부(EDP)의 폭(CW3)에 대한 중심부(CTP)의 폭(CW1)의 비(CW1/CW3)는 0.2 내지 0.8일 수 있다.
도 19 내지 도 21은 앞서 설명한 도 17 및 도 18에 나타난 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다. 구체적으로, 도 19 내지 도 21은 도 4의 D-D'선에 대응하는 단면도들이다.
도 19를 참조하면, 앞서 설명한 도 10a 내지 도 10c의 결과물 상에 희생 패턴들(PP) 및 희생층들(SAL)을 선택적으로 제거하는 공정이 수행될 수 있다. 이후 제1 및 제2 채널 패턴들(CH1, CH2) 상에 제1 마스크막(MSL)이 형성될 수 있다.
도 20을 참조하면, 제1 마스크막(MSL) 상에 제2 활성 영역(AR2)만을 선택적으로 덮는 제2 마스크막(PTL)이 형성될 수 있다. 제2 마스크막(PTL)은 제1 활성 영역(AR1)을 노출할 수 있다.
제2 마스크막(PTL)을 식각 마스크로 노출된 제1 마스크막(MSL)을 선택적으로 제거할 수 있다. 이로써 제1 활성 영역(AR1) 상의 제1 마스크막(MSL)이 모두 제거될 수 있다. 제1 마스크막(MSL)을 선택적으로 제거하는 동안, 제1 활성 영역(AR1) 상의 소자 분리막(ST)의 상부도 과식각에 의해 제거될 수 있다. 이로써 소자 분리막(ST)의 상면에 제2 계단식 구조(STE2)가 형성될 수 있다. 제2 계단식 구조(STE2)는 제1 및 제2 활성 영역들(AR1, AR2) 사이의 경계에 형성될 수 있다.
도 21을 참조하면, 제2 마스크막(PTL)이 선택적으로 제거될 수 있다. 일 예로 제2 마스크막(PTL)을 제거하는 것은, 애싱 공정(ashing process)을 포함할 수 있다. 제2 마스크막(PTL)을 제거하는 동안, 노출된 제1 활성 패턴(AP1)의 상부와 제1 채널 패턴(CH1)은 부분적으로 제거될 수 있다. 예를 들어 애싱 공정 동안 노출된 반도체(예를 들어, Si)에 대한 손실(loss)이 발생할 수 있다. 한편 제2 활성 패턴(AP2) 및 제2 채널 패턴(CH2)은 제2 마스크막(PTL)을 제거하는 동안 제1 마스크막(MSL)에 의해 보호될 수 있다.
노출된 제1 활성 패턴(AP1)의 상부가 부분적으로 제거되어, 제1 활성 패턴(AP1)의 상부에 제1 계단식 구조(STE1)가 형성될 수 있다. 노출된 제1 채널 패턴(CH1)이 부분적으로 제거될 수 있다. 이로써, 제1 채널 패턴(CH1)의 나노 시트의 폭(CW1)은 제2 채널 패턴(CH2)의 나노 시트의 폭(CW2)보다 작아질 수 있다. 제1 채널 패턴(CH1)의 나노 시트의 두께(TK1)는 제2 채널 패턴(CH2)의 나노 시트의 두께(TK4)보다 작아질 수 있다.
잔류하는 제1 마스크막(MSL)이 모두 선택적으로 제거될 수 있다. 이후의 공정은 앞서 도 12a 내지 도 12c를 참조하여 설명한 것과 실질적으로 동일할 수 있다.
도 22 내지 도 24 각각은 본 발명의 다른 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 도 5a의 M 영역을 나타낸 확대도이다.
도 22를 참조하면, 제1 내지 제6 채널 리세스들(RS1-RS6)은 하위 티어에서 상위 티어로 갈수록 리세스 깊이가 점진적으로 감소할 수 있다. 제1 내지 제6 채널 리세스들(RS1-RS6)은 하위 티어에서 상위 티어로 갈수록 제2 방향(D2)으로의 리세스 폭이 점진적으로 감소할 수 있다.
예를 들어, 제2 채널 리세스(RS2)의 제2 리세스 깊이(DE2)는 제1 채널 리세스(RS1)의 제1 리세스 깊이(DE1)보다 작을 수 있다. 제3 채널 리세스(RS3)의 제3 리세스 깊이(DE3)는 제2 채널 리세스(RS2)의 제2 리세스 깊이(DE2)보다 작을 수 있다. 제4 채널 리세스(RS4)의 제4 리세스 깊이(DE4)는 제3 채널 리세스(RS3)의 제3 리세스 깊이(DE3)보다 작을 수 있다. 제5 채널 리세스(RS5)의 제5 리세스 깊이(DE5)는 제4 채널 리세스(RS4)의 제4 리세스 깊이(DE4)보다 작을 수 있다. 제6 채널 리세스(RS6)의 제6 리세스 깊이(DE6)는 제5 채널 리세스(RS5)의 제5 리세스 깊이(DE5)보다 작을 수 있다.
제2 채널 리세스(RS2)의 제2 리세스 폭(RWI2)은 제1 채널 리세스(RS1)의 제1 리세스 폭(RWI1)보다 작을 수 있다. 제3 채널 리세스(RS3)의 제3 리세스 폭(RWI3)은 제2 채널 리세스(RS2)의 제2 리세스 폭(RWI2)보다 작을 수 있다. 제4 채널 리세스(RS4)의 제4 리세스 폭(RWI4)는 제3 채널 리세스(RS3)의 제3 리세스 폭(RWI3)보다 작을 수 있다. 제5 채널 리세스(RS5)의 제5 리세스 폭(RWI5)는 제4 채널 리세스(RS4)의 제4 리세스 폭(RWI4)보다 작을 수 있다. 제6 채널 리세스(RS6)의 제6 리세스 폭(RWI6)는 제5 채널 리세스(RS5)의 제5 리세스 폭(RWI5)보다 작을 수 있다.
바디 리세스(BRS)는 채널 리세스(RS1-RS6)보다 리세스 폭이 클 수 있다. 바디 리세스(BRS)는 채널 리세스(RS1-RS6)보다 리세스 깊이가 클 수 있다. 예를 들어, 바디 리세스(BRS)의 리세스 깊이(BDE)는 제1 채널 리세스(RS1)의 제1 리세스 깊이(DE1)보다 클 수 있다. 바디 리세스(BRS)의 리세스 폭(BWI)는 제1 채널 리세스(RS1)의 제1 리세스 폭(RWI1)보다 클 수 있다.
제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각의 중심부(CTP)의 두께는, 하위 티어에서 상위 티어로 갈수록 점진적으로 증가할 수 있다. 예를 들어, 제2 반도체 패턴(SP2)의 두께(TK1)는 제1 반도체 패턴(SP1)의 두께(TK9)보다 클 수 있다. 제3 반도체 패턴(SP3)의 두께(TK10)는 제2 반도체 패턴(SP2)의 두께(TK1)보다 클 수 있다.
앞서 도 15a 및 도 16a를 참조하여 설명한 바와 같이, 내측 영역(IRG)의 크기가 커질수록 스페이서막(SPL)의 식각률이 증가할 수 있다. 이로써 내측 영역(IRG)의 크기가 커질수록 과식각이 더 많이 발생할 수 있다. 상기 과식각에 의해 제1 채널 패턴(CH1)에 바디 리세스(BRS) 및 채널 리세스(RS1-RS6)가 형성될 수 있다. 따라서 내측 영역(IRG)의 크기가 큰 하위 티어가 내측 영역(IRG)의 크기가 작은 상위 티어보다 채널 리세스가 더 크게 형성될 수 있다.
도 23을 참조하면, 앞서 도 22를 참조하여 설명한 것과 달리 제1 내지 제6 채널 리세스들(RS1-RS6)은 하위 티어에서 상위 티어로 갈수록 리세스 깊이가 점진적으로 증가할 수 있다.
예를 들어, 제2 채널 리세스(RS2)의 제2 리세스 깊이(DE2)는 제1 채널 리세스(RS1)의 제1 리세스 깊이(DE1)보다 클 수 있다. 제3 채널 리세스(RS3)의 제3 리세스 깊이(DE3)는 제2 채널 리세스(RS2)의 제2 리세스 깊이(DE2)보다 클 수 있다. 제4 채널 리세스(RS4)의 제4 리세스 깊이(DE4)는 제3 채널 리세스(RS3)의 제3 리세스 깊이(DE3)보다 클 수 있다. 제5 채널 리세스(RS5)의 제5 리세스 깊이(DE5)는 제4 채널 리세스(RS4)의 제4 리세스 깊이(DE4)보다 클 수 있다. 제6 채널 리세스(RS6)의 제6 리세스 깊이(DE6)는 제5 채널 리세스(RS5)의 제5 리세스 깊이(DE5)보다 클 수 있다.
바디 리세스(BRS)는 채널 리세스(RS1-RS6)보다 리세스 깊이가 작을 수 있다. 예를 들어, 바디 리세스(BRS)의 리세스 깊이(BDE)는 제1 채널 리세스(RS1)의 제1 리세스 깊이(DE1)보다 작을 수 있다.
제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각의 중심부(CTP)의 두께는, 하위 티어에서 상위 티어로 갈수록 점진적으로 감소할 수 있다. 예를 들어, 제2 반도체 패턴(SP2)의 두께(TK1)는 제1 반도체 패턴(SP1)의 두께(TK9)보다 작을 수 있다. 제3 반도체 패턴(SP3)의 두께(TK10)는 제2 반도체 패턴(SP2)의 두께(TK1)보다 작을 수 있다.
앞서 도 15a 및 도 16a를 참조하여 설명한 스페이서막(SPL)에 대한 건식 식각 공정 및 습식 식각 공정은, 상위 티어에서의 식각률이 하위 티어에서의 식각률보다 더 클 수 있다. 티어(즉, 기판(100)으로부터의 높이)에 따른 식각률의 차이가 커지도록 식각 레시피를 조절할 경우, 도 23에 나타난 바와 같이 상위 티어가 하위 티어보다 채널 리세스가 더 크게 형성될 수 있다.
도 24를 참조하면, 제1 활성 패턴(AP1)의 상부에 바디 리세스(BRS)가 생략될 수 있다. 즉 서로 인접하는 제1 소스/드레인 패턴들(SD1) 사이의 제1 활성 패턴(AP1)의 상면은 평평할 수 있다. 제1 내측 전극(PO1)의 상면(TOS)은 볼록하지만, 제1 내측 전극(PO1)의 바닥면(BTS)은 평평할 수 있다. 바디 리세스(BRS)가 생략됨으로써, 게이트 전극(GE)의 제1 내측 전극(PO1)의 크기(또는 부피)는 제2 내측 전극(PO2)의 크기(또는 부피)보다 작아질 수도 있다. 제2 활성 패턴(AP2)의 상부에도 바디 리세스(BRS)가 생략될 수 있다.
제1 활성 패턴(AP1)의 상면 상에 반도체 층(SMCL)이 제공될 수 있다. 반도체 층(SMCL)은 제1 활성 패턴(AP1)의 상면으로부터 성장된 에피택시얼 층일 수 있다. 반도체 층(SMCL)은 실리콘(Si), 저마늄(Ge) 및 실리콘-저마늄(SiGe) 중 하나를 포함할 수 있다. 일 예로 반도체 층(SMCL)이 실리콘(Si)을 포함할 경우, 반도체 층(SMCL)과 제1 활성 패턴(AP1) 사이의 경계가 구별되지 않을 수 있다. 반도체 층(SMCL)은 바디 리세스가 형성되는 것을 방지하는 기능을 수행할 수 있다.
도 25는 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 것으로, 도 4의 A-A'선에 따른 단면도이다. 도 25를 참조하면, 제1 채널 패턴(CH1)은 순차적으로 적층된 제1 내지 제4 반도체 패턴들(SP1-SP4)을 포함할 수 있다. 즉 제1 채널 패턴(CH1)은 한 쌍의 제1 소스/드레인 패턴들(SD1)을 연결하는 4개의 나노 시트들을 포함할 수 있다.
본 발명의 실시예들에 따른 3차원 반도체 소자는, N개의 나노 시트들이 적층된 MBCFET 또는 GAAFET을 포함할 수 있다. 상기 N은 2 이상의 정수일 수 있다. 즉 본 발명의 트랜지스터는, 3개 또는 4개의 나노 시트들뿐만 아니라, 2개의 나노 시트들 또는 5개 이상의 나노 시트들도 포함할 수 있다.
게이트 전극(GE)은, 제1 내지 제4 반도체 패턴들(SP1-SP4) 아래에 각각 제공된 제1 내지 제4 내측 전극들(PO1-PO4)을 포함할 수 있다. 게이트 전극(GE)은 최상부의 반도체 패턴, 즉 제4 반도체 패턴(SP4) 상의 외측 게이트 전극(OGE)을 더 포함할 수 있다. 제1 내지 제4 내측 전극들(PO1-PO4)의 크기(또는 부피)는 하위 티어에서 상위 티어로 갈수록 점진적으로 감소할 수 있다.
도 26a 및 도 26b는 각각 도 5a의 M 영역 및 도 5b의 N 영역을 나타낸 확대도들이다. 도 26a 및 26b를 참조하면, 제1 활성 패턴(AP1) 상의 제1 내지 제3 내측 전극들(PO1, PO2, PO3) 각각의 측벽(SIS)은, 제1 소스/드레인 패턴(SD1)을 향해 볼록하게 돌출될 수 있다. 제2 활성 패턴(AP2) 상의 제1 내지 제3 내측 전극들(PO1, PO2, PO3) 각각의 측벽(SIS)은, 제2 소스/드레인 패턴(SD2)을 향해 볼록하게 돌출될 수 있다.
대표적으로 제2 내측 전극(PO2)과 소스/드레인 패턴(SD1, SD2) 사이에 개재된 내측 스페이서(ISP)는 모래시계 형태를 가질 수 있다. 내측 스페이서(ISP)의 제2 방향(D2)으로의 두께는 제1 반도체 패턴(SP1)에서 제2 반도체 패턴(SP2)으로 갈수록 감소하다가 다시 증가할 수 있다.
제1 활성 패턴(AP1) 상의 내측 스페이서(ISP)는 그의 중앙에서 제11 두께(TK11)를 가질 수 있고, 제2 활성 패턴(AP2) 상의 내측 스페이서(ISP)는 그의 중앙에서 제12 두께(TK12)를 가질 수 있다. 제11 두께(TK11)와 제12 두께(TK12)는 서로 다를 수 있다.
본 발명의 일 실시예로, 제11 두께(TK11)는 제12 두께(TK12)보다 작을 수 있다. 다시 말하면, 제1 활성 패턴(AP1) 상의 내측 전극(PO1-PO3)의 측벽(SIS)은, 제2 활성 패턴(AP2) 상의 내측 전극(PO1-PO3)의 측벽(SIS)보다 수평적으로 더 돌출될 수 있다.
도 27a 및 도 27b는 각각 도 5a의 M 영역 및 도 5b의 N 영역을 나타낸 확대도들이다. 도 27a 및 27b를 참조하면, 제1 활성 패턴(AP1) 상의 제1 내지 제3 내측 전극들(PO1, PO2, PO3) 각각의 측벽(SIS)은, 제1 소스/드레인 패턴(SD1)으로부터 멀어지도록 오목하게 함몰될 수 있다. 제2 활성 패턴(AP2) 상의 제1 내지 제3 내측 전극들(PO1, PO2, PO3) 각각의 측벽(SIS)은, 제2 소스/드레인 패턴(SD2)으로부터 멀어지도록 오목하게 함몰될 수 있다.
대표적으로 제2 내측 전극(PO2)과 소스/드레인 패턴(SD1, SD2) 사이에 개재된 내측 스페이서(ISP)는 반달 모양 또는 초승달 모양(half-moon or crescent-shaped)을 가질 수 있다.
제1 활성 패턴(AP1) 상의 내측 스페이서(ISP)는 그의 중앙에서 제13 두께(TK13)를 가질 수 있고, 제2 활성 패턴(AP2) 상의 내측 스페이서(ISP)는 그의 중앙에서 제14 두께(TK14)를 가질 수 있다. 제13 두께(TK13)와 제14 두께(TK14)는 서로 다를 수 있다.
본 발명의 일 실시예로, 제13 두께(TK13)는 제14 두께(TK14)보다 클 수 있다. 다시 말하면, 제1 활성 패턴(AP1) 상의 내측 전극(PO1-PO3)의 측벽(SIS)은, 제2 활성 패턴(AP2) 상의 내측 전극(PO1-PO3)의 측벽(SIS)보다 수평적으로 더 함몰될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.

Claims (20)

  1. 서로 인접하는 NMOSFET 영역 및 PMOSFET 영역을 포함하는 기판;
    상기 NMOSFET 영역 상의 제1 채널 패턴 및 상기 PMOSFET 영역 상의 제2 채널 패턴, 상기 제1 및 제2 채널 패턴들 각각은 서로 이격되어 수직적으로 적층된 복수개의 반도체 패턴들을 포함하고;
    상기 NMOSFET 영역 상에 제공되어 상기 제1 채널 패턴에 연결되는 제1 소스/드레인 패턴 및 상기 PMOSFET 영역 상에 제공되어 상기 제2 채널 패턴에 연결되는 제2 소스/드레인 패턴; 및
    상기 제1 및 제2 채널 패턴들 상의 게이트 전극을 포함하되,
    상기 게이트 전극은:
    상기 제1 채널 패턴의 서로 인접하는 상기 반도체 패턴들 사이에 개재된 제1 내측 전극; 및
    상기 제2 채널 패턴의 서로 인접하는 상기 반도체 패턴들 사이에 개재된 제2 내측 전극을 포함하고,
    상기 제1 내측 전극의 상면은, 상기 제2 내측 전극의 상면에 비해 더 볼록한 반도체 소자.
  2. 제1항에 있어서,
    상기 제1 내측 전극과 상기 제2 내측 전극은 서로 동일한 티어에 위치하는 반도체 소자.
  3. 제1항에 있어서,
    상기 제1 내측 전극의 바닥면은, 상기 제2 내측 전극의 바닥면에 비해 더 볼록한 반도체 소자.
  4. 제1항에 있어서,
    상기 제1 내측 전극의 폭은, 상기 제2 내측 전극의 폭보다 큰 반도체 소자.
  5. 제1항에 있어서,
    상기 제1 채널 패턴의 상기 반도체 패턴들은 상기 제1 내측 전극의 상기 상면에 인접하는 제1 반도체 패턴을 포함하고,
    상기 제2 채널 패턴의 상기 반도체 패턴들은 상기 제2 내측 전극의 상기 상면에 인접하는 제2 반도체 패턴을 포함하며,
    상기 제1 반도체 패턴의 중심부의 두께는, 상기 제2 반도체 패턴의 중심부의 두께보다 작은 반도체 소자.
  6. 제5항에 있어서,
    상기 제1 반도체 패턴의 사이드부의 두께에 대한 상기 제1 반도체 패턴의 상기 중심부의 상기 두께의 비는 0.2 내지 0.8인 반도체 소자.
  7. 제5항에 있어서,
    상기 제2 반도체 패턴의 사이드부의 두께에 대한 상기 제2 반도체 패턴의 상기 중심부의 상기 두께의 비는 0.8 내지 1.0인 반도체 소자.
  8. 제5항에 있어서,
    상기 제1 반도체 패턴의 사이드부의 두께는 상기 제2 반도체 패턴의 사이드부의 두께와 실질적으로 동일한 반도체 소자.
  9. 제5항에 있어서,
    상기 제1 내측 전극은 눈(eye) 형태를 갖고,
    상기 제1 반도체 패턴은 아령(dumbbell) 형태를 갖는 반도체 소자.
  10. 제1항에 있어서,
    상기 NMOSFET 영역 및 상기 PMOSFET 영역 사이의 트렌치를 채우는 소자 분리막을 더 포함하되,
    상기 게이트 전극 아래의 상기 소자 분리막의 상면은, 불연속적으로 높이가 변화하는 계단식 구조를 포함하는 반도체 소자.
  11. 활성 패턴을 포함하는 기판;
    상기 활성 패턴 상의 채널 패턴, 상기 채널 패턴은 서로 이격되어 수직적으로 적층된 복수개의 반도체 패턴들을 포함하고;
    상기 복수개의 반도체 패턴들에 연결된 소스/드레인 패턴; 및
    상기 복수개의 반도체 패턴들 상의 게이트 전극을 포함하되,
    상기 게이트 전극은 서로 인접하는 제1 내측 전극 및 제2 내측 전극을 포함하고,
    상기 복수개의 반도체 패턴들은 상기 제1 및 제2 내측 전극들 사이에 개재된 제1 반도체 패턴을 포함하며,
    상기 제1 반도체 패턴은:
    상기 제1 내측 전극의 볼록한 상면과 상기 제2 내측 전극의 볼록한 바닥면 사이에 개재된 중심부; 및
    상기 소스/드레인 패턴에 연결된 사이드부를 포함하고,
    상기 중심부의 두께는 중앙에서 최소값을 가지며 상기 중앙에서 상기 사이드부로 갈수록 점진적으로 증가하고,
    상기 사이드부의 두께에 대한 상기 중심부의 최소 두께의 비는 0.2 내지 0.8인 반도체 소자.
  12. 제11항에 있어서,
    상기 제1 내측 전극의 상기 볼록한 상면은 상기 제1 반도체 패턴의 바닥면에 제1 채널 리세스를 정의하고,
    상기 제2 내측 전극의 상기 볼록한 바닥면은 상기 제1 반도체 패턴의 상면에 제2 채널 리세스를 정의하며,
    상기 제1 채널 리세스의 리세스 깊이는 상기 제2 채널 리세스의 리세스 깊이와 다른 반도체 소자.
  13. 제11항에 있어서,
    상기 제1 및 제2 내측 전극들 각각은 눈(eye) 형태를 갖고,
    상기 제1 반도체 패턴은 아령(dumbbell) 형태를 갖는 반도체 소자.
  14. 제11항에 있어서,
    상기 게이트 전극은 상기 제2 내측 전극 상의 제3 내측 전극을 더 포함하고,
    상기 복수개의 반도체 패턴들은 상기 제2 및 제3 내측 전극들 사이에 개재된 제2 반도체 패턴을 더 포함하며,
    상기 제2 반도체 패턴의 중심부의 최소 두께는, 상기 제1 반도체 패턴의 상기 중심부의 상기 최소 두께와 다른 반도체 소자.
  15. 제14항에 있어서,
    상기 제2 반도체 패턴의 사이드부의 두께는, 상기 제1 반도체 패턴의 상기 사이드부의 상기 두께와 실질적으로 동일한 반도체 소자.
  16. 서로 인접하는 NMOSFET 영역 및 PMOSFET 영역을 포함하는 기판;
    상기 NMOSFET 영역 및 상기 PMOSFET 영역 사이의 트렌치를 채우는 소자 분리막;
    상기 NMOSFET 영역 상의 제1 채널 패턴 및 상기 PMOSFET 영역 상의 제2 채널 패턴, 상기 제1 및 제2 채널 패턴들 각각은 서로 이격되어 수직적으로 적층된 복수개의 반도체 패턴들을 포함하고;
    상기 NMOSFET 영역 상에 제공되어 상기 제1 채널 패턴에 연결되는 제1 소스/드레인 패턴 및 상기 PMOSFET 영역 상에 제공되어 상기 제2 채널 패턴에 연결되는 제2 소스/드레인 패턴;
    상기 제1 및 제2 채널 패턴들 상의 게이트 전극;
    상기 제1 및 제2 내측 전극들 각각을 둘러싸는 게이트 절연막;
    상기 게이트 전극의 측벽 상의 게이트 스페이서;
    상기 게이트 전극의 상면 상의 게이트 캐핑 패턴;
    상기 게이트 캐핑 패턴 상의 층간 절연막;
    상기 층간 절연막을 관통하여 상기 소스/드레인 패턴에 전기적으로 연결되는 활성 콘택;
    상기 활성 콘택과 상기 소스/드레인 패턴 사이에 개재된 금속-반도체 화합물 층;
    상기 층간 절연막 및 상기 게이트 캐핑 패턴을 관통하여, 상기 게이트 전극과 전기적으로 연결되는 게이트 콘택;
    상기 층간 절연막 상의 제1 금속 층, 상기 제1 금속 층은 파워 배선, 및 상기 활성 콘택 및 상기 게이트 콘택에 각각 전기적으로 연결되는 제1 배선들을 포함하고; 및
    상기 제1 금속 층 상의 제2 금속 층을 포함하되,
    상기 제2 금속 층은 상기 제1 금속 층과 전기적으로 연결되는 제2 배선들을 포함하며,
    상기 게이트 전극은:
    상기 제1 채널 패턴의 서로 인접하는 상기 반도체 패턴들 사이에 개재된 제1 내측 전극; 및
    상기 제2 채널 패턴의 서로 인접하는 상기 반도체 패턴들 사이에 개재된 제2 내측 전극을 포함하고,
    상기 제1 채널 패턴은, 상기 제1 내측 전극의 볼록한 상면에 인접하는 제1 반도체 패턴을 포함하며,
    상기 제2 채널 패턴은, 상기 제2 내측 전극의 상면에 인접하는 제2 반도체 패턴을 포함하고,
    상기 제1 내측 전극의 최대 두께는 상기 제2 내측 전극의 최대 두께보다 크며,
    상기 제1 반도체 패턴의 최소 두께는 상기 제2 반도체 패턴의 최소 두께보다 작은 반도체 소자.
  17. 제16항에 있어서,
    상기 제1 반도체 패턴은 상기 제1 소스/드레인 패턴에 연결되는 사이드부를 포함하고,
    상기 사이드부의 두께에 대한 상기 제1 반도체 패턴의 상기 최소 두께의 비는 0.2 내지 0.8인 반도체 소자.
  18. 제16항에 있어서,
    상기 제2 반도체 패턴은 상기 제2 소스/드레인 패턴에 연결되는 사이드부를 포함하고,
    상기 사이드부의 두께에 대한 상기 제2 반도체 패턴의 상기 최소 두께의 비는 0.8 내지 1.0인 반도체 소자.
  19. 제16항에 있어서,
    상기 제1 반도체 패턴은 상기 제1 소스/드레인 패턴에 연결되는 제1 사이드부를 포함하고,
    상기 제2 반도체 패턴은 상기 제2 소스/드레인 패턴에 연결되는 제2 사이드부를 포함하며,
    상기 제1 사이드부의 두께는 상기 제2 사이드부의 두께와 실질적으로 동일한 반도체 소자.
  20. 제16항에 있어서,
    상기 제1 내측 전극의 상기 볼록한 상면은, 상기 제2 내측 전극의 상기 상면에 비해 더 볼록한 반도체 소자.
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