CN117594600A - 半导体装置及其制造方法 - Google Patents

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CN117594600A
CN117594600A CN202310550260.5A CN202310550260A CN117594600A CN 117594600 A CN117594600 A CN 117594600A CN 202310550260 A CN202310550260 A CN 202310550260A CN 117594600 A CN117594600 A CN 117594600A
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semiconductor
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layer
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刘贤琯
李善英
全夏英
全辉锡
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Abstract

一种半导体装置，包括：衬底，其包括NMOSFET区和PMOSFET区；分别位于NMOSFET区和PMOSFET区上的第一沟道图案和第二沟道图案，其各自包括彼此间隔开并且竖直地堆叠的相应的半导体图案；位于NMOSFET区和PMOSFET区上并且分别连接到第一沟道图案和第二沟道图案的第一源极/漏极图案和第二源极/漏极图案；以及栅电极，其位于第一沟道图案和第二沟道图案上。栅电极包括在第一沟道图案的相邻半导体图案之间的第一内电极和在第二沟道图案的相邻半导体图案之间的第二内电极。第一内电极的顶表面比第二内电极的顶表面更凸出。

Description

半导体装置及其制造方法
相关申请的交叉引用
本申请要求于2022年8月9日在韩国知识产权局提交的韩国专利申请No.10-2022-0099142的权益，该申请中的公开内容以引用其全部的方式并入本文。
技术领域
本发明构思涉及半导体装置及其制造方法，并且更具体地，涉及包括场效应晶体管的半导体装置及其制造方法。
背景技术
一种半导体装置包括包含金属氧化物半导体场效应晶体管(MOSFET)的集成电路。随着半导体装置的大小和设计规则逐渐减小，MOSFET的大小也逐渐缩小。MOSFET的尺寸缩小可能使半导体装置的操作性质恶化。因此，已经进行了各种研究来开发制造具有优越性能的半导体装置的方法，同时克服了由半导体装置的高集成度所引起的限制。
发明内容
本发明构思的一些示例实施例提供了一种具有增加的可靠性和改善的电性质的半导体装置。
本发明构思的一些示例实施例提供了一种制造具有增加的可靠性和改善的电性质的半导体装置的方法。
根据本发明构思的一些示例实施例，一种半导体装置可包括：
衬底，其包括彼此相对的NMOSFET区和PMOSFET区；位于NMOSFET区上的第一沟道图案和位于PMOSFET区上的第二沟道图案，第一沟道图案和第二沟道图案中的每一个包括彼此间隔开并竖直地堆叠的多个半导体图案；位于NMOSFET区上的第一源极/漏极图案和位于PMOSFET区上的第二源极/漏极图案，第一源极/漏极图案连接到第一沟道图案，第二源极/漏极图案连接到第二沟道图案；以及位于第一沟道图案和第二沟道图案上的栅电极。栅电极可包括：第一内电极，其位于第一沟道图案的多个半导体图案的相邻半导体图案之间；以及第二内电极，其位于第二沟道图案的多个半导体图案的相邻半导体图案之间。第一内电极的顶表面可比第二内电极的顶表面更凸出。
根据本发明构思的一些示例实施例，一种半导体装置可包括：衬底，其包括有源图案；沟道图案，其位于有源图案上，沟道图案包括彼此间隔开并竖直地堆叠的多个半导体图案；源极/漏极图案，其将多个半导体图案彼此连接；以及栅电极，其位于多个半导体图案上。栅电极可包括彼此相邻的第一内电极和第二内电极。多个半导体图案可包括在第一内电极和第二内电极之间的第一半导体图案。第一半导体图案可包括：中心部分，其位于第一内电极的凸起的顶表面和第二内电极的凸起的底表面之间；以及侧部分，其连接到源极/漏极图案。中心部分的厚度可在第一半导体图案的中心部分的中心处具有最小值，并且可在从第一半导体图案的中心部分的中心向第一半导体图案的侧部分的方向上逐渐增加，第一半导体图案的中心部分的厚度的最小值是第一半导体图案的中心部分的最小厚度。第一半导体图案的中心部分的最小厚度与第一半导体图案的侧部分的厚度的比率可在约0.2到约0.8的范围内。
根据本发明构思的一些示例实施例，一种半导体装置可包括：衬底，其包括彼此相对的NMOSFET区和PMOSFET区；器件隔离层，其填充NMOSFET区和PMOSFET区之间的沟槽；位于NMOSFET区上的第一沟道图案和位于PMOSFET区上的第二沟道图案，第一沟道图案和第二沟道图案中的每一个包括彼此间隔开并竖直地堆叠的多个半导体图案；位于NMOSFET区上的第一源极/漏极图案和位于PMOSFET区上的第二源极/漏极图案，第一源极/漏极图案连接到第一沟道图案，第二源极/漏极图案连接到第二沟道图案；栅电极，其位于第一沟道图案和第二沟道图案上，栅电极包括在第一沟道图案的多个半导体图案的相邻半导体图案之间的第一内电极和在第二沟道图案的多个半导体图案的相邻半导体图案之间的第二内电极；栅极电介质层，其围绕第一内电极和第二内电极中的每一个；栅极间隔件，其位于栅电极的侧壁上；栅极封盖图案，其位于栅极的顶表面上；层间电介质层，其位于栅极封盖图案上；有源接触件，其穿透层间电介质层以与第一源极/漏极图案和第二源极/漏极图案中的一个电连接；金属-半导体化合物层，其位于有源接触件与第一源极/漏极图案或第二源极/漏极图案之间；栅极接触件，其穿透层间电介质层和栅极封盖图案以与栅电极电连接；第一金属层，其位于层间电介质层上，第一金属层包括电力线和第一布线线路，第一布线线路电连接到有源接触件或栅极接触件的分离的相应的接触件；以及第二金属层，其位于第一金属层上。第二金属层可包括电连接到第一金属层的第二布线线路。第一沟道图案可包括与第一内电极的凸起的顶表面相邻的第一半导体图案。第二沟道图案可包括与第二内电极的顶表面相邻的第二半导体图案。第一内电极的最大厚度可大于第二内电极的最大厚度。第一半导体图案的最小厚度可小于第二半导体图案的最小厚度。
根据本发明构思的一些示例实施例，一种制造半导体装置的方法可包括：在衬底上形成堆叠图案，堆叠图案包括交替地堆叠在衬底上的有源层和牺牲层；在堆叠图案上形成牺牲图案，牺牲图案在第一方向上延伸；使用牺牲图案作为掩模来蚀刻堆叠图案以在堆叠图案中形成凹部，使得堆叠图案的有源层各自包括通过凹部暴露的相邻半导体图案；执行选择性外延生长工艺，其中，由凹部暴露的相邻半导体图案被用作种子，以形成填充凹部的源极/漏极图案；去除牺牲图案和牺牲层，以在相邻的半导体图案之间形成内部区；在内部区中部分地形成间隔件层；对间隔件层执行干法蚀刻工艺以减小间隔件层在竖直方向上的厚度；对间隔件层执行湿法蚀刻工艺以暴露相邻的半导体图案；以及在内部区中形成内电极。湿法蚀刻工艺可过蚀刻相邻的半导体图案，以使内部区具有凸起的底表面和凸起的顶表面。
附图说明
图1、图2和图3示出根据本发明构思的一些示例实施例的显示半导体装置的逻辑单元的概念图。
图4示出根据本发明构思的一些示例实施例的显示半导体装置的平面图。
图5A、图5B、图5C和图5D示出根据本发明构思的一些示例实施例的分别沿图4的线A-A'、B-B'、C-C'和D-D'截取的截面图。
图6A示出根据本发明构思的一些示例实施例的显示图5A中描绘的部分M的示例的放大图。
图6B示出根据本发明构思的一些示例实施例的显示图5B中描绘的部分N的示例的放大图。
图7A、图7B、图8A、图8B、图9A、图9B、图9C、图10A、图10B、图10C、图11A、图11B、图11C、图12A、图12B和图12C示出根据本发明构思的一些示例实施例的显示制造半导体装置的方法的截面图。
图13A、图14A、图15A和图16A示出根据本发明构思的一些示例实施例的显示形成图11A中描绘的部分M的方法的放大图。
图13B、图14B、图15B和图16B示出根据本发明构思的一些示例实施例的显示形成图11B中描绘的部分N的方法的放大图。
图17示出沿着图4的线D-D'截取的截面图，显示了根据本发明构思的一些示例实施例的半导体装置。
图18示出根据本发明构思的一些示例实施例的沿着图17的线P-P'截取的平面图。
图19、图20和图21示出根据本发明构思的一些示例实施例的显示制造图17和图18中描绘的半导体装置的方法的截面图。
图22、图23和图24示出图5A中描绘的部分M的放大图，显示了根据本发明构思的一些示例实施例的半导体装置。
图25示出沿着图4的线A-A'截取的截面图，显示了根据本发明构思的一些示例实施例的半导体装置。
图26A和图26B示出根据本发明构思的一些示例实施例的分别显示图5A的部分M和图5B的部分N的放大图。
图27A和图27B示出根据本发明构思的一些示例实施例的分别显示图5A的部分M和图5B的部分N的放大图。
具体实施方式
图1、图2和图3示出根据本发明构思的一些示例实施例的显示半导体装置的逻辑单元的概念图。
参照图1，可设置单高度单元SHC。例如，衬底100上可设置有第一电力线M1_R1和第二电力线M1_R2。第一电力线M1_R1可以是用于提供源极电压VSS(例如，地电压)的路径。第二电力线M1_R2可以是用于提供漏极电压VDD(例如，电源电压)的路径。
单高度单元SHC可限定在第一电力线M1_R1与第二电力线M1_R2之间。单高度单元SHC可包括一个第一有源区AR1和一个第二有源区AR2。第一有源区AR1和第二有源区AR2之一可以是PMOSFET(P型金属氧化物半导体场效应晶体管)区，而第一有源区AR1和第二有源区AR2中的另一个可以是NMOSFET(N型金属氧化物半导体场效应晶体管)区。例如，单高度单元SHC可具有设置在第一电力线M1_R1与第二电力线M1_R2之间的互补金属氧化物半导体(CMOS)结构。
第一有源区AR1和第二有源区AR2中的每一个可在第一方向D1上具有第一宽度W1。第一高度HE1可定义为指示在单高度单元SHC的第一方向D1上的长度。第一高度HE1可与第一电力线M1_R1和第二电力线M1_R2之间的距离(例如，间距)基本上相同。
单高度单元SHC可构成一个逻辑单元。在本说明书中，逻辑单元可表示执行特定功能的逻辑器件，诸如AND、OR、XOR、XNOR和反相器。例如，逻辑单元可包括用于构成逻辑器件的晶体管，并且还可包括将晶体管彼此连接的布线线路。
参照图2，可设置双高度单元DHC。例如，衬底100上可设置有第一电力线M1_R1、第二电力线M1_R2、以及第三电力线M1_R3。第一电力线M1_R1可布置在第二电力线M1_R2与第三电力线M1_R3之间。第三电力线M1_R3可以是用于提供源极电压VSS的路径。
双高度单元DHC可限定在第二电力线M1_R2与第三电力线M1_R3之间。双高度单元DHC可包括两个第一有源区AR1和两个第二有源区AR2。
两个第二有源区AR2中的一个可与第二电力线M1_R2相邻。两个第二有源区AR2中的另一个可与第三电力线M1_R3相邻。两个第一有源区AR1可与第一电力线M1_R1相邻。当以平面观察时，第一电力线M1_R1可布置在两个第一有源区AR1之间。
第二高度HE2可被定义为指示双高度单元DHC在第一方向D1上的长度。第二高度HE2可大约是图1中第一高度HE1的两倍。双高度单元DHC的两个第一有源区AR1可共同连接在一起以用作一个有源区。
在本发明构思中，图2中所示的双高度单元DHC可被定义为多高度单元。尽管未示出，但是多高度单元可包括三高度单元，该三高度单元的单元高度是单高度单元SHC的单元高度的大约三倍。
参照图3，可在衬底100上设置有二维地布置的第一单高度单元SHC1、第二单高度单元SHC2和双高度单元DHC。第一单高度单元SHC1可位于第一电力线M1_R1与第二电力线M1_R2之间。第二单高度单元SHC2可位于第一电力线M1_R1与第三电力线M1_R3之间。第二单高度单元SHC2可在第一方向D1上与第一单高度单元SHC1相邻。
双高度单元DHC可布置在第二电力线M1_R2与第三电力线M1_R3之间。双高度单元DHC可在第二方向D2上与第一单高度单元SHC1和第二单高度单元SHC2相邻。
分离结构DB可设置在第一单高度单元SHC1与双高度单元DHC之间以及第二单高度单元SHC2与双高度单元DHC之间。分离结构DB可将双高度单元DHC的有源区与第一单高度单元SHC1和第二单高度单元SHC2中的每一个的有源区电分离。
图4示出根据本发明构思的一些示例实施例的显示半导体装置的平面图。图5A、图5B、图5C和图5D分别示出根据本发明构思的一些示例实施例的分别沿图4的线A-A'、B-B'、C-C'和D-D'截取的截面图。图6A示出根据本发明构思的一些示例实施例的显示图5A中描绘的部分M的示例的放大图。图6B示出根据本发明构思的一些示例实施例的显示图5B中描绘的部分N的示例的放大图。图4和图5A至图5D中描绘的半导体装置是图1中所示的单高度单元SHC的详细示例。
参照图4和图5A至图5D，单高度单元SHC可设置在衬底100上。单高度单元SHC可在其上设置有包括在逻辑电路中的逻辑晶体管。衬底100可以是化合物半导体衬底或包括硅、锗或硅锗的半导体衬底。例如，衬底100可以是硅衬底。
衬底100可包括第一有源区AR1和第二有源区AR2。第一有源区AR1和第二有源区AR2中的每一个可在第二方向D2上延伸。在一些示例实施例中，第一有源区AR1可以是NMOSFET区，第二有源区AR2可以是PMOSFET区。
如图4和图5A至图5D所示，第一方向D1可平行于衬底100的顶表面100a和/或底表面100b延伸，第二方向D2可平行于衬底100的顶表面100a和/或底表面100b延伸并还可垂直于第一方向D1延伸，第三方向D3可垂直于衬底100的顶表面100a和/或底表面100b延伸并因此可垂直于第一方向D1和第二方向D2二者延伸。
第一有源图案AP1和第二有源图案AP2可由形成在衬底100的上部上的沟槽TR限定。第一有源图案AP1可设置在第一有源区AR1上，第二有源图案AP2可设置在第二有源区AR2上。第一有源图案AP1和第二有源图案AP2可在第二方向D2上延伸。第一有源图案AP1和第二有源图案AP2可以是衬底100的竖直地突出的部分。
器件隔离层ST可设置在衬底100上。器件隔离层ST可填充沟槽TR。器件隔离层ST可包括氧化硅层。器件隔离层ST可不覆盖将在下面讨论的第一沟道图案CH1和第二沟道图案CH2中的任何一个。
第一沟道图案CH1可设置在第一有源图案AP1上。第二沟道图案CH2可设置在第二有源图案AP2上。第一沟道图案CH1和第二沟道图案CH2中的每一个可包括按次序地堆叠的第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3。第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3可在竖直方向(或第三方向D3)上彼此间隔开。
第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3中的每一个可包括硅(Si)、锗(Ge)或硅锗(SiGe)。例如，第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3中的每一个可包括晶体硅，例如，单晶硅。在本发明构思的一些示例实施例中，第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3可以是堆叠的纳米片。
多个第一源极/漏极图案SD1可设置在第一有源图案AP1上。多个第一凹部RCS1可形成在第一有源图案AP1的上部。第一源极/漏极图案SD1可相应地设置在第一凹部RCS 1中。如本文所述，在元件(“结构”)被描述为“对应地设置”到另一元件、结构、空间等和/或具有“对应于”另一元件、结构、空间等的表面的的表面情况下，将理解，元件的表面可与另一元件、结构、空间等的对应表面接触，并且可具有与另一元件、结构、空间等的对应表面互补的形状。第一源极/漏极图案SD1可以是第一导电类型(例如，n型)的杂质区。第一沟道图案CH1可插入在一对第一源极/漏极图案SD1之间。例如，该对第一源极/漏极图案SD1可通过堆叠的第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3彼此连接。
多个第二源极/漏极图案SD2可设置在第二有源图案AP2上。多个第二凹部RCS2可形成在第二有源图案AP2的上部。第二源极/漏极图案SD2可对应地设置在第二凹部RCS2中。第二源极/漏极图案SD2可以是第二导电类型(例如，p型)的杂质区。第二沟道图案CH2可插入在一对第二源极/漏极图案SD2之间。例如，该对第二源极/漏极图案SD2可通过堆叠的第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3彼此连接。
第一源极/漏极图案SD1和第二源极/漏极图案SD2可以是通过选择性外延生长工艺形成的外延图案。例如，第一源极/漏极图案SD1和第二源极/漏极图案SD2中的每一个可具有比第三半导体图案SP3的上表面高的顶表面。又例如，第一源极/漏极图案SD1和第二源极/漏极图案SD2中的至少一个可具有与第三半导体图案SP3的顶表面基本上相同水平的顶表面。
在本说明书中，术语“水平”、“竖直水平”、“深度”、“高度”等可表示在垂直于参考位置处的平面或表面的方向(例如，可以是垂直于衬底100的顶表面100a和/或底表面100b的竖直方向的第三方向D3)上从参考位置(例如，衬底100的顶表面100a或底表面100b)测量的竖直高度(例如，在第三方向D3上的竖直距离)。例如，在元件(例如，表面)在本文中被描述为处于不同水平的情况下，将理解的是，元件在竖直方向(例如，第三方向D3)上距参考位置(例如，衬底100的顶表面100a)的相应距离可彼此不同。在另一示例中，在第一元件的水平在本文中被描述为在至少两个其它元件之间的情况下，将理解的是，第一元件在竖直方向上在所述至少两个其它元件之间。在另一示例中，在第一元件的水平在本文中被描述为低于、少于或小于第二元件的水平的情况下，将理解的是，第一元件在竖直方向上距参考位置(例如，衬底100的顶表面100a)的距离可小于第二元件在竖直方向上距参考位置的距离。在另一示例中，在第一元件的水平在本文中被描述为高于、大于或多于第二元件的水平的情况下，将理解的是，第一元件在竖直方向上距参考位置(例如，衬底100的顶表面100a)的距离可大于第二元件在竖直方向上距参考位置的距离。在另一示例中，在第一元件的水平在本文中被描述为与第二元件的水平相同或基本上相同或者“在第二元件的水平处”的情况下，将理解的是，第一元件在竖直方向上距参考位置(例如，衬底100的顶表面100a)的距离可与第二元件在竖直方向上距参考位置的距离相同或基本上相同。在一些示例实施例中，元件的“高度”可指元件在竖直方向上的尺寸(例如，元件在竖直方向上相对的顶表面与底表面之间的长度)。如本文所述的竖直方向可以是可垂直于第一方向D1和第二方向D2的第三方向D3。在一些示例实施例中，元件可位于的“层(t ier)”或其中可包括元件在内的“层”可指在竖直方向上的水平。如本文所述的竖直方向可以是可垂直于第一方向D1和第二方向D2第三方向D3。
在本发明构思的一些示例实施例中，第一源极/漏极图案SD1可包括与衬底100的半导体元素相同的半导体元素(例如，Si)。第二源极/漏极图案SD2可包括晶格常数大于衬底100的半导体元素的晶格常数的半导体元素(例如，SiGe)。因此，一对第二源极/漏极图案SD2可为第二沟道图案CH2提供压应力。
第一源极/漏极图案SD1和第二源极/漏极图案SD2中的每一个可在其侧壁具有不均匀的模压形状。例如，第一源极/漏极图案SD1和第二源极/漏极图案SD2中的每一个可在其侧壁具有波状轮廓。第一源极/漏极图案SD1和第二源极/漏极图案SD2中的每一个的侧壁可朝向将在下面讨论的栅电极GE的第一内电极PO1、第二内电极PO2和第三内电极PO3突出。在本发明构思的一些示例实施例中，第二源极/漏极图案SD2的侧壁可比第一源极/漏极图案SD1的侧壁更粗糙。例如，第二源极/漏极图案SD2的侧壁可比第一源极/漏极图案SD1的侧壁突出更多。
第一沟道图案CH1和第二沟道图案CH2可在其上设置有栅电极GE。栅电极GE中的每一个可在第一方向D1上延伸同时跨第一沟道图案CH1和第二沟道图案CH2延伸。栅电极GE中的每一个可与第一沟道图案CH1和第二沟道图案CH2竖直地重叠。栅电极GE可在第二方向D2上以第一间距排列。
栅电极GE可包括插入在纳米片之间的内电极IGE和设置在纳米片外部的外栅电极OGE。例如，内电极IGE可包括插入在有源图案AP1或AP2与第一半导体图案SP1之间的第一内电极PO1、插入在第一半导体图案SP1与第二半导体图案SP2之间的第二内电极PO2、以及插入在第二半导体图案SP2与第三半导体图案SP3之间的第三内电极PO3。外栅电极OGE可设置在第三半导体图案SP3上。
在一些示例实施例中，与第一沟道图案CH1的半导体图案竖直地重叠的内电极IGE的内电极之一(例如，第二内电极PO2)可被称为第一内电极，该第一内电极位于第一沟道图案CH1的多个半导体图案中的相邻半导体图案(例如，SP1和SP2)之间。在一些示例实施例中，与第二沟道图案CH2的半导体图案竖直地重叠(例如，在第三方向D3上重叠)的内电极IGE的内电极之一(例如，第二内电极PO2)可被称为第二内电极，该第二内电极在第二沟道图案CH2的多个半导体图案的相邻半导体图案(例如，SP1和SP2)之间。将理解，如本文所述的“相邻”元件(例如，第一沟道图案CH1的相邻半导体图案SP1和SP2可互换地称为“邻近”元件(例如，第一沟道图案CH1的第一半导体图案SP1和第二半导体图案SP2可以可互换地称为第一沟道图案CH1的多个半导体图案的“相邻”或“邻近”半导体图案，并且第二沟道图案CH2的第一半导体图案SP1和第二半导体图案SP2可以可互换地称为第二沟道图案CH2的多个半导体图案的“相邻”或“邻近”半导体图案)。
在一些示例实施例中，给定的沟道图案CH1和/或CH2的第一半导体图案SP1与竖直地重叠(例如，在第三方向D3上重叠)的有源图案AP1和/或AP2可被称为给定的沟道图案CH1和/或CH2的多个半导体图案的“相邻”和/或“邻近”半导体图案，使得在一些示例实施例中，第一沟道图案CH1的第一内电极PO1可被称为第一沟道图案CH1的多个半导体图案的邻近半导体图案之间的第一内电极，第二沟道图案CH2的第一内电极PO1可被称为第二沟道图案CH2的多个半导体图案的邻近半导体图案之间的第二内电极。
参照图5D，栅电极GE可设置在第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3中的每一个的顶表面TS、底表面BS和相对的侧壁SW上。例如，根据一些示例实施例的晶体管可以是三维场效应晶体管(例如，MBCFET或GAAFET)，在所述三维场效应晶体管中栅电极GE三维地围绕第一沟道图案CH1和第二沟道图案CH2。
返回参照图4和图5A至图5D，在第一有源区AR1上，内间隔件ISP可对应地插入在第一源极/漏极图案SD1与第一内电极PO1、第二内电极PO2和第三内电极PO3之间。栅电极GE的第一内电极PO1、第二内电极PO2和第三内电极PO3中的每一个可横跨内间隔件ISP与第一源极/漏极图案SD1间隔开。内间隔件ISP可减少或防止来自栅电极GE的漏电流。
在第二有源区AR2上，内间隔件ISP也可对应地插入在第二源极/漏极图案SD2与栅电极GE的第一内电极PO1、第二内电极PO2和第三内电极PO3之间。在本发明构思的一些示例实施例中，可从第二有源区AR2省略内间隔件ISP。
一对栅极间隔件GS可对应地设置在外栅电极OGE的相对侧壁上。栅极间隔件GS可在第一方向D1上沿着栅电极GE延伸。栅极间隔件GS可具有比外栅电极OGE的顶表面高的顶表面。栅极间隔件GS的顶表面可与第一层间电介质层110的顶表面共面，这将在下面讨论。在一些示例实施例中，栅极间隔件GS可包括选自SiCN、SiCON和SiN中的至少一种。在一些示例实施例中，栅极间隔件GS可包括由选自SiCN、SiCON和SiN中的至少两种形成的多层。
在本发明构思的一些示例实施例中，参照图6A，栅极间隔件GS可包括外栅电极OGE的侧壁上的第一间隔件GS1和第一间隔件GS1上的第二间隔件GS2。第一间隔件GS 1和第二间隔件GS2中的每一个可包括含硅电介质材料。例如，第一间隔件GS1可包括含硅的低k电介质材料，例如，SiCON。第二间隔件GS2可包括具有优良的抗蚀刻性的含硅电介质材料，例如，SiN。当如下所述形成有源接触件AC时，第二间隔件GS2可用作蚀刻停止层。第二间隔件GS2可用于以自对准方式形成有源接触件AC。
再次参照图4和图5A至图5D，可在外栅电极OGE上设置栅极封盖图案GP。栅极封盖图案GP可在第一方向D1上沿着栅电极GE延伸。栅极封盖图案GP可包括相对于第一层间电介质层110和第二层间电介质层120具有蚀刻选择性的材料，这将在下面讨论。例如，栅极封盖图案GP可包括选自SiON、SiCN、SiCON和SiN的至少一种。
栅极电介质层GI可插入在栅电极GE和第一沟道图案CH1之间以及栅电极GE和第二沟道图案CH2之间。栅极电介质层GI可覆盖第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3中的每一个的顶表面TS、底表面BS和相对侧壁SW(见图5D)。栅极电介质层GI可覆盖位于栅电极GE下面的器件隔离层ST的顶表面。
在本发明构思的一些示例实施例中，栅极电介质层GI可包括氧化硅层、氮氧化硅层和高k电介质层中的一种或多种。例如，栅极电介质层GI可具有其中堆叠了氧化硅层和高k电介质层的结构。高k电介质层可包括介电常数大于氧化硅层的介电常数的高k电介质材料。例如，高k电介质材料可包括从氧化铪、氧化铪硅、氧化铪锆、氧化铪钽、氧化镧、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化锂、氧化铝、氧化铅钪钽和铌酸铅锌中选择的至少一种。
在一些示例实施例中，根据本发明构思的半导体装置可包括使用负电容器的负电容场效应晶体管。例如，栅极电介质层GI可包括表现出铁电性质的铁电材料层和表现出顺电性质的顺电材料层。
铁电材料层可具有负电容，顺电材料层可具有正电容。例如，当两个或更多个电容器串联连接时，并且当每个电容器具有正电容时，总电容可减小到小于每个电容器的电容。相反，当串联连接的两个或更多个电容器中的至少一个具有负电容时，总电容可具有正值，该正值被增大为大于每个电容器的电容的绝对值。
在具有负电容的铁电体材料层和具有正电容的顺电材料层串联连接的情况下，串联连接的铁电体材料层和顺电材料层的整体的电容有可能增加。总电容的增加可用于使包括铁电材料层的晶体管能够在室温下具有小于约60mV/decade的亚阈值摆幅。
铁电材料层可具有铁电性质。铁电材料层可包括例如氧化铪、氧化铪锆、氧化钡锶钛和氧化铅锆钛中的一种或多种。例如，氧化铪锆可以是其中氧化铪掺杂有锆(Zr)的材料。又例如，氧化铪锆可以是铪(Hf)、锆(Zr)和氧(O)的化合物。
铁电材料层还可包括掺杂在其中的杂质。例如，杂质可包括选自铝(Al)、钛(Ti)、铌(Nb)、镧(La)、钇(Y)、镁(Mg)、硅(Si)、钙(Ca)、铈(Ce)、镝(Dy)、铒(Er)、钆(Gd)、锗(Ge)、钪(Sc)、锶(Sr)和锡(Sn)中的至少一种。包括在铁电材料层中的杂质的类型可根据铁电材料层中包括的铁电材料而改变。
当铁电材料层包括氧化铪时，铁电材料层可包括诸如钆(Gd)、硅(Si)、锆(Zr)、铝(Al)和钇(Y)的杂质中的至少一种。
当杂质是铝(Al)时，铁电材料层可包括约3原子百分比至8原子百分比的铝。在本说明书中，杂质的比例可以是铝与铪和铝的总和的比例。
当杂质是硅(Si)时，铁电材料层可包括约2原子百分比至约10原子百分比的硅。当杂质是钇(Y)时，铁电材料层可包括约2原子百分比至约10原子百分比的钇。当杂质是钆(Gd)时，铁电材料层可包括约1原子百分比至约7原子百分比的钆。当杂质是锆(Zr)时，铁电材料层可包括约50原子百分比至约80原子百分比的锆。
顺电材料层可具有顺电性质。顺电材料层可包括例如选自氧化硅和高k金属氧化物中的至少一种。顺电材料层中包括的金属氧化物可包括例如氧化铪、氧化锆和氧化铝中的一种或多种，但是本发明构思不限于此。
铁电材料层和顺电材料层可包括相同的材料。铁电材料层可具有铁电性质，但是顺电材料层可不具有铁电性质。例如，当铁电材料层和顺电材料层包括氧化铪时，铁电材料层中包括的氧化铪可具有与顺电材料层中包括的氧化铪的晶体结构不同的晶体结构。
铁电材料层可具有包含铁电性质的厚度。铁电材料层的厚度可在例如约0.5nm至约10nm的范围内，但是本发明构思不限于此。因为铁电材料具有其自身的表现出铁电性质的临界厚度，所以铁电材料层的厚度可取决于铁电材料。
例如，栅极电介质层GI可包括单个铁电材料层。又例如，栅极电介质层GI可包括彼此间隔开的多个铁电材料层。栅极电介质层GI可具有其中多个铁电材料层与多个顺电材料层交替地堆叠的堆叠结构。
仍然参照图4和图5A至图5D，栅电极GE可包括第一金属图案和第一金属图案上的第二金属图案。第一金属图案可设置在栅极电介质层GI上，并且可与第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3相邻。第一金属图案可包括控制晶体管的阈值电压的功函数金属。可调整第一金属图案的厚度和成分以实现晶体管的期望阈值电压。例如，内电极IGE的第一内电极PO1、第二内电极PO2和第三内电极PO3可由第一金属图案或功函数金属形成。
第一金属图案可包括金属氮化物层。例如，第一金属图案可包括氮(N)和选自钛(Ti)、钽(Ta)、铝(Al)、钨(W)和钼(Mo)中的至少一种金属。此外，第一金属图案还可包括碳(C)。第一金属图案可包括多个堆叠的功函数金属层。
第二金属图案可包括其电阻小于第一金属图案的电阻的金属。例如，第二金属图案可包括选自钨(W)、铝(Al)、钛(Ti)和钽(Ta)中的至少一种金属。例如，外栅电极OGE可包括第一金属图案和第一金属图案上的第二金属图案。
第一层间电介质层110可设置在衬底100上。第一层间电介质层110可覆盖栅极间隔件GS以及第一源极/漏极图案SD1和第二源极/漏极图案SD2。第一层间电介质层110可具有与栅极封盖图案GP的顶表面和栅极间隔件GS的顶表面基本上共面的顶表面。第一层间电介质层110可在其上设置有覆盖栅极封盖图案GP的第二层间电介质层120。第三层间电介质层130可设置在第二层间电介质层120上。第四层间电介质层140可设置在第三层间电介质层130上。例如，第一层间电介质层110至第四层间电介质层140可包括氧化硅层。
单高度单元SHC可具有在第二方向D2上彼此相对的第一边界BD1和第二边界BD2。第一边界BD1和第二边界BD2可在第一方向D1上延伸。单高度单元SHC可具有在第一方向D1上彼此相对的第三边界BD3和第四边界BD4。第三边界BD3和第四边界BD4可在第二方向D2上延伸。
单高度单元SHC可在其相对侧上设置有一对分离结构DB，该对分离结构DB在第二方向D2上彼此相对。例如，该对分离结构DB可对应地设置在单高度单元SHC的第一边界BD1和第二边界BD2上。分离结构DB可在平行于栅电极GE的第一方向D1上延伸。分离结构DB与其相邻的栅电极GE之间的间距可与第一间距相同。
分离结构DB可穿透第一层间电介质层110和第二层间电介质层120以延伸到第一有源图案AP1和第二有源图案AP2中。分离结构DB可穿透第一有源图案AP1和第二有源图案AP2中的每一个的上部。分离结构DB可将单高度单元SHC的有源区与相邻的另一单元的有源区电分离。
可设置有源接触件AC以穿透第一层间电介质层110和第二层间电介质层120，从而与第一源极/漏极图案SD1和第二源极/漏极图案SD2电连接。一对有源接触件AC可相应地设置在栅电极GE的相对侧上。当在平面图中观察时，有源接触件AC可具有在第一方向D1上延伸的条形。
有源接触件AC可以是自对准接触件。例如，栅极封盖图案GP和栅极间隔件GS可用于以自对准方式形成有源接触件AC。有源接触件AC可覆盖例如栅极间隔件GS的侧壁的至少一部分。尽管未示出，但是有源接触件AC可覆盖栅极封盖图案GP的顶表面的一部分。
金属-半导体化合物层SC(诸如硅化物层)可插入在有源接触件AC和第一源极/漏极图案SD1之间以及有源接触件AC和第二源极/漏极图案SD2之间。有源接触件AC可通过金属-半导体化合物层SC电连接到第一源极/漏极图案SD1和第二源极/漏极图案SD2之一。例如，金属-半导体化合物层SC可包括选自硅化钛、硅化钽、硅化钨、硅化镍和硅化钴中的至少一种。
可设置栅极接触件GC以穿透第二层间电介质层120和栅极封盖图案GP，从而与栅电极GE电连接。当在平面图中观察时，栅极接触件GC可被对应地设置以与第一有源区AR1和第二有源区AR2重叠。例如，栅极接触件GC可设置在第二有源图案AP2上(见图5B)。
在本发明构思的一些示例实施例中，参照图5B，有源接触件AC可具有与栅极接触件GC相邻的上部，上电介质图案UIP可填充有源接触件AC的上部。上电介质图案UIP可具有比栅极接触件GC的底表面低的底表面。例如，上电介质图案UIP可使与栅极接触件GC相邻的有源接触件AC具有比栅极接触件GC的底表面低的顶表面。因此，可减少或防止由栅极接触件GC和其相邻的有源接触件AC之间的接触引起的短路。
有源接触件AC和栅极接触件GC中的每一个可包括导电图案FM和围绕导电图案FM的阻挡图案BM。例如，导电图案FM可包括选自铝、铜、钨、钼和钴中的至少一种金属。阻挡图案BM可覆盖导电图案FM的侧壁和底表面。阻挡图案BM可包括金属层和金属氮化物层。金属层可包括选自钛、钽、钨、镍、钴和铂中的至少一种。金属氮化物层可包括选自氮化钛(TiN)层、氮化钽(TaN)层、氮化钨(WN)层、氮化镍(NiN)层、氮化钴(CoN)层和氮化铂(PtN)层中的至少一种。
第一金属层M1可设置在第三层间电介质层130中。例如，第一金属层M1可包括第一电力线M1_R1、第二电力线M1_R2和第一布线线路M1_I。第一金属层M1的线M1_R1、M1_R2和M1_I可在第二方向D2上平行地延伸。
例如，第一电力线M1_R1和第二电力线M1_R2可分别设置在单高度单元SHC的第三边界BD3和第四边界BD4上。第一电力线M1_R1可在第二方向D2上沿着第三边界BD3延伸。第二电力线M1_R2可在第二方向D2上沿着第四边界BD4延伸。
第一金属层M1的第一布线M1_I可布置在第一电力线M1_R1与第二电力线M1_R2之间。第一金属层M1的第一布线M1_I可沿着第一方向D1以第二间距排列。第二间距可小于第一间距。第一布线线路M1_I中的每一个可具有小于第一电力线M1_R1和第二电力线M1_R2中的每一个的线宽的线宽。
第一金属层M1还可包括第一过孔件VI 1。第一过孔件VI 1可对应地设置在第一金属层M1的线M1_R1、M1_R2、M1_I下方。第一过孔件VI 1可将有源接触件AC电连接到第一金属层M1的线M1_R1、M1_R2和M1_I之一。第一过孔件VI 1可将栅极接触件GC电连接至第一金属层M1的线M1_R1、M1_R2和M1_I之一。如图所示，至少一些第一布线线路M1_I可(例如，经由分离的、各自的第一过孔件VI 1)电连接到有源接触件AC或栅极接触件GC的分离的、各自的接触件。
第一金属层M1的特定线路及其下方的第一过孔件VI 1可通过单独的工艺形成。例如，第一金属层M1的特定线路及其下方的第一过孔件VI 1可各自通过单镶嵌工艺形成。根据一些示例实施例，可采用亚20nm工艺来制造半导体装置。
第二金属层M2可设置在第四层间电介质层140中。第二金属层M2可包括多个第二布线线路M2_I。第二金属层M2的第二布线线路M2_I可各自具有在第一方向D1上延伸的线形或条形。例如，第二布线线路M2_I可在第一方向D1上平行地延伸。
第二金属层M2还可包括相应地设置在第二布线线路M2_I下方的第二过孔件VI2。第一金属层M1的特定线路可通过第二过孔件VI2电连接到第二金属层M2的对应线路。例如，第二金属层M2的布线线路及其下方的第二过孔件VI2可通过双镶嵌工艺同时形成。
第一金属层M1和第二金属层M2可具有包括相同或不同导电材料的布线线路。例如，第一金属层M1和第二金属层M2的布线线路可包括选自铝、铜、钨、钼、钌和钴的至少一种金属材料。虽然未示出，但是其它金属层(例如，M3、M4、M5等)可附加地堆叠在第四层间电介质层140上。堆叠金属层中的每一个可包括用于在单元之间布线的布线线路。
参照图6A，下面将详细描述第一有源图案AP1上的栅电极GE和第一沟道图案CH1。
第一沟道图案CH1的第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3中的每一个可包括形成在其下部和上部的沟道凹部。例如，第一半导体图案SP1可包括其下部上的第一沟道凹部RS1和其上部上的第二沟道凹部RS2(例如，可包括限定第一沟道凹部RS1和第二沟道凹部RS2的一个或多个表面)。第二半导体图案SP2可包括其下部上的第三沟道凹部RS3和其上部上的第四沟道凹部RS4(例如，可包括限定第三沟道凹部RS3和第四沟道凹部RS4的一个或多个表面)。第三半导体图案SP3可包括其下部上的第五沟道凹部RS5和其上部上的第六沟道凹部RS6(例如，可包括限定第五沟道凹部RS5和第六沟道凹部RS6的一个或多个表面)。在本发明构思的一些示例实施例中，第一有源图案AP1可包括其上部上的主体凹部BRS(例如，可包括限定主体凹部BRS的一个或多个表面)。在一些示例实施例中，上述凹部可被理解为由与被描述为包括这样的凹部的一个或多个半导体图案相邻的一个或多个内电极的一个或多个表面限定，其中，所述一个或多个半导体图案的一个或多个表面被描述为包括这样的凹部。
可使沟道凹部RS1至RS6对第一沟道图案CH1的第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3赋予哑铃形状。这里描述的具有“哑铃形状”的元件(“结构”)可理解为是指具有凹入的顶表面TOS和底表面BTS的结构。例如，第一沟道图案CH1的第二半导体图案SP2可包括中心部分CTP和位于中心部分CTP的相对侧上的侧部分EDP。中心部分CTP也可插入在第二内电极PO2与第三内电极PO3之间。侧部分EDP可插入在与第二内电极PO2相邻的内间隔件ISP和与第三内电极PO3相邻的内间隔件ISP之间。
中心部分CTP可具有第一厚度TK1，并且侧部分EDP可具有大于第一厚度TK1的第二厚度TK2。中心部分CTP具有这样的厚度：在中心部分CTP的中心(例如，在第二方向D2上的水平中心)处为最小(例如，最小值)、并且在从中心部分CTP的中心朝向侧部分EDP的方向上(例如，在第二方向D2上)逐渐地(例如，渐渐地、连续地等)增加。第二半导体图案SP2的中心部分CTP的中心处的最小厚度可被称为第二半导体图案SP2的中心部分CTP处的最小厚度，并且因此还可以是第二半导体图案SP2的最小厚度，并且可被表示为第一厚度TK1。因此，第一厚度TK1可定义为表示中心部分CTP的最小厚度，并且还可定义为表示第二半导体图案SP2的中心部分CTP处的最小厚度。在本发明构思的一些示例实施例中，第一厚度TK1与第二厚度TK2的比率TK1/TK2可在约0.2至约0.8的范围内。
如本文所述，结构的厚度可指结构在第三方向D3上的厚度。给定半导体图案的中心部分“处”的厚度可指给定半导体图案的在给定半导体图案的中心部分处在第三方向D3上的厚度，其还可指在给定半导体图案的中心部分的第二方向D2上的中心处的第三方向D3上的厚度。如图6A所示，半导体图案的中心部分CTP处的厚度(例如，第一厚度TK1)可以是中心部分CTP的最小厚度，并且因此是半导体图案的最小厚度。如本文所述，结构的一部分“处”的厚度可以可互换地称为该结构的该部分“的”厚度。
第一沟道凹部RS1至第六沟道凹部RS6可分别具有第一凹部深度DE1至第六凹部深度DE6。根据本发明构思的一些示例实施例，第一凹部深度DE1至第六凹部深度DE6可彼此相同或不同(例如，在第三方向D3上大小相同或不同)。在本说明书中，凹部深度DE1至DE6中的每一个可限定为表示从侧部分EDP到中心部分CTP的中心的竖直的(例如，在第三方向D3上的)长度。凹部深度DE1至DE6中的每一个可近似为(TK2-TK1)/2或者第一厚度TK1与第二厚度TK2之间的差的一半。
主体凹部BRS和沟道凹部RS1至RS6的凹部深度可相同或不同。例如，主体凹部BRS可具有与第一沟道凹部RS1的第一凹部深度DE1基本上相同的凹部深度BDE。
第一有源图案AP1上的第一内电极PO1、第二内电极PO2和第三内电极PO3可各自具有眼形状。例如，第一内电极PO1可在其底表面BTS和顶表面TOS中的每一个处凸出。本文描述的具有“眼形状”的元件(“结构”)可被理解为是指具有凸形的顶表面TOS和底表面BTS的结构。第一内电极PO1在其侧表面SIS处可以是平坦的。如本文所述，结构的表面(例如，第一内电极PO1的底表面BTS和顶表面TOS)可被理解为“凸出”，其中，该表面具有曲率，使得该表面的平行/水平方向(例如，在第二方向D2上)中心部分(本文也称为水平中心部分、中心部分等)是该表面和/或结构在垂直/竖直方向(例如，在第三方向D3上)的最远突出。
第一有源图案AP1上的第一内电极PO1、第二内电极PO2与第三内电极PO3可具有在从下层向上层的方向上逐渐减小的大小(或体积)。在本发明构思中，下层可以是靠近衬底100的顶表面100a的水平的水平。上层可以是远离衬底100的顶表面100a的水平的水平。本文描述的处于“相同层”的元件可在第三方向D3上相对于参考位置(例如，衬底100的顶表面)处于相同的水平，和/或可在水平方向(例如，第二方向D2)上至少部分地重叠。例如，在第二方向D2上至少部分地重叠的第一有源图案AP1和第二有源图案AP2上的相应的第一内电极PO1可被理解为处于同一层。
第二内电极PO2的最大宽度WI2可小于第一内电极PO1的最大宽度WI 1。第三内电极PO3的最大宽度WI3可小于第二内电极PO2的最大宽度WI2。第三内电极PO3的最大宽度WI3可大于外栅电极OGE的最大宽度WI4。如本文所述，结构的宽度可指结构在水平方向(例如，第二方向D2和/或第一方向D1)上的宽度。
第一内电极PO1、第二内电极PO2和第三内电极PO3中的每一个可在第三方向D3上具有最大厚度TK3。第一内电极PO1、第二内电极PO2和第三内电极PO3的最大厚度TK3彼此相同或不同。
第一源极/漏极图案SD1可包括分别朝向栅电极GE的第一内电极PO1、第二内电极PO2和第三内电极PO3突出的第一突出部分PRP1、第二突出部分PRP2和第三突出部分PRP3。第一突出部分PRP1、第二突出部分PRP2和第三突出部分PRP3的突出长度可在从下层向上层的方向上逐渐减小。例如，第二突出部分PRP2的第二突出长度PRL2可小于第一突出部分PRP1的第一突出长度PRL1。第三突出部分PRP3的第三突出长度PRL3可小于第二突出部分PRP2的第二突出长度PRL2。
根据本发明构思的一些示例实施例的第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3中的每一个可各自包括其上部的沟道凹部和其下部的沟道凹部，这可导致有效沟道长度(ECL)的增加。因此，本发明构思可减少或防止漏电流和短沟道效应，诸如漏极引发势垒降低(DIBL)。在本发明构思中，可减小或防止热载流子效应，以增加装置的可靠性。
由于根据本发明构思的主体凹部BRS形成在第一有源图案AP1的上部，因此可将三维结构赋予形成在第一有源图案AP1的上部上的沟道。例如，可增加第一有源图案AP1的上部的有效沟道长度(ECL)并减少短沟道效应。此外，还可减少或防止在第一有源图案AP1的上部发生的漏电流。
参照图6B，下面将详细描述第二有源图案AP2上的栅电极GE和第二沟道图案CH2。
与第一沟道图案CH1不同，第二沟道图案CH2的第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3中的每一个可不包括沟道凹部。与第一有源图案AP1不同，第二有源图案AP2在其上部可不包括主体凹部。
由于第二沟道图案CH2不包括沟道凹部，所以第二沟道图案CH2的第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3可各自具有杆状。例如，第二沟道图案CH2的第二半导体图案SP2可包括中心部分CTP和位于中心部分CTP的相对侧上的侧部分EDP。中心部分CTP可插入在第二内电极PO2与第三内电极PO3之间。侧部分EDP可插入在与第二内电极PO2相邻的内间隔件ISP和与第三内电极PO3相邻的内间隔件ISP之间。中心部分CTP可具有第四厚度TK4，并且侧部分EDP可具有与第四厚度TK4基本上相同的第五厚度TK5。在本发明构思的一些示例实施例中，第四厚度TK4与第五厚度TK5的比率TK4/TK5可在约0.8至约1.0的范围内。
在一些示例实施例中，第一沟道图案CH1的第二半导体图案SP2的侧部分EDP处的厚度(例如，第二厚度TK2)可与第二沟道图案CH2的第二半导体图案SP2的侧部分EDP处的厚度(例如，第五厚度TK5)相同或基本上相同。重申，在一些示例实施例中，第二厚度TK2可与第五厚度TK5相同或基本上相同(例如，在大小上相同或基本上相同)。
在一些示例实施例中，第一沟道图案CH1的第二半导体图案SP2的中心部分CTP处的厚度(例如，第一厚度TK1)(其可以是所述中心部分CTP的最小厚度)可少于(例如，小于)第二沟道图案CH2的第二半导体图案SP2的中心部分CTP处的厚度(例如，其最小厚度)(例如，第四厚度TK4)。重申，在一些示例实施例中，第一厚度TK1可小于(例如，在大小上小于)第四厚度TK4。如图6A和图6B所示，第一沟道图案CH1的第二半导体图案SP2的中心部分CPT的最小厚度可不同于(例如，小于)第二沟道图案CH2的第二半导体图案SP2的中心部分CPT的最小厚度。
第二有源图案AP2上的第一内电极PO1、第二内电极PO2和第三内电极PO3可各自具有矩形形状。例如，第二有源图案AP2上的第一内电极PO1在其底表面BTS和顶表面TOS中的每一个处可以是平的(例如，平面的)或凸起的。再参照图6A，第一有源图案AP1上的第一内电极PO1的底表面BTS和顶表面TOS可分别比第二有源图案AP2上的第一内电极PO1的底表面BTS和顶表面TOS更凸出。第二有源图案AP2上的第一内电极PO1在其侧表面SIS上可以是平坦的。在一些示例实施例中，第一内电极PO1可在其侧表面SIS处倾斜。
如本文所述，第一表面可比第二表面更凸出，其中，第一表面具有比第二表面的凸出曲率(例如，例如在水平中心部分(其在本文中也可互换地称为中心部)处、在最大竖直突出部分处等的最大凸出曲率)更大的凸出曲率(例如，例如在水平中心部分(其在本文中也可互换地称为中心部)处、在最大竖直突出部分处等的更大的最大凸出曲率)。类似地，第一表面可比第二表面更不凸出，其中，第一表面具有比第二表面的凸出曲率(例如，例如在水平中心部分(其在本文中也可互换地称为中心部)处、在最大竖直突出部分处等的最大凸出曲率)更小的凸出曲率(例如，例如在水平中心部分(其在本文中也可互换地称为中心部)处、在最大竖直突出部分处等的更小的最大凸出曲率)。
可理解，表面的曲率大小可与表面的曲率半径相反地对应。例如，基于第一表面具有小于第二表面的曲率半径(例如，对应于最大凸出曲率的最小曲率半径)的曲率半径(例如，对应于第一表面的最大凸出曲率的最小曲率半径)，第一表面可比第二表面更凸出。
返回参照图6A和图6B，基于第一有源图案AP1上的第一内电极PO1的顶表面TOS具有比第二有源图案AP2上的第一内电极PO1的顶表面TOS更大的曲率、更大的最大曲率、更小的最小曲率半径等，第一有源图案AP1上的第一内电极PO1的顶表面TOS可比第二有源图案AP2上的第一内电极PO1的顶表面TOS更凸出。类似地，仍参照图6A和图6B，基于第一有源图案AP1上的第一内电极PO1的底表面BTS具有比第二有源图案AP2上的第一内电极PO1的底表面BTS更大的曲率、更大的最大曲率、更小的最小曲率半径等，第一有源图案AP1上的第一内电极PO1的底表面BTS可比第二有源图案AP2上的第一内电极PO1的底表面BTS更凸出。
第二有源图案AP2上的第一内电极PO1、第二内电极PO2和第三内电极PO3的尺寸(或体积)可在从下层(例如，在第三方向D3上更靠近衬底100的内电极)朝向上层(例如，在第三方向D3上更远离衬底100的内电极)的方向上逐渐减小。第二内电极PO2的最大宽度WI6可少于(例如，小于)第一内电极PO1的最大宽度WI5。第三内电极PO3的最大宽度WI7可小于第二内电极PO2的最大宽度WI6。第三内电极PO3的最大宽度WI7可大于外栅电极OGE的最大宽度WI8。
第二有源图案AP2上的第一内电极PO1、第二内电极PO2与第三内电极PO3的尺寸(或体积)可分别小于第一有源图案AP1上的第一内电极PO1、第二内电极PO2与第三内电极PO3的尺寸(或体积)。例如，第二有源图案AP2上的第二内电极PO2的最大宽度WI6可小于第一有源图案AP1上的第二内电极PO2的最大宽度WI2。第二有源图案AP2上的第二内电极PO2的最大厚度TK6可小于第一有源图案AP1上的第二内电极PO2的最大厚度TK3。
第二源极/漏极图案SD2可包括分别向栅电极GE的第一内电极PO1、第二内电极PO2和第三内电极PO3突出的第一突出部分PRP1、第二突出部分PRP2和第三突出部分PRP3。第一突出部分PRP1、第二突出部分PRP2和第三突出部分PRP3可具有彼此相同或彼此不同的突出长度。
可能需要NMOSFET的沟道厚度小于PMOSFET的沟道厚度，以便为图4中描绘的单高度单元SHC的逻辑晶体管赋予改进的或最佳的性能。本发明构思可选择性地调整NMOSFET以具有小的沟道厚度，同时允许PMOSFET保持其相对大的沟道厚度。因此，可在不降低PMOSFET的性能的情况下改善NMOSFET的电性质，从而改善包括NMOSFET和PMOSFET的装置(例如，半导体装置)的性能。
NMOSFET作为示例被用作参照图6A讨论的三维晶体管，PMOSFET作为示例被用作参照图6B讨论的三维晶体管，但是本发明构思不限于此。在一些示例实施例中，对图6A的三维晶体管的描述可适用于PMOSFET。在一些示例实施例中，对图6B的三维晶体管的描述可适用于NMOSFET。
图7A、图7B、图8A、图8B、图9A、图9B、图9C、图10A、图10B、图10C、图11A、图11B、图11C、图12A、图12B和图12C示出根据本发明构思的一些示例实施例的显示制造半导体装置的方法的截面图。详细地，图7A、图8A、图9A、图10A、图11A和图12A是沿图4的线A-A'截取的截面图。图9B、图10B、图11B和图12B是沿图4的线B-B'截取的截面图。图9C和图10C示出沿图4的线C-C'截取的截面图。图7B、图8B、图11C和图12C是沿图4的线D-D'截取的截面图。
参照图7A和图7B，可设置包括第一有源区AR1和第二有源区AR2的衬底100。可在衬底100上交替地堆叠有源层ACL和牺牲层SAL。有源层ACL可包括硅(Si)、锗(Ge)和硅锗(SiGe)中的一种，牺牲层SAL可包括硅(Si)、锗(Ge)和硅锗(SiGe)中的另一种。
牺牲层SAL可包括相对于有源层ACL具有蚀刻选择性的材料。例如，牺牲层SAL可包括硅锗(SiGe)，有源层ACL可包括硅(Si)。牺牲层SAL中的每一个可具有约10at％(原子百分比)至约30at％的锗浓度。
可在衬底100的第一有源区AR1和第二有源区AR2中的每一个上形成掩模图案。掩模图案可具有在第二方向D2上延伸的线形或条形。
可进行图案化工艺，其中，掩模图案用作蚀刻掩模以形成限定第一有源图案AP1和第二有源图案AP2的沟槽TR。可在第一有源区AR1上形成第一有源图案AP1。可在第二有源区AR2上形成第二有源图案AP2。
可在第一有源图案AP1和第二有源图案AP2中的每一个上形成堆叠图案STP。堆叠图案STP可包括交替地堆叠的有源层ACL和牺牲层SAL。在图案化工艺期间，堆叠图案STP可与第一有源图案AP1和第二有源图案AP2一起形成。
可形成器件隔离层ST以填充沟槽TR。例如，可在衬底100的整个表面上形成电介质层以覆盖堆叠图案STP以及第一有源图案AP1和第二有源图案AP2。可使电介质层凹陷直到暴露出堆叠图案STP，并且因此可形成器件隔离层ST。
器件隔离层ST可包括诸如氧化硅层的电介质材料。堆叠图案STP可从器件隔离层ST暴露。例如，堆叠图案STP可从器件隔离层ST竖直地向上突出。
参照图8A和图8B，可在衬底100上形成牺牲图案PP，横跨堆叠图案STP延伸。牺牲图案PP中的每一个可形成为具有在第一方向D1上延伸的线形或条形。牺牲图案PP可沿第二方向D2以第一间距布置。
例如，牺牲图案PP的形成可包括：在衬底100的整个表面上形成牺牲层；在牺牲层上形成硬掩模图案MP；以及使用硬掩模图案MP作为蚀刻掩模对牺牲层进行图案化。牺牲层可包括多晶硅。
可在牺牲图案PP中的每一个的相对侧壁上形成一对栅极间隔件GS。栅极间隔件GS的形成可包括在衬底100的整个表面上共形地形成栅极间隔件层并各向异性地蚀刻栅极间隔件层。在本发明构思的一些示例实施例中，栅极间隔件GS可以是包括至少两个层的多层。
参照图9A至图9C，可在第一有源图案AP1上的堆叠图案STP中形成第一凹部RCS1。可在第二有源图案AP2上的堆叠图案STP中形成第二凹部RCS2。在形成第一凹部RCS1和第二凹部RCS2期间，器件隔离层ST可在第一有源图案AP1和第二有源图案AP2中的每一个的相对侧上进一步凹陷(见图9C)。
例如，硬掩模图案MP和栅极间隔件GS可用作蚀刻掩模，以蚀刻第一有源图案AP1上的堆叠图案STP，并且因此可形成第一凹部RCS1。可在一对牺牲图案PP之间形成第一凹部RCS1。第一凹部RCS1在第二方向D2上的宽度可随着距衬底100的距离减小而减小。
有源层ACL可形成为按次序地堆叠在相邻的第一凹部RCS 1之间的第一半导体图案至第三半导体图案SP1、SP2和SP3。第一沟道图案CH1可由相邻的第一凹部RCS1之间的第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3构成。
第一凹部RCS1可暴露牺牲层SAL。可对暴露的牺牲层SAL执行选择性蚀刻工艺。蚀刻工艺可包括选择性地蚀刻硅锗的湿法蚀刻工艺。在蚀刻工艺中，牺牲层SAL中的每一个可被凹进以形成凹进区IDR。凹进区IDR可使牺牲层SAL能够具有凹侧壁。
仍然参照图9A至图9C，可通过与用于形成第一凹部RCS1的方法类似的方法来形成第二有源图案AP2上的堆叠图案STP中的第二凹部RCS2。可对由第二凹部RCS2暴露的牺牲层SAL执行选择性蚀刻工艺，从而在第二凹部RCS2中形成凹进区IDR。凹进区IDR可使第二凹部RCS2具有波纹形内侧壁。第二沟道图案CH2可由相邻的第二凹部RCS2之间的第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3构成。
参照图10A至图10C，可在第一凹部RCS1中相应地形成第一源极/漏极图案SD1。例如，可执行第一选择性外延生长(SEG)工艺，使得第一凹部RCS 1的内侧壁用作种子层，以形成填充第一凹部RCS1的外延层。外延层可从由第一凹部RCS 1暴露的作为种子的第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3、牺牲层SAL和第一有源图案AP1(或衬底100的上部)生长。例如，第一SEG工艺可包括化学气相沉积(CVD)或分子束外延(MBE)。
在本发明构思的一些示例实施例中，第一源极/漏极图案SD1可包括与衬底100的半导体元素相同的半导体元素(例如，Si)。在形成第一源极/漏极图案SD1时，可原位注入杂质(例如，磷、砷或锑)以使第一源极/漏极图案SD1能够具有n型。在一些示例实施例中，在形成第一源极/漏极图案SD1之后，可将杂质注入第一源极/漏极图案SD1。
可在第二凹部RCS2中相应地形成第二源极/漏极图案SD2。例如，可执行第二SEG工艺，使得第二凹部RCS2的内侧壁用作种子层以形成第二源极/漏极图案SD2。第二源极/漏极图案SD2可从种子生长，或者从由第二凹部RCS2暴露的第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3、牺牲层SAL以及第二有源图案AP2(或衬底100的上部)生长。
在本发明构思的一些示例实施例中，第二源极/漏极图案SD2可包括晶格常数大于衬底100的半导体元素的晶格常数的半导体元素(例如，SiGe)。在形成第二源极/漏极图案SD2时，可原位注入杂质(例如，硼、镓或铟)以使第二源极/漏极图案SD2能够具有p型。在一些示例实施例中，在形成第二源极/漏极图案SD2之后，可将杂质注入第二源极/漏极图案SD2。
参照图11A至图11C，可形成第一层间电介质层110以覆盖第一源极/漏极图案SD1和第二源极/漏极图案SD2、硬掩模图案MP和栅极间隔件GS。例如，第一层间电介质层110可包括氧化硅层。
可对第一层间电介质层110进行平坦化，直到暴露出牺牲图案PP的顶表面。可采用回蚀或化学机械抛光(CMP)工艺对第一层间电介质层110进行平坦化。硬掩模图案MP可在平坦化工艺期间全部被去除。结果，第一层间电介质层110可具有与牺牲图案PP的顶表面和栅极间隔件GS的顶表面共面的顶表面。
可选择性地去除暴露的牺牲图案PP。牺牲图案PP的去除可形成暴露出第一沟道图案CH1和第二沟道图案CH2的外部区ORG(见图11C)。牺牲图案PP的去除可包括执行湿法蚀刻工艺，该湿法蚀刻工艺使用选择性地蚀刻多晶硅的蚀刻剂。
可选择性地去除通过外部区ORG暴露的牺牲层SAL以形成内部区IRG(见图11C)。例如，可执行选择性蚀刻牺牲层SAL的蚀刻工艺，使得仅牺牲层SAL被去除，而留下第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3。对于具有相对高锗浓度的硅锗，蚀刻工艺可具有高蚀刻速率。例如，蚀刻工艺对于锗浓度大于约10at％的硅锗可具有高蚀刻速率。
蚀刻工艺可去除第一有源区AR1和第二有源区AR2上的牺牲层SAL。蚀刻工艺可以是湿法蚀刻工艺。用于蚀刻工艺的蚀刻材料可迅速地蚀刻锗浓度相对高的牺牲层SAL。
返回参照图11C，当选择性地去除牺牲层SAL时，仅第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3可保留在第一有源图案AP1和第二有源图案AP2中的每一个上。牺牲层SAL的去除可形成第一内部区IRG1、第二内部区IRG2和第三内部区IRG3。
例如，可在有源图案AP1或AP2与第一半导体图案SP1之间形成第一内部区IRG1，可在第一半导体图案SP1与第二半导体图案SP2之间形成第二内部区IRG2，可在第二半导体图案SP2与第三半导体图案SP3之间形成第三内部区IRG3。
返回参照图11A和图11C，根据本发明构思的一些示例实施例，在第一有源图案AP1上可存在第一内部区IRG1、第二内部区IRG2和第三内部区IRG3的进一步竖直的扩展。因此，第一有源图案AP1上的第一内部区IRG1、第二内部区IRG2和第三内部区IRG3中的每一个都可被赋予眼形状(见图11A)。第一有源图案AP1上的内部区IRG的扩展可包括使由内部区IRG暴露的第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3凹陷。参照图13A至图16B，下面将详细描述选择性地扩展第一有源图案AP1上的内部区IRG的方法。
图13A、图14A、图15A和图16A示出根据本发明构思的一些示例实施例的显示形成图11A中描绘的部分M的方法的放大图。图13B、图14B、图15B和图16B示出根据本发明构思的一些示例实施例的显示形成图11B中描绘的部分N的方法的放大图。
参照图13A和图13B，可选择性地去除牺牲图案PP以形成外部区ORG。外部区ORG可暴露第一源极/漏极图案SD1之间的牺牲层SAL。外部区ORG可暴露第二源极/漏极图案SD2之间的牺牲层SAL。可选择性地去除由外部区ORG暴露的牺牲层SAL。因此，可存在按次序地堆叠的第一内部区IRG1、第二内部区IRG2和第三内部区IRG3。第一内部区IRG1、第二内部区IRG2和第三内部区IRG3中的每一个可以是空的空间。第一内部区IRG1、第二内部区IRG2和第三内部区IRG3可暴露第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3。
第一有源图案AP1上的内部区在第二方向D2上的宽度可大于第二有源图案AP2上的内部区IRG在第二方向D2上的宽度。例如，第一有源图案AP1上的第三内部区IRG3可具有第九宽度WI9，而第二有源图案AP2上的第三内部区IRG3可具有小于第九宽度WI9的第十宽度WI 10。这可能是因为相邻的第二源极/漏极结构SD2之间的间隔小于相邻的第一源极/漏极结构SD1之间的间隔。
参照图14A和图14B，可在第一内部区IRG1、第二内部区IRG2和第三内部区IRG3中共形地形成间隔件层SPL。也可在外部区ORG上形成间隔件层SPL。可通过使用沉积工艺(诸如原子层沉积(ALD)或化学气相沉积(CVD))形成间隔件层SPL。间隔件层SPL可包括选自氮化硅层和氮氧化硅层中的至少一种。间隔件层SPL可形成为具有不完全填充内部区IRG的厚度。
第一有源图案AP1上的由间隔件层SPL围绕的内部区IRG的尺寸可大于第二有源图案AP2上的由间隔件层SPL围绕的内部区IRG的尺寸。例如，第一有源图案AP1上的由间隔件层SPL围绕的内部区IRG可被赋予第十一宽度WI 11，并且第二有源图案AP2上的由间隔件层SPL围绕的内部区IRG可被赋予小于第十一宽度WI 11的第十二宽度WI 12。
参照图15A和图15B，可对间隔件层SPL执行干法蚀刻工艺。可执行干法蚀刻工艺，使得间隔件层SPL在平行于第三方向D3的竖直方向上被蚀刻。干法蚀刻工艺可使间隔件层SPL在第三方向D3上具有减小的厚度。然而，干法蚀刻工艺不会造成间隔件层SPL在第二方向D2上的厚度有明显的变化。
第一有源图案AP1上的间隔件层SPL在竖直方向上的蚀刻速率ETR1可大于第二有源图案AP2上的间隔件层SPL在竖直方向上的蚀刻速率ETR2。这可能是因为第一有源图案AP1上的由间隔件层SPL围绕的内部区IRG的尺寸大于第二有源图案AP2上的由间隔件层SPL围绕的内部区IRG的尺寸(WI 11＞WI 12)。因此，蚀刻气体可比引入第二有源图案AP2上的内部区IRG更容易地引入第一有源图案AP1上的内部区IRG。
第一有源图案AP1上的蚀刻速率ETR1与第二有源图案AP2上的蚀刻速率ETR2之间的差异可导致第一有源图案AP1上的间隔件层SPL在竖直方向上的厚度TK7小于第二有源图案AP2上的间隔件层SPL在竖直方向上的厚度TK8。
参照图16A和图16B，可对间隔件层SPL执行湿法蚀刻工艺。湿法蚀刻工艺可各向同性地蚀刻间隔件层SPL。可执行湿法蚀刻工艺，直到第二沟道图案CH2上的间隔件层SPL被去除。
如上所述，因为第二沟道图案CH2上的间隔件层SPL的厚度(见图15B的TK8)大于第一沟道图案CH1上的间隔件层SPL的厚度(见图15A的TK7)，所以当执行湿法蚀刻工艺直到暴露第二沟道图案CH2的半导体图案SP1至SP3时，在第一沟道图案CH1的半导体图案SP1至SP3中可能发生过蚀刻。
例如，当湿法蚀刻工艺完全去除第一沟道图案CH1的半导体图案SP1至SP3上的间隔件层SPL时，第一沟道图案CH1的半导体图案SP1至SP3可被氧化。可去除半导体图案SP1至SP3的氧化物。因此，可在第一沟道图案CH1的第一半导体图案SP1至第三半导体图案SP3上形成第一沟道凹部RS1至第六沟道凹部RS6。通过湿法蚀刻工艺暴露的第一有源图案AP1的上部可被氧化并被去除，以形成主体凹部BRS。
当第二沟道图案CH2的半导体图案SP1至SP3被暴露时，可终止湿法蚀刻工艺，可不在第二沟道图案CH2的半导体图案SP1至SP3上形成沟道凹部。在一些示例实施例中，第二沟道图案CH2上可设有沟道凹部，该沟道凹部形成为具有比第一沟道图案CH1的沟道凹部RS1至RS6的凹部深度小的凹部深度。
上述图15A和图15B中的干法蚀刻工艺可使间隔件层SPL能够具有几乎保持不变的水平厚度。因此，即使在湿法蚀刻工艺之后，间隔件层SPL的一部分仍可保留以形成内间隔件ISP。内间隔件ISP可覆盖源极/漏极图案SD1和SD2之一的表面，并且还可覆盖半导体图案SP1至SP3之一的侧部分EDP。
可使沟道凹部RS1至RS6对第一沟道图案CH1的第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3赋予哑铃形状。例如，第一沟道图案CH1的第二半导体图案SP2可包括中心部分CTP和位于中心部分CTP的相对侧上的侧部分EDP。给定半导体图案的中心部分CTP可被可互换地称为给定半导体图案的水平中心部分(例如，第二方向D2上的中心部分)，给定半导体图案的侧部分EDP可被可互换地称为给定半导体图案的水平边缘部分(例如，第二方向D2上的边缘部分)，使得给定半导体图案的中心部分CTP位于给定半导体图案的侧部分EDP之间。在湿法蚀刻工艺中，中心部分CTP可凹陷以具有第一厚度TK1。侧部分EDP可由内间隔件ISP保护，并且因此可保持大于第一厚度TK1的第二厚度TK2。在本发明构思的一些示例实施例中，第一厚度TK1与第二厚度TK2的比率TK1/TK2可在约0.2至约0.8的范围内。
在湿法蚀刻工艺期间，间隔件层SPL可保护第二沟道图案CH2的第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3。因此，第二沟道图案CH2的第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3中的每一个可保持棒状。例如，第二沟道图案CH2的第二半导体图案SP2的中心部分CTP可被赋予第四厚度TK4。第二沟道图案CH2的第二半导体图案SP2的侧部分EDP可具有与第四厚度TK4基本上相同的第五厚度TK5。在本发明构思的一些示例实施例中，第四厚度TK4与第五厚度TK5的比率TK4/TK5可在约0.8至约1.0的范围内。
根据本发明构思的一些示例实施例，可重复地执行以上参照图14A至图16B讨论的间隔件层SPL的形成、间隔件层SPL的干法蚀刻工艺和间隔件层SPL的湿法蚀刻工艺。间隔件层SPL的形成、间隔件层SPL的干法蚀刻工艺和间隔件层SPL的湿法蚀刻工艺可构成一个循环，并且每当执行该循环时，沟道凹部RS1至RS6可变得更深，并且内间隔件ISP可变得更厚。
再次参照图11C，如上参照图16A和图16B所述，第一沟道图案CH1的半导体图案SP1至SP3可具有在间隔件层SPL的湿法蚀刻工艺期间变得减小的厚度。然而，第二沟道图案CH2的半导体图案SP1至SP3的厚度在间隔件层SPL的湿法蚀刻工艺期间可基本上不改变。例如，第一沟道图案CH1的半导体图案SP1至SP3可具有第一厚度TK1，并且第二沟道图案CH2的半导体图案SP1至SP3可具有大于第一厚度TK1的第四厚度TK4。第一沟道图案CH1的半导体图案SP1至SP3在第一方向D1上的宽度CW1可与第二沟道图案CH2的半导体图案SP1至SP3在第一方向D1上的宽度CW2基本上相同。
参照图12A至图12C，可在暴露的第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3上形成栅极电介质层GI。栅极电介质层GI可形成为围绕第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3中的每一个。栅极电介质层GI可形成在第一内部区IRG1、第二内部区IRG2和IRG3中的每一个中。栅极电介质层GI可形成在外部区ORG中。栅极电介质层GI的形成可包括按次序地形成氧化硅层和高k电介质层。
栅电极GE可形成在栅极电介质层GI上。栅电极GE可包括分别形成在第一内部区IRG1、第二内部区IRG2和第三内部区IRG3中的第一内电极PO1、第二内电极PO2和第三内电极PO3，并且还可包括形成在外部区ORG中的外栅电极OGE。
在第一有源图案AP1上，主体凹部BRS和沟道凹部RS1至RS6可使得与沟道相邻的内电极IGE形成为具有三维栅极结构。因此，根据本发明构思的栅电极GE可增加有效沟道长度(ECL)并减少或防止由短沟道效应引起的问题。
栅电极GE可被凹进以具有低于栅极间隔件GS的顶表面的顶表面。栅极封盖图案GP可形成在凹陷的栅电极GE上。栅极封盖图案GP可具有与栅极间隔件GS的顶表面共面的顶表面。
返回参照图5A至图5D，可在第一层间电介质层110上形成第二层间电介质层120。第二层间电介质层120可包括氧化硅层。可形成有源接触件AC以穿透第二层间电介质层120和第一层间电介质层110，从而与第一源极/漏极图案SD1和第二源极/漏极图案SD2电连接。可形成栅极接触件GC以穿透第二层间电介质层120和栅极封盖图案GP，从而与栅电极GE电连接。
有源接触件AC和栅极接触件GC中的每一个的形成可包括形成阻挡图案BM和在阻挡图案BM上形成导电图案FM。阻挡图案BM可共形地形成以包括金属层和金属氮化物层。导电图案FM可包括电阻低的金属。
分离结构DB可相应地形成在单高度单元SHC的第一边界BD1和第二边界BD2上。分离结构DB可从第二层间电介质层120延伸穿过栅电极GE进入有源图案AP1或AP2。分离结构DB可包括电介质材料，诸如氧化硅层或氮化硅层。
第三层间电介质层130可形成在有源接触件AC和栅极接触件GC上。第一金属层M1可形成在第三层间电介质层130中。第四层间电介质层140可形成在第三层间电介质层130上。第二金属层M2可形成在第四层间电介质层140中。
在以下实施例中，将省略对与参照图1至图6B所讨论的技术特征重复的技术特征的详细描述，并且将详细讨论其差异。
图17示出沿着图4的线D-D'截取的截面图，显示了根据本发明构思的一些示例实施例的半导体装置。图18示出根据本发明构思的一些示例实施例的沿着图17的线P-P'截取的平面图。
参照图17，第一沟道图案CH1在第一方向D1上的宽度CW1可小于第二沟道图案CH2在第一方向D1上的宽度CW2。第一沟道图案CH1的纳米片的厚度TK1可小于第二沟道图案CH2的纳米片的厚度TK4。
第一有源图案AP1在其上部可具有不连续变化的宽度。因此，第一有源图案AP1的上部可包括第一阶梯结构STE1。第一有源图案AP1和第二有源图案AP2之间的器件隔离层ST可具有其高度(或水平)不连续地改变的顶表面。因此，第二阶梯结构STE2可包括在第一有源图案AP1和第二有源图案AP2之间的器件隔离层ST的顶表面处。例如，至少如图17所示，栅电极GE下方的器件隔离层ST的顶表面(例如，在第三方向D3上更靠近衬底100的顶表面100a和/或底表面100b)包括阶梯结构(例如，第一阶梯结构STE1和/或第二阶梯结构)，其中，器件隔离层ST的顶表面在竖直方向(例如，第三方向D3)上的水平在水平方向(例如，第一方向D1)上不连续地改变。
图18通过代表性示例的方式描绘了作为第一沟道图案CH1的纳米片的第二半导体图案SP2的平面形状。第二半导体图案SP2可在其相对侧的每一侧包括第七沟道凹部RS7。栅极电介质层GI和外栅电极OGE可设置在第七沟道凹部RS7中。
第七沟道凹部RS7可使第二半导体图案SP2在平面图中观察时具有哑铃形状。例如，第二半导体图案SP2可包括中心部分CTP和在中心部分CTP的相对侧上的侧部分EDP。中心部分CTP可插入外栅电极OGE之间，其中，中心部分CTP的上表面与侧部分EDP的上表面之间的竖直距离为差距离DE7。侧部分EDP可插入在栅极间隔件GS之间。
侧部分EDP在第一方向D1上的宽度CW3可大于中心部分CTP在第一方向D1上的宽度CW1。宽度CW1和CW3之间的差可以是差距离DE7的大小的两倍。在本发明构思的一些示例实施例中，中心部分CTP的宽度CW1与侧部分EDP的宽度CW3的比率CW1/CW3可在约0.2至约0.8的范围内。
图19、图20和图21示出根据本发明构思的一些示例实施例的显示制造图17和图18中描绘的半导体装置的方法的截面图。详细地，图19至图21是沿图4的线D-D'截取的截面图。
参照图19，上面参照图10A至图10C讨论的所得结构可经历选择性地去除牺牲图案PP和牺牲层SAL的工艺。然后，可在第一沟道图案CH1和第二沟道图案CH2上形成第一掩模层MSL。
参照图20，第二掩模层PTL可形成在第一掩模层MSL上，选择性地仅覆盖第二有源区AR2。第二掩模层PTL可暴露第一有源区AR1。
第二掩模层PTL可用作蚀刻掩模以选择性地去除暴露的第一掩模层MSL。因此，第一掩模层MSL可全部从第一有源区AR1去除。在选择性地去除第一掩模层MSL的同时，可从第一有源区AR1过蚀刻并去除器件隔离层ST的上部。因此，器件隔离层ST可具有形成在其顶表面上的第二阶梯结构STE2。第二阶梯结构STE2可形成在第一有源区AR1与第二有源区AR2的边界处。
参照图21，可选择性地去除第二掩模层PTL。例如，可执行灰化工艺以去除第二掩模层PTL。在去除第二掩模层PTL的同时，可部分地去除第一沟道图案CH1和第一有源图案AP1的暴露的上部。例如，在灰化工艺期间可能存在暴露的半导体(例如，Si)的损失。然而，当去除第二掩模层PTL时，第一掩模层MSL可保护第二有源图案AP2和第二沟道图案CH2。
可去除第一有源图案AP1的暴露的上部，以在第一有源图案AP1的上部上形成第一阶梯结构STE1。可部分地去除暴露的第一沟道图案CH1。因此，第一沟道图案CH1的纳米片的宽度CW1可小于第二沟道图案CH2的纳米片的宽度CW2。第一沟道图案CH1的纳米片的厚度TK1可小于第二沟道图案CH2的纳米片的厚度TK4。
剩余的第一掩模层MSL可全部被选择性地去除。后续工艺可与上文参照图12A至图12C论述的工艺基本上相同。
图22、图23和图24示出图5A中描绘的部分M的放大图，显示了根据本发明构思的一些示例实施例的半导体装置。
参照图22，第一沟道凹部RS1至第六沟道凹部RS6的凹部深度可在从下层向上层的方向上逐渐减小。第一沟道凹部RS1至第六沟道凹部RS6在第二方向D2上的凹部宽度在从下层向上层的方向上逐渐减小。
例如，第二沟道凹部RS2的第二凹部深度DE2可小于第一沟道凹部RS 1的第一凹部深度DE1。第三沟道凹部RS3的第三凹部深度DE3可小于第二沟道凹部RS2的第二凹部深度DE2。第四沟道凹部RS4的第四凹部深度DE4可小于第三沟道凹部RS3的第三凹部深度DE3。第五沟道凹部RS5的第五凹部深度DE5可小于第四沟道凹部RS4的第四凹部深度DE4。第六沟道凹部RS6的第六凹部深度DE6可小于第五沟道凹部RS5的第五凹部深度DE5。
第二沟道凹部RS2的第二凹部宽度RWI2可小于第一沟道凹部RS1的第一凹部宽度RWI 1。第三沟道凹部RS3的第三凹部宽度RWI3可小于第二沟道凹部RS2的第二凹部宽度RWI2。第四沟道凹部RS4的第四凹部宽度RWI4可小于第三沟道凹部RS3的第三凹部宽度RWI3。第五沟道凹部RS5的第五凹部宽度RWI5可小于第四沟道凹部RS4的第四凹部宽度RWI4。第六沟道凹部RS6的第六凹部宽度RWI6可小于第五沟道凹部RS5的第五凹部宽度RWI5。
主体凹部BRS可具有大于沟道凹部RS1至RS6的凹部宽度的凹部宽度。主体凹部BRS可具有大于沟道凹部RS1至RS6的凹部深度的凹部深度。例如，主体凹部BRS可具有大于第一沟道凹部RS1的第一凹部深度DE1的凹部深度BDE。主体凹部BRS可具有大于第一沟道凹部RS1的第一凹部宽度RWI 1的凹部宽度BWI。
第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3的中心部分CTP的宽度可在从下层向上层的方向上逐渐增大。例如，第二半导体图案SP2的厚度TK1可大于第一半导体图案SP1的厚度TK9。第三半导体图案SP3的厚度TK10可大于第二半导体图案SP2的厚度TK1。
如上参照图15A和图16A所述，内部区IRG的尺寸的增加可引起间隔件层SPL的蚀刻速率的增加。因此，内部区IRG的尺寸的增加可能引起过蚀刻量的增加。过蚀刻可在第一沟道图案CH1上形成主体凹部BRS和沟道凹部RS1至RS6。因此，沟道凹部可在其中内部区IRG具有大尺寸的下层处形成得比在其中内部区IRG具有小尺寸的上层处大。
参照图23，与参照图22所述的不同，第一沟道凹部RS1至第六沟道凹部RS6的凹部深度可在从下层向上层的方向上逐渐增加。
例如，第二沟道凹部RS2的第二凹部深度DE2可大于第一沟道凹部RS 1的第一凹部深度DE1。第三沟道凹部RS3的第三凹部深度DE3可大于第二沟道凹部RS2的第二凹部深度DE2。第四沟道凹部RS4的第四凹部深度DE4可大于第三沟道凹部RS3的第三凹部深度DE3。第五沟道凹部RS5的第五凹部深度DE5可大于第四沟道凹部RS4的第四凹部深度DE4。第六沟道凹部RS6的第六凹部深度DE6可大于第五沟道凹部RS5的第五凹部深度DE5。
主体凹部BRS可具有小于沟道凹部RS1至RS6的凹部深度的凹部深度。例如，主体凹部BRS可具有小于第一沟道凹部RS1的第一凹部深度DE1的凹部深度BDE。
第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3的中心部分CTP的宽度可在从下层向上层的方向上逐渐减小。例如，第二半导体图案SP2的厚度TK1可小于第一半导体图案SP1的厚度TK9。第三半导体图案SP3的厚度TK10可小于第二半导体图案SP2的厚度TK1。
上文参照图15A和图16A讨论的间隔件层SPL的干法蚀刻工艺和湿法蚀刻工艺可各自具有在上层处比在下层处大的蚀刻速率。当调整蚀刻配方以根据层(或距衬底100的高度)引起蚀刻速率差增大时，如图23所示，可在上层处形成比在下层处更大的沟道凹部。
参照图24，可从第一有源图案AP1的上部省略主体凹部BRS。例如，相邻第一源极/漏极图案SD1之间的第一有源图案AP1可具有平坦的顶表面。第一内电极PO1可具有凸起的顶表面TOS和平坦的底表面BTS。由于省略了主体凹部BRS，所以栅电极GE的第一内电极PO1的尺寸(或体积)可小于栅电极GE的第二内电极PO2的尺寸(或体积)。也可从第二有源图案AP2的上部省略主体凹部BRS。
半导体层SMCL可设置在第一有源图案AP1的顶表面上。半导体层SMCL可以是从第一有源图案AP1的顶表面生长的外延层。半导体层SMCL可包括硅(Si)、锗(Ge)和硅锗(SiGe)中的一种。例如，当半导体层SMCL包括硅(Si)时，在半导体层SMCL和第一有源图案AP1之间可不设置明显的边界。半导体层SMCL可用来减少或防止主体凹部的形成。
图25示出沿着图4的线A-A'截取的截面图，示出了根据本发明构思的一些示例实施例的半导体装置。参照图25，第一沟道图案CH1可包括按次序地堆叠的第一半导体图案SP1至第四半导体图案SP4。例如，第一沟道图案CH1可包括将一对第一源极/漏极图案SD1彼此连接的四个纳米片。
根据本发明构思的一些示例实施例的三维半导体装置可包括其中堆叠有N个纳米片的MBCFET或GAAFET。N可以是等于或大于2的整数。例如，根据本发明构思的晶体管可包括两个、三个、四个、五个或多于五个的纳米片。
栅电极GE可包括分别设置在第一半导体图案SP1至第四半导体图案SP4下方的第一内电极PO1至第四电极PO4(例如，第一内电极PO1至第四电极PO4分别比第一半导体图案SP1至第四半导体图案SP4更靠近衬底100的顶表面100a和/或底表面100b)。栅电极GE还可包括在最上面的半导体图案或第四半导体图案SP4上的外栅电极OGE。第一内电极PO1至第四电极PO4的尺寸(或体积)可在从下层向上层的方向上逐渐减小。
图26A和图26B示出根据本发明构思的一些示例实施例的分别显示图5A的部分M和图5B的部分N的放大图。参照图26A和图26B，第一有源图案AP1上的第一内电极PO1、第二内电极PO2和第三内电极PO3中的每一个可各自具有朝第一源极/漏极图案SD1凸出的横向表面SIS。第二有源图案AP2上的第一内电极PO1、第二内电极PO2和第三内电极PO3可各自具有朝第二源极/漏极图案SD2凸出的横向表面SIS。
插入在第二内电极PO2和源极/漏极图案SD1或SD2之间的内间隔件ISP可具有沙漏形状。内间隔件ISP在第二方向D2上的厚度可在从第一半导体图案SP1朝向第二半导体图案SP2的方向上减小然后增大。
第一有源图案AP1上的内间隔件ISP可在其中心处具有第十一厚度TK11，第二有源图案AP2上的内间隔件ISP可在其中心处具有第十二厚度TK12。第十一厚度TK11和第十二厚度TK12可彼此不同。
在本发明构思的一些示例实施例中，第十一厚度TK11可小于第十二厚度TK12。例如，第一有源图案AP1上的内电极PO1至PO3的横向表面SIS可比第二有源图案AP2上的内电极PO1至PO3的横向表面SIS水平地突出更多。
图27A和图27B示出根据本发明构思的一些示例实施例的分别显示图5A的部分M和图5B的部分N的放大图。参照图27A与图27B，第一有源图案AP1上的第一内电极PO1、第二内电极PO2与第三内电极PO3可具有在远离第一源极/漏极图案SD1的方向上凹入的横向表面SIS。第二有源图案AP2上的第一内电极PO1、第二内电极PO2和第三内电极PO3中的每一个可具有在远离第二源极/漏极图案SD2的方向上凹入的横向表面SIS。
插入在第二内电极PO2与源极/漏极图案SD1或SD2之间的内间隔件ISP可具有半月形或月牙形。
第一有源图案AP1上的内间隔件ISP可在其中心处具有第十三厚度TK13，第二有源图案AP2上的内间隔件ISP可在其中心处具有第十四厚度TK14。第十三厚度TK13和第十四厚度TK14可彼此不同。
在本发明构思的一些示例实施例中，第十三厚度TK13可大于第十四厚度TK14。例如，第一有源图案AP1上的内电极PO1至PO3的横向表面SIS可比第二有源图案AP2上的内电极PO1至PO3的横向表面SIS水平地凹陷更多。
在根据本发明构思的三维场效应晶体管中，由于NMOSFET的纳米片包括沟道凹部，所以有效沟道长度(ECL)可增加。因此，本发明构思可减少或防止短沟道效应并改善装置的电性质。
本发明构思可选择性地调节NMOSFET以具有小的沟道厚度，同时允许PMOSFET保持其相对大的沟道厚度。因此，可在不降低PMOSFET的性能的情况下改善NMOSFET的电性质，从而改善包括NMOSFET和PMOSFET的半导体装置的性能。
尽管已经参照附图讨论了本发明构思的一些示例实施例，但是将理解，在不脱离本发明构思的精神和范围的情况下，可在其中进行形式和细节上的各种改变。对于本领域技术人员来说将显而易见的是，在不脱离本发明构思的范围和精神的情况下，可对其进行各种替换、修改和改变。

Claims (20)

1.一种半导体装置，包括：
衬底，其包括彼此相对的N型金属氧化物半导体场效应晶体管区和P型金属氧化物半导体场效应晶体管区；
位于所述N型金属氧化物半导体场效应晶体管区上的第一沟道图案和位于所述P型金属氧化物半导体场效应晶体管区上的第二沟道图案，所述第一沟道图案和所述第二沟道图案中的每一个包括彼此间隔开并竖直地堆叠的多个半导体图案；
位于所述N型金属氧化物半导体场效应晶体管区上的第一源极/漏极图案和位于所述P型金属氧化物半导体场效应晶体管区上的第二源极/漏极图案，所述第一源极/漏极图案连接到所述第一沟道图案，所述第二源极/漏极图案连接到所述第二沟道图案；以及
位于所述第一沟道图案和所述第二沟道图案上的栅电极，
其中，所述栅电极包括：
第一内电极，其位于所述第一沟道图案的多个半导体图案的相邻半导体图案之间，以及
第二内电极，其位于所述第二沟道图案的多个半导体图案的相邻半导体图案之间，并且
其中，所述第一内电极的顶表面比所述第二内电极的顶表面更凸出。
2.如权利要求1所述的半导体装置，其中，所述第一内电极和所述第二内电极位于相同的层。
3.如权利要求1所述的半导体装置，其中，所述第一内电极的底表面比所述第二内电极的底表面更凸出。
4.如权利要求1所述的半导体装置，其中，所述第一内电极的宽度大于所述第二内电极的宽度。
5.如权利要求1所述的半导体装置，其中，
所述第一沟道图案的多个半导体图案包括与所述第一内电极的顶表面相邻的第一半导体图案，
所述第二沟道图案的多个半导体图案包括与所述第二内电极的顶表面相邻的第二半导体图案，并且
所述第一半导体图案的中心部分处的厚度小于所述第二半导体图案的中心部分处的厚度。
6.如权利要求5所述的半导体装置，其中，所述第一半导体图案的中心部分处的厚度与所述第一半导体图案的侧部分处的厚度的比率在0.2至0.8的范围内。
7.如权利要求5所述的半导体装置，其中，所述第二半导体图案的中心部分处的厚度与所述第二半导体图案的侧部分处的厚度的比率在0.8至1.0的范围内。
8.如权利要求5所述的半导体装置，其中，所述第一半导体图案的侧部分处的厚度与所述第二半导体图案的侧部分处的厚度相同。
9.如权利要求5所述的半导体装置，其中，
所述第一内电极具有眼形状，并且
所述第一半导体图案具有哑铃形状。
10.如权利要求1所述的半导体装置，还包括：
器件隔离层，其填充所述N型金属氧化物半导体场效应晶体管区和所述P型金属氧化物半导体场效应晶体管区之间的沟槽，
其中，所述栅电极下方的所述器件隔离层的顶表面包括阶梯结构，其中，所述器件隔离层的顶表面在竖直方向上的水平在水平方向上不连续地改变。
11.一种半导体装置，包括：
衬底，其包括有源图案；
沟道图案，其位于所述有源图案上，所述沟道图案包括彼此间隔开并竖直地堆叠的多个半导体图案；
源极/漏极图案，其将所述多个半导体图案彼此连接；以及
栅电极，其位于所述多个半导体图案上，
其中，所述栅电极包括彼此相邻的第一内电极和第二内电极，
其中，所述多个半导体图案包括在所述第一内电极和所述第二内电极之间的第一半导体图案，
其中，所述第一半导体图案包括：
中心部分，其位于所述第一内电极的凸起的顶表面和所述第二内电极的凸起的底表面之间，以及
侧部分，其连接到所述源极/漏极图案，
其中，所述中心部分的厚度在所述第一半导体图案的所述中心部分的中心处具有最小值，并且在从所述第一半导体图案的所述中心部分的所述中心向所述第一半导体图案的所述侧部分的方向上逐渐增加，所述第一半导体图案的所述中心部分的厚度的最小值是所述第一半导体图案的所述中心部分的最小厚度，并且
其中，所述第一半导体图案的所述中心部分的所述最小厚度与所述第一半导体图案的所述侧部分的厚度的比率在0.2至0.8的范围内。
12.如权利要求11所述的半导体装置，其中，
所述第一内电极的所述凸起的顶表面在所述第一半导体图案的底表面上限定第一沟道凹部，
所述第二内电极的所述凸起的底表面在所述第一半导体图案的顶表面上限定第二沟道凹部，并且
所述第一沟道凹部的凹部深度不同于所述第二沟道凹部的凹部深度。
13.如权利要求11所述的半导体装置，其中，
所述第一内电极和所述第二内电极中的每一个具有眼形状，并且
所述第一半导体图案具有哑铃形状。
14.如权利要求11所述的半导体装置，其中，
所述栅电极还包括位于所述第二内电极上的第三内电极，
所述多个半导体图案还包括位于所述第二内电极和所述第三内电极之间的第二半导体图案，并且
所述第二半导体图案的中心部分的最小厚度不同于所述第一半导体图案的中心部分的最小厚度。
15.如权利要求14所述的半导体装置，其中，所述第二半导体图案的侧部分的厚度与所述第一半导体图案的侧部分的厚度相同。
16.一种半导体装置，包括：
衬底，其包括彼此相对的N型金属氧化物半导体场效应晶体管区和P型金属氧化物半导体场效应晶体管区；
器件隔离层，其填充所述N型金属氧化物半导体场效应晶体管区和所述P型金属氧化物半导体场效应晶体管区之间的沟槽；
位于所述N型金属氧化物半导体场效应晶体管区上的第一沟道图案和位于所述P型金属氧化物半导体场效应晶体管区上的第二沟道图案，所述第一沟道图案和所述第二沟道图案中的每一个包括彼此间隔开并竖直地堆叠的多个半导体图案；
位于所述N型金属氧化物半导体场效应晶体管区上的第一源极/漏极图案和位于所述P型金属氧化物半导体场效应晶体管区上的第二源极/漏极图案，所述第一源极/漏极图案连接到所述第一沟道图案，所述第二源极/漏极图案连接到所述第二沟道图案；
栅电极，其位于所述第一沟道图案和所述第二沟道图案上，所述栅电极包括在所述第一沟道图案的多个半导体图案的相邻半导体图案之间的第一内电极和在所述第二沟道图案的多个半导体图案的相邻半导体图案之间的第二内电极；
栅极电介质层，其围绕所述第一内电极和所述第二内电极中的每一个；
栅极间隔件，其位于所述栅电极的侧壁上；
栅极封盖图案，其位于所述栅极的顶表面上；
层间电介质层，其位于所述栅极封盖图案上；
有源接触件，其穿透所述层间电介质层以与所述第一源极/漏极图案和所述第二源极/漏极图案中的一个电连接；
金属-半导体化合物层，其位于所述有源接触件与所述第一源极/漏极图案和所述第二源极/漏极图案中的一个之间；
栅极接触件，其穿透所述层间电介质层和所述栅极封盖图案以与所述栅电极电连接；
第一金属层，其位于所述层间电介质层上，所述第一金属层包括电力线和第一布线线路，所述第一布线线路电连接到所述有源接触件或所述栅极接触件的分离的相应接触件；以及
第二金属层，其位于所述第一金属层上，
其中，所述第二金属层包括电连接至所述第一金属层的第二布线线路，
其中，所述第一沟道图案包括与所述第一内电极的凸起的顶表面相邻的第一半导体图案，
其中，所述第二沟道图案包括与所述第二内电极的顶表面相邻的第二半导体图案，
其中，所述第一内电极的最大厚度大于所述第二内电极的最大厚度，并且
其中，所述第一半导体图案的最小厚度小于所述第二半导体图案的最小厚度。
17.如权利要求16所述的半导体装置，其中，
所述第一半导体图案包括连接到所述第一源极/漏极图案的侧部分，并且
所述第一半导体图案的最小厚度与所述第一半导体图案的侧部分的厚度的比率在0.2至0.8的范围内。
18.如权利要求16所述的半导体装置，其中，
所述第二半导体图案包括连接到所述第二源极/漏极图案的侧部分，并且
所述第二半导体图案的最小厚度与所述第二半导体图案的侧部分的厚度的比率在0.8至1.0的范围内。
19.如权利要求16所述的半导体装置，其中，
所述第一半导体图案包括连接到所述第一源极/漏极图案的第一侧部分，
所述第二半导体图案包括连接到所述第二源极/漏极图案的第二侧部分，并且
所述第一侧部分的厚度与所述第二侧部分的厚度相同。
20.如权利要求16所述的半导体装置，其中，所述第一内电极的凸起的顶表面比所述第二内电极的顶表面更凸出。
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