TW202408012A - 半導體裝置 - Google Patents

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semiconductor
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internal electrode
thickness
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劉賢琯
李善英
全夏英
全輝錫
車知勳
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南韓商三星電子股份有限公司
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Abstract

一種半導體裝置包括：基板，包括N型金屬氧化物半導體場效電晶體區及P型金屬氧化物半導體場效電晶體區；第一通道圖案及第二通道圖案，分別位於N型金屬氧化物半導體場效電晶體區及P型金屬氧化物半導體場效電晶體區上，且各自包括彼此間隔開且在垂直方向上彼此堆疊的相應半導體圖案；第一源極/汲極圖案及第二源極/汲極圖案，分別位於N型金屬氧化物半導體場效電晶體區及N型金屬氧化物半導體場效電晶體區上且連接至第一通道圖案及第二通道圖案；以及閘極電極，位於第一通道圖案及第二通道圖案上。閘極電極包括：第一內部電極，位於第一通道圖案的鄰近半導體圖案之間，以及第二內部電極，位於第二通道圖案的鄰近半導體圖案之間。第一內部電極的頂表面較第二內部電極的頂表面更凸。

Description

半導體裝置及其製造方法
本美國非臨時申請案基於35 U.S.C. §119主張優先於2022年8月9日在韓國智慧財產局提出申請的韓國專利申請案第10-2022-0099142號，所述韓國專利申請案的揭露內容全文併入本案供參考。
本發明概念是有關於半導體裝置及其製造方法，且更具體而言是有關於包括場效電晶體的半導體裝置及其製造方法。
半導體裝置包括積體電路，所述積體電路包括金屬氧化物半導體場效電晶體（metal oxide semiconductor field effect transistor，MOSFET）。隨著半導體裝置的大小及設計規則逐漸減縮，MOSFET的大小亦越來越按比例縮小。MOSFET的按比例縮小可能會使半導體裝置的操作特性劣化。因此，已進行各種研究來開發製造在克服由半導體裝置的高度整合造成的限制的同時具有優異效能的半導體裝置的方法。
本發明概念的一些實例性實施例提供一種可靠性得到提高且電性性質得到改善的半導體裝置。
本發明概念的一些實例性實施例提供一種製造可靠性得到提高且電性性質得到改善的半導體裝置的方法。
根據本發明概念的一些實例性實施例，一種半導體裝置可包括：基板，包括彼此相對的N型金屬氧化物半導體場效電晶體（NMOSFET）區與P型金屬氧化物半導體場效電晶體（PMOSFET）區；第一通道圖案及第二通道圖案，所述第一通道圖案位於所述NMOSFET區上，所述第二通道圖案位於所述PMOSFET區上，所述第一通道圖案及所述第二通道圖案中的每一者包括彼此間隔開且在垂直方向上彼此堆疊的多個半導體圖案；第一源極/汲極圖案及第二源極/汲極圖案，所述第一源極/汲極圖案位於所述NMOSFET區上，所述第二源極/汲極圖案位於所述NMOSFET區上，所述第一源極/汲極圖案連接至所述第一通道圖案，且所述第二源極/汲極圖案連接至所述第二通道圖案；以及閘極電極，位於所述第一通道圖案及所述第二通道圖案上。所述閘極電極可包括：第一內部電極，位於所述第一通道圖案的所述多個半導體圖案中的鄰近半導體圖案之間；以及第二內部電極，位於所述第二通道圖案的所述多個半導體圖案中的鄰近半導體圖案之間。所述第一內部電極的頂表面可較所述第二內部電極的頂表面更凸。
根據本發明概念的一些實例性實施例，一種半導體裝置可包括：基板，包括主動圖案；通道圖案，位於所述主動圖案上，所述通道圖案包括彼此間隔開且在垂直方向上彼此堆疊的多個半導體圖案；源極/汲極圖案，將所述多個半導體圖案彼此連接；以及閘極電極，位於所述多個半導體圖案上。所述閘極電極可包括彼此相鄰的第一內部電極與第二內部電極。所述多個半導體圖案可包括位於所述第一內部電極與所述第二內部電極之間的第一半導體圖案。所述第一半導體圖案可包括：中心部，位於所述第一內部電極的凸頂表面與所述第二內部電極的凸底表面之間；以及側部，連接至所述源極/汲極圖案。所述中心部的厚度在所述第一半導體圖案的所述中心部的中心處可具有最小值，且在自所述第一半導體圖案的所述中心部的所述中心朝向所述第一半導體圖案的所述側部的方向上可逐步增加，所述第一半導體圖案的所述中心部的所述厚度的所述最小值是所述第一半導體圖案的所述中心部的最小厚度。所述第一半導體圖案的所述中心部的所述最小厚度對所述第一半導體圖案的所述側部的厚度的比率可處於約0.2至約0.8的範圍內。
根據本發明概念的一些實例性實施例，一種半導體裝置可包括：基板，包括彼此相對的NMOSFET區與PMOSFET區；裝置隔離層，填充位於所述NMOSFET區與所述PMOSFET區之間的溝渠；第一通道圖案及第二通道圖案，所述第一通道圖案位於所述NMOSFET區上，所述第二通道圖案位於所述PMOSFET區上，所述第一通道圖案及所述第二通道圖案中的每一者包括彼此間隔開且在垂直方向上彼此堆疊的多個半導體圖案；第一源極/汲極圖案及第二源極/汲極圖案，所述第一源極/汲極圖案位於所述NMOSFET區上，所述第二源極/汲極圖案位於所述NMOSFET區上，所述第一源極/汲極圖案連接至所述第一通道圖案，且所述第二源極/汲極圖案連接至所述第二通道圖案；閘極電極，位於所述第一通道圖案及所述第二通道圖案上，所述閘極電極包括第一內部電極及第二內部電極，所述第一內部電極位於所述第一通道圖案的所述多個半導體圖案中的鄰近半導體圖案之間，所述第二內部電極位於所述第二通道圖案的所述多個半導體圖案中的鄰近半導體圖案之間；閘極介電層，環繞所述第一內部電極及所述第二內部電極中的每一者；閘極間隔件，位於所述閘極電極的側壁上；閘極頂蓋圖案，位於所述閘極電極的頂表面上；層間介電層，位於所述閘極頂蓋圖案上；主動接觸件，穿透所述層間介電層以與所述第一源極/汲極圖案或所述第二源極/汲極圖案中的一者電性連接；金屬-半導體化合物層，位於所述主動接觸件與所述第一源極/汲極圖案或所述第二源極/汲極圖案之間；閘極接觸件，穿透所述層間介電層及所述閘極頂蓋圖案以與所述閘極電極電性連接；第一金屬層，位於所述層間介電層上，所述第一金屬層包括電源線及第一配線走線（wiring line），所述第一配線走線電性連接至所述主動接觸件或所述閘極接觸件的單獨的相應接觸件；以及第二金屬層，位於所述第一金屬層上。所述第二金屬層可包括電性連接至所述第一金屬層的第二配線走線。所述第一通道圖案可包括與所述第一內部電極的凸頂表面相鄰的第一半導體圖案。所述第二通道圖案可包括與所述第二內部電極的頂表面相鄰的第二半導體圖案。所述第一內部電極的最大厚度可大於所述第二內部電極的最大厚度。所述第一半導體圖案的最小厚度可小於所述第二半導體圖案的最小厚度。
根據本發明概念的一些實例性實施例，一種製造半導體裝置的方法可包括：在基板上形成堆疊圖案，所述堆疊圖案包括交替堆疊於所述基板上的主動層與犧牲層；在所述堆疊圖案上形成犧牲圖案，所述犧牲圖案在第一方向上延伸；使用所述犧牲圖案作為罩幕以對所述堆疊圖案進行蝕刻，以在所述堆疊圖案中形成凹陷，使得所述堆疊圖案的所述主動層各自包括被所述凹陷暴露出的鄰近半導體圖案；實行選擇性磊晶生長製程（selective epitaxial growth process），其中將被所述凹陷暴露出的所述鄰近半導體圖案用作晶種以形成填充所述凹陷的源極/汲極圖案；移除所述犧牲圖案及所述犧牲層以在所述鄰近半導體圖案之間形成內部區；在所述內部區中部分地形成間隔件層；對所述間隔件層實行乾式蝕刻製程，以減小所述間隔件層在垂直方向上的厚度；對所述間隔件層實行濕式蝕刻製程以暴露出所述鄰近半導體圖案；以及在所述內部區中形成內部電極。所述濕式蝕刻製程可能對所述鄰近半導體圖案過蝕刻，以使所述內部區具有凸的底面（convex floor）及凸的頂面（convex ceiling）。
圖1、圖2及圖3示出顯示根據本發明概念一些實例性實施例的半導體裝置的邏輯胞元的概念圖。
參照圖1，可提供單高度胞元SHC。舉例而言，在基板100上可設置有第一電源線M1_R1及第二電源線M1_R2。第一電源線M1_R1可為用於提供源極電壓VSS（例如，地電壓）的路徑。第二電源線M1_R2可為用於提供汲極電壓VDD（例如，電源電壓）的路徑。
單高度胞元SHC可界定於第一電源線M1_R1與第二電源線M1_R2之間。單高度胞元SHC可包括一個第一主動區AR1及一個第二主動區AR2。第一主動區AR1及第二主動區AR2中的一者可為P型金屬氧化物半導體場效電晶體（PMOSFET）區，且第一主動區AR1及第二主動區AR2中的另一者可為N型金屬氧化物半導體場效電晶體（NMOSFET）區。舉例而言，單高度胞元SHC可具有設置於第一電源線M1_R1與第二電源線M1_R2之間的互補金屬氧化物半導體（complementary metal-oxide semiconductor，CMOS）結構。
第一主動區AR1及第二主動區AR2中的每一者可在第一方向D1上具有第一寬度W1。第一高度HE1可被定義為指示單高度胞元SHC在第一方向D1上的長度。第一高度HE1可與第一電源線M1_R1與第二電源線M1_R2之間的距離（例如，節距）實質上相同。
單高度胞元SHC可構成一個邏輯胞元。在本說明書中，邏輯胞元可意指實行特定功能的邏輯裝置，例如與（AND）、或（OR）、互斥或（XOR）、異或非（XNOR）及反相器。舉例而言，邏輯胞元可包括用於構成邏輯裝置的電晶體，且亦可包括將電晶體彼此連接的配線走線。
參照圖2，可提供雙高度胞元DHC。舉例而言，在基板100上可設置有第一電源線M1_R1、第二電源線M1_R2及第三電源線M1_R3。第一電源線M1_R1可設置於第二電源線M1_R2與第三電源線M1_R3之間。第三電源線M1_R3可為用於提供源極電壓VSS的路徑。
雙高度胞元DHC可界定於第二電源線M1_R2與第三電源線M1_R3之間。雙高度胞元DHC可包括兩個第一主動區AR1及兩個第二主動區AR2。
所述兩個第二主動區AR2中的一者可與第二電源線M1_R2相鄰。所述兩個第二主動區AR2中的另一者可與第三電源線M1_R3相鄰。所述兩個第一主動區AR1可與第一電源線M1_R1相鄰。當在平面中觀察時，第一電源線M1_R1可設置於所述兩個第一主動區AR1之間。
第二高度HE2可被定義為指示雙高度胞元DHC在第一方向D1上的長度。第二高度HE2可為圖1所示第一高度HE1的約兩倍。雙高度胞元DHC的所述兩個第一主動區AR1可共同連接在一起以用作一個主動區。
在本發明概念中，圖2中所示的雙高度胞元DHC可被定義為多高度胞元。儘管未示出，然而多高度胞元可包括胞元高度是單高度胞元SHC的高度的約三倍的三高度胞元。
參照圖3，在基板100上可設置有以二維方式設置的第一單高度胞元SHC1、第二單高度胞元SHC2及雙高度胞元DHC。第一單高度胞元SHC1可位於第一電源線M1_R1與第二電源線M1_R2之間。第二單高度胞元SHC2可位於第一電源線M1_R1與第三電源線M1_R3之間。第二單高度胞元SHC2可在第一方向D1上與第一單高度胞元SHC1相鄰。
雙高度胞元DHC可設置於第二電源線M1_R2與第三電源線M1_R3之間。雙高度胞元DHC可在第二方向D2上與第一單高度胞元SHC1及第二單高度胞元SHC2相鄰。
在第一單高度胞元SHC1與雙高度胞元DHC之間以及第二單高度胞元SHC2與雙高度胞元DHC之間可設置有分隔結構DB。分隔結構DB可將雙高度胞元DHC的主動區與第一單高度胞元SHC1及第二單高度胞元SHC2中的每一者的主動區電性分隔開。
圖4示出顯示根據本發明概念一些實例性實施例的半導體裝置的平面圖。圖5A、圖5B、圖5C及圖5D示出根據本發明概念一些實例性實施例的、分別沿著圖4所示線A-A’、B-B’、C-C’及D-D’截取的剖視圖。圖6A示出根據本發明概念一些實例性實施例的顯示圖5A中繪示的區段M的實例的放大圖。圖6B示出根據本發明概念一些實例性實施例的顯示圖5B中繪示的區段N的實例的放大圖。圖4及圖5A至圖5D中繪示的半導體裝置是圖1所示的單高度胞元SHC的詳細實例。
參照圖4及圖5A至圖5D，基板100上可提供單高度胞元SHC。單高度胞元SHC上可設置有包括在邏輯電路中的邏輯電晶體。基板100可為化合物半導體基板或包含矽、鍺或矽-鍺的半導體基板。舉例而言，基板100可為矽基板。
基板100可包括第一主動區AR1及第二主動區AR2。第一主動區AR1及第二主動區AR2中的每一者可在第二方向D2上延伸。在一些實例性實施例中，第一主動區AR1可為NMOSFET區，且第二主動區AR2可為PMOSFET區。
如圖4及圖5A至圖5D中所示，第一方向D1可與基板100的頂表面100a及/或底表面100b平行地延伸，第二方向D2可與基板100的頂表面100a及/或底表面100b平行地延伸且還可正交於第一方向D1延伸，且第三方向D3可正交於基板100的頂表面100a及/或底表面100b延伸，且因此可正交於第一方向D1與第二方向D2二者延伸。
第一主動圖案AP1及第二主動圖案AP2可由形成於基板100的上部部分上的溝渠TR界定。第一主動圖案AP1可設置於第一主動區AR1上，且第二主動圖案AP2可設置於第二主動區AR2上。第一主動圖案AP1及第二主動圖案AP2可在第二方向D2上延伸。第一主動圖案AP1及第二主動圖案AP2可為基板100的在垂直方向上突出的部分。
在基板100上可設置有裝置隔離層ST。裝置隔離層ST可填充溝渠TR。裝置隔離層ST可包括氧化矽層。裝置隔離層ST可不覆蓋第一通道圖案CH1及第二通道圖案CH2（其將在以下進行論述）中的任一者。
在第一主動圖案AP1上可設置有第一通道圖案CH1。在第二主動圖案AP2上可設置有第二通道圖案CH2。第一通道圖案CH1及第二通道圖案CH2中的每一者可包括依序堆疊的第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3。第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3可在垂直方向（或第三方向D3）上彼此間隔開。
第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3中的每一者可包含矽（Si）、鍺（Ge）或矽-鍺（SiGe）。舉例而言，第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3中的每一者可包含結晶矽，例如單晶矽。在本發明概念的一些實例性實施例中，第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3可為堆疊的奈米片。
在第一主動圖案AP1上可設置有多個第一源極/汲極圖案SD1。在第一主動圖案AP1的上部部分上可形成有多個第一凹陷RCS1。第一源極/汲極圖案SD1可對應地設置在第一凹陷RCS1中。如本文中所述，在元件（「結構」）被闡述為「對應地提供」給另一元件、結構、空間或類似裝置及/或具有「對應於」所述另一元件、結構、空間或類似裝置的表面的表面的情況下，應理解，所述元件的表面可與另一元件、結構、空間或類似裝置的對應表面接觸且可具有與所述對應表面互補的形狀。第一源極/汲極圖案SD1可為第一導電類型（例如，n型）的雜質區。第一通道圖案CH1可插置於一對第一源極/汲極圖案SD1之間。舉例而言，所述一對第一源極/汲極圖案SD1可經由堆疊的第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3彼此連接。
在第二主動圖案AP2上可設置有多個第二源極/汲極圖案SD2。在第二主動圖案AP2的上部部分上可形成有多個第二凹陷RCS2。第二源極/汲極圖案SD2可對應地設置於第二凹陷RCS2中。第二源極/汲極圖案SD2可為第二導電類型（例如，p型）的雜質區。第二通道圖案CH2可插置於一對第二源極/汲極圖案SD2之間。舉例而言，所述一對第二源極/汲極圖案SD2可經由堆疊的第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3彼此連接。
第一源極/汲極圖案SD1及第二源極/汲極圖案SD2可為藉由選擇性磊晶生長製程形成的磊晶圖案。舉例而言，第一源極/汲極圖案SD1及第二源極/汲極圖案SD2中的每一者可具有高於第三半導體圖案SP3的頂表面的頂表面。作為另一實例，第一源極/汲極圖案SD1及第二源極/汲極圖案SD2中的至少一者的頂表面可位於與第三半導體圖案SP3的頂表面的水準實質上相同的水準處。
在本說明書中，用語「水準」、「垂直水準」、「深度」、「高度」或類似用語可意指在正交於參考位置所處的平面或表面的方向（例如，第三方向D3，其可為正交於基板100的頂表面100a及/或底表面100b的垂直方向）上自參考位置（例如，基板100的頂表面100a或底表面100b）量測的垂直高度（例如，在第三方向D3上的垂直距離）。舉例而言，在元件（例如，表面）在本文中被闡述為處於不同水準的情況下，應理解，元件在垂直方向（例如，第三方向D3）上距參考位置（例如，基板100的頂表面100a）的相應距離可彼此不同。在另一實例中，在第一元件的水準在本文中被闡述為位於至少兩個其他元件之間的情況下，應理解，第一元件在垂直方向上位於所述至少兩個其他元件之間。在另一實例中，在第一元件的水準在本文中被闡述為低於、少於或小於第二元件的水準的情況下，應理解，第一元件在垂直方向上距參考位置（例如，基板100的頂表面100a）的距離可小於第二元件在垂直方向上距參考位置的距離。在另一實例中，在第一元件的水準在本文中被闡述為高於、大於或多於第二元件的水準的情況下，應理解，第一元件在垂直方向上距參考位置（例如，基板100的頂表面100a）的距離可大於第二元件在垂直方向上距參考位置的距離。在另一實例中，在第一元件的水準在本文中被闡述為與第二元件的水準相同或實質上相同或者「處於」第二元件的水準的情況下，應理解，第一元件在垂直方向上距參考位置（例如，基板100的頂表面100a）的距離可與第二元件在垂直方向上距參考位置的距離相同或實質上相同。在一些實例性實施例中，元件的「高度」可以指元件在垂直方向上的尺寸（例如，元件在垂直方向上在元件的相對頂表面/底表面之間的長度）。本文中闡述的垂直方向可為第三方向D3，所述第三方向D3可正交於第一方向D1與第二方向D2二者。在一些實例性實施例中，元件可位於或包括在其中的「層階（tier）」可以指在垂直方向上的水準。本文中闡述的垂直方向可為第三方向D3，所述第三方向D3可正交於第一方向D1與第二方向D2二者。
在本發明概念的一些實例性實施例中，第一源極/汲極圖案SD1可包含與基板100的半導體元素相同的半導體元素（例如，Si）。第二源極/汲極圖案SD2可包含晶格常數（lattice constant）較基板100的半導體元素的晶格常數大的半導體元素（例如，SiGe）。因此，一對第二源極/汲極圖案SD2可向第二通道圖案CH2提供壓縮應力。
第一源極/汲極圖案SD1及第二源極/汲極圖案SD2中的每一者在其側壁處可具有不平坦的壓花形狀。舉例而言，第一源極/汲極圖案SD1及第二源極/汲極圖案SD2中的每一者可在其側壁處具有波狀輪廓。第一源極/汲極圖案SD1及第二源極/汲極圖案SD2中的每一者的側壁可朝向閘極電極GE（其將在以下進行論述）的第一內部電極PO1、第二內部電極PO2及第三內部電極PO3突出。在本發明概念的一些實例性實施例中，第二源極/汲極圖案SD2的側壁可較第一源極/汲極圖案SD1的側壁更粗糙。舉例而言，第二源極/汲極圖案SD2的側壁可較第一源極/汲極圖案SD1的側壁突出更多。
第一通道圖案CH1及第二通道圖案CH2上可設置有閘極電極GE。閘極電極GE中的每一者可在第一方向D1上延伸，同時跨過第一通道圖案CH1及第二通道圖案CH2行進。閘極電極GE中的每一者可與第一通道圖案CH1及第二通道圖案CH2在垂直方向上交疊。閘極電極GE可在第二方向D2上以第一節距佈置。
閘極電極GE可包括插置於奈米片之間的內部電極IGE及設置於奈米片外部的外部閘極電極OGE。舉例而言，內部電極IGE可包括插置於主動圖案AP1或AP1與第一半導體圖案SP1之間的第一內部電極PO1、插置於第一半導體圖案SP1與第二半導體圖案SP2之間的第二內部電極PO2、以及插置於第二半導體圖案SP2與第三半導體圖案SP3之間的第三內部電極PO3。外部閘極電極OGE可設置於第三半導體圖案SP3上。
在一些實例性實施例中，與第一通道圖案CH1的半導體圖案在垂直方向上交疊的內部電極IGE的內部電極中的一者（例如，第二內部電極PO2）可被稱為第一通道圖案CH1的所述多個半導體圖案中的鄰近半導體圖案（例如，SP1與SP2）之間的第一內部電極。在一些實例性實施例中，與第二通道圖案CH2的半導體圖案在垂直方向上交疊（例如，在第三方向D3上交疊）的內部電極IGE的內部電極中的一者（例如，第二內部電極PO2）可被稱為第二通道圖案CH2的所述多個半導體圖案中的鄰近半導體圖案（例如，SP1與SP2）之間的第二內部電極。應理解，本文中所述的「鄰近（neighboring）」元件、例如第一通道圖案CH1的鄰近半導體圖案SP1與SP2可被互換地稱為「相鄰（adjacent）」元件（例如，第一通道圖案CH1的第一半導體圖案SP1與第二半導體圖案SP2可被互換地稱為第一通道圖案CH1的所述多個半導體圖案的「鄰近」或「相鄰」半導體圖案，且第二通道圖案CH2的第一半導體圖案SP1與第二半導體圖案SP2可被互換地稱為第一通道圖案CH2的所述多個半導體圖案中的「鄰近」或「相鄰」半導體圖案）。
在一些實例性實施例中，給定通道圖案CH1及/或CH2的第一半導體圖案SP1與在垂直方向上交疊（例如，在第三方向D3上交疊）的主動圖案AP1及/或AP2可被稱為給定通道圖案CH1及/或CH2的所述多個半導體圖案的「鄰近」及/或「相鄰」半導體圖案，使得在一些實例性實施例中，第一通道圖案CH1的第一內部電極PO1可被稱為第一通道圖案CH1的所述多個半導體圖案中的相鄰半導體圖案之間的第一內部電極，且第二通道圖案CH2的第一內部電極PO1可被稱為第二通道圖案CH2的所述多個半導體圖案的相鄰半導體圖案之間的第二內部電極。
參照圖5D，閘極電極GE可設置於第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3中的每一者的頂表面TS、底表面BS以及相對的側壁SW上。舉例而言，根據一些實例性實施例的電晶體可為其中閘極電極GE以三維方式環繞第一通道圖案CH1及第二通道圖案CH2的三維場效電晶體（例如，多橋通道場效電晶體（multi-bridge channel field-effect transistor，MBCFET）或全環繞閘極場效電晶體（gate-all-around field-effect transistor，GAAFET））。
返回參照圖4及圖5A至圖5D，在第一主動區AR1上，內部間隔件ISP可對應地插置於第一源極/汲極圖案SD1與第一內部電極PO1、第二內部電極PO2及第三內部電極PO3之間。閘極電極GE的第一內部電極PO1、第二內部電極PO2及第三內部電極PO3中的每一者可越過內部間隔件ISP而與第一源極/汲極圖案SD1間隔開。內部間隔件ISP可減少或防止來自閘極電極GE的漏電流（leakage current）。
在第二主動區AR2上，內部間隔件ISP亦可對應地插置於第二源極/汲極圖案SD2與閘極電極GE的第一內部電極PO1、第二內部電極PO2及第三內部電極PO3之間。在本發明概念的一些實例性實施例中，可自第二主動區AR2省略內部間隔件ISP。
一對閘極間隔件GS可對應地設置於外部閘極電極OGE的相對側壁上。閘極間隔件GS可沿著閘極電極GE在第一方向D1上延伸。閘極間隔件GS可具有較外部閘極電極OGE的頂表面高的頂表面。閘極間隔件GS的頂表面可與第一層間介電層110（其將在以下進行論述）的頂表面共面。在一些實例性實施例中，閘極間隔件GS可包括選自SiCN、SiCON及SiN中的至少一者。在一些實例性實施例中，閘極間隔件GS可包括由選自SiCN、SiCON及SiN中的至少兩者形成的多層。
在本發明概念的一些實例性實施例中，參照圖6A，閘極間隔件GS可包括位於外部閘極電極OGE的側壁上的第一間隔件GS1及位於第一間隔件GS1上的第二間隔件GS2。第一間隔件GS1及第二間隔件GS2中的每一者可包含含矽介電材料。舉例而言，第一間隔件GS1可包含含矽的低介電常數介電材料（例如SiCON）。第二間隔件GS2可包含具有優異抗蝕刻性的含矽介電材料（例如SiN）。當如下所述形成主動接觸件AC時，第二間隔件GS2可用作蝕刻終止層。第二間隔件GS2可用於以自對準（self-alignment）方式形成主動接觸件AC。
再次參照圖4及圖5A至圖5D，外部閘極電極OGE上可設置有閘極頂蓋圖案GP。閘極頂蓋圖案GP可沿著閘極電極GE在第一方向D1上延伸。閘極頂蓋圖案GP可包含相對於第一層間介電層110及第二層間介電層120（其將在以下進行論述）具有蝕刻選擇性的材料。舉例而言，閘極頂蓋圖案GP可包含選自SiON、SiCN、SiCON及SiN中的至少一者。
在閘極電極GE與第一通道圖案CH1之間以及閘極電極GE與第二通道圖案CH2之間可插置有閘極介電層GI。閘極介電層GI可覆蓋第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3中的每一者的頂表面TS、底表面BS以及相對的側壁SW（參見圖5D）。閘極介電層GI可覆蓋裝置隔離層ST的位於閘極電極GE之下的頂表面。
在本發明概念的一些實例性實施例中，閘極介電層GI可包括氧化矽層、氮氧化矽層或高介電常數介電層中的一或多者。舉例而言，閘極介電層GI可具有氧化矽層與高介電常數介電層堆疊的結構。高介電常數介電層可包含介電常數大於氧化矽層的介電常數的高介電常數介電材料。舉例而言，高介電常數介電材料可包括選自以下中的至少一者：氧化鉿、氧化鉿矽、氧化鉿鋯、氧化鉿鉭、氧化鑭、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化鋰、氧化鋁、氧化鉛鈧鉭及鈮酸鉛鋅。
在一些實例性實施例中，根據本發明概念的半導體裝置可包括使用負電容器的負電容場效電晶體。舉例而言，閘極介電層GI可包括呈現鐵電性質的鐵電材料層及呈現順電性質的順電材料層。
鐵電材料層可具有負電容且順電材料層可具有正電容。舉例而言，當二或更多個電容器串聯連接時且當每一電容器具有正電容時，總電容可減小至小於每一電容器的電容。相比之下，當串聯連接的二或更多個電容器中的至少一者具有負電容時，總電容可具有增大至大於每一電容器的電容的絕對值的正值。
當具有負電容的鐵電材料層串聯連接至具有正電容的順電材料層時，串聯連接的鐵電材料層與順電材料層的總電容可增大。總電容的增大可用於使得包括鐵電材料層的電晶體能夠在室溫下具有小於約60毫伏/十倍漏電流變化（mV/decade）的次臨限擺幅（sub-threshold swing）。
鐵電材料層可具有鐵電性性質。鐵電材料層可包含例如氧化鉿、氧化鉿鋯、氧化鋇鍶鈦及氧化鉛鋯鈦中的一或多者。舉例而言，氧化鉿鋯可為其中氧化鉿經鋯（Zr）摻雜的材料。作為另一實例，氧化鉿鋯可為鉿（Hf）、鋯（Zr）及氧（O）的化合物。
鐵電材料層可更包含摻雜至其中的雜質。舉例而言，雜質可包括選自以下中的至少一者：鋁（Al）、鈦（Ti）、鈮（Nb）、鑭（La）、釔（Y）、鎂（Mg）、矽（Si）、鈣（Ca）、鈰（Ce）、鏑（Dy）、鉺（Er）、釓（Gd）、鍺（Ge）、鈧（Sc）、鍶（Sr）及錫（Sn）。鐵電材料層中所包含的雜質的類型可依據鐵電材料層中所包含的鐵電材料而發生改變。
當鐵電材料層包含氧化鉿時，鐵電材料層可包含例如釓（Gd）、矽（Si）、鋯（Zr）、鋁（Al）及釔（Y）等雜質中的至少一者。
當雜質是鋁（Al）時，鐵電材料層可包含約3原子百分比至8原子百分比的鋁。在本說明書中，雜質的比率可為鋁與鉿和鋁之和的比率。
當雜質是矽（Si）時，鐵電材料層可包含約2原子百分比至約10原子百分比的矽。當雜質是釔（Y）時，鐵電材料層可包含約2原子百分比至約10原子百分比的釔。當雜質是釓（Gd）時，鐵電材料層可包含約1原子百分比至約7原子百分比的釓。當雜質是鋯（Zr）時，鐵電材料層可包含約50原子百分比至約80原子百分比的鋯。
順電材料層可具有順電性質。順電材料層可包含例如選自氧化矽及高介電常數金屬氧化物中的至少一者。順電材料層中所包含的金屬氧化物可包括例如氧化鉿、氧化鋯及氧化鋁中的一或多者，但本發明概念並非僅限於此。
鐵電材料層與順電材料層可包含相同的材料。鐵電材料層可具有鐵電性性質，但順電材料層可不具有鐵電性質。舉例而言，當鐵電材料層及順電材料層包含氧化鉿時，鐵電材料層中所包含的氧化鉿可具有與順電材料層中所包含的氧化鉿的晶體結構不同的晶體結構。
鐵電材料層可具有呈鐵電性質的厚度。鐵電材料層的厚度可介於例如自約0.5奈米至約10奈米的範圍內，但本發明概念並非僅限於此。由於鐵電材料具有其自己的呈現出鐵電性質的臨界厚度，因此鐵電材料層的厚度可依據鐵電材料而定。
舉例而言，閘極介電層GI可包括單個鐵電材料層。作為另一實例，閘極介電層GI可包括彼此間隔開的多個鐵電材料層。閘極介電層GI可具有其中多個鐵電材料層與多個順電材料層交替堆疊的堆疊結構。
仍參照圖4及圖5A至圖5D，閘極電極Ge可包括第一金屬圖案及位於第一金屬圖案上的第二金屬圖案。第一金屬圖案可設置於閘極介電層GI上且可與第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3相鄰。第一金屬圖案可包含控制電晶體的臨限電壓的功函數金屬。可調節第一金屬圖案的厚度及組成物，以達成所期望的電晶體的臨限電壓。舉例而言，內部電極IGE的第一內部電極PO1、第二內部電極PO2及第三內部電極PO3可由第一金屬圖案或功函數金屬形成。
第一金屬圖案可包括金屬氮化物層。舉例而言，第一金屬圖案可包含氮（N）及選自鈦（Ti）、鉭（Ta）、鋁（Al）、鎢（W）及鉬（Mo）中的至少一種金屬。另外，第一金屬圖案可更包含碳（C）。第一金屬圖案可包括多個堆疊的功函數金屬層。
第二金屬圖案可包含電阻小於第一金屬圖案的電阻的金屬。舉例而言，第二金屬圖案可包含選自鎢（W）、鋁（Al）、鈦（Ti）及鉭（Ta）中的至少一種金屬。舉例而言，外部閘極電極OGE可包括第一金屬圖案及位於第一金屬圖案上的第二金屬圖案。
在基板100上可設置有第一層間介電層110。第一層間介電層110可覆蓋閘極間隔件GS以及第一源極/汲極圖案SD1及第二源極/汲極圖案SD2。第一層間介電層110可具有與閘極頂蓋圖案GP的頂表面及閘極間隔件GS的頂表面實質上共面的頂表面。在第一層間介電層110上可設置有第二層間介電層120，第二層間介電層120覆蓋閘極頂蓋圖案GP。在第二層間介電層120上可設置有第三層間介電層130。在第三層間介電層130上可設置有第四層間介電層140。舉例而言，第一層間介電層110至第四層間介電層140可包括氧化矽層。
單高度胞元SHC可具有在第二方向D2上彼此相對的第一邊界BD1與第二邊界BD2。第一邊界BD1及第二邊界BD2可在第一方向D1上延伸。單高度胞元SHC可具有在第一方向D1上彼此相對的第三邊界BD3與第四邊界BD4。第三邊界BD3及第四邊界BD4可在第二方向D2上延伸。
單高度胞元SHC可在其相對側上設置有在第二方向D2上彼此相對的一對分隔結構DB。舉例而言，所述一對分隔結構DB可對應地設置於單高度胞元SHC的第一邊界BD1及第二邊界BD2上。分隔結構DB可在與閘極電極GE平行的第一方向D1上延伸。分隔結構DB與和分隔結構DB相鄰的閘極電極GE之間的節距可與第一節距相同。
分隔結構DB可穿透第一層間介電層110及第二層間介電層120而延伸至第一主動圖案AP1及第二主動圖案AP2中。分隔結構DB可穿透第一主動圖案AP1及第二主動圖案AP2中的每一者的上部部分。分隔結構DB可將單高度胞元SHC的主動區與相鄰的另一胞元的主動區電性分隔開。
主動接觸件AC可被設置成穿透第一層間介電層110及第二層間介電層120以與第一源極/汲極圖案SD1及第二源極/汲極圖案SD2電性連接。在閘極電極GE的相對側上可對應地設置有一對主動接觸件AC。當在平面中觀察時，主動接觸件AC可具有在第一方向D1上延伸的條形形狀。
主動接觸件AC可為自對準接觸件。舉例而言，閘極頂蓋圖案GP及閘極間隔件GS可用於以自對準方式形成主動接觸件AC。舉例而言，主動接觸件AC可覆蓋閘極間隔件GS的側壁的至少一部分。儘管未示出，主動接觸件AC可覆蓋閘極頂蓋圖案GP的頂表面的一部分。
在主動接觸件AC與第一源極/汲極圖案SD1之間以及主動接觸件AC與第二源極/汲極圖案SD2之間可插置有金屬-半導體化合物層SC（例如矽化物層）。主動接觸件AC可經由金屬-半導體化合物層SC電性連接至第一源極/汲極圖案SD1及第二源極/汲極圖案SD2中的一者。舉例而言，金屬-半導體化合物層SC可包含選自矽化鈦、矽化鉭、矽化鎢、矽化鎳及矽化鈷中的至少一者。
閘極接觸件GC可被設置成穿透第二層間介電層120及閘極頂蓋圖案GP以與閘極電極GE電性連接。當在平面中觀察時，閘極接觸件GC可被對應地設置成與第一主動區AR1及第二主動區AR2交疊。舉例而言，閘極接觸件GC可設置於第二主動圖案AP2上（參見圖5B）。
在本發明概念的一些實例性實施例中，參照圖5B，主動接觸件AC可具有與閘極接觸件GC相鄰的上部部分，且上部介電圖案UIP可填充主動接觸件AC的上部部分。上部介電圖案UIP可具有較閘極接觸件GC的底表面低的底表面。舉例而言，上部介電圖案UIP可使與閘極接觸件GC相鄰的主動接觸件AC具有較閘極接觸件GC的底表面低的頂表面。因此，可減少或防止由於閘極接觸件GC與和閘極接觸件GC相鄰的主動接觸件AC之間的接觸造成的短路（short circuit）。
主動接觸件AC及閘極接觸件GC中的每一者可包括導電圖案FM及環繞導電圖案FM的障壁圖案BM。舉例而言，導電圖案FM可包含選自鋁、銅、鎢、鉬及鈷中的至少一種金屬。障壁圖案BM可覆蓋導電圖案FM的側壁及底表面。障壁圖案BM可包括金屬層及金屬氮化物層。金屬層可包含選自鈦、鉭、鎢、鎳、鈷及鉑中的至少一者。金屬氮化物層可包括選自以下中的至少一者：氮化鈦（TiN）層、氮化鉭（TaN）層、氮化鎢（WN）層、氮化鎳（NiN）層、氮化鈷（CoN）層及氮化鉑（PtN）層。
第一金屬層M1可設置於第三層間介電層130中。舉例而言，第一金屬層M1可包括第一電源線M1_R1、第二電源線M1_R2及第一配線走線M1_I。第一金屬層M1的線M1_R1、M1_R2及M1_I可在第二方向D2上平行地延伸。
舉例而言，第一電源線M1_R1及第二電源線M1_R2可分別設置於單高度胞元SHC的第三邊界BD3及第四邊界BD4上。第一電源線M1_R1可沿著第三邊界BD3在第二方向D2上延伸。第二電源線M1_R2可沿著第四邊界BD4在第二方向D2上延伸。
第一金屬層M1的第一配線走線M1_I可設置於第一電源線M1_R1與第二電源線M1_R2之間。第一金屬層M1的第一配線走線M1_I可以第二節距沿著第一方向D1排列。第二節距可小於第一節距。第一配線走線M1_I中的每一者可具有較第一電源線M1_R1及第二電源線M1_R2中的每一者的線寬小的線寬。
第一金屬層M1可更包括第一通孔VI1。第一通孔VI1可對應地設置於第一金屬層M1的線M1_R1、M1_R2及M1_I下方。第一通孔VI1可將主動接觸件AC電性連接至第一金屬層M1的線M1_R1、M1_R2及M1_I中的一者。第一通孔VI1可將閘極接觸件GC電性連接至第一金屬層M1的線M1_R1、M1_R2及M1_I中的一者。如圖所示，至少一些第一配線走線M1_I可（例如，經由單獨的相應第一通孔VI1）電性連接至主動接觸件AC或閘極接觸件GC的單獨的相應接觸件。
第一金屬層M1的特定線與其下伏的第一通孔VI1可藉由各別的製程形成。舉例而言，第一金屬層M1的特定線與其下伏的第一通孔VI1可各自藉由單鑲嵌製程（single damascene process）形成。可採用亞20奈米製程（sub-20 nm process）來製造根據一些實例性實施例的半導體裝置。
第二金屬層M2可設置於第四層間介電層140中。第二金屬層M2可包括多條第二配線走線M2_I。第二金屬層M2的第二配線走線M2_I可各自具有在第一方向D1上延伸的線性形狀或條形形狀。舉例而言，第二配線走線M2_I可在第一方向D1上平行地延伸。
第二金屬層M2可更包括對應地設置於第二配線走線M2_I下方的第二通孔VI2。第一金屬層M1的特定線可經由第二通孔VI2電性至第二金屬層M2的對應的線。舉例而言，第二金屬層M2的配線走線與其下伏的第二通孔VI2可藉由雙鑲嵌製程（dual damascene process）同時形成。
第一金屬層M1的配線走線與第二金屬層M2的配線走線可包含相同的導電材料或不同的導電材料。舉例而言，第一金屬層M1的配線走線及第二金屬層M2的配線走線可包含選自鋁、銅、鎢、鉬、釕及鈷中的至少一種金屬材料。儘管未示出，然而可在第四層間介電層140上附加地堆疊其他金屬層（例如，M3、M4、M5等）。堆疊的金屬層中的每一者可包括用於在胞元之間進行佈線的配線走線。
參照圖6A，下面將詳細闡述第一主動圖案AP1上的閘極電極GE及第一通道圖案CH1。
第一通道圖案CH1的第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3中的每一者可包括形成於其下部部分及上部部分上的通道凹陷。舉例而言，第一半導體圖案SP1可包括位於其下部部分上的第一通道凹陷RS1及位於其上部部分上的第二通道凹陷RS2（例如，可包括在其下部部分上界定第一通道凹陷RS1及在其上部部分上界定第二通道凹陷RS2的一或多個表面）。第二半導體圖案SP2可包括位於其下部部分上的第三通道凹陷RS3及位於其上部部分上的第四通道凹陷RS4（例如，可包括在其下部部分上界定第三通道凹陷RS3及在其上部部分上界定第四通道凹陷RS4的一或多個表面）。第三半導體圖案SP3可包括位於其下部部分上的第五通道凹陷RS5及位於其上部部分上的第六通道凹陷RS6（例如，可包括在其下部部分上界定第五通道凹陷RS5及在其上部部分上界定第六通道凹陷RS6的一或多個表面）。在本發明概念的一些實例性實施例中，第一主動圖案AP1可包括位於其上部部分上的主體凹陷BRS（例如，可包括在其上部部分上界定主體凹陷BRS的一或多個表面）。在一些實例性實施例中，上述凹陷可被理解為藉由與被闡述為包括此種凹陷的一或多個半導體圖案相鄰的一或多個內部電極的一或多個表面來對被闡述為包括此種凹陷的所述一或多個半導體圖案的一或多個表面進行界定。
可以使通道凹陷RS1至RS6為第一通道圖案CH1的第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3提供啞鈴形狀。本文中闡述的具有「啞鈴形狀」的元件（「結構」）可被理解為是指具有凹頂表面TOS及凹底表面BTS的結構。舉例而言，第一通道圖案CH1的第二半導體圖案SP2可包括中心部CTP及位於中心部CTP的相對側上的側部EDP。中心部CTP可插置於第二內部電極PO2與第三內部電極PO3之間。側部EDP可插置於與第二內部電極PO2相鄰的內部間隔件ISP和與第三內部電極PO3相鄰的內部間隔件ISP之間。
中心部CTP可具有第一厚度TK1，且側部EDP可具有大於第一厚度TK1的第二厚度TK2。中心部CTP可具有最小（例如，最小值）的厚度，且因此是第二半導體圖案SP2在中心部CTP的中心（例如，在第二方向D2上的水平中心）處的最小厚度且在自中心部CTP的中心朝向側部EDP的方向上（例如，在第二方向D2上）逐步（例如，逐漸地、連續地等）增加。第二半導體圖案SP2的中心部CTP的中心處的最小厚度可被稱為第二半導體圖案SP2的中心部CTP處的最小厚度，且因此還可為第二半導體圖案SP2的最小厚度，且可被指示為第一厚度TK1。因此，第一厚度TK1可被定義為指示中心部CTP的最小厚度，且可被進一步定義為指示第二半導體圖案SP2的中心部CTP處的最小厚度。在本發明概念的一些實例性實施例中，第一厚度TK1對第二厚度TK2的比率TK1/TK2可介於約0.2至約0.8的範圍內。
如本文中所述，結構的厚度可以指所述結構在第三方向D3上的厚度。給定半導體圖案的中心部「處」的厚度可以指給定半導體圖案在給定半導體圖案的中心部處在第三方向D3上的厚度，給定半導體圖案的中心部「處」的厚度還可以指給定半導體圖案的中心部在第二方向D2上的中心處在第三方向D3上的厚度。如圖6A所示，半導體圖案的中心部CTP處的厚度（例如，第一厚度TK1）可為中心部CTP的最小厚度，且因此是半導體圖案的最小厚度。如本文中所述，結構的一部分「處」的厚度可被互換地稱為所述結構的所述部分「的」厚度。
第一通道凹陷RS1至第六通道凹陷RS6可分別具有第一凹陷深度DE1至第六凹陷深度DE6。根據本發明概念的一些實例性實施例，第一凹陷深度DE1至第六凹陷深度DE6可彼此相同或彼此不同（例如，在第三方向D3上的數值（magnitude）相同或不同）。在本說明書中，凹陷深度DE1至DE6中的每一者可被定義為表示自側部EDP至中心部CTP的中心（例如，在第三方向D3上）的垂直長度。凹陷深度DE1至DE6中的每一者可為第一厚度TK1與第二厚度TK2之差的近似(TK2-TK1)/2或一半。
主體凹陷BRS與通道凹陷RS1至RS6的凹陷深度可相同或不同。舉例而言，主體凹陷BRS可具有與第一通道凹陷RS1的第一凹陷深度DE1實質上相同的凹陷深度BDE。
第一主動圖案AP1上的第一內部電極PO1、第二內部電極PO2及第三內部電極PO3可各自具有眼睛形狀。舉例而言，第一內部電極PO1在其底表面BTS及頂表面TOS中的每一者處可為凸的。本文中闡述的具有「眼睛形狀」的元件（「結構」）可被理解為是指具有凸頂表面TOS及凸底表面BTS的結構。第一內部電極PO1在其側向表面SIS處可為平的。如本文中所述，結構的表面（例如，第一內部電極PO1的底表面BTS及頂表面TOS）可被理解為「凸的」，其中所述表面具有曲率，使得所述表面的平行/水平方向（例如，在第二方向D2上）的中心部分（在本文中亦被稱為在水平方向上的中心部分、中心部或類似表達）是所述表面及/或結構在正交/垂直方向上（例如，在第三方向D3上）的最遠突出部。
第一主動圖案AP1上的第一內部電極PO1、第二內部電極PO2及第三內部電極PO3的大小（或體積）可在自下部層階朝向上部層階的方向上逐步減小。在本發明概念中，下部層階可為接近基板100的頂表面100a的水準的水準。上部層階可為遠離基板100的頂表面100a的水準的水準。在本文中被闡述為處於「同一層階」的元件可相對於參考位置（例如，基板100的頂表面）在第三方向D3上處於同一水準，及/或可在水平方向（例如，第二方向D2）上至少部分交疊。舉例而言，在第二方向D2上至少部分交疊的、位於相應第一主動圖案AP1及第二主動圖案AP2上的第一內部電極PO1可被理解為處於同一層階。
第二內部電極PO2的最大寬度WI2可小於第一內部電極PO1的最大寬度WI1。第三內部電極PO3的最大寬度WI3可小於第二內部電極PO2的最大寬度WI2。第三內部電極PO3的最大寬度WI3可大於外部閘極電極OGE的最大寬度WI4。如本文中所述，結構的寬度可以指所述結構在水平方向（例如，第二方向D2及/或第一方向D1）上的寬度。
第一內部電極PO1、第二內部電極PO2及第三內部電極PO3中的每一者可在第三方向D3上具有最大厚度TK3。第一內部電極PO1、第二內部電極PO2及第三內部電極PO3的最大厚度TK3可彼此相同或彼此不同。
第一源極/汲極圖案SD1可包括分別朝向閘極電極GE的第一內部電極PO1、第二內部電極PO2及第三內部電極PO3突出的第一突出部PRP1、第二突出部PRP2及第三突出部PRP3。第一突出部PRP1、第二突出部PRP2及第三突出部PRP3的突出長度可在自下部層階朝向上部層階的方向上逐步減小。舉例而言，第二突出部PRP2的第二突出長度PRL2可小於第一突出部PRP1的第一突出長度PRL1。第三突出部PRP3的第三突出長度PRL3可小於第二突出部PRP2的第二突出長度PRL2。
根據本發明概念一些實例性實施例的第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3中的每一者可各自包括其上部部分及下部部分上的通道凹陷，而此可能使得有效通道長度（effective channel length，ECL）增加。因此，本發明概念可減少或防止漏電流及短通道效應（例如汲極引發能帶降低（drain induced barrier lowering，DIBL））。在本發明概念中，可減少或防止熱載子效應（hot carrier effect），以提高裝置的可靠性。
由於根據本發明概念的主體凹陷BRS形成於第一主動圖案AP1的上部部分上，因此可對形成於第一主動圖案AP1的上部部分上的通道提供三維結構。舉例而言，可增加第一主動圖案AP1的上部部分上的有效通道長度（ECL）並減小短通道效應。另外，亦可減少或防止在第一主動圖案AP1的上部部分中出現漏電流。
參照圖6B，下面將詳細闡述第二主動圖案AP2上的閘極電極GE及第二通道圖案CH2。
不同於第一通道圖案CH1，第二通道圖案CH2的第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3中的每一者可不包括通道凹陷。不同於第一主動圖案AP1，第二主動圖案AP2在其上部部分上可不包括主體凹陷。
由於第二通道圖案CH2不包括通道凹陷，因此第二通道圖案CH2的第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3可各自具有棒形狀。舉例而言，第二通道圖案CH2的第二半導體圖案SP2可包括中心部CTP及位於中心部CTP的相對側上的側部EDP。中心部CTP可插置於第二內部電極PO2與第三內部電極PO3之間。側部EDP可插置於與第二內部電極PO2相鄰的內部間隔件ISP和與第三內部電極PO3相鄰的內部間隔件ISP之間。中心部CTP可具有第四厚度TK4，且側部EDP可具有與第四厚度TK4實質上相同的第五厚度TK5。在本發明概念的一些實例性實施例中，第四厚度TK4對第五厚度TK5的比率TK4/TK5可介於約0.8至約1.0的範圍內。
在一些實例性實施例中，第一通道圖案CH1的第二半導體圖案SP2的側部EDP處的厚度（例如，第二厚度TK2）可為與第二通道圖案CH2的第二半導體圖案SP2的側部EDP處的厚度（例如，第五厚度TK5）相同或實質上相同的厚度。重申，在一些實例性實施例中，第二厚度TK2可與第五厚度TK5相同或實質上相同（例如，在數值上相同或實質上相同）。
在一些實例性實施例中，第一通道圖案CH1的第二半導體圖案SP2的中心部CTP處的厚度（例如，第一厚度TK1）（其可為所述中心部CTP的最小厚度）可小於（例如少於）第二通道圖案CH2的第二半導體圖案SP2的中心部CTP處的厚度（例如，最小厚度）（例如，第四厚度TK4）。重申，在一些實例性實施例中，第一厚度TK1可小於第四厚度TK4（例如，在數值上小於第四厚度TK4）。如圖6A及圖6B所示，第一通道圖案CH1的第二半導體圖案SP2的中心部CPT的最小厚度可不同於（例如，小於）第二通道圖案CH2的第二半導體圖案SP2的中心部CPT的最小厚度。
第二主動圖案AP2上的第一內部電極PO1、第二內部電極PO2及第三內部電極PO3可各自具有矩形形狀。舉例而言，第二主動圖案AP2上的第一內部電極PO1在其底表面BTS及頂表面TOS中的每一者處可為平的（例如，平坦的）或凸的。返回參照圖6A，第一主動圖案AP1上的第一內部電極PO1的底表面BTS及頂表面TOS可分別較第二主動圖案AP2上的第一內部電極PO1的底表面BTS及頂表面TOS更凸。第二主動圖案AP2上的第一內部電極PO1在其側向表面SIS上可為平的。在一些實例性實施例中，第一內部電極PO1在其側向表面SIS處可為傾斜的。
如本文中所述，第一表面可較第二表面更凸，其中第一表面具有較第二表面的凸曲率（convex curvature）（例如，最大凸曲率，例如在本文中亦可被互換地稱為中心部的水平方向上的中心部分處、在最大垂直方向上的突出部分處等）大的凸曲率（例如，更大的最大凸曲率，例如在本文中亦可被互換地稱為中心部的水平方向上的中心部分處、在最大垂直方向上的突出部分處等）。相似地，第一表面可較第二表面凸出得少，其中第一表面具有較第二表面的凸曲率（例如，最大凸曲率，例如在本文中亦可被互換地稱為中心部的水平方向上的中心部分處、在最大垂直方向上的突出部分處等）小的凸曲率（例如，更小的最大凸曲率，例如在本文中亦可被互換地稱為中心部的水平方向上的中心部分處、在最大垂直方向上的突出部分處等）。
可理解，表面曲率的數值可與所述表面的曲率半徑成反向對應。舉例而言，基於第一表面的曲率半徑（例如，與第一表面的最大凸曲率對應的最小曲率半徑）小於第二表面的曲率半徑（例如，與最大凸曲率對應的最小曲率半徑），第一表面可較第二表面更凸。
返回參照圖6A及圖6B，基於第一主動圖案AP1上的第一內部電極PO1的頂表面TOS具有較第二主動圖案AP2上的第一內部電極PO1的頂表面TOS大的曲率、大的最大曲率、小的最小曲率半徑等，第一主動圖案AP1上的第一內部電極PO1的頂表面TOS可較第二主動圖案AP2上的第一內部電極PO1的頂表面TOS更凸。相似地，仍然參照圖6A及圖6B，基於第一主動圖案AP1上的第一內部電極PO1的底表面BTS具有較第二主動圖案AP2上的第一內部電極PO1的底表面BTS大的曲率、大的最大曲率、小的最小曲率半徑等，第一主動圖案AP1上的第一內部電極PO1的底表面BTS可較第二主動圖案AP2上的第一內部電極PO1的底表面BTS更凸。
第二主動圖案AP2上的第一內部電極PO1、第二內部電極PO2及第三內部電極PO3的相應大小（或體積）可在自下部層階（例如，在第三方向D3上更接近基板100的內部電極）朝向上部層階（例如，在第三方向D3上更遠離基板100的內部電極）的方向上逐步減小。第二內部電極PO2的最大寬度WI6可小於（例如，少於）第一內部電極PO1的最大寬度WI5。第三內部電極PO3的最大寬度WI7可小於第二內部電極PO2的最大寬度WI6。第三內部電極PO3的最大寬度WI7可大於外部閘極電極OGE的最大寬度WI8。
第二主動圖案AP2上的第一內部電極PO1、第二內部電極PO2及第三內部電極PO3的大小（或體積）可分別小於第一主動圖案AP1上的第一內部電極PO1、第二內部電極PO2及第三內部電極PO3的大小（或體積）。舉例而言，第二主動圖案AP2上的第二內部電極PO2的最大寬度WI6可小於第一主動圖案AP1上的第二內部電極PO2的最大寬度WI2。第二主動圖案AP2上的第二內部電極PO2的最大厚度TK6可小於第一主動圖案AP1上的第二內部電極PO2的最大厚度TK3。
第二源極/汲極圖案SD2可包括分別朝向閘極電極GE的第一內部電極PO1、第二內部電極PO2及第三內部電極PO3突出的第一突出部PRP1、第二突出部PRP2及第三突出部PRP3。第一突出部PRP1、第二突出部PRP2及第三突出部PRP3的突出長度可彼此相同或彼此不同。
可能需要使NMOSFET具有小於PMOSFET的通道厚度的通道厚度，以便為圖4中繪示的單高度胞元SHC的邏輯電晶體提供改善的或最佳的效能。本發明概念可選擇性地對NMOSFET進行調節，以具有小的通道厚度同時使得PMOSFET能夠維持其相對大的通道厚度。因此，可在不降低PMOSFET的效能的情況下改善NMOSFET的電性性質，藉此改善包括NMOSFET及PMOSFET的裝置（例如，半導體裝置）的效能。
NMOSFET作為實例被用作參照圖6A論述的三維電晶體，且PMOSFET作為實例被用作參照圖6B論述的三維電晶體，但是本發明概念不限於此。在一些實例性實施例中，對圖6A所示三維電晶體的說明可應用於PMOSFET。在一些實例性實施例中，圖6B的三維電晶體的說明可應用於NMOSFET。
圖7A、圖7B、圖8A、圖8B、圖9A、圖9B、圖9C、圖10A、圖10B、圖10C、圖11A、圖11B、圖11C、圖12A、圖12B及圖12C示出顯示根據本發明概念一些實例性實施例的製造半導體裝置的方法的剖視圖。詳細而言，圖7A、圖8A、圖9A、圖10A、圖11A及圖12A是沿著圖4所示線A-A’截取的剖視圖。圖9B、圖10B、圖11B及圖12B是沿著圖4所示線B-B’截取的剖視圖。圖9C及圖10C示出沿著圖4所示線C-C’截取的剖視圖。圖7B、圖8B、圖11C及圖12C是沿著圖4所示線D-D’截取的剖視圖。
參照圖7A及圖7B，可提供基板100，基板100包括第一主動區AR1及第二主動區AR2。主動層ACL與犧牲層SAL可在基板100上交替堆疊。主動層ACL可包含矽（Si）、鍺（Ge）及矽-鍺（SiGe）中的一者，且犧牲層SAL可包含矽（Si）、鍺（Ge）及矽-鍺（SiGe）中的另一者。
犧牲層SAL可包含相對於主動層ACL具有蝕刻選擇性的材料。舉例而言，犧牲層SAL可包含矽-鍺（SiGe），且主動層ACL可包含矽（Si）。犧牲層SAL中的每一者可具有約10原子%至約30原子%的鍺濃度。
可在基板100的第一主動區AR1及第二主動區AR2中的每一者上形成罩幕圖案。罩幕圖案可具有在第二方向D2上延伸的線性形狀或條形形狀。
可實行其中使用罩幕圖案作為蝕刻罩幕的圖案化製程來形成界定第一主動圖案AP1及第二主動圖案AP2的溝渠TR。可在第一主動區AR1上形成第一主動圖案AP1。可在第二主動區AR2上形成第二主動圖案AP2。
可在第一主動圖案AP1及第二主動圖案AP2中的每一者上形成堆疊圖案STP。堆疊圖案STP可包括交替堆疊的主動層ACL與犧牲層SAL。在圖案化製程期間，堆疊圖案STP可與第一主動圖案AP1及第二主動圖案AP2一同形成。
可形成裝置隔離層ST來填充溝渠TR。舉例而言，可在基板100的整個表面上形成介電層，以覆蓋堆疊圖案STP以及第一主動圖案AP1及第二主動圖案AP2。可使介電層凹陷直至堆疊圖案STP被暴露出，且因此可形成裝置隔離層ST。
裝置隔離層ST可包含介電材料，例如氧化矽層。堆疊圖案STP可自裝置隔離層ST暴露出。舉例而言，堆疊圖案STP可在垂直方向上自裝置隔離層ST向上突出。
參照圖8A及圖8B，可在基板100上形成犧牲圖案PP，犧牲圖案PP跨過堆疊圖案STP行進。可將犧牲圖案PP中的每一者形成為具有在第一方向D1上延伸的線性形狀或條形形狀。犧牲圖案PP可沿著第二方向D2以第一節距排列。
舉例而言，形成犧牲圖案PP可包括：在基板100的整個表面上形成犧牲層，在犧牲層上形成硬罩幕圖案MP，以及使用硬罩幕圖案MP作為蝕刻罩幕將犧牲層圖案化。犧牲層可包括複晶矽。
可在犧牲圖案PP中的每一者的相對側壁上形成一對閘極間隔件GS。形成閘極間隔件GS可包括在基板100的整個表面上共形地形成閘極間隔件層且對閘極間隔件層進行非等向性蝕刻。在本發明概念的一些實例性實施例中，閘極間隔件GS可為包括至少兩個層的多層。
參照圖9A至圖9C，可在第一主動圖案AP1上的堆疊圖案STP中形成第一凹陷RCS1。可在第二主動圖案AP2上的堆疊圖案STP中形成第二凹陷RCS2。在形成第一凹陷RCS1及第二凹陷RCS2期間，可使裝置隔離層ST在第一主動圖案AP1及第二主動圖案AP2中的每一者的相對側上進一步凹陷（參見圖9C）。
舉例而言，可將硬罩幕圖案MP及閘極間隔件GS用作蝕刻罩幕，以對第一主動圖案AP1上的堆疊圖案STP進行蝕刻，且因此可形成第一凹陷RCS1。第一凹陷RCS1可形成在一對犧牲圖案PP之間。第一凹陷RCS1在第二方向D2上的寬度可隨著距基板100的距離減小而減小。
可將主動層ACL形成為依序堆疊於鄰近的第一凹陷RCS1之間的第一半導體圖案至第四半導體圖案SP1、SP2、SP3。第一通道圖案CH1可由鄰近的第一凹陷RCS1之間的第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3構成。
第一凹陷RCS1可暴露出犧牲層SAL。可對暴露出的犧牲層SAL實行選擇性蝕刻製程。蝕刻製程可包括對矽鍺進行選擇性蝕刻的濕式蝕刻製程。在蝕刻製程中，可使犧牲層SAL中的每一者凹入以形成凹入區IDR。凹入區IDR可使得犧牲層SAL能夠具有凹形側壁。
仍然參照圖9A至圖9C，可藉由與用於形成第一凹陷RCS1的方法相似的方法在第二主動圖案AP2上的堆疊圖案STP中形成第二凹陷RCS2。可對被第二凹陷RCS2暴露出的犧牲層SAL實行選擇性蝕刻製程，藉此在第二凹陷RCS2中形成凹入區IDR。凹入區IDR可使第二凹陷RCS2具有像波浪形狀的內側壁。第二通道圖案CH2可由鄰近的第二凹陷RCS2之間的第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3構成。
參照圖10A至圖10C，可在第一凹陷RCS1中對應地形成第一源極/汲極圖案SD1。舉例而言，可實行第一選擇性磊晶生長（selective epitaxial growth，SEG）製程，使得將第一凹陷RCS1的內側壁用作晶種層來形成填充第一凹陷RCS1的磊晶層。磊晶層可自被第一凹陷RCS1暴露出、作為晶種的第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3、犧牲層SAL以及第一主動圖案AP1（或基板100的上部部分）生長。舉例而言，第一SEG製程可包括化學氣相沈積（chemical vapor deposition，CVD）或分子束磊晶（molecular beam epitaxy，MBE）。
在本發明概念的一些實例性實施例中，第一源極/汲極圖案SD1可包括與基板100的半導體元素相同的半導體元素（例如，Si）。當形成第一源極/汲極圖案SD1時，可原位（in-situ）植入雜質（例如，磷、砷或銻），以使第一源極/汲極圖案SD1能夠具有n型。在一些實例性實施例中，在形成第一源極/汲極圖案SD1之後，可將雜質植入至第一源極/汲極圖案SD1中。
可在第二凹陷RCS2中對應地形成第二源極/汲極圖案SD2。舉例而言，可實行第二SEG製程，使得將第二凹陷RCS2的內側壁用作晶種層來形成第二源極/汲極圖案SD2。第二源極/汲極圖案SD2可自晶種、或者自被第二凹陷RCS2暴露出的第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3、犧牲層SAL以及第二主動圖案AP2（或基板100的上部部分）生長。
在本發明概念的一些實例性實施例中，第二源極/汲極圖案SD2可包含晶格常數大於基板100的半導體元素的晶格常數的半導體元素（例如，SiGe）。當形成第二源極/汲極圖案SD2時，可原位植入雜質（例如，硼、鎵或銦），以使第二源極/汲極圖案SD2能夠具有p型。在一些實例性實施例中，在形成第二源極/汲極圖案SD2之後，可將雜質植入至第二源極/汲極圖案SD2中。
參照圖11A至圖11C，可形成第一層間介電層110以覆蓋第一源極/汲極圖案SD1及第二源極/汲極圖案SD2、硬罩幕圖案MP以及閘極間隔件GS。舉例而言，第一層間介電層110可包括氧化矽層。
可將第一層間介電層110平坦化，直至犧牲圖案PP的頂表面被暴露出。可採用迴蝕或化學機械研磨（chemical mechanical polishing，CMP）製程將第一層間介電層110平坦化。硬罩幕圖案MP可在平坦化製程期間被全部移除。因此，第一層間介電層110可具有與犧牲圖案PP的頂表面及閘極間隔件GS的頂表面共面的頂表面。
可選擇性地移除被暴露出的犧牲圖案PP。移除犧牲圖案PP可形成暴露出第一通道圖案CH1及第二通道圖案CH2的外部區ORG（參見圖11C）。移除犧牲圖案PP可包括實行濕式蝕刻製程，所述濕式蝕刻製程使用對複晶矽進行選擇性蝕刻的蝕刻劑。
可選擇性地移除經由外部區ORG暴露出的犧牲層SAL以形成內部區IRG（參見圖11C）。舉例而言，可實行對犧牲層SAL進行選擇性蝕刻的蝕刻製程，使得僅犧牲層SAL被移除，同時保留第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3。蝕刻製程相對於具有相對高的鍺濃度的矽-鍺可具有高的蝕刻速率。舉例而言，蝕刻製程相對於鍺濃度大於約10原子%的矽-鍺可具有高的蝕刻速率。
蝕刻製程可移除位於第一主動區AR1及第二主動區AR2上的犧牲層SAL。蝕刻製程可為濕式蝕刻製程。用於蝕刻製程的蝕刻材料可迅速蝕刻鍺濃度相對高的犧牲層SAL。
返回參照圖11C，由於犧牲層SAL被選擇性地移除，僅第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3可保留於第一主動圖案AP1及第二主動圖案AP2中的每一者上。移除犧牲層SAL可形成第一內部區IRG1、第二內部區IRG2及第三內部區IRG3。
舉例而言，第一內部區IRG1可形成於主動圖案AP1或AP2與第一半導體圖案SP1之間，第二內部區IRG2可形成於第一半導體圖案SP1與第二半導體圖案SP2之間，且第三內部區IRG3可形成於第二半導體圖案SP2與第三半導體圖案SP3之間。
返回參照圖11A及圖11C，根據本發明概念的一些實例性實施例，在第一主動圖案AP1上的第一內部區IRG1、第二內部區IRG2及第三內部區IRG3可存在進一步垂直擴展。因此，可為第一主動圖案AP1上的第一內部區IRG1、第二內部區IRG2及第三內部區IRG3中的每一者賦予眼睛形狀（參見圖11A）。第一主動圖案AP1上的內部區IRG的擴展可包括使被內部區IRG暴露出的第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3凹陷。參照圖13A至圖16B，下面將詳細闡述使第一主動圖案AP1上的內部區IRG選擇性地擴展的方法。
圖13A、圖14A、圖15A及圖16A示出根據本發明概念一些實例性實施例的顯示形成圖11A中繪示的區段M的方法的放大圖。圖13B、圖14B、圖15B及圖16B示出根據本發明概念一些實例性實施例的顯示形成圖11B中繪示的區段N的方法的放大圖。
參照圖13A及圖13B，可選擇性地移除犧牲圖案PP以形成外部區ORG。外部區ORG可暴露出第一源極/汲極圖案SD1之間的犧牲層SAL。外部區ORG可暴露出第二源極/汲極圖案SD2之間的犧牲層SAL。可選擇性地移除被外部區ORG暴露出的犧牲層SAL。因此，可形成依序堆疊的第一內部區IRG1、第二內部區IRG2及第三內部區IRG3。第一內部區IRG1、第二內部區IRG2及第三內部區IGR3中的每一者可為空的空間。第一內部區IRG1、第二內部區IRG2及第三內部區IRG3可暴露出第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3。
第一主動圖案AP1上的內部區在第二方向D2上的寬度可大於第二主動圖案AP2上的內部區IRG在第二方向D2上的寬度。舉例而言，第一主動圖案AP1上的第三內部區IRG3可具有第九寬度WI9，且第二主動圖案AP2上的第三內部區IRG3可具有小於第九寬度WI9的第十寬度WI10。此可能是因為鄰近的第二源極/汲極圖案SD2之間的間隔小於鄰近的第一源極/汲極圖案SD1之間的間隔。
參照圖14A及圖14B，可在第一內部區IRG1、第二內部區IRG2及第三內部區IRG3中共形地形成間隔件層SPL。間隔件層SPL亦可形成於外部區ORG上。可藉由使用例如原子層沈積（atomic layer deposition，ALD）或化學氣相沈積（CVD）等沈積製程來形成間隔件層SPL。間隔件層SPL可包括自氮化矽層或氮氧化矽層選擇的至少一者。間隔件層SPL可被形成為具有不完全填充內部區IRG的厚度。
第一主動圖案AP1上被間隔件層SPL環繞的內部區IRG的大小可大於第二主動圖案AP2上被間隔件層SPL環繞的內部區IRG的大小。舉例而言，可對第一主動圖案AP1上被間隔件層SPL環繞的內部區IRG給定第十一寬度WI11，且可對第二主動圖案AP2上被間隔件層SPL環繞的內部區IRG給定小於第十一寬度WI11的第十二寬度WI12。
參照圖15A及圖15B，可對間隔件層SPL實行乾式蝕刻製程。可實行乾式蝕刻製程，使得間隔件層SPL在平行於第三方向D3的垂直方向上被蝕刻。乾式蝕刻製程可使得間隔件層SPL在第三方向D3上具有減小的厚度。然而，乾式蝕刻製程可能不會使得間隔件層SPL在第二方向D2上的厚度發生顯著變化。
第一主動圖案AP1上的間隔件層SPL在垂直方向上的蝕刻速率ETR1可大於第二主動圖案AP2上的間隔件層SPL在垂直方向上的蝕刻速率ETR2。此可能是因為第一主動圖案AP1上被間隔件層SPL環繞的內部區IRG的大小大於第二主動圖案AP2上被間隔件層SPL環繞的內部區IRG的大小（WI11 ＞ WI12）。因此，相較於蝕刻氣體被引入至第二主動圖案AP2上的內部區IRG中，蝕刻氣體可能更容易被引入至第一主動圖案AP1上的內部區IRG中。
第一主動圖案AP1上的蝕刻速率ETR1與第二主動圖案AP2上的蝕刻速率ETR2之間的差異可能使得第一主動圖案AP1上的間隔件層SPL在垂直方向上的厚度TK7小於第二主動圖案AP2上的間隔件層SPL在垂直方向上的厚度TK8。
參照圖16A及圖16B，可對間隔件層SPL實行濕式蝕刻製程。濕式蝕刻製程可對間隔件層SPL進行非等向性地蝕刻。可執行濕式蝕刻製程，直至第二通道圖案CH2上的間隔件層SPL被移除。
如上所述，由於第二通道圖案CH2上的間隔件層SPL的厚度（參見圖15B的TK8）大於第一通道圖案CH1上的間隔件層SPL的厚度（參見圖15A的TK7），因此當實行濕式蝕刻製程直至暴露出第二通道圖案CH2的半導體圖案SP1至SP3時，在第一通道圖案CH1的半導體圖案SP1至SP3中可能發生過蝕刻（over-etching）。
舉例而言，當濕式蝕刻製程完全移除第一通道圖案CH1的半導體圖案SP1至SP3上的間隔件層SPL時，第一通道圖案CH1的半導體圖案SP1至SP3可能被氧化。可移除半導體圖案SP1至SP3的氧化物。因此，可在第一通道圖案CH1的第一半導體圖案SP1至第三半導體圖案SP3上形成第一通道凹陷RS1至第六通道凹陷RS6。可使藉由濕式蝕刻製程暴露出的第一主動圖案AP1的上部部分氧化並移除所述上部部分，以形成主體凹陷BRS。
當暴露出第二通道圖案CH2的半導體圖案SP1至SP3時，可結束濕式蝕刻製程，在第二通道圖案CH2的半導體圖案SP1至SP3上可能不會形成通道凹陷。在一些實例性實施例中，第二通道圖案CH2上可設置有通道凹陷，所述通道凹陷被形成為具有較第一通道圖案CH1的通道凹陷RS1至RS6的凹陷深度小的凹陷深度。
以上在圖15A及圖15B中論述的乾式蝕刻製程可使得間隔件層SPL能夠具有保持幾乎不變的水平厚度。因此，即使在濕式蝕刻製程之後，間隔件層SPL的一部分亦可保留下來以形成內部間隔件ISP。內部間隔件ISP可覆蓋源極/汲極圖案SD1及SD2中的一者的表面，且亦可覆蓋半導體圖案SP1至SP3中的一者的側部EDP。
通道凹陷RS1至RS6可使得為第一通道圖案CH1的第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3提供啞鈴形狀。舉例而言，第一通道圖案CH1的第二半導體圖案SP2可包括中心部CTP及位於中心部CTP的相對側上的側部EDP。給定半導體圖案的中心部CTP可被互換地稱為給定半導體圖案的水平方向上的中心部分（例如，第二方向D2上的中心部分），且給定半導體圖案的側部EDP可被互換地稱為給定半導體圖案的水平方向上的邊緣部分（例如，第二方向D2上的邊緣部分），使得給定半導體圖案的中心部CTP位於給定半導體圖案的側部EDP之間。在濕式蝕刻製程中，可使中心部CTP凹陷以具有第一厚度TK1。側部EDP可被內部間隔件ISP保護，且因此可維持大於第一厚度TK1的第二厚度TK2。在本發明概念的一些實例性實施例中，第一厚度TK1對第二厚度TK2的比率TK1/TK2可介於約0.2至約0.8的範圍內。
在濕式蝕刻製程期間，間隔件層SPL可保護第二通道圖案CH2的第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3。因此，第二通道圖案CH2的第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3中的每一者可維持棒形狀。舉例而言，可對第二通道圖案CH2的第二半導體圖案SP2的中心部CTP給定第四厚度TK4。第二通道圖案CH2的第二半導體圖案SP2的側部EDP可具有與第四厚度TK4實質上相同的第五厚度TK5。在本發明概念的一些實例性實施例中，第四厚度TK4對第五厚度TK5的比率TK4/TK5可介於約0.8至約1.0的範圍內。
根據本發明概念的一些實例性實施例，可重複實行上面參照圖14A至圖16B論述的間隔件層SPL的形成、間隔件層SPL的乾式蝕刻製程及間隔件層SPL的濕式蝕刻製程。間隔件層SPL的形成、間隔件層SPL的乾式蝕刻製程及間隔件層SPL的濕式蝕刻製程可構成一個循環，且每當實行所述循環時，通道凹陷RS1至RS6可變得更深且內部間隔件ISP可變得更厚。
再次參照圖11C，如以上參照圖16A及圖16B論述所示，第一通道圖案CH1的半導體圖案SP1至SP3的厚度可在間隔件層SPL的濕式蝕刻製程期間變小。然而，第二通道圖案CH2的半導體圖案SP1至SP3可具有在間隔件層SPL的濕式蝕刻製程期間實質上不變的厚度。舉例而言，第一通道圖案CH1的半導體圖案SP1至SP3可具有第一厚度TK1，且第二通道圖案CH2的半導體圖案SP1至SP3可具有大於第一厚度TK1的第四厚度TK4。第一通道圖案CH1的半導體圖案SP1至SP3在第一方向D1上的寬度CW1可與第二通道圖案CH2的半導體圖案SP1至SP3在第一方向D1上的寬度CW2實質上相同。
參照圖12A至圖12C，可在暴露出的第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3上形成閘極介電層GI。可將閘極介電層GI形成為環繞第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3中的每一者。可在第一內部區IRG1、第二內部區IRG2及第三內部區IRG3中的每一者中形成閘極介電層GI。可在外部區ORG中形成閘極介電層GI。形成閘極介電層GI可包括依序形成氧化矽層及高介電常數介電層。
可在閘極介電層GI上形成閘極電極GE。閘極電極GE可包括分別形成於第一內部區IRG1、第二內部區IRG2及第三內部區IRG3中的第一內部電極PO1、第二內部電極PO2及第三內部電極PO3，且亦可包括形成於外部區ORG中的外部閘極電極OGE。
在第一主動圖案AP1上，主體凹陷BRS及通道凹陷RS1至RS6可使得與通道相鄰的內部電極IGE被形成為具有三維閘極結構。因此，根據本發明概念的閘極電極GE可增加有效通道長度（ECL）並減少或防止由短通道效應引起的問題。
可使閘極電極GE凹陷以具有低於閘極間隔件GS的頂表面的頂表面。可在凹陷的閘極電極GE上形成閘極頂蓋圖案GP。閘極頂蓋圖案GP可具有與閘極間隔件GS的頂表面共面的頂表面。
返回參照圖5A至圖5D，可在第一層間介電層110上形成第二層間介電層120。第二層間介電層120可包括氧化矽層。可將主動接觸件AC形成為穿透第二層間介電層120及第一層間介電層110以與第一源極/汲極圖案SD1及第二源極/汲極圖案SD2電性連接。可將閘極接觸件GC形成為穿透第二層間介電層120及閘極頂蓋圖案GP以與閘極電極GE電性連接。
形成主動接觸件AC及閘極接觸件GC中的每一者可包括形成障壁圖案BM及形成位於障壁圖案BM上的導電圖案FM。障壁圖案BM可被共形地形成為包括金屬層及金屬氮化物層。導電圖案FM可包括電阻低的金屬。
可在單高度胞元SHC的第一邊界BD1及第二邊界BD2上對應地形成分隔結構DB。分隔結構DB可自第二層間介電層120穿過閘極電極GE延伸至主動圖案AP1或AP2中。分隔結構DB可包含介電材料，例如氧化矽層或氮化矽層。
可在主動接觸件AC及閘極接觸件GC上形成第三層間介電層130。可在第三層間介電層130中形成第一金屬層M1。可在第三層間介電層130上形成第四層間介電層140。可在第四層間介電層140中形成第二金屬層M2。
在下面的實施例中，將省略與參照圖1至圖6B論述的技術特徵重複的技術特徵的詳細說明，且將詳細論述其差異。
圖17示出顯示根據本發明概念一些實例性實施例的半導體裝置、沿著圖4所示線D-D’截取的剖視圖。圖18示出根據本發明概念一些實例性實施例的沿著圖17所示線P-P’截取的平面圖。
參照圖17，第一通道圖案CH1在第一方向D1上的寬度CW1可小於第二通道圖案CH2在第一方向D1上的寬度CW2。第一通道圖案CH1的奈米片的厚度TK1可小於第二通道圖案CH2的奈米片的厚度TK4。
第一主動圖案AP1可在其上部部分處具有不連續變化的寬度。因此，第一主動圖案AP1的上部部分可包括第一階梯式（stepwise）結構STE1。第一主動圖案AP1與第二主動圖案AP2之間的裝置隔離層ST可具有高度（或水準）不連續變化的頂表面。因此，在第一主動圖案AP1與第二主動圖案AP2之間的裝置隔離層ST的頂表面處可包括第二階梯式結構STE2。舉例而言，至少如圖17所示，裝置隔離層ST的位於閘極電極GE下方的頂表面（例如，在第三方向D3上更接近基板100的頂表面100a及/或底表面100b）包括階梯式結構，所述階梯式結構在第三方向D3（例如，垂直高度）上沿著裝置隔離層ST的水平寬度（例如，在第一方向D1上）具有不連續的高度變化（例如，在第一階梯式結構STE1及/或第二階梯式結構STE2處）。
圖18藉由代表性實例繪示了作為第一通道圖案CH1的奈米片的第二半導體圖案SP2的平面形狀。第二半導體圖案SP2可包括其相對側中的每一者上的第七通道凹陷RS7。閘極介電層GI及外部閘極電極OGE可設置於第七通道凹陷RS7中。
當在平面中觀察時，第七通道凹陷RS7可使第二半導體圖案SP2具有啞鈴形狀。舉例而言，第二半導體圖案SP2可包括中心部CTP及位於中心部CTP的相對側上的側部EDP。中心部CTP可插置於外部閘極電極OGE之間，其中第二半導體圖案SP2在第一方向D1上的最外側（例如，側向）側表面在第一方向D1上具有差距離（difference distance）DE7。側部EDP可插置於閘極間隔件GS之間。
側部EDP在第一方向D1上的寬度CW3可大於中心部CTP在第一方向D1上的寬度CW1。寬度CW1與寬度CW3之間的差可為差距離DE7的數值的兩倍。在本發明概念的一些實例性實施例中，中心部CTP的寬度CW1對側部EDP的寬度CW3的比率CW1/CW3可介於0.2至約0.8的範圍內。
圖19、圖20及圖21示出根據本發明概念一些實例性實施例、顯示製造圖17及圖18中繪示的半導體裝置的方法的剖視圖。詳細而言，圖19至圖21是沿著圖4所示線D-D’截取的剖視圖。
參照圖19，上面參照圖10A至圖10C論述的所得結構可經歷選擇性地移除犧牲圖案PP及犧牲層SAL的製程。之後，可在第一通道圖案CH1及第二通道圖案CH2上形成第一罩幕層MSL。
參照圖20，可在第一罩幕層MSL上形成第二罩幕層PTL，第二罩幕層PTL選擇性地僅覆蓋第二主動區AR2。第二罩幕層PTL可暴露出第一主動區AR1。
第二罩幕層PTL可用作蝕刻罩幕，以選擇性地移除暴露出的第一罩幕層MSL。因此，可自第一主動區AR1將第一罩幕層MSL全部移除。當選擇性地移除第一罩幕層MSL時，裝置隔離層ST的上部部分可能被過蝕刻並自第一主動區AR1移除。因此，裝置隔離層ST可具有在其頂表面上形成的第二階梯式結構STE2。第二階梯式結構STE2可在第一主動區AR1與第二主動區AR2之間的邊界處形成。
參照圖21，可選擇性地移除第二罩幕層PTL。舉例而言，可實行灰化製程來移除第二罩幕層PTL。當移除第二罩幕層PTL時，可能將第一通道圖案CH1及第一主動圖案AP1的暴露出的上部部分部分地移除。舉例而言，可能存在在灰化製程期間暴露的半導體（例如，Si）的損失。然而，當移除第二罩幕層PTL時，第一罩幕層MSL可保護第二主動圖案AP2及第二通道圖案CH2。
可移除第一主動圖案AP1的暴露出的上部部分，以在第一主動圖案AP1的上部部分上形成第一階梯式結構STE1。可將暴露出的第一通道圖案CH1部分地移除。因此，第一通道圖案CH1的奈米片的寬度CW1可小於第二通道圖案CH2的奈米片的寬度CW2。第一通道圖案CH1的奈米片的厚度TK1可小於第二通道圖案CH2的奈米片的厚度TK4。
可選擇性地將剩餘的第一罩幕層MSL全部移除。後續製程可與上面參照圖12A至圖12C論述的製程實質上相同。
圖22、圖23及圖24示出顯示根據本發明概念一些實例性實施例的半導體裝置、圖5A中繪示的區段M的放大圖。
參照圖22，第一通道凹陷RS1至第六通道凹陷RS6的凹陷深度可在自下部層階朝向上部層階的方向上逐步減小。第一通道凹陷RS1至第六通道凹陷RS6可具有在第二方向D2上在自下部層階朝向上部層階的方向上逐步減小的凹陷深度。
舉例而言，第二通道凹陷RS2的第二凹陷深度DE2可小於第一通道凹陷RS1的第一凹陷深度DE1。第三通道凹陷RS3的第三凹陷深度DE3可小於第二通道凹陷RS2的第二凹陷深度DE2。第四通道凹陷RS4的第四凹陷深度DE4可小於第三通道凹陷RS3的第三凹陷深度DE3。第五通道凹陷RS5的第五凹陷深度DE5可小於第四通道凹陷RS4的第四凹陷深度DE4。第六通道凹陷RS6的第六凹陷深度DE6可小於第五通道凹陷RS5的第五凹陷深度DE5。
第二通道凹陷RS2的第二凹陷寬度RWI2可小於第一通道凹陷RS1的第一凹陷寬度RWI1。第三通道凹陷RS3的第三凹陷寬度RWI3可小於第二通道凹陷RS2的第二凹陷寬度RWI2。第四通道凹陷RS4的第四凹陷寬度RWI4可小於第三通道凹陷RS3的第三凹陷寬度RWI3。第五通道凹陷RS5的第五凹陷寬度RWI5可小於第四通道凹陷RS4的第四凹陷寬度RWI4。第六通道凹陷RS6的第六凹陷寬度RWI6可小於第五通道凹陷RS5的第五凹陷寬度RWI5。
主體凹陷BRS可具有較通道凹陷RS1至RS6的凹陷寬度大的凹陷寬度。主體凹陷BRS可具有較通道凹陷RS1至RS6的凹陷深度大的凹陷深度。舉例而言，主體凹陷BRS可具有大於第一通道凹陷RS1的第一凹陷深度DE1的凹陷深度BDE。主體凹陷BRS可具有大於第一通道凹陷RS1的第一凹陷寬度RWI1的凹陷寬度BWI。
第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3的中心部CTP可具有在自下部層階朝向上部層階的方向上逐步增加的寬度。舉例而言，第二半導體圖案SP2的厚度TK1可大於第一半導體圖案SP1的厚度TK9。第三半導體圖案SP3的厚度TK10可大於第二半導體圖案SP2的厚度TK1。
如上文參照圖15A及圖16A論述所示，內部區IRG的大小的增大可能引起間隔件層SPL的蝕刻速率增加。因此，內部區IRG的大小的增大可能引起過蝕刻量的增加。過蝕刻可在第一通道圖案CH1上形成主體凹陷BRS及通道凹陷RS1至RS6。因此，與在內部區IRG具有小的大小的上部層階處形成的通道凹陷相比，在內部區IRG具有大的大小的下部層階處可形成更大的通道凹陷。
參照圖23，與上面參照圖22論述的不同，第一通道凹陷RS1至第六通道凹陷RS6可具有在自下部層階朝向上部層階的方向上逐步增加的凹陷深度。
舉例而言，第二通道凹陷RS2的第二凹陷深度DE2可大於第一通道凹陷RS1的第一凹陷深度DE1。第三通道凹陷RS3的第三凹陷深度DE3可大於第二通道凹陷RS2的第二凹陷深度DE2。第四通道凹陷RS4的第四凹陷深度DE4可大於第三通道凹陷RS3的第三凹陷深度DE3。第五通道凹陷RS5的第五凹陷深度DE5可大於第四通道凹陷RS4的第四凹陷深度DE4。第六通道凹陷RS6的第六凹陷深度DE6可大於第五通道凹陷RS5的第五凹陷深度DE5。
主體凹陷BRS可具有小於通道凹陷RS1至RS6的凹陷深度的凹陷深度。舉例而言，主體凹陷BRS可具有小於第一通道凹陷RS1的第一凹陷深度DE1的凹陷深度BDE。
第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3的中心部CTP可具有在自下部層階朝向上部層階的方向上逐步減小的寬度。舉例而言，第二半導體圖案SP2的厚度TK1可小於第一半導體圖案SP1的厚度TK9。第三半導體圖案SP3的厚度TK10可小於第二半導體圖案SP2的厚度TK1。
上面參照圖15A及圖16A論述的間隔件層SPL的乾式蝕刻製程及濕式蝕刻製程可各自具有在上部層階處較在下部層階處大的蝕刻速率。當對蝕刻配方進行調節以根據層階（或距基板100的高度）引起蝕刻速率差異的增大時，如圖23所示，在上部層階處可形成較在下部層階處大的通道凹陷。
參照圖24，可自第一主動圖案AP1的上部部分省略主體凹陷BRS。舉例而言，鄰近的第一源極/汲極圖案SD1之間的第一主動圖案AP1可具有平的頂表面。第一內部電極PO1可具有凸頂表面TOS及平的底表面BTS。由於省略主體凹陷BRS，閘極電極GE的第一內部電極PO1的大小（或體積）可小於閘極電極GE的第二內部電極PO2的大小（或體積）。亦可自第二主動圖案AP2的上部部分省略主體凹陷BRS。
第一主動圖案AP1的頂表面上可設置有半導體層SMCL。半導體層SMCL可為自第一主動圖案AP1的頂表面生長的磊晶層。半導體層SMCL可包含矽（Si）、鍺（Ge）及矽-鍺（SiGe）中的一種。舉例而言，當半導體層SMCL包含矽（Si）時，在半導體層SMCL與第一主動圖案AP1之間沒有明顯的邊界。半導體層SMCL可用於減少或防止主體凹陷的形成。
圖25示出顯示根據本發明概念一些實例性實施例的半導體裝置、沿著圖4所示線A-A’截取的剖視圖。參照圖25，第一通道圖案CH1可包括依序堆疊的第一半導體圖案SP1至第四半導體圖案SP4。舉例而言，第一通道圖案CH1可包括將一對第一源極/汲極圖案SD1彼此連接的四個奈米片。
根據本發明概念一些實例性實施例的三維半導體裝置可包括其中堆疊N個奈米片的MBCFET或GAAFET。N可為等於或大於2的整數。舉例而言，根據本發明概念的電晶體可包括兩個、三個、四個、五個或多於五個奈米片。
閘極電極GE可包括分別設置於第一半導體圖案SP1至第四半導體圖案SP4下方（例如，較第一半導體圖案SP1至第四半導體圖案SP4分別更接近基板100的頂表面100a及/或底表面100b）的第一內部電極PO1至第四內部電極PO4。閘極電極GE可更包括位於最上部半導體圖案或第四半導體圖案SP4上的外部閘極電極OGE。第一內部電極PO2至第四內部電極PO4的大小（或體積）可在自下部層階朝向上部層階的方向上逐漸減小。
圖26A及圖26B示出根據本發明概念一些實例性實施例的分別顯示圖5A所示區段M及圖5B所示區段N的放大圖。參照圖26A及圖26B，第一主動圖案AP1上的第一內部電極PO1、第二內部電極PO2及第三內部電極PO3中的每一者可各自具有朝向第一源極/汲極圖案SD1凸地突出的側向表面SIS。第二主動圖案AP2上的第一內部電極PO1、第二內部電極PO2及第三內部電極PO3可各自具有朝向第二源極/汲極圖案SD2凸地突出的側向表面SIS。
插置於第二內部電極PO2與源極/汲極圖案SD1或SD2之間的內部間隔件ISP可具有沙漏形狀。內部間隔件ISP在第二方向D2上的厚度在自第一半導體圖案SP1朝向第二半導體圖案SP2的方向上可減小且然後增加。
第一主動圖案AP1上的內部間隔件ISP可在其中心處具有第十一厚度TK11，且第二主動圖案AP2上的內部間隔件ISP可在其中心處具有第十二厚度TK12。第十一厚度TK11與第十二厚度TK12可彼此不同。
在本發明概念的一些實例性實施例中，第十一厚度TK11可小於第十二厚度TK12。舉例而言，第一主動圖案AP1上的內部電極PO1至PO3的側向表面SIS可較第二主動圖案AP2上的內部電極PO1至PO3的側向表面SIS在水平方向上突出更多。
圖27A及圖27B示出根據本發明概念一些實例性實施例的分別顯示圖5A所示區段M及圖5B所示區段N的放大圖。參照圖27A及圖27B，第一主動圖案AP1上的第一內部電極PO1、第二內部電極PO2及第三內部電極PO3中的每一者可具有在遠離第一源極/汲極圖案SD1的方向上凹地凹陷的側向表面SIS。第二主動圖案AP2上的第一內部電極PO1、第二內部電極PO2及第三內部電極PO3中的每一者可具有在遠離第二源極/汲極圖案SD2的方向上凹地凹陷的側向表面SIS。
插置於第二內部電極PO2與源極/汲極圖案SD1或SD2之間的內部間隔件ISP可具有半月形狀或月牙形狀。
第一主動圖案AP1上的內部間隔件ISP可在其中心處具有第十三厚度TK13，且第二主動圖案AP2上的內部間隔件ISP可在其中心處具有第十四厚度TK14。第十三厚度TK13與第十四厚度TK14可彼此不同。
在本發明概念的一些實例性實施例中，第十三厚度TK13可大於第十四厚度TK14。舉例而言，第一主動圖案AP1上的內部電極PO1至PO3的側向表面SIS可較第二主動圖案AP2上的內部電極PO1至PO3的側向表面SIS在水平方向上凹陷更多。
在根據本發明概念的三維場效電晶體中，由於NMOSFET的奈米片包括通道凹陷，因此可增加有效通道長度（ECL）。因此，本發明概念可減少或防止短通道效應並改善裝置的電性性質。
本發明概念可選擇性地調節NMOSFET以具有小的通道厚度，同時使得PMOSFET能夠維持其相對大的通道厚度。因此，可在不降低PMOSFET的效能的情況下改善NMOSFET的電性性質，藉此改善包括NMOSFET及PMOSFET的半導體裝置的效能。
儘管已經參照附圖論述了本發明概念的一些實例性實施例，但是將理解，在不背離本發明概念的精神及範圍的情況下，可在形式及細節上進行各種變化。對於熟習此項技術者而言顯而易見的是，在不背離本發明概念的範圍及精神的情況下可對其進行各種替換、修改及變化。
100:基板 100a、TOS、TS:頂表面 100b、BS、BTS:底表面 110:第一層間介電層 120:第二層間介電層 130:第三層間介電層 140:第四層間介電層 A-A’、B-B’、C-C’、D-D’、P-P’:線 AC:主動接觸件 ACL:主動層 AP1:第一主動圖案/主動圖案 AP2:第二主動圖案/主動圖案 AR1:第一主動區 AR2:第二主動區 BD1:第一邊界 BD2:第二邊界 BD3:第三邊界 BD4:第四邊界 BDE:凹陷深度 BM:障壁圖案 BRS:主體凹陷 BWI:凹陷寬度 CH1:第一通道圖案/通道圖案 CH2:第二通道圖案/通道圖案 CTP:中心部 CW1、CW2、CW3:寬度 D1:第一方向 D2:第二方向 D3:第三方向 DB:分隔結構 DE1:第一凹陷深度/凹陷深度 DE2:第二凹陷深度/凹陷深度 DE3:第三凹陷深度/凹陷深度 DE4:第四凹陷深度/凹陷深度 DE5:第五凹陷深度/凹陷深度 DE6:第六凹陷深度/凹陷深度 DE7:差距離 DHC:雙高度胞元 EDP:側部 ETR1、ETR2:蝕刻速率 FM:導電圖案 GC:閘極接觸件 GE:閘極電極 GI:閘極介電層 GP:閘極頂蓋圖案 GS:閘極間隔件 GS1:第一間隔件 GS2:第二間隔件 HE1:第一高度 HE2:第二高度 IDR:凹入區 IGE:內部電極 IRG:內部區 IRG1:第一內部區 IRG2:第二內部區 IRG3:第三內部區 ISP:內部間隔件 M、N:區段 M1:第一金屬層 M1_I:第一配線走線/線 M1_R1:第一電源線/線 M1_R2:第二電源線/線 M1_R3:第三電源線 M2:第二金屬層 M2_I:第二配線走線 MP:硬罩幕圖案 MSL:第一罩幕層 OGE:外部閘極電極 ORG:外部區 PO1:第一內部電極/內部電極 PO2:第二內部電極/內部電極 PO3:第三內部電極/內部電極 PO4:第四內部電極 PP:犧牲圖案 PRL1:第一突出長度 PRL2:第二突出長度 PRL3:第三突出長度 PRP1:第一突出部 PRP2:第二突出部 PRP3:第三突出部 PTL:第二罩幕層 RCS1:第一凹陷 RCS2:第二凹陷 RS1:第一通道凹陷/通道凹陷 RS2:第二通道凹陷/通道凹陷 RS3:第三通道凹陷/通道凹陷 RS4:第四通道凹陷/通道凹陷 RS5:第五通道凹陷/通道凹陷 RS6:第六通道凹陷/通道凹陷 RS7:第七通道凹陷 RWI1:第一凹陷寬度 RWI2:第二凹陷寬度 RWI3:第三凹陷寬度 RWI4:第四凹陷寬度 RWI5:第五凹陷寬度 RWI6:第六凹陷寬度 SAL:犧牲層 SC:金屬-半導體化合物層 SD1:第一源極/汲極圖案/源極/汲極圖案 SD2:第二源極/汲極圖案/源極/汲極圖案 SHC:單高度胞元 SHC1:第一單高度胞元 SHC2:第二單高度胞元 SIS:側向表面 SMCL:半導體層 SP1:第一半導體圖案/半導體圖案 SP2:第二半導體圖案/半導體圖案 SP3:第三半導體圖案/半導體圖案 SP4:第四半導體圖案 SPL:間隔件層 ST:裝置隔離層 STE1:第一階梯式結構 STE2:第二階梯式結構 STP:堆疊圖案 SW:側壁 TK1:第一厚度/厚度 TK2:第二厚度 TK3、TK6:最大厚度 TK4:第四厚度/厚度 TK5:第五厚度 TK7、TK8、TK9、TK10:厚度 TK11:第十一厚度 TK12:第十二厚度 TK13:第十三厚度 TK14:第十四厚度 TR:溝渠 VDD:汲極電壓 VI1:第一通孔 VI2:第二通孔 VSS:源極電壓 W1:第一寬度 WI1、WI2、WI3、WI4、WI5、WI6、WI7、WI8:最大寬度 WI9:第九寬度 WI10:第十寬度 WI11:第十一寬度 WI12:第十二寬度
圖1、圖2及圖3示出根據本發明概念一些實例性實施例的顯示半導體裝置的邏輯胞元的概念圖。 圖4示出顯示根據本發明概念一些實例性實施例的半導體裝置的平面圖。 圖5A、圖5B、圖5C及圖5D示出根據本發明概念一些實例性實施例的分別沿著圖4所示線A-A’、B-B’、C-C’及D-D’截取的剖視圖。 圖6A示出根據本發明概念一些實例性實施例的顯示圖5A中繪示的區段M的實例的放大圖。 圖6B示出根據本發明概念一些實例性實施例的顯示圖5B中繪示的區段N的實例的放大圖。 圖7A、圖7B、圖8A、圖8B、圖9A、圖9B、圖9C、圖10A、圖10B、圖10C、圖11A、圖11B、圖11C、圖12A、圖12B及圖12C示出根據本發明概念一些實例性實施例的顯示製造半導體裝置的方法的剖視圖。 圖13A、圖14A、圖15A及圖16A示出根據本發明概念一些實例性實施例的顯示形成圖11A中繪示的區段M的方法的放大圖。 圖13B、圖14B、圖15B及圖16B示出根據本發明概念一些實例性實施例的顯示形成圖11B中繪示的區段N的方法的放大圖。 圖17示出顯示根據本發明概念一些實例性實施例的半導體裝置、沿著圖4所示線D-D’截取的剖視圖。 圖18示出根據本發明概念一些實例性實施例的沿著圖17所示線P-P’截取的平面圖。 圖19、圖20及圖21示出根據本發明概念一些實例性實施例、顯示製造圖17及圖18中繪示的半導體裝置的方法的剖視圖。 圖22、圖23及圖24示出顯示根據本發明概念一些實例性實施例的半導體裝置、圖5A中繪示的區段M的放大圖。 圖25示出顯示根據本發明概念一些實例性實施例的半導體裝置、沿著圖4所示線A-A’截取的剖視圖。 圖26A及圖26B示出根據本發明概念一些實例性實施例的分別顯示圖5A所示區段M及圖5B所示區段N的放大圖。 圖27A及圖27B示出根據本發明概念一些實例性實施例的分別顯示圖5A所示區段M及圖5B所示區段N的放大圖。
100:基板
120:第二層間介電層
130:第三層間介電層
140:第四層間介電層
AP1:第一主動圖案/主動圖案
AP2:第二主動圖案/主動圖案
AR1:第一主動區
AR2:第二主動區
BM:障壁圖案
BS:底表面
CH1:第一通道圖案/通道圖案
CH2:第二通道圖案/通道圖案
CW1、CW2:寬度
D-D’、P-P’:線
D1:第一方向
D3:第三方向
FM:導電圖案
GC:閘極接觸件
GE:閘極電極
GP:閘極頂蓋圖案
IGE:內部電極
M1:第一金屬層
M1_I:第一配線走線/線
M1_R1:第一電源線/線
M1_R2:第二電源線/線
M2:第二金屬層
M2_I:第二配線走線
OGE:外部閘極電極
PO1:第一內部電極/內部電極
PO2:第二內部電極/內部電極
PO3:第三內部電極/內部電極
SP1:第一半導體圖案/半導體圖案
SP2:第二半導體圖案/半導體圖案
SP3:第三半導體圖案/半導體圖案
ST:裝置隔離層
STE1:第一階梯式結構
STE2:第二階梯式結構
SW:側壁
TK1:第一厚度/厚度
TK4:第四厚度/厚度
TR:溝渠
TS:頂表面
VDD:汲極電壓
VI1:第一通孔
VI2:第二通孔
VSS:源極電壓

Claims (20)

  1. 一種半導體裝置，包括： 基板，包括彼此相對的N型金屬氧化物半導體場效電晶體區與P型金屬氧化物半導體場效電晶體區； 第一通道圖案及第二通道圖案，所述第一通道圖案位於所述N型金屬氧化物半導體場效電晶體區上，所述第二通道圖案位於所述P型金屬氧化物半導體場效電晶體區上，所述第一通道圖案及所述第二通道圖案中的每一者包括彼此間隔開且在垂直方向上彼此堆疊的多個半導體圖案； 第一源極/汲極圖案及第二源極/汲極圖案，所述第一源極/汲極圖案位於所述N型金屬氧化物半導體場效電晶體區上，所述第二源極/汲極圖案位於所述N型金屬氧化物半導體場效電晶體區上，所述第一源極/汲極圖案連接至所述第一通道圖案，且所述第二源極/汲極圖案連接至所述第二通道圖案；以及 閘極電極，位於所述第一通道圖案及所述第二通道圖案上， 其中所述閘極電極包括： 第一內部電極，位於所述第一通道圖案的所述多個半導體圖案中的鄰近半導體圖案之間，以及 第二內部電極，位於所述第二通道圖案的所述多個半導體圖案中的鄰近半導體圖案之間，且 其中所述第一內部電極的頂表面較所述第二內部電極的頂表面更凸。
  2. 如請求項1所述的半導體裝置，其中所述第一內部電極與所述第二內部電極位於同一層階。
  3. 如請求項1所述的半導體裝置，其中所述第一內部電極的底表面較所述第二內部電極的底表面更凸。
  4. 如請求項1所述的半導體裝置，其中所述第一內部電極的寬度大於所述第二內部電極的寬度。
  5. 如請求項1所述的半導體裝置，其中 所述第一通道圖案的所述多個半導體圖案包括與所述第一內部電極的所述頂表面相鄰的第一半導體圖案， 所述第二通道圖案的所述多個半導體圖案包括與所述第二內部電極的所述頂表面相鄰的第二半導體圖案，且 所述第一半導體圖案的中心部處的厚度小於所述第二半導體圖案的中心部處的厚度。
  6. 如請求項5所述的半導體裝置，其中所述第一半導體圖案的所述中心部處的所述厚度對所述第一半導體圖案的側部處的厚度的比率處於約0.2至約0.8的範圍內。
  7. 如請求項5所述的半導體裝置，其中所述第二半導體圖案的所述中心部處的所述厚度對所述第二半導體圖案的側部處的厚度的比率處於約0.8至約1.0的範圍內。
  8. 如請求項5所述的半導體裝置，其中所述第一半導體圖案的側部處的厚度與所述第二半導體圖案的側部處的厚度實質上為相同的厚度。
  9. 如請求項5所述的半導體裝置，其中 所述第一內部電極具有眼睛形狀，且 所述第一半導體圖案具有啞鈴形狀。
  10. 如請求項1所述的半導體裝置，更包括： 裝置隔離層，填充所述N型金屬氧化物半導體場效電晶體區與所述P型金屬氧化物半導體場效電晶體區之間的溝渠， 其中所述裝置隔離層的位於所述閘極電極下方的頂表面包括階梯式結構，所述階梯式結構沿著所述裝置隔離層的水平寬度具有不連續的垂直高度變化。
  11. 一種半導體裝置，包括： 基板，包括主動圖案； 通道圖案，位於所述主動圖案上，所述通道圖案包括彼此間隔開且在垂直方向上彼此堆疊的多個半導體圖案； 源極/汲極圖案，將所述多個半導體圖案彼此連接；以及 閘極電極，位於所述多個半導體圖案上， 其中所述閘極電極包括彼此相鄰的第一內部電極與第二內部電極， 其中所述多個半導體圖案包括位於所述第一內部電極與所述第二內部電極之間的第一半導體圖案， 其中所述第一半導體圖案包括： 中心部，位於所述第一內部電極的凸頂表面與所述第二內部電極的凸底表面之間；以及 側部，連接至所述源極/汲極圖案， 其中所述中心部的厚度在所述第一半導體圖案的所述中心部的中心處具有最小值，且在自所述第一半導體圖案的所述中心部的所述中心朝向所述第一半導體圖案的所述側部的方向上逐步增加，所述第一半導體圖案的所述中心部的所述厚度的所述最小值是所述第一半導體圖案的所述中心部的最小厚度，且 其中所述第一半導體圖案的所述中心部的所述最小厚度對所述第一半導體圖案的所述側部的厚度的比率處於約0.2至約0.8的範圍內。
  12. 如請求項11所述的半導體裝置，其中 所述第一內部電極的所述凸頂表面在所述第一半導體圖案的底表面上界定第一通道凹陷， 所述第二內部電極的所述凸底表面在所述第一半導體圖案的頂表面上界定第二通道凹陷，且 所述第一通道凹陷的凹陷深度不同於所述第二通道凹陷的凹陷深度。
  13. 如請求項11所述的半導體裝置，其中 所述第一內部電極及所述第二內部電極中的每一者具有眼睛形狀，且 所述第一半導體圖案具有啞鈴形狀。
  14. 如請求項11所述的半導體裝置，其中 所述閘極電極更包括位於所述第二內部電極上的第三內部電極， 所述多個半導體圖案更包括位於所述第二內部電極與所述第三內部電極之間的第二半導體圖案，且 所述第二半導體圖案的中心部的最小厚度不同於所述第一半導體圖案的所述中心部的所述最小厚度。
  15. 如請求項14所述的半導體裝置，其中所述第二半導體圖案的側部的厚度與所述第一半導體圖案的所述側部的所述厚度實質上為相同的厚度。
  16. 一種半導體裝置，包括： 基板，包括彼此相對的N型金屬氧化物半導體場效電晶體區與P型金屬氧化物半導體場效電晶體區； 裝置隔離層，填充位於所述N型金屬氧化物半導體場效電晶體區與所述P型金屬氧化物半導體場效電晶體區之間的溝渠； 第一通道圖案及第二通道圖案，所述第一通道圖案位於所述N型金屬氧化物半導體場效電晶體區上，所述第二通道圖案位於所述P型金屬氧化物半導體場效電晶體區上，所述第一通道圖案及所述第二通道圖案中的每一者包括彼此間隔開且在垂直方向上彼此堆疊的多個半導體圖案； 第一源極/汲極圖案及第二源極/汲極圖案，所述第一源極/汲極圖案位於所述N型金屬氧化物半導體場效電晶體區上，所述第二源極/汲極圖案位於所述N型金屬氧化物半導體場效電晶體區上，所述第一源極/汲極圖案連接至所述第一通道圖案，且所述第二源極/汲極圖案連接至所述第二通道圖案； 閘極電極，位於所述第一通道圖案及所述第二通道圖案上，所述閘極電極包括第一內部電極及第二內部電極，所述第一內部電極位於所述第一通道圖案的所述多個半導體圖案中的鄰近半導體圖案之間，所述第二內部電極位於所述第二通道圖案的所述多個半導體圖案中的鄰近半導體圖案之間； 閘極介電層，環繞所述第一內部電極及所述第二內部電極中的每一者； 閘極間隔件，位於所述閘極電極的側壁上； 閘極頂蓋圖案，位於所述閘極電極的頂表面上； 層間介電層，位於所述閘極頂蓋圖案上； 主動接觸件，穿透所述層間介電層以與所述第一源極/汲極圖案或所述第二源極/汲極圖案中的一者電性連接； 金屬-半導體化合物層，位於所述主動接觸件與所述第一源極/汲極圖案或所述第二源極/汲極圖案中的所述一者之間； 閘極接觸件，穿透所述層間介電層及所述閘極頂蓋圖案以與所述閘極電極電性連接； 第一金屬層，位於所述層間介電層上，所述第一金屬層包括電源線及第一配線走線，所述第一配線走線電性連接至所述主動接觸件或所述閘極接觸件的單獨的相應接觸件；以及 第二金屬層，位於所述第一金屬層上， 其中所述第二金屬層包括電性連接至所述第一金屬層的第二配線走線， 其中所述第一通道圖案包括與所述第一內部電極的凸頂表面相鄰的第一半導體圖案， 其中所述第二通道圖案包括與所述第二內部電極的頂表面相鄰的第二半導體圖案， 其中所述第一內部電極的最大厚度大於所述第二內部電極的最大厚度，且 其中所述第一半導體圖案的最小厚度小於所述第二半導體圖案的最小厚度。
  17. 如請求項16所述的半導體裝置，其中 所述第一半導體圖案包括連接至所述第一源極/汲極圖案的側部，且 所述第一半導體圖案的所述最小厚度對所述第一半導體圖案的所述側部的厚度的比率處於約0.2至約0.8的範圍內。
  18. 如請求項16所述的半導體裝置，其中 所述第二半導體圖案包括連接至所述第二源極/汲極圖案的側部，且 所述第二半導體圖案的所述最小厚度對所述第二半導體圖案的所述側部的厚度的比率處於約0.8至約1.0的範圍內。
  19. 如請求項16所述的半導體裝置，其中 所述第一半導體圖案包括連接至所述第一源極/汲極圖案的第一側部， 所述第二半導體圖案包括連接至所述第二源極/汲極圖案的第二側部，且 所述第一側部的厚度與所述第二側部的厚度實質上為相同的厚度。
  20. 如請求項16所述的半導體裝置，其中所述第一內部電極的所述凸頂表面較所述第二內部電極的所述頂表面更凸。
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US11710667B2 (en) * 2019-08-27 2023-07-25 Taiwan Semiconductor Manufacturing Co., Ltd. Gate-all-around device with trimmed channel and dipoled dielectric layer and methods of forming the same
US11227956B2 (en) * 2019-12-30 2022-01-18 Taiwan Semiconductor Manufacturing Co., Ltd. Nanosheet field-effect transistor device and method of forming
US11282967B2 (en) * 2019-12-30 2022-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Nanostructure field-effect transistor device and method of forming
US11335683B2 (en) * 2020-06-30 2022-05-17 Qualcomm Incorporated Device channel profile structure
US20220069135A1 (en) * 2020-08-31 2022-03-03 Taiwan Semiconductor Manufacturing Co., Ltd. Epitaxial Features
KR20220068283A (ko) * 2020-11-18 2022-05-26 삼성전자주식회사 반도체 소자
KR20220077273A (ko) * 2020-12-01 2022-06-09 삼성전자주식회사 반도체 소자
US12040383B2 (en) * 2021-03-05 2024-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate device and related methods

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