KR20230111555A - 반도체 소자 및 그의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로, 더욱 상세하게는, 활성 패턴을 포함하는 기판; 상기 활성 패턴 상의 채널 패턴, 상기 채널 패턴은 서로 이격되어 수직적으로 적층된 복수개의 반도체 패턴들을 포함하고; 상기 복수개의 반도체 패턴들에 연결된 소스/드레인 패턴; 상기 복수개의 반도체 패턴들 상의 게이트 전극; 및 상기 복수개의 반도체 패턴들과 상기 게이트 전극 사이의 게이트 절연막을 포함한다. 상기 게이트 절연막의 내측 스페이서는, 수평 부분, 수직 부분 및 코너 부분을 포함한다. 상기 수평 부분의 제1 두께는 상기 수직 부분의 제2 두께보다 작고, 상기 수직 부분의 상기 제2 두께는 상기 코너 부분의 제3 두께보다 작다.

Description

반도체 소자 및 그의 제조 방법{Semiconductor device and method for manufacturing the same}
본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로, 더욱 상세하게는 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그의 제조 방법에 관한 것이다.
반도체 소자는 모스 전계 효과 트랜지스터들(MOS(Metal Oxide Semiconductor) FET)로 구성된 집적회로를 포함한다. 반도체 소자의 크기 및 디자인 룰(Design rule)이 점차 축소됨에 따라, 모스 전계 효과 트랜지스터들의 크기 축소(scale down)도 점점 가속화되고 있다. 모스 전계 효과 트랜지스터들의 크기 축소에 따라 반도체 소자의 동작 특성이 저하될 수 있다. 이에 따라, 반도체 소자의 고집적화에 따른 한계를 극복하면서 보다 우수한 성능을 반도체 소자를 형성하기 위한 다양한 방법이 연구되고 있다.
본 발명이 해결하고자 하는 과제는 전기적 특성이 향상된 반도체 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 전기적 특성이 향상된 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명의 개념에 따른, 반도체 소자는, 활성 패턴을 포함하는 기판; 상기 활성 패턴 상의 채널 패턴, 상기 채널 패턴은 서로 이격되어 수직적으로 적층된 복수개의 반도체 패턴들을 포함하고; 상기 복수개의 반도체 패턴들에 연결된 소스/드레인 패턴; 상기 복수개의 반도체 패턴들 상의 게이트 전극; 및 상기 복수개의 반도체 패턴들과 상기 게이트 전극 사이의 게이트 절연막을 포함할 수 있다. 상기 게이트 전극은, 상기 복수개의 반도체 패턴들 중 서로 인접하는 제1 반도체 패턴과 제2 반도체 패턴 사이에 개재된 제1 부분을 포함하고, 상기 게이트 절연막은, 상기 게이트 전극의 상기 제1 부분을 감싸는 고유전막 및 상기 고유전막 상의 내측 스페이서를 포함하며, 상기 내측 스페이서는: 상기 고유전막과 상기 제2 반도체 패턴 사이의 수평 부분; 상기 고유전막과 상기 소스/드레인 패턴 사이의 수직 부분; 및 상기 수평 부분과 상기 수직 부분 사이의 코너 부분을 포함할 수 있다. 상기 수평 부분의 제1 두께는 상기 수직 부분의 제2 두께보다 작고, 상기 수직 부분의 상기 제2 두께는 상기 코너 부분의 제3 두께보다 작을 수 있다.
본 발명의 다른 개념에 따른, 반도체 소자는, 활성 패턴을 포함하는 기판; 상기 활성 패턴 상의 채널 패턴, 상기 채널 패턴은 서로 이격되어 수직적으로 적층된 복수개의 반도체 패턴들을 포함하고; 상기 활성 패턴 상의 한 쌍의 소스/드레인 패턴들, 상기 복수개의 반도체 패턴들은 상기 한 쌍의 소스/드레인 패턴들 사이에 개재되고; 상기 복수개의 반도체 패턴들 상의 게이트 전극; 및 상기 복수개의 반도체 패턴들과 상기 게이트 전극 사이의 게이트 절연막을 포함할 수 있다. 상기 게이트 전극은, 상기 복수개의 반도체 패턴들 중 서로 인접하는 제1 반도체 패턴과 제2 반도체 패턴 사이에 개재된 부분을 포함하고, 상기 게이트 절연막은, 상기 게이트 전극의 상기 부분을 감싸는 고유전막 및 상기 고유전막 상의 내측 스페이서를 포함하며, 상기 한 쌍의 소스/드레인 패턴들과 상기 제1 및 제2 반도체 패턴들에 둘러싸인 내측 영역이 정의되고, 상기 내측 스페이서는 상기 내측 영역 내에 제공되며, 상기 내측 스페이서는 그의 내부에 내측 게이트 공간을 제공하고, 상기 게이트 전극의 상기 부분과 상기 고유전막은 상기 내측 게이트 공간 내에 제공되며, 상기 내측 영역은 오목한 제1 사이드를 갖고, 상기 내측 게이트 공간은, 상기 제1 사이드에 인접하는 볼록한 제2 사이드를 가질 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 소자는, 활성 영역을 포함하는 기판; 상기 활성 영역 상의 활성 패턴을 정의하는 소자 분리막; 상기 활성 패턴 상의 채널 패턴 및 소스/드레인 패턴, 상기 채널 패턴은 서로 이격되어 수직적으로 적층된 복수개의 반도체 패턴들을 포함하고; 상기 복수개의 반도체 패턴들 상의 게이트 전극; 상기 복수개의 반도체 패턴들과 상기 게이트 전극 사이의 게이트 절연막; 상기 게이트 전극의 측벽 상의 게이트 스페이서; 상기 게이트 전극의 상면 상의 게이트 캐핑 패턴; 상기 게이트 캐핑 패턴 상의 층간 절연막; 상기 층간 절연막을 관통하여 상기 소스/드레인 패턴에 전기적으로 연결되는 활성 콘택; 상기 활성 콘택과 상기 소스/드레인 패턴 사이에 개재된 금속-반도체 화합물 층; 상기 층간 절연막 및 상기 게이트 캐핑 패턴을 관통하여, 상기 게이트 전극과 전기적으로 연결되는 게이트 콘택; 상기 층간 절연막 상의 제1 금속 층, 상기 제1 금속 층은 파워 배선, 및 상기 활성 콘택 및 상기 게이트 콘택에 각각 전기적으로 연결되는 제1 배선들을 포함하고; 및 상기 제1 금속 층 상의 제2 금속 층을 포함할 수 있다. 상기 제2 금속 층은 상기 제1 금속 층과 전기적으로 연결되는 제2 배선들을 포함하며, 상기 게이트 전극은, 상기 복수개의 반도체 패턴들 중 서로 인접하는 제1 반도체 패턴과 제2 반도체 패턴 사이에 개재된 부분을 포함하며, 상기 소스/드레인 패턴은, 상기 게이트 전극의 상기 부분을 향해 돌출된 돌출부를 포함하고, 상기 소스/드레인 패턴의 상기 돌출부는, 상기 게이트 전극의 상기 부분을 향한 제1 볼록한 측벽을 가지며, 상기 게이트 전극의 상기 부분은, 상기 돌출부의 상기 제1 볼록한 측벽을 향한 제2 볼록한 측벽을 가질 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 소자의 제조 방법은, 기판 상에 적층 패턴을 형성하는 것, 상기 적층 패턴은 서로 교번적으로 적층된 활성층들 및 희생층들을 포함하고; 상기 적층 패턴 상에 제1 방향으로 연장되는 희생 패턴을 형성하는 것; 상기 희생 패턴을 마스크로 상기 적층 패턴을 식각하여, 상기 희생 패턴의 양 측에 각각 인접하는 한 쌍의 리세스들을 형성하는 것; 상기 한 쌍의 리세스들 내에 한 쌍의 소스/드레인 패턴들을 각각 형성하는 것, 상기 한 쌍의 소스/드레인 패턴들 사이의 상기 활성층들로부터 채널 패턴을 구성하는 반도체 패턴들이 각각 형성되고; 상기 희생 패턴 및 상기 희생층들을 제거하여, 상기 반도체 패턴들을 노출하는 것; 및 노출된 상기 반도체 패턴들을 상에 게이트 절연막 및 게이트 전극을 순차적으로 형성하는 것을 포함할 수 있다. 상기 반도체 패턴들은 서로 인접하는 제1 반도체 패턴 및 제2 반도체 패턴을 포함하고, 상기 게이트 절연막을 형성하는 것은: 상기 한 쌍의 소스/드레인 패턴들과 상기 제1 및 제2 반도체 패턴들에 둘러싸인 내측 영역 내에 제1 절연막을 형성하는 것; 상기 제1 절연막을 부분적으로 식각하여 내측 스페이서를 형성하는 것, 상기 내측 스페이서는 그의 내부에 내측 게이트 공간을 제공하고; 및 상기 내측 게이트 공간 내에 고유전막을 형성하는 것을 포함할 수 있다.
본 발명에 따른 3차원 전계 효과 트랜지스터는, 게이트 절연막이 게이트의 누설 전류를 방지할 수 있는 내측 스페이서를 포함할 수 있다. 내측 스페이서는 누설 전류에 취약한 코너 부분의 두께를 증가시킬 수 있다. 이로써 게이트 누설 전류를 방지하고 소자의 전기적 특성을 향상시킬 수 있다.
본 발명의 내측 스페이서는 상대적으로 작은 두께를 갖는 수평 부분을 포함함으로써, 내측 게이트 공간을 넉넉하게 제공할 수 있다. 이로써 내측 게이트 공간 내에 게이트 전극이 안정적으로 채워질 수 있다.
도 1 내지 도 3는 본 발명의 실시예들에 따른 반도체 소자의 로직 셀들을 설명하기 위한 개념도들이다.
도 4는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 5a 내지 도 5d는 각각 도 4의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다.
도 6은 도 5a의 M 영역의 일 실시예를 나타낸 확대도이다.
도 7a 내지 도 12c는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 13 내지 도 17은 도 11a의 M 영역을 형성하는 방법을 설명하기 위한 확대도들이다.
도 18 및 도 19 각각은 도 5a의 M 영역의 다른 실시예를 나타낸 확대도이다.
도 20a 내지 도 20d는 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위한 것으로, 각각 도 4의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다.
도 1 내지 도 3는 본 발명의 실시예들에 따른 반도체 소자의 로직 셀들을 설명하기 위한 개념도들이다.
도 1을 참조하면, 싱글 하이트 셀(Single Height Cell, SHC)이 제공될 수 있다. 구체적으로, 기판(100) 상에 제1 파워 배선(M1_R1) 및 제2 파워 배선(M1_R2)이 제공될 수 있다. 제1 파워 배선(M1_R1)은 소스 전압(VSS), 일 예로 접지 전압이 제공되는 통로일 수 있다. 제2 파워 배선(M1_R2)은 드레인 전압(VDD), 일 예로 파워 전압이 제공되는 통로일 수 있다.
제1 파워 배선(M1_R1) 및 제2 파워 배선(M1_R2) 사이에 싱글 하이트 셀(SHC)이 정의될 수 있다. 싱글 하이트 셀(SHC)은 하나의 제1 활성 영역(AR1) 및 하나의 제2 활성 영역(AR2)을 포함할 수 있다. 제1 및 제2 활성 영역들(AR1, AR2) 중 어느 하나는 PMOSFET 영역일 수 있고, 제1 및 제2 활성 영역들(AR1, AR2) 중 다른 하나는 NMOSFET 영역일 수 있다. 다시 말하면, 싱글 하이트 셀(SHC)은 제1 파워 배선(M1_R1) 및 제2 파워 배선(M1_R2) 사이에 제공된 CMOS 구조를 가질 수 있다.
제1 및 제2 활성 영역들(AR1, AR2) 각각은 제1 방향(D1)으로 제1 폭(WI1)을 가질 수 있다. 싱글 하이트 셀(SHC)의 제1 방향(D1)으로의 길이는 제1 높이(HE1)로 정의될 수 있다. 제1 높이(HE1)는, 제1 파워 배선(M1_R1)과 제2 파워 배선(M1_R2) 사이의 거리(예를 들어, 피치)와 실질적으로 동일할 수 있다.
싱글 하이트 셀(SHC)은 하나의 로직 셀을 구성할 수 있다. 본 명세서에서 로직 셀은 특정 기능을 수행하는 논리 소자(예를 들어, AND, OR, XOR, XNOR, inverter 등)를 의미할 수 있다. 즉, 로직 셀은 논리 소자를 구성하기 위한 트랜지스터들 및 상기 트랜지스터들을 서로 연결하는 배선들을 포함할 수 있다.
도 2를 참조하면, 더블 하이트 셀(Double Height Cell, DHC)이 제공될 수 있다. 구체적으로, 기판(100) 상에 제1 파워 배선(M1_R1), 제2 파워 배선(M1_R2) 및 제3 파워 배선(M1_R3)이 제공될 수 있다. 제1 파워 배선(M1_R1)은, 제2 파워 배선(M1_R2)과 제3 파워 배선(M1_R3) 사이에 배치될 수 있다. 제3 파워 배선(M1_R3)은 소스 전압(VSS)이 제공되는 통로일 수 있다.
제2 파워 배선(M1_R2)과 제3 파워 배선(M1_R3) 사이에 더블 하이트 셀(DHC)이 정의될 수 있다. 더블 하이트 셀(DHC)은 두 개의 제1 활성 영역들(AR1) 및 두 개의 제2 활성 영역들(AR2)을 포함할 수 있다.
두 개의 제2 활성 영역들(AR2) 중 하나는 제2 파워 배선(M1_R2)에 인접할 수 있다. 두 개의 제2 활성 영역들(AR2) 중 다른 하나는 제3 파워 배선(M1_R3)에 인접할 수 있다. 두 개의 제1 활성 영역들(AR1)은 제1 파워 배선(M1_R1)에 인접할 수 있다. 평면적 관점에서, 제1 파워 배선(M1_R1)은 두 개의 제1 활성 영역들(AR1) 사이에 배치될 수 있다.
더블 하이트 셀(DHC)의 제1 방향(D1)으로의 길이는 제2 높이(HE2)로 정의될 수 있다. 제2 높이(HE2)는 도 1의 제1 높이(HE1)의 약 두 배일 수 있다. 더블 하이트 셀(DHC)의 두 개의 제1 활성 영역들(AR1)은 묶여서 하나의 활성 영역으로 동작할 수 있다.
본 발명에 있어서, 도 2에 나타난 더블 하이트 셀(DHC)은 멀티 하이트 셀로 정의될 수 있다. 도시되진 않았지만, 멀티 하이트 셀은, 셀 높이가 싱글 하이트 셀(SHC)의 약 세 배인 트리플 하이트 셀을 포함할 수 있다.
도 3을 참조하면, 기판(100) 상에 제1 싱글 하이트 셀(SHC1), 제2 싱글 하이트 셀(SHC2) 및 더블 하이트 셀(DHC)이 이차원 적으로 배치될 수 있다. 제1 싱글 하이트 셀(SHC1)은 제1 및 제2 파워 배선들(M1_R1, M1_R2) 사이에 배치될 수 있다. 제2 싱글 하이트 셀(SHC2)은 제1 및 제3 파워 배선들(M1_R1, M1_R3) 사이에 배치될 수 있다. 제2 싱글 하이트 셀(SHC2)은 제1 싱글 하이트 셀(SHC1)과 제1 방향(D1)으로 인접할 수 있다.
더블 하이트 셀(DHC)은 제2 및 제3 파워 배선들(M1_R2, M1_R3) 사이에 배치될 수 있다. 더블 하이트 셀(DHC)은 제1 및 제2 싱글 하이트 셀들(SHC1, SHC2)과 제2 방향(D2)으로 인접할 수 있다.
제1 싱글 하이트 셀(SHC1)과 더블 하이트 셀(DHC) 사이, 및 제2 싱글 하이트 셀(SHC2)과 더블 하이트 셀(DHC) 사이에 분리 구조체(DB)가 제공될 수 있다. 분리 구조체(DB)에 의해, 더블 하이트 셀(DHC)의 활성 영역은, 제1 및 제2 싱글 하이트 셀들(SHC1, SHC2) 각각의 활성 영역으로부터 전기적으로 분리될 수 있다.
도 4는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 5a 내지 도 5d는 각각 도 4의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다. 도 6은 도 5a의 M 영역의 일 실시예를 나타낸 확대도이다. 도 4 및 도 5a 내지 도 5d에 도시된 반도체 소자는, 도 1의 싱글 하이트 셀(SHC)을 보다 구체적으로 나타낸 일 예이다.
도 4 및 도 5a 내지 도 5d를 참조하면, 기판(100) 상에 싱글 하이트 셀(SHC)이 제공될 수 있다. 싱글 하이트 셀(SHC) 상에는 로직 회로를 구성하는 로직 트랜지스터들이 배치될 수 있다. 기판(100)은 실리콘, 저마늄, 실리콘-저마늄 등을 포함하는 반도체 기판이거나 화합물 반도체 기판일 수 있다. 일 예로, 기판(100)은 실리콘 기판일 수 있다.
기판(100)은 제1 활성 영역(AR1) 및 제2 활성 영역(AR2)을 포함할 수 있다. 제1 및 제2 활성 영역들(AR1, AR2) 각각은 제2 방향(D2)으로 연장될 수 있다. 일 실시예로, 제1 활성 영역(AR1)은 NMOSFET 영역일 수 있고, 제2 활성 영역(AR2)은 PMOSFET 영역일 수 있다.
기판(100)의 상부에 형성된 트렌치(TR)에 의해 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)이 정의될 수 있다. 제1 활성 패턴(AP1)은 제1 활성 영역(AR1) 상에 제공될 수 있고, 제2 활성 패턴(AP2)은 제2 활성 영역(AR2) 상에 제공될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 제2 방향(D2)으로 연장될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 기판(100)의 일부로써, 수직하게 돌출된 부분들일 수 있다.
기판(100) 상에 소자 분리막(ST)이 제공될 수 있다. 소자 분리막(ST)은 트렌치(TR)를 채울 수 있다. 소자 분리막(ST)은 실리콘 산화막을 포함할 수 있다. 소자 분리막(ST)은 후술할 제1 및 제2 채널 패턴들(CH1, CH2)을 덮지 않을 수 있다.
제1 활성 패턴(AP1) 상에 제1 채널 패턴(CH1)이 제공될 수 있다. 제2 활성 패턴(AP2) 상에 제2 채널 패턴(CH2)이 제공될 수 있다. 제1 채널 패턴(CH1) 및 제2 채널 패턴(CH2) 각각은, 순차적으로 적층된 제1 반도체 패턴(SP1), 제2 반도체 패턴(SP2) 및 제3 반도체 패턴(SP3)을 포함할 수 있다. 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)은 수직적 방향(즉, 제3 방향(D3))으로 서로 이격될 수 있다.
제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각은 실리콘(Si), 저마늄(Ge) 또는 실리콘-저마늄(SiGe)을 포함할 수 있다. 예를 들어, 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각은 결정질 실리콘(crystalline silicon)을 포함할 수 있다.
제1 활성 패턴(AP1) 상에 복수개의 제1 소스/드레인 패턴들(SD1)이 제공될 수 있다. 제1 활성 패턴(AP1)의 상부에 복수개의 제1 리세스들(RS1)이 형성될 수 있다. 제1 소스/드레인 패턴들(SD1)이 제1 리세스들(RS1) 내에 각각 제공될 수 있다. 제1 소스/드레인 패턴들(SD1)은 제1 도전형(예를 들어, n형)의 불순물 영역들일 수 있다. 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에 제1 채널 패턴(CH1)이 개재될 수 있다. 다시 말하면, 적층된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)이 한 쌍의 제1 소스/드레인 패턴들(SD1)을 서로 연결할 수 있다.
제2 활성 패턴(AP2) 상에 복수개의 제2 소스/드레인 패턴들(SD2)이 제공될 수 있다. 제2 활성 패턴(AP2)의 상부에 복수개의 제2 리세스들(RS2)이 형성될 수 있다. 제2 소스/드레인 패턴들(SD2)이 제2 리세스들(RS2) 내에 각각 제공될 수 있다. 제2 소스/드레인 패턴들(SD2)은 제2 도전형(예를 들어, p형)의 불순물 영역들일 수 있다. 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에 제2 채널 패턴(CH2)이 개재될 수 있다. 다시 말하면, 적층된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)이 한 쌍의 제2 소스/드레인 패턴들(SD2)을 서로 연결할 수 있다.
제1 및 제2 소스/드레인 패턴들(SD1, SD2)은 선택적 에피택시얼 성장(SEG) 공정으로 형성된 에피택시얼 패턴들일 수 있다. 일 예로, 제1 및 제2 소스/드레인 패턴들(SD1, SD2) 각각의 상면은, 제3 반도체 패턴(SP3)의 상면보다 높을 수 있다. 다른 예로, 제1 및 제2 소스/드레인 패턴들(SD1, SD2) 중 적어도 하나의 상면은, 제3 반도체 패턴(SP3)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다.
본 발명의 일 실시예로, 제1 소스/드레인 패턴들(SD1)은 기판(100)과 동일한 반도체 원소(예를 들어, Si)를 포함할 수 있다. 제2 소스/드레인 패턴들(SD2)은 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소(예를 들어, SiGe)를 포함할 수 있다. 이로써, 한 쌍의 제2 소스/드레인 패턴들(SD2)은, 그들 사이의 제2 채널 패턴(CH2)에 압축 응력(compressive stress)을 제공할 수 있다.
제1 및 제2 소스/드레인 패턴들(SD1, SD2) 각각의 측벽은 울퉁불퉁한 엠보싱 형태를 가질 수 있다. 다시 말하면, 제1 및 제2 소스/드레인 패턴들(SD1, SD2) 각각의 측벽은 물결 모양의 프로파일을 가질 수 있다. 제1 및 제2 소스/드레인 패턴들(SD1, SD2) 각각의 측벽은 후술할 게이트 전극(GE)의 제1 내지 제3 부분들(PO1, PO2, PO3)을 향해 돌출될 수 있다.
제1 및 제2 채널 패턴들(CH1, CH2)을 가로지르며 제1 방향(D1)으로 연장되는 게이트 전극들(GE)이 제공될 수 있다. 게이트 전극들(GE)은 제1 피치에 따라 제2 방향(D2)으로 배열될 수 있다. 각각의 게이트 전극들(GE)은 제1 및 제2 채널 패턴들(CH1, CH2)과 수직적으로 중첩될 수 있다.
게이트 전극(GE)은, 활성 패턴(AP1 또는 AP2)과 제1 반도체 패턴(SP1) 사이에 개재된 제1 부분(PO1), 제1 반도체 패턴(SP1)과 제2 반도체 패턴(SP2) 사이에 개재된 제2 부분(PO2), 제2 반도체 패턴(SP2)과 제3 반도체 패턴(SP3) 사이에 개재된 제3 부분(PO3), 및 제3 반도체 패턴(SP3) 위의 제4 부분(PO4)을 포함할 수 있다.
도 5d를 참조하면, 게이트 전극(GE)은 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각의 상면(TS), 바닥면(BS) 및 양 측벽들(SW) 상에 제공될 수 있다. 다시 말하면, 본 실시예에 따른 트랜지스터는, 게이트 전극(GE)이 채널을 3차원적으로 둘러싸는 3차원 전계 효과 트랜지스터(예를 들어, MBCFET 또는 GAAFET)일 수 있다.
도 4 및 도 5a 내지 도 5d를 다시 참조하면, 게이트 전극(GE)의 제4 부분(PO4)의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 각각 배치될 수 있다. 게이트 스페이서들(GS)은 게이트 전극(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 스페이서들(GS)의 상면들은 게이트 전극(GE)의 상면보다 높을 수 있다. 게이트 스페이서들(GS)의 상면들은 후술할 제1 층간 절연막(110)의 상면과 공면을 이룰 수 있다. 일 실시예로, 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 실시예로, 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 두 개로 이루어진 다중 막(multi-layer)을 포함할 수 있다. 예를 들어 도 6에 나타난 바와 같이, 게이트 스페이서(GS)는 제1 스페이서(GS1) 및 제2 스페이서(GS2)를 포함할 수 있다.
게이트 전극(GE) 상에 게이트 캐핑 패턴(GP)이 제공될 수 있다. 게이트 캐핑 패턴(GP)은 게이트 전극(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 캐핑 패턴(GP)은 후술하는 제1 및 제2 층간 절연막들(110, 120)에 대하여 식각 선택성이 있는 물질을 포함할 수 있다. 구체적으로, 게이트 캐핑 패턴(GP)은 SiON, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다.
게이트 전극(GE)과 제1 채널 패턴(CH1) 사이 및 게이트 전극(GE)과 제2 채널 패턴(CH2) 사이에 게이트 절연막(GI)이 개재될 수 있다. 게이트 절연막(GI)은, 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각의 상면(TS), 바닥면(BS) 및 양 측벽들(SW)을 덮을 수 있다. 게이트 절연막(GI)은, 게이트 전극(GE) 아래의 소자 분리막(ST)의 상면을 덮을 수 있다.
본 발명의 일 실시예로, 도 6을 참조하면, 게이트 절연막(GI)은 내측 스페이서(IS) 및 고유전막(HK)을 포함할 수 있다. 일 실시예로, 내측 스페이서(IS)는 제1 절연막(IL1) 및 제2 절연막(IL2)을 포함할 수 있다. 제1 및 제2 절연막들(IL1, IL2) 각각은 실리콘(Si)을 함유하는 절연 물질을 포함할 수 있다. 제1 및 제2 절연막들(IL1, IL2) 각각은 실리콘 산화막, 실리콘 산화질화막 또는 실리콘 질화막을 포함할 수 있다.
고유전막(HK)은 고유전막(HK)은 실리콘 산화막보다 유전상수가 높은 고유전율 물질을 포함할 수 있다. 일 예로, 고유전막(HK)은 하프늄 산화물, 하프늄 실리콘 산화물, 하프늄 지르코늄 산화물, 하프늄 탄탈 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
다른 실시예로, 본 발명의 반도체 소자는 네거티브 커패시터(Negative Capacitor)를 이용한 NC(Negative Capacitance) FET을 포함할 수 있다. 예를 들어, 고유전막(HK)은 강유전체 특성을 갖는 강유전체 물질막, 상유전체 특성을 갖는 상유전체 물질막 또는 이들의 조합을 포함할 수 있다.
강유전체 물질막은 음의 커패시턴스를 가질 수 있고, 상유전체 물질막은 양의 커패시턴스를 가질 수 있다. 예를 들어, 두 개 이상의 커패시터가 직렬 연결되고, 각각의 커패시터의 커패시턴스가 양의 값을 가질 경우, 전체 커패시턴스는 각각의 개별 커패시터의 커패시턴스보다 감소하게 된다. 반면, 직렬 연결된 두 개 이상의 커패시터의 커패시턴스 중 적어도 하나가 음의 값을 가질 경우, 전체 커패시턴스는 양의 값을 가지면서 각각의 개별 커패시턴스의 절대값보다 클 수 있다.
음의 커패시턴스를 갖는 강유전체 물질막과, 양의 커패시턴스를 갖는 상유전체 물질막이 직렬로 연결될 경우, 직렬로 연결된 강유전체 물질막 및 상유전체 물질막의 전체적인 커패시턴스 값은 증가할 수 있다. 전체적인 커패시턴스 값이 증가하는 것을 이용하여, 강유전체 물질막을 포함하는 트랜지스터는 상온에서 60 mV/decade 미만의 문턱전압이하 스윙(subthreshold swing(SS))을 가질 수 있다.
강유전체 물질막은 강유전체 특성을 가질 수 있다. 강유전체 물질막은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 지르코늄 산화물(hafnium zirconium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide) 및 납 지르코늄 티타늄 산화물(lead zirconium titanium oxide) 중 적어도 하나를 포함할 수 있다. 여기에서, 일 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄 산화물(hafnium oxide)에 지르코늄(Zr)이 도핑된 물질일 수 있다. 다른 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄(Hf)과 지르코늄(Zr)과 산소(O)의 화합물일 수도 있다.
강유전체 물질막은 도핑된 도펀트를 더 포함할 수 있다. 예를 들어, 도펀트는 알루미늄(Al), 티타늄(Ti), 니오븀(Nb), 란타넘(La), 이트륨(Y), 마그네슘(Mg), 실리콘(Si), 칼슘(Ca), 세륨(Ce), 디스프로슘(Dy), 어븀(Er), 가돌리늄(Gd), 저마늄(Ge), 스칸듐(Sc), 스트론튬(Sr) 및 주석(Sn) 중 적어도 하나를 포함할 수 있다. 강유전체 물질막이 어떤 강유전체 물질을 포함하냐에 따라, 강유전체 물질막에 포함된 도펀트의 종류는 달라질 수 있다.
강유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 도펀트는 예를 들어, 가돌리늄(Gd), 실리콘(Si), 지르코늄(Zr), 알루미늄(Al) 및 이트륨(Y) 중 적어도 하나를 포함할 수 있다.
도펀트가 알루미늄(Al)일 경우, 강유전체 물질막은 3 내지 8 at%(atomic %)의 알루미늄을 포함할 수 있다. 여기에서, 도펀트의 비율은 하프늄 및 알루미늄의 합에 대한 알루미늄의 비율일 수 있다.
도펀트가 실리콘(Si)일 경우, 강유전체 물질막은 2 내지 10 at%의 실리콘을 포함할 수 있다. 도펀트가 이트륨(Y)일 경우, 강유전체 물질막은 2 내지 10 at%의 이트륨을 포함할 수 있다. 도펀트가 가돌리늄(Gd)일 경우, 강유전체 물질막은 1 내지 7 at%의 가돌리늄을 포함할 수 있다. 도펀트가 지르코늄(Zr)일 경우, 강유전체 물질막은 50 내지 80 at%의 지르코늄을 포함할 수 있다.
상유전체 물질막은 상유전체 특성을 가질 수 있다. 상유전체 물질막은 예를 들어, 실리콘 산화물(silicon oxide) 및 고유전율을 갖는 금속 산화물 중 적어도 하나를 포함할 수 있다. 상유전체 물질막에 포함된 금속 산화물은 예를 들어, 하프늄 산화물(hafnium oxide), 지르코늄 산화물(zirconium oxide) 및 알루미늄 산화물(aluminum oxide) 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
강유전체 물질막 및 상유전체 물질막은 동일한 물질을 포함할 수 있다. 강유전체 물질막은 강유전체 특성을 갖지만, 상유전체 물질막은 강유전체 특성을 갖지 않을 수 있다. 예를 들어, 강유전체 물질막 및 상유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 하프늄 산화물의 결정 구조는 상유전체 물질막에 포함된 하프늄 산화물의 결정 구조와 다르다.
강유전체 물질막은 강유전체 특성을 갖는 두께를 가질 수 있다. 강유전체 물질막의 두께는 예를 들어, 0.5 내지 10nm 일 수 있지만, 이에 제한되는 것은 아니다. 각각의 강유전체 물질마다 강유전체 특성을 나타내는 임계 두께가 달라질 수 있으므로, 강유전체 물질막의 두께는 강유전체 물질에 따라 달라질 수 있다.
일 예로, 고유전막(HK)은 하나의 강유전체 물질막을 포함할 수 있다. 다른 예로, 고유전막(HK)은 서로 간에 이격된 복수의 강유전체 물질막을 포함할 수 있다. 고유전막(HK)은 복수의 강유전체 물질막과, 복수의 상유전체 물질막이 교대로 적층된 적층막 구조를 가질 수 있다.
도 4 및 도 5a 내지 도 5d를 다시 참조하면, 게이트 전극(GE)은, 제1 금속 패턴, 및 상기 제1 금속 패턴 상의 제2 금속 패턴을 포함할 수 있다. 제1 금속 패턴은 게이트 절연막(GI) 상에 제공되어, 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)에 인접할 수 있다. 제1 금속 패턴은 트랜지스터의 문턱 전압을 조절하는 일함수 금속을 포함할 수 있다. 제1 금속 패턴의 두께 및 조성을 조절하여, 트랜지스터의 목적하는 문턱 전압을 달성할 수 있다. 예를 들어, 게이트 전극(GE)의 제1 내지 제3 부분들(PO1, PO2, PO3)은 일함수 금속인 제1 금속 패턴으로 구성될 수 있다.
제1 금속 패턴은 금속 질화막을 포함할 수 있다. 예를 들어, 제1 금속 패턴은 티타늄(Ti), 탄탈(Ta), 알루미늄(Al), 텅스텐(W) 및 몰리브덴(Mo)으로 이루어진 군에서 선택된 적어도 하나의 금속 및 질소(N)를 포함할 수 있다. 나아가, 제1 금속 패턴은 탄소(C)를 더 포함할 수도 있다. 제1 금속 패턴은, 적층된 복수개의 일함수 금속막들을 포함할 수 있다.
제2 금속 패턴은 제1 금속 패턴에 비해 저항이 낮은 금속을 포함할 수 있다. 예를 들어, 제2 금속 패턴은 텅스텐(W), 알루미늄(Al), 티타늄(Ti) 및 탄탈(Ta)로 이루어진 군에서 선택된 적어도 하나의 금속을 포함할 수 있다. 예를 들어, 게이트 전극(GE)의 제4 부분(PO4)은 제1 금속 패턴 및 제1 금속 패턴 상의 제2 금속 패턴을 포함할 수 있다.
기판(100) 상에 제1 층간 절연막(110)이 제공될 수 있다. 제1 층간 절연막(110)은 게이트 스페이서들(GS) 및 제1 및 제2 소스/드레인 패턴들(SD1, SD2)을 덮을 수 있다. 제1 층간 절연막(110)의 상면은, 게이트 캐핑 패턴(GP)의 상면 및 게이트 스페이서(GS)의 상면과 실질적으로 공면을 이룰 수 있다. 제1 층간 절연막(110) 상에, 게이트 캐핑 패턴(GP)을 덮는 제2 층간 절연막(120)이 배치될 수 있다. 제2 층간 절연막(120) 상에 제3 층간 절연막(130)이 제공될 수 있다. 제3 층간 절연막(130) 상에 제4 층간 절연막(140)이 제공될 수 있다. 일 예로, 제1 내지 제4 층간 절연막들(110-140)은 실리콘 산화막을 포함할 수 있다.
싱글 하이트 셀(SHC)은 제2 방향(D2)으로 서로 대향하는 제1 경계(BD1) 및 제2 경계(BD2)를 가질 수 있다. 제1 및 제2 경계들(BD1, BD2)은 제1 방향(D1)으로 연장될 수 있다. 싱글 하이트 셀(SHC)은 제1 방향(D1)으로 서로 대향하는 제3 경계(BD3) 및 제4 경계(BD4)를 가질 수 있다. 제3 및 제4 경계들(BD3, BD4)은 제2 방향(D2)으로 연장될 수 있다.
싱글 하이트 셀(SHC)의 양 측에 제2 방향(D2)으로 서로 대향하는 한 쌍의 분리 구조체들(DB)이 제공될 수 있다. 예를 들어, 한 쌍의 분리 구조체들(DB)은 싱글 하이트 셀(SHC)의 제1 및 제2 경계들(BD1, BD2) 상에 각각 제공될 수 있다. 분리 구조체(DB)는 제1 방향(D1)으로 게이트 전극들(GE)과 평행하게 연장될 수 있다. 분리 구조체(DB)와 그에 인접하는 게이트 전극(GE)간의 피치는 상기 제1 피치와 동일할 수 있다.
분리 구조체(DB)는 제1 및 제2 층간 절연막들(110, 120)을 관통하여, 제1 및 제2 활성 패턴들(AP1, AP2) 내부로 연장될 수 있다. 분리 구조체(DB)는 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 상부를 관통할 수 있다. 분리 구조체(DB)는, 싱글 하이트 셀(SHC)의 활성 영역을 인접하는 다른 셀의 활성 영역으로부터 전기적으로 분리시킬 수 있다.
제1 및 제2 층간 절연막들(110, 120)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 각각 전기적으로 연결되는 활성 콘택들(AC)이 제공될 수 있다. 한 쌍의 활성 콘택들(AC)이, 게이트 전극(GE)의 양 측에 각각 제공될 수 있다. 평면적 관점에서, 활성 콘택(AC)은 제1 방향(D1)으로 연장되는 바 형태를 가질 수 있다.
활성 콘택(AC)은 자기 정렬된 콘택(self-aligned conatact)일 수 있다. 다시 말하면, 활성 콘택(AC)은 게이트 캐핑 패턴(GP) 및 게이트 스페이서(GS)를 이용하여 자기 정렬적으로 형성될 수 있다. 예를 들어, 활성 콘택(AC)은 게이트 스페이서(GS)의 측벽의 적어도 일부를 덮을 수 있다. 도시되진 않았지만, 활성 콘택(AC)은, 게이트 캐핑 패턴(GP)의 상면의 일부를 덮을 수 있다.
활성 콘택(AC)과 제1 소스/드레인 패턴(SD1) 사이, 및 활성 콘택(AC)과 제2 소스/드레인 패턴(SD2) 사이 각각에 금속-반도체 화합물 층(SC), 예를 들어 실리사이드 층이 각각 개재될 수 있다. 활성 콘택(AC)은, 금속-반도체 화합물 층(SC)을 통해 소스/드레인 패턴(SD1, SD2)과 전기적으로 연결될 수 있다. 예를 들어, 금속-반도체 화합물 층(SC)은 티타늄-실리사이드, 탄탈륨-실리사이드, 텅스텐-실리사이드, 니켈-실리사이드, 및 코발트-실리사이드 중 적어도 하나를 포함할 수 있다.
제2 층간 절연막(120) 및 게이트 캐핑 패턴(GP)을 관통하여 게이트 전극들(GE)과 각각 전기적으로 연결되는 게이트 콘택들(GC)이 제공될 수 있다. 평면적 관점에서, 게이트 콘택들(GC)은, 제1 활성 영역(AR1) 및 제2 활성 영역(AR2)에 각각 중첩되게 배치될 수 있다. 일 예로, 게이트 콘택(GC)이 제2 활성 패턴(AP2) 상에 제공될 수 있다 (도 5b 참조).
본 발명의 일 실시예로, 도 5b를 참조하면, 게이트 콘택(GC)에 인접하는 활성 콘택(AC)의 상부는 상부 절연 패턴(UIP)으로 채워질 수 있다. 상부 절연 패턴(UIP)의 바닥면은 게이트 콘택(GC)의 바닥면보다 더 낮을 수 있다. 다시 말하면, 게이트 콘택(GC)에 인접하는 활성 콘택(AC)의 상면은, 상부 절연 패턴(UIP)에 의해 게이트 콘택(GC)의 바닥면보다 더 낮게 내려올 수 있다. 이로써, 게이트 콘택(GC)이 그와 인접하는 활성 콘택(AC)과 접촉하여 쇼트가 발생하는 문제를 방지할 수 있다.
활성 콘택(AC) 및 게이트 콘택(GC) 각각은, 도전 패턴(FM) 및 도전 패턴(FM)을 감싸는 배리어 패턴(BM)을 포함할 수 있다. 예를 들어, 도전 패턴(FM)은 알루미늄, 구리, 텅스텐, 몰리브데늄 및 코발트 중 적어도 하나의 금속을 포함할 수 있다. 배리어 패턴(BM)은 도전 패턴(FM)의 측벽들 및 바닥면을 덮을 수 있다. 배리어 패턴(BM)은 금속막/금속 질화막을 포함할 수 있다. 상기 금속막은 티타늄, 탄탈륨, 텅스텐, 니켈, 코발트 및 백금 중 적어도 하나를 포함할 수 있다. 상기 금속 질화막은 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 텅스텐 질화막(WN), 니켈 질화막(NiN), 코발트 질화막(CoN) 및 백금 질화막(PtN) 중 적어도 하나를 포함할 수 있다.
제3 층간 절연막(130) 내에 제1 금속 층(M1)이 제공될 수 있다. 예를 들어, 제1 금속 층(M1)은 제1 파워 배선(M1_R1), 제2 파워 배선(M1_R2) 및 제1 배선들(M1_I)을 포함할 수 있다. 제1 금속 층(M1)의 배선들(M1_R1, M1_R2, M1_I) 각각은 제2 방향(D2)으로 서로 평행하게 연장될 수 있다.
구체적으로, 제1 및 제2 파워 배선들(M1_R1, M1_R2)은 싱글 하이트 셀(SHC)의 제3 및 제4 경계들(BD3, BD4) 상에 각각 제공될 수 있다. 제1 파워 배선(M1_R1)은 제3 경계(BD3)를 따라 제2 방향(D2)으로 연장될 수 있다. 제2 파워 배선(M1_R2)은 제4 경계(BD4)를 따라 제2 방향(D2)으로 연장될 수 있다.
제1 금속 층(M1)의 제1 배선들(M1_I)은 제1 및 제2 파워 배선들(M1_R1, M1_R2) 사이에 배치될 수 있다. 제1 금속 층(M1)의 제1 배선들(M1_I)은 제2 피치로 제1 방향(D1)을 따라 배열될 수 있다. 상기 제2 피치는 상기 제1 피치보다 작을 수 있다. 제1 배선들(M1_I) 각각의 선폭은, 제1 및 제2 파워 배선들(M1_R1, M1_R2) 각각의 선폭보다 작을 수 있다.
제1 금속 층(M1)은, 제1 비아들(VI1)을 더 포함할 수 있다. 제1 비아들(VI1)은 제1 금속 층(M1)의 배선들(M1_R1, M1_R2, M1_I) 아래에 각각 제공될 수 있다. 제1 비아(VI1)를 통해 활성 콘택(AC)과 제1 금속 층(M1)의 배선이 서로 전기적으로 연결될 수 있다. 제1 비아(VI1)를 통해 게이트 콘택(GC)과 제1 금속 층(M1)의 배선이 서로 전기적으로 연결될 수 있다.
제1 금속 층(M1)의 배선과 그 아래의 제1 비아(VI1)는 서로 각각 별도의 공정으로 형성될 수 있다. 다시 말하면, 제1 금속 층(M1)의 배선 및 제1 비아(VI1) 각각은 싱글 다마신 공정으로 형성될 수 있다. 본 실시예에 따른 반도체 소자는, 20 nm 미만의 공정을 이용하여 형성된 것일 수 있다.
제4 층간 절연막(140) 내에 제2 금속 층(M2)이 제공될 수 있다. 제2 금속 층(M2)은 복수개의 제2 배선들(M2_I)을 포함할 수 있다. 제2 금속 층(M2)의 제2 배선들(M2_I) 각각은 제1 방향(D1)으로 연장되는 라인 형태 또는 바 형태를 가질 수 있다. 다시 말하면, 제2 배선들(M2_I)은 제1 방향(D1)으로 서로 평행하게 연장될 수 있다.
제2 금속 층(M2)은, 제2 배선들(M2_I) 아래에 각각 제공된 제2 비아들(VI2)을 더 포함할 수 있다. 제2 비아(VI2)를 통해 제1 금속 층(M1)의 배선과 제2 금속 층(M2)의 배선이 서로 전기적으로 연결될 수 있다. 일 예로, 제2 금속 층(M2)의 배선과 그 아래의 제2 비아(VI2)는 듀얼 다마신 공정으로 함께 형성될 수 있다.
제1 금속 층(M1)의 배선과 제2 금속 층(M2)의 배선은 서로 동일하거나 다른 도전 물질을 포함할 수 있다. 예를 들어, 제1 금속 층(M1)의 배선과 제2 금속 층(M2)의 배선은, 알루미늄, 구리, 텅스텐, 몰리브데늄, 루테늄 및 코발트 중에서 선택된 적어도 하나의 금속 물질을 포함할 수 있다. 도시되진 않았지만, 제4 층간 절연막(140) 상에 적층된 금속 층들(예를 들어, M3, M4, M5...)이 추가로 배치될 수 있다. 상기 적층된 금속 층들 각각은 셀들간의 라우팅을 위한 배선들을 포함할 수 있다.
도 6을 참조하여, 제1 채널 패턴(CH1) 상의 내측 스페이서(IS)에 대해 보다 상세히 설명한다. 도 6을 참조하면, 제1 소스/드레인 패턴(SD1)은 게이트 전극(GE)의 제1 내지 제3 부분들(PO1, PO2, PO3)을 향해 각각 돌출된 돌출부들(PRP)을 포함할 수 있다. 제1 소스/드레인 패턴(SD1)의 돌출부(PRP)는, 제1 볼록한 측벽(CSW1)을 가질 수 있다. 제1 볼록한 측벽(CSW1)은 제1 내지 제3 부분들(PO1, PO2, PO3) 중 대응하는 부분을 향하여 볼록할 수 있다.
게이트 전극(GE)의 제1 내지 제3 부분들(PO1, PO2, PO3) 각각은 제2 볼록한 측벽(CSW2)을 가질 수 있다. 제2 볼록한 측벽(CSW2)은 제1 소스/드레인 패턴(SD1)의 제1 볼록한 측벽(CSW1)을 향하여 볼록할 수 있다.
본 실시예에 따른 각각의 제1 내지 제3 부분들(PO1, PO2, PO3)은, 제1 소스/드레인 패턴(SD1)의 제1 볼록한 측벽(CSW1)에 대응하는 오목한 측벽을 갖지 않을 수 있다. 이는 후술할 내측 스페이서(IS)가 각각의 제1 내지 제3 부분들(PO1, PO2, PO3)이 제2 볼록한 측벽(CSW2)을 가질 수 있는 내측 게이트 공간(IGE)을 제공하기 때문이다.
본 발명의 일 실시예로, 제1 내지 제3 부분들(PO1, PO2, PO3)은 서로 다른 폭을 가질 수 있다. 예를 들어, 제1 부분(PO1)의 제2 방향(D2)으로의 최대폭은, 제2 부분(PO2)의 제2 방향(D2)으로의 최대폭보다 클 수 있다. 제2 부분(PO2)의 제2 방향(D2)으로의 최대폭은, 제1 부분(PO1)의 제2 방향(D2)으로의 최대폭보다 클 수 있다.
제1 소스/드레인 패턴(SD1)은 제1 반도체 층(SEL1) 및 제1 반도체 층(SEL1) 상의 제2 반도체 층(SEL2)을 포함할 수 있다. 일 실시예로, 제1 소스/드레인 패턴(SD1)이 n형을 가질 경우, 제1 반도체 층(SEL1)은 제2 반도체 층(SEL2)과 동일한 반도체 물질, 예를 들어 실리콘(Si)을 포함할 수 있다. 다만 제2 반도체 층(SEL2)의 n형 불순물(예를 들어, 인 또는 비소)의 농도는 제1 반도체 층(SEL1)의 n형 불순물의 농도보다 클 수 있다.
다른 실시예로, 제1 소스/드레인 패턴(SD1)이 p형을 가질 경우, 제1 반도체 층(SEL1)은 제2 반도체 층(SEL2)과 동일한 반도체 물질, 예를 들어 실리콘-저마늄(SiGe)을 포함할 수 있다. 다만 제2 반도체 층(SEL2)의 저마늄 농도는 제1 반도체 층(SEL1)의 저마늄 농도보다 클 수 있다. 또한 제2 반도체 층(SEL2)의 p형 불순물(예를 들어, 보론)의 농도는 제1 반도체 층(SEL1)의 p형 불순물의 농도보다 클 수 있다.
제1 반도체 층(SEL1)은 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)과 직접 접촉할 수 있다. 제1 반도체 층(SEL1)은 상술한 돌출부들(PRP)을 포함할 수 있다. 후술할 내측 스페이서(IS)가 제1 반도체 층(SEL1)을 직접 덮을 수 있다. 게이트 전극(GE)의 제1 내지 제3 부분들(PO1, PO2, PO3)은 내측 스페이서(IS)를 사이에 두고 제1 반도체 층(SEL1)으로부터 이격될 수 있다.
한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에 내측 영역들(IRG)이 제공될 수 있다. 내측 영역들(IRG) 내에 게이트 전극(GE)의 제1 내지 제3 부분들(PO1, PO2, PO3)이 각각 제공될 수 있다. 각각의 내측 영역들(IRG) 내에 내측 스페이서(IS) 및 고유전막(HK)이 더 제공될 수 있다.
내측 스페이서(IS)는 내측 영역(IRG)을 부분적으로 채울 수 있다. 내측 스페이서(IS)는 내측 게이트 공간(IGE)을 제공할 수 있다. 내측 게이트 공간(IGE) 내에는 고유전막(HK) 및 제1 내지 제3 부분들(PO1, PO2, PO3) 중 대응하는 부분이 제공될 수 있다.
내측 영역(IRG)의 제2 방향(D2)으로의 길이는, 제3 방향(D3)으로 갈수록 감소했다가 다시 증가할 수 있다. 내측 영역(IRG)의 제1 사이드(SI1)는 제1 볼록한 측벽(CSW1)에 대응하여 오목할 수 있다.
내측 게이트 공간(IGE)의 제2 방향(D2)으로의 길이는, 제3 방향(D3)으로 갈수록 증가했다가 다시 감소할 수 있다. 내측 게이트 공간(IGE)의 제2 사이드(SI2)는 제2 볼록한 측벽(CSW2)에 대응하여 볼록할 수 있다.
즉 내측 스페이서(IS)는, 내측 게이트 공간(IGE)의 제2 사이드(SI2)의 프로파일(즉, 볼록)을 내측 영역(IRG)의 제1 사이드(SI1)의 프로파일(즉, 오목)과 반대되게 만들 수 있다.
대표적으로 게이트 전극(GE)의 제2 부분(PO2)과 제2 부분(PO2)을 둘러싸는 게이트 절연막(GI)에 대해 설명한다. 게이트 절연막(GI)은 제2 부분(PO2)과 제1 반도체 패턴(SP1) 사이, 제2 부분(PO2)과 제2 반도체 패턴(SP2) 사이, 및 제2 부분(PO2)과 제1 소스/드레인 패턴(SD1) 사이에 개재될 수 있다.
게이트 절연막(GI)은 내측 스페이서(IS) 및 고유전막(HK)을 포함할 수 있다. 내측 스페이서(IS)는 제1 절연막(IL1) 및 제1 절연막(IL1) 상의 제2 절연막(IL2)을 포함할 수 있다. 제1 절연막(IL1)은 제1 반도체 패턴(SP1), 제2 반도체 패턴(SP2) 및 제1 소스/드레인 패턴(SD1)을 직접 덮을 수 있다. 고유전막(HK)은 내측 스페이서(IS)와 제2 부분(PO2) 사이에 개재될 수 있다. 고유전막(HK)은 게이트 전극(GE)의 제2 부분(PO2)의 표면을 직접 덮을 수 있다.
제1 및 제2 절연막들(IL1, IL2) 각각은 실리콘(Si)을 함유하는 절연 물질을 포함할 수 있다. 제1 및 제2 절연막들(IL1, IL2) 각각은 실리콘 산화막, 실리콘 산화질화막 또는 실리콘 질화막을 포함할 수 있다. 본 발명의 일 실시예로, 제1 및 제2 절연막들(IL1, IL2)은 모두 실리콘 산화막을 포함할 수 있다. 단 제1 및 제2 절연막들(IL1, IL2)이 동일한 물질(즉, 실리콘 산화막)을 포함할 경우, 이들 사이의 경계가 존재하지 않을 수 있다. 다시 말하면, 제1 및 제2 절연막들(IL1, IL2)이 하나의 실리콘 산화막으로서 내측 스페이서(IS)를 구성할 수 있다.
본 발명의 다른 실시예로, 제1 절연막(IL1)은 실리콘 질화막을 포함하고, 제2 절연막(IL1, IL2)은 실리콘 산화막을 포함할 수 있다. 이 경우 제1 및 제2 절연막들(IL1, IL2) 사이의 경계가 확인될 수 있다.
내측 스페이서(IS)의 두께는, 제1 및 제2 절연막들(IL1, IL2)의 두께의 합일 수 있다. 내측 스페이서(IS)의 수직 방향으로의 두께, 즉 제3 방향(D3)으로의 두께는 제1 두께(TK1)일 수 있다. 고유전막(HK)의 상면(TSR) 또는 바닥면 상의 내측 스페이서(IS)는 제1 두께(TK1)를 가질 수 있다. 제1 두께(TK1)는 고유전막(HK)의 두께보다 작을 수 있다.
내측 스페이서(IS)의 수평 방향으로의 두께, 즉 제2 방향(D2)으로의 두께는 제2 두께(TK2)일 수 있다. 고유전막(HK)의 제1 측면(SSR1) 상의 내측 스페이서(IS)는 제2 두께(TK2)를 가질 수 있다. 제2 두께(TK2)는 고유전막(HK)의 두께보다 크거나 작을 수 있다.
내측 스페이서(IS)의 코너의 두께는 제3 두께(TK3)일 수 있다. 고유전막(HK)은, 그의 상면(TSR)과 그의 제1 측면(SSR1) 사이에 굴곡진 제1 코너(COR1)를 포함할 수 있다. 고유전막(HK)의 제1 코너(COR1) 상의 내측 스페이서(IS)는 제3 두께(TK3)를 가질 수 있다. 보다 구체적으로, 제2 반도체 패턴(SP2)의 바닥면과 제1 소스/드레인 패턴(SD1)이 만나는 지점(FAP)이 정의될 수 있다. 제3 두께(TK3)는 고유전막(HK)의 제1 코너(COR1)에서 상술한 지점(FAP)까지의 거리와 동일할 수 있다. 제3 두께(TK3)는 고유전막(HK)의 두께보다 클 수 있다.
내측 스페이서(IS)는, 고유전막(HK)의 상면(TSR) 또는 바닥면 상의 수평 부분(TPO), 고유전막(HK)의 제1 측면(SSR1) 상의 수직 부분(SPO), 및 고유전막(HK)의 제1 코너(COR1) 상의 코너 부분(CPO)을 포함할 수 있다. 코너 부분(CPO)은 수평 부분(TPO)과 수직 부분(SPO) 사이에 위치할 수 있다. 수평 부분(TPO)은 제1 두께(TK1)를 갖고, 수직 부분(SPO)은 제2 두께(TK2)를 가지며, 코너 부분(CPO)은 제3 두께(TK3)를 가질 수 있다.
제1 내지 제3 두께들(TK1, TK2, TK3)은 서로 다를 수 있다. 제2 두께(TK2)는 제1 두께(TK1)보다 클 수 있고, 제3 두께(TK3)는 제2 두께(TK2)보다 클 수 있다. 제1 두께(TK1)에 대한 제2 두께(TK2)의 비(TK2/TK1)는, 1.5 내지 3일 수 있다. 제1 두께(TK1)에 대한 제3 두께(TK3)의 비(TK3/TK1)는, 2.5 내지 5일 수 있다.
본 실시예에 따르면, 고유전막(HK)은 균일한 두께를 가질 수 있다. 그러나 내측 스페이서(IS)는 수직 부분(SPO)의 두께(TK2)가 수평 부분(TPO)의 두께(TK1)보다 클 수 있다. 특히 내측 스페이서(IS)의 코너 부분(CPO)의 두께(TK3)는 수직 부분(SPO)의 두께(TK2)보다 클 수 있다. 본 발명에 따른 내측 스페이서(IS)가 위와 같이 부분에 따른 두께 변화를 가짐으로써, 내측 영역(IRG)과는 다른 형태의 내측 게이트 공간(IGE)을 제공할 수 있다.
이하, 게이트 전극(GE4)의 제4 부분(PO4)과 제4 부분(PO4)을 둘러싸는 게이트 절연막(GI)에 대해 설명한다. 게이트 절연막(GI)은 제4 부분(PO4)과 제3 반도체 패턴(SP3) 사이, 및 제4 부분(PO4)과 게이트 스페이서(GS) 사이에 개재될 수 있다. 게이트 절연막(GI)은 내측 스페이서(IS) 및 고유전막(HK)을 포함할 수 있다.
내측 스페이서(IS)의 수직 방향으로의 두께, 즉 제3 방향(D3)으로의 두께는 제4 두께(TK4)일 수 있다. 고유전막(HK)의 바닥면(BSR) 상의 내측 스페이서(IS)는 제4 두께(TK4)를 가질 수 있다. 제4 두께(TK4)는 상술한 제1 두께(TK1)와 실질적으로 동일할 수 있다.
내측 스페이서(IS)의 수평 방향으로의 두께, 즉 제2 방향(D2)으로의 두께는 제5 두께(TK5)일 수 있다. 고유전막(HK)의 제2 측면(SSR2) 상의 내측 스페이서(IS)는 제5 두께(TK5)를 가질 수 있다. 제5 두께(TK5)는 상술한 제2 두께(TK2)와 실질적으로 동일할 수 있다.
내측 스페이서(IS)의 코너의 두께는 제6 두께(TK6)일 수 있다. 고유전막(HK)은, 그의 바닥면(BSR)과 그의 제2 측면(SSR2) 사이에 굴곡진 제2 코너(COR2)를 포함할 수 있다. 고유전막(HK)의 제2 코너(COR2) 상의 내측 스페이서(IS)는 제6 두께(TK6)를 가질 수 있다. 제6 두께(TK6)는 제2 코너(COR2)에서 제3 반도체 패턴(SP3)과 게이트 스페이서(GS)가 만나는 지점까지의 거리와 동일할 수 있다. 제6 두께(TK6)는 상술한 제3 두께(TK3)와 실질적으로 동일할 수 있다.
내측 스페이서(IS)는, 고유전막(HK)의 상면(TSR) 또는 바닥면 상의 수평 부분(TPO), 고유전막(HK)의 제1 측면(SSR1) 상의 수직 부분(SPO), 및 고유전막(HK)의 제1 코너(COR1) 상의 코너 부분(CPO)을 포함할 수 있다. 코너 부분(CPO)은 수평 부분(TPO)과 수직 부분(SPO) 사이에 위치할 수 있다. 수평 부분(TPO)은 제1 두께(TK1)를 갖고, 수직 부분(SPO)은 제2 두께(TK2)를 가지며, 코너 부분(CPO)은 제3 두께(TK3)를 가질 수 있다.
제1 내지 제3 두께들(TK1, TK2, TK3)은 서로 다를 수 있다. 제2 두께(TK2)는 제1 두께(TK1)보다 클 수 있고, 제3 두께(TK3)는 제2 두께(TK2)보다 클 수 있다. 제1 두께(TK1)에 대한 제2 두께(TK2)의 비(TK2/TK1)는, 1.5 내지 3일 수 있다. 제1 두께(TK1)에 대한 제3 두께(TK3)의 비(TK3/TK1)는, 2.5 내지 5일 수 있다.
본 실시예에 따르면, 고유전막(HK)은 균일한 두께를 가질 수 있다. 그러나 내측 스페이서(IS)는 수직 부분(SPO)의 두께(TK2)가 수평 부분(TPO)의 두께(TK1)보다 클 수 있다. 특히 내측 스페이서(IS)의 코너 부분(CPO)의 두께(TK3)는 수직 부분(SPO)의 두께(TK2)보다 클 수 있다. 본 발명에 따른 내측 스페이서(IS)가 위와 같이 부분에 따른 두께 변화를 가짐으로써, 내측 영역(IRG)과는 다른 형태의 내측 게이트 공간(IGE)을 제공할 수 있다.
도 6에 나타난 내측 스페이서(IS)는 NMOSFET 뿐만 아니라 PMOSFET에서도 동일하게 사용될 수 있다. 본 발명의 일 실시예로, 도 6의 내측 스페이서(IS)는 NMOSFET에만 제공되고 PMOSFET에서는 생략될 수 있다. 본 발명의 다른 실시예로, 내측 스페이서(IS)는 PMOSFET에만 제공되고 NMOSFET에서는 생략될 수 있다. 본 발명의 또 다른 실시예로, 내측 스페이서(IS)는 PMOSFET 및 NMOSFET 모두에 제공될 수 있다.
본 발명의 실시예들에 따르면, 내측 스페이서(IS)의 수직 부분(SPO)의 제2 두께(TK2)가 수평 부분(TPO)의 제1 두께(TK1)보다 커짐으로써, 트랜지스터의 누설 전류를 감소시킬 수 있다. 특히 누설 전류에 취약한 내측 스페이서(IS)의 코너 부분(CPO)의 제3 두께(TK3)를 크게 증가시킴으로써, 누설 전류를 더욱 효과적으로 감소시킬 수 있다. 나아가 내측 스페이서(IS)의 두께를 코너 부분(CPO)에서만 선택적으로 크게 증가시킴으로써, 게이트 전극(GE)의 제1 내지 제3 부분들(PO1, PO2, PO3)과 제1 소스/드레인 패턴(SD1) 사이의 캐패시턴스는 상대적으로 작은 값을 가질 수 있다. 결과적으로 본 발명은, 내측 스페이서(IS)의 두께를 선택적으로 증가시킴으로써 반도체 소자의 전기적 특성을 향상시킬 수 있다.
도 7a 내지 도 12c는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다. 구체적으로, 도 7a, 도 8a, 도 9a, 도 10a, 도 11a 및 도 12a는 도 4의 A-A'선에 대응하는 단면도들이다. 도 9b, 도 10b, 도 11b 및 도 12b는 도 4의 C-C'선에 대응하는 단면도들이다. 도 7b, 도 8b, 도 9c, 도 10c, 도 11c 및 도 12c는 도 4의 D-D'선에 대응하는 단면도들이다.
도 7a 및 도 7b를 참조하면, 제1 및 제2 활성 영역들(AR1, AR2)을 포함하는 기판(100)이 제공될 수 있다. 기판(100) 상에 서로 교번적으로 적층된 활성층들(ACL) 및 희생층들(SAL)이 형성될 수 있다. 활성층들(ACL)은 실리콘(Si), 저마늄(Ge) 및 실리콘-저마늄(SiGe) 중 하나를 포함할 수 있고, 희생층들(SAL)은 실리콘(Si), 저마늄(Ge) 및 실리콘-저마늄(SiGe) 중 다른 하나를 포함할 수 있다.
희생층(SAL)은 활성층(ACL)에 대해 식각 선택비를 가질 수 있는 물질을 포함할 수 있다. 예를 들어, 활성층들(ACL)은 실리콘(Si)을 포함할 수 있고, 희생층들(SAL)은 실리콘-저마늄(SiGe)을 포함할 수 있다. 희생층들(SAL) 각각의 저마늄(Ge)의 농도는 10 at% 내지 30 at%일 수 있다.
기판(100)의 제1 및 제2 활성 영역들(AR1, AR2) 상에 마스크 패턴들이 각각 형성될 수 있다. 상기 마스크 패턴은 제2 방향(D2)으로 연장되는 라인 형태 또는 바(bar) 형태를 가질 수 있다.
상기 마스크 패턴들을 식각 마스크로 패터닝 공정을 수행하여, 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)을 정의하는 트렌치(TR)가 형성될 수 있다. 제1 활성 패턴(AP1)은 제1 활성 영역(AR1) 상에 형성될 수 있다. 제2 활성 패턴(AP2)은 제2 활성 영역(AR2) 상에 형성될 수 있다.
각각의 제1 및 제2 활성 패턴들(AP1, AP2) 상에 적층 패턴(STP)이 형성될 수 있다. 적층 패턴(STP)은 서로 교번적으로 적층된 활성층들(ACL) 및 희생층들(SAL)을 포함할 수 있다. 적층 패턴(STP)은 상기 패터닝 공정 동안 제1 및 제2 활성 패턴들(AP1, AP2)과 함께 형성될 수 있다.
트렌치(TR)를 채우는 소자 분리막(ST)이 형성될 수 있다. 구체적으로, 기판(100)의 전면 상에 제1 및 제2 활성 패턴들(AP1, AP2) 및 적층 패턴들(STP)을 덮는 절연막이 형성될 수 있다. 적층 패턴들(STP)이 노출될 때까지 상기 절연막을 리세스하여, 소자 분리막(ST)이 형성될 수 있다.
소자 분리막(ST)은, 실리콘 산화막 같은 절연 물질을 포함할 수 있다. 적층 패턴들(STP)은 소자 분리막(ST) 위로 노출될 수 있다. 다시 말하면, 적층 패턴들(STP)은 소자 분리막(ST) 위로 수직하게 돌출될 수 있다.
도 8a 및 도 8b를 참조하면, 기판(100) 상에 적층 패턴들(STP)을 가로지르는 희생 패턴들(PP)이 형성될 수 있다. 각각의 희생 패턴들(PP)은 제1 방향(D1)으로 연장되는 라인 형태(line shape) 또는 바 형태(bar shape)로 형성될 수 있다. 희생 패턴들(PP)은 제1 피치로 제2 방향(D2)을 따라 배열될 수 있다.
구체적으로 희생 패턴들(PP)을 형성하는 것은, 기판(100)의 전면 상에 희생막을 형성하는 것, 상기 희생막 상에 하드 마스크 패턴들(MP)을 형성하는 것, 및 하드 마스크 패턴들(MP)을 식각 마스크로 상기 희생막을 패터닝하는 것을 포함할 수 있다. 상기 희생막은 폴리실리콘을 포함할 수 있다.
희생 패턴들(PP) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 형성될 수 있다. 게이트 스페이서들(GS)을 형성하는 것은, 기판(100)의 전면 상에 게이트 스페이서막을 콘포멀하게 형성하는 것, 및 상기 게이트 스페이서막을 이방성 식각하는 것을 포함할 수 있다. 본 발명의 일 실시예로, 게이트 스페이서(GS)는 적어도 두 개의 막들을 포함하는 다중 막일 수 있다.
도 9a 내지 도 9c를 참조하면, 제1 활성 패턴(AP1) 상의 적층 패턴(STP) 내에 제1 리세스들(RS1)이 형성될 수 있다. 제2 활성 패턴(AP2) 상의 적층 패턴(STP) 내에 제2 리세스들(RS2)이 형성될 수 있다. 제1 및 제2 리세스들(RS1, RS2)을 형성하는 동안, 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 양 측 상의 소자 분리막(ST)이 더 리세스될 수 있다 (도 9b 참고).
구체적으로, 하드 마스크 패턴들(MA) 및 게이트 스페이서들(GS)을 식각 마스크로 제1 활성 패턴(AP1) 상의 적층 패턴(STP)을 식각하여, 제1 리세스들(RS1)이 형성될 수 있다. 제1 리세스(RS1)는, 한 쌍의 희생 패턴들(PP) 사이에 형성될 수 있다. 제1 리세스(RS1)를 형성하는 것은, 노출된 희생층들(SAL)에 대한 선택적 식각 공정을 추가로 수행하는 것을 포함할 수 있다. 상기 선택적 식각 공정에 의해 각각의 희생층들(SAL)은 인덴트(indented)되어, 인덴트 영역(IDE)이 형성될 수 있다. 이로써 제1 리세스(RS1)는 물결 모양의 내측벽을 가질 수 있다. 제2 활성 패턴(AP2) 상의 적층 패턴(STP) 내의 제2 리세스들(RS2)은, 제1 리세스들(RS1)을 형성하는 것과 동일한 방법으로 형성될 수 있다.
활성층들(ACL)로부터, 서로 인접하는 제1 리세스들(RS1) 사이에 순차적으로 적층된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)이 각각 형성될 수 있다. 서로 인접하는 제1 리세스들(RS1) 사이의 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)은, 제1 채널 패턴(CH1)을 구성할 수 있다. 서로 인접하는 제2 리세스들(RS2) 사이의 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)은, 제2 채널 패턴(CH2)을 구성할 수 있다.
도 10a 내지 도 10c를 참조하면, 제1 리세스들(RS1) 내에 제1 소스/드레인 패턴들(SD1)이 각각 형성될 수 있다. 구체적으로, 제1 리세스(RS1)의 내측벽을 시드층(seed layer)으로 하는 SEG 공정을 수행하여, 제1 리세스(RS1)를 채우는 에피택시얼 층이 형성될 수 있다. 상기 에피택시얼 층은, 제1 리세스(RS1)에 의해 노출된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 및 기판(100)을 시드로 하여 성장될 수 있다. 일 예로, 상기 SEG 공정은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정 또는 분자 빔 에피택시(Molecular Beam Epitaxy: MBE) 공정을 포함할 수 있다.
본 발명의 일 실시예로, 제1 소스/드레인 패턴(SD1)은 기판(100)과 동일한 반도체 원소(예를 들어, Si)를 포함할 수 있다. 제1 소스/드레인 패턴(SD1)이 형성되는 동안, 제1 소스/드레인 패턴(SD1)이 n형을 갖도록 하는 불순물(예를 들어, 인, 비소 또는 안티모니)이 인-시추(in-situ)로 주입될 수 있다. 다른 예로, 제1 소스/드레인 패턴(SD1)이 형성된 후 제1 소스/드레인 패턴(SD1)에 불순물이 주입될 수 있다.
제2 리세스들(RS2) 내에 제2 소스/드레인 패턴들(SD2)이 각각 형성될 수 있다. 구체적으로, 제2 소스/드레인 패턴(SD2)은 제2 리세스(RS2)의 내측벽을 시드층으로 하는 SEG 공정을 수행하여 형성될 수 있다.
본 발명의 일 실시예로, 제2 소스/드레인 패턴(SD2)은 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소(예를 들어, SiGe)를 포함할 수 있다. 제2 소스/드레인 패턴(SD2)이 형성되는 동안, 제2 소스/드레인 패턴(SD2)이 p형을 갖도록 하는 불순물(예를 들어, 보론, 갈륨 또는 인듐)이 인-시추(in-situ)로 주입될 수 있다. 다른 예로, 제2 소스/드레인 패턴(SD2)이 형성된 후 제2 소스/드레인 패턴(SD2)에 불순물이 주입될 수 있다.
도 11a 내지 도 11c를 참조하면, 제1 및 제2 소스/드레인 패턴들(SD1, SD2), 하드 마스크 패턴들(MP) 및 게이트 스페이서들(GS)을 덮는 제1 층간 절연막(110)이 형성될 수 있다. 일 예로, 제1 층간 절연막(110)은 실리콘 산화막을 포함할 수 있다.
희생 패턴들(PP)의 상면들이 노출될 때까지 제1 층간 절연막(110)이 평탄화될 수 있다. 제1 층간 절연막(110)의 평탄화는 에치백(Etch Back) 또는 CMP(Chemical Mechanical Polishing) 공정을 이용하여 수행될 수 있다. 상기 평탄화 공정 동안, 하드 마스크 패턴들(MP)은 모두 제거될 수 있다. 결과적으로, 제1 층간 절연막(110)의 상면은 희생 패턴들(PP)의 상면들 및 게이트 스페이서들(GS)의 상면들과 공면을 이룰 수 있다.
노출된 희생 패턴들(PP)이 선택적으로 제거될 수 있다. 희생 패턴들(PP)이 제거됨으로써, 제1 및 제2 채널 패턴들(CH1, CH2)을 노출하는 외측 영역(ORG)이 형성될 수 있다 (도 11c 참조). 희생 패턴들(PP)을 제거하는 것은, 폴리실리콘을 선택적으로 식각하는 식각액을 이용한 습식 식각을 포함할 수 있다.
외측 영역(ORG)을 통해 노출된 희생층들(SAL)이 선택적으로 제거되어, 내측 영역들(IRG)이 형성될 수 있다 (도 11c 참조). 구체적으로, 희생층들(SAL)을 선택적으로 식각하는 식각 공정을 수행하여, 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)은 그대로 잔류시킨 채 희생층들(SAL)만을 제거할 수 있다. 상기 식각 공정은, 상대적으로 높은 저마늄 농도를 갖는 실리콘-저마늄에 대해 높은 식각률을 가질 수 있다. 예를 들어, 상기 식각 공정은 저마늄 농도가 10 at%보다 큰 실리콘-저마늄에 대해 높은 식각률을 가질 수 있다.
상기 식각 공정 동안 제1 및 제2 활성 영역들(AR1, AR2) 상의 희생층들(SAL)이 제거될 수 있다. 상기 식각 공정은 습식 식각일 수 있다. 상기 식각 공정에 사용되는 식각 물질은 상대적으로 높은 저마늄 농도를 갖는 희생층(SAL)을 빠르게 제거할 수 있다.
도 11c를 다시 참조하면, 희생층들(SAL)이 선택적으로 제거됨으로써, 각각의 제1 및 제2 활성 패턴들(AP1, AP2) 상에는 적층된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)만이 잔류할 수 있다. 희생층들(SAL)이 제거된 영역들을 통해 제1 내지 제3 내측 영역들(IRG1, IRG2, IRG3)이 각각 형성될 수 있다.
구체적으로, 활성 패턴(AP1 또는 AP2)과 제1 반도체 패턴(SP1) 사이에 제1 내측 영역(IRG1)이 형성되고, 제1 반도체 패턴(SP1)과 제2 반도체 패턴(SP2) 사이에 제2 내측 영역(IRG2)이 형성되며, 제2 반도체 패턴(SP2)과 제3 반도체 패턴(SP3) 사이에 제3 내측 영역(IRG3)이 형성될 수 있다.
도 11a 내지 도 11c를 다시 참조하면, 노출된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 상에 게이트 절연막(GI)이 형성될 수 있다. 게이트 절연막(GI)은 각각의 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)을 둘러싸도록 형성될 수 있다. 각각의 제1 내지 제3 내측 영역들(IRG1, IRG2, IRG3) 내에 게이트 절연막(GI)이 형성될 수 있다. 외측 영역(ORG) 내에 게이트 절연막(GI)이 형성될 수 있다.
도 13 내지 도 17은 도 11a의 M 영역을 형성하는 방법을 설명하기 위한 확대도들이다. 도 13을 참조하면, 상술한 바와 같이 희생 패턴(PP)이 선택적으로 제거되어 외측 영역(ORG)이 형성될 수 있다. 외측 영역(ORG)을 통해 노출된 희생층들(SAL)이 선택적으로 제거되어, 제1 내지 제3 내측 영역들(IRG1-IRG3)이 형성될 수 있다. 각각의 제1 내지 제3 내측 영역들(IRG1-IRG3)은 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에 위치할 수 있다.
도 9a에 나타난 인덴트 영역(IDE)에 의해 제1 소스/드레인 패턴(SD1)은 돌출부(PRP)를 포함할 수 있다. 돌출부(PRP)는 제1 볼록한 측벽(CSW1)을 가질 수 있다. 대표적으로 제2 내측 영역(IRG2)은 제1 소스/드레인 패턴(SD1)의 제1 볼록한 측벽(CSW1)을 노출할 수 있다. 제2 내측 영역(IRG2)은 제1 반도체 패턴(SP1)의 상면 및 제2 반도체 패턴(SP2)의 바닥면을 노출할 수 있다.
내측 영역(IRG1-IRG3)의 제2 방향(D2)으로의 길이는, 제3 방향(D3)으로 갈수록 감소했다가 다시 증가할 수 있다. 내측 영역(IRG)의 제1 사이드(SI1)는 제1 볼록한 측벽(CSW1)에 대응하여 오목할 수 있다.
도 14를 참조하면, 제1 내지 제3 내측 영역들(IRG1-IRG3) 및 외측 영역(ORG) 내에 제1 절연막(IL1)이 콘포멀하게 형성될 수 있다. 제1 절연막(IL1)은 ALD 또는 CVD와 같은 증착 공정을 통해 형성될 수 있다. 제1 절연막(IL1)은 내측 영역(IRG1-IRG3)을 완전히 채우지 않고 부분적으로 채우도록 형성될 수 있다. 따라서 내측 영역(IRG1-IRG3) 내에 제1 절연막(IL1)에 의해 둘러싸인 내측 게이트 공간(IGE)이 정의될 수 있다. 예를 들어, 제1 절연막(IL1)은 실리콘 산화막, 실리콘 산화질화막 또는 실리콘 질화막을 포함할 수 있다.
도 15를 참조하면, 제1 절연막(IL1)을 부분적으로 그리고 선택적으로 식각할 수 있다. 제1 절연막(IL1)을 식각하는 것은, 제1 절연막(IL1)만을 선택적으로 식각하는 식각 용액을 이용한 습식 식각 공정을 포함할 수 있다. 구체적으로, 내측 게이트 공간(IGE)을 통해 식각 물질이 제공되어 제1 절연막(IL1)을 식각할 수 있다. 일 실시예로, 상기 식각 공정은 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)의 표면이 노출될 때까지 수행될 수 있다.
상기 식각 공정 이후, 제1 소스/드레인 패턴(SD1)의 표면 상에 제1 절연막(IL1)이 잔류할 수 있다. 특히 제1 소스/드레인 패턴(SD1)과 반도체 패턴(SP1-SP3) 사이의 공간에 제1 절연막(IL1)이 상대적으로 많이 잔류할 수 있다. 잔류하는 제1 절연막(IL1)은 도 14에 비해 확장된 내측 게이트 공간(IGE)을 제공할 수 있다.
도 16을 참조하면, 제1 내지 제3 내측 영역들(IRG1-IRG3) 및 외측 영역(ORG) 내에 제2 절연막(IL2)이 콘포멀하게 형성될 수 있다. 제2 절연막(IL2)은 제1 절연막(IL1) 상에 형성될 수 있다. 예를 들어, 제2 절연막(IL2)은 실리콘 산화막, 실리콘 산화질화막 또는 실리콘 질화막을 포함할 수 있다. 제1 절연막(IL1) 및 제2 절연막(IL2)은 내측 스페이서(IS)를 구성할 수 있다.
내측 스페이서(IS)는 반도체 패턴(SP1-SP3) 상의 수평 부분(TPO), 제1 소스/드레인 패턴(SD1)의 제1 볼록한 측벽(CSW1)상의 수직 부분(SPO), 및 수평 부분(TPO)과 수직 부분(SPO) 사이의 코너 부분(CPO)을 포함할 수 있다. 수평 부분(TPO)은 제1 두께(TK1)를 갖고, 수직 부분(SPO)은 제2 두께(TK2)를 가지며, 코너 부분(CPO)은 제3 두께(TK3)를 가질 수 있다. 제2 두께(TK2)는 제1 두께(TK1)보다 클 수 있고, 제3 두께(TK3)는 제2 두께(TK2)보다 클 수 있다.
내측 영역(IRG1-IRG3) 내의 내측 스페이서(IS)는, 내측 게이트 공간(IGE)을 정의할 수 있다. 내측 영역(IRG)의 제1 사이드(SI1)는 오목하지만, 내측 게이트 공간(IGE)의 제2 사이드(SI2)는 볼록할 수 있다. 내측 스페이서(IS)의 코너 부분(CPO)이 상대적으로 두껍게 형성되므로, 내측 게이트 공간(IGE)의 제2 사이드(SI2)는 내측 영역(IRG)의 제1 사이드(SI1)와는 반대로 볼록할 수 있다.
도 17을 참조하면, 외측 영역(ORG) 및 제1 내지 제3 내측 영역들(IRG1-IRG3) 내에 고유전막(HK)이 형성될 수 있다. 내측 게이트 공간(IGE) 내에 고유전막(HK)이 형성될 수 있다. 내측 스페이서(IS)와 고유전막(HK)은 게이트 절연막(GI)을 구성할 수 있다.
본 발명의 일 실시예로, 고유전막(HK)은 콘포멀하게 형성될 수 있다. 다시 말하면, 고유전막(HK)의 수평 방향으로의 두께는 수직 방향으로의 두께와 실질적으로 동일할 수 있다.
본 발명에 따르면, 내측 스페이서(IS)의 수평 부분(TPO)의 두께(TK1)가 상대적으로 작으므로, 각각의 제1 내지 제3 내측 영역들(IRG1, IRG2, IRG3) 내에 게이트 전극(GE)이 충분히 채워질 만한 소정의 공간, 즉 내측 게이트 공간(IGE)이 확보될 수 있다. 본 발명은 수직 부분(SPO)의 두께(TK2) 및 코너 부분(CPO)의 두께(TK3)를 상대적으로 크게 형성하여, 트랜지스터의 누설 전류를 감소시키고 소자의 전기적 특성을 향상시킬 수 있다.
도 12a 내지 도 12c를 참조하면, 게이트 절연막(GI) 상에 게이트 전극(GE)이 형성될 수 있다. 게이트 전극(GE)은, 제1 내지 제3 내측 영역들(IRG1, IRG2, IRG3) 내에 각각 형성되는 제1 내지 제3 부분들(PO1, PO2, PO3) 및 외측 영역(ORG) 내에 형성되는 제4 부분(PO4)을 포함할 수 있다. 각각의 제1 내지 제3 부분들(PO1, PO2, PO3)은 도 17의 내측 게이트 공간(IGE)을 채울 수 있다. 게이트 전극(GE)이 리세스되어, 그 높이가 줄어들 수 있다. 리세스된 게이트 전극(GE) 상에 게이트 캐핑 패턴(GP)이 형성될 수 있다.
도 5a 내지 도 5d를 다시 참조하면, 제1 층간 절연막(110) 상에 제2 층간 절연막(120)이 형성될 수 있다. 제2 층간 절연막(120)은 실리콘 산화막을 포함할 수 있다. 제2 층간 절연막(120) 및 제1 층간 절연막(110)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 전기적으로 연결되는 활성 콘택들(AC)이 형성될 수 있다. 제2 층간 절연막(120) 및 게이트 캐핑 패턴(GP)을 관통하여 게이트 전극(GE)과 전기적으로 연결되는 게이트 콘택(GC)이 형성될 수 있다.
각각의 활성 콘택(AC) 및 게이트 콘택(GC)을 형성하는 것은, 배리어 패턴(BM)을 형성하는 것 및 배리어 패턴(BM) 상에 도전 패턴(FM)을 형성하는 것을 포함할 수 있다. 배리어 패턴(BM)은 콘포멀하게 형성될 수 있으며, 금속막/금속 질화막을 포함할 수 있다. 도전 패턴(FM)은 저저항 금속을 포함할 수 있다.
싱글 하이트 셀(SHC)의 제1 경계(BD1) 및 제2 경계(BD2)에 분리 구조체들(DB)이 각각 형성될 수 있다. 분리 구조체(DB)는, 제2 층간 절연막(120)으로부터 게이트 전극(GE)을 관통하여 활성 패턴(AP1 또는 AP2) 내부로 연장될 수 있다. 분리 구조체(DB)는 실리콘 산화막 또는 실리콘 질화막과 같은 절연 물질을 포함할 수 있다.
활성 콘택들(AC) 및 게이트 콘택들(GC) 상에 제3 층간 절연막(130)이 형성될 수 있다. 제3 층간 절연막(130) 내에 제1 금속 층(M1)이 형성될 수 있다. 제3 층간 절연막(130) 상에 제4 층간 절연막(140)이 형성될 수 있다. 제4 층간 절연막(140) 내에 제2 금속 층(M2)이 형성될 수 있다.
이하 본 발명의 다양한 실시예들에 대해 설명한다. 후술할 본 발명의 실시예들에서는, 앞서 도 1 내지 도 6을 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 18 및 도 19 각각은 도 5a의 M 영역의 다른 실시예를 나타낸 확대도이다.
도 18을 참조하면, 내측 스페이서(IS)는 제1 절연막(IL1), 제2 절연막(IL2) 및 제3 절연막(IL3)을 포함할 수 있다. 제1 및 제3 절연막들(IL1, IL3)은 콘포멀하게 형성되어, 균일한 두께를 가질 수 있다. 제2 절연막(IL2)은 영역에 따라 그 두께가 변화할 수 있다. 예를 들어, 제1 및 제3 절연막들(IL1, IL3)은 실리콘 산화막을 포함할 수 있다. 제2 절연막(IL2)은 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다.
내측 스페이서(IS)의 수평 부분(TPO)에는 제2 절연막(IL2)이 생략될 수 있다. 수평 부분(TPO)의 제1 및 제3 절연막들(IL1, IL3)은 서로 직접 접촉할 수 있다. 제1 및 제3 절연막들(IL1, IL3)은 서로 동일한 물질(실리콘 산화막)을 포함하기 때문에, 이들 사이의 경계는 확인하기 어려울 수 있다.
내측 스페이서(IS)의 수직 부분(SPO)에는 제1 및 제3 절연막들(IL1, IL3) 사이에 제2 절연막(IL2)이 제공될 수 있다. 일 예로, 수직 부분(SPO)의 제2 절연막(IL2)의 두께는, 수직 부분(SPO)의 제3 절연막(IL3)의 두께보다 작을 수 있다.
내측 스페이서(IS)의 코너 부분(CPO)에는 제1 및 제3 절연막들(IL1, IL3) 사이에 제2 절연막(IL2)이 제공될 수 있다. 코너 부분(CPO)의 제2 절연막(IL2)의 두께는 상대적으로 클 수 있다. 코너 부분(CPO)의 제2 절연막(IL2)의 두께는, 코너 부분(CPO)의 제3 절연막(IL3)의 두께보다 클 수 있다.
제2 절연막(IL2)이 가장 두꺼운 코너 부분(CPO)은 가장 큰 두께(TK3)를 가질 수 있다. 제2 절연막(IL2)이 생략된 수평 부분(TPO)은 가장 작은 두께(TK1)를 가질 수 있다. 다른 실시예로, 수직 부분(SPO)에서 제2 절연막(IL2)이 생략될 수도 있다. 즉, 제2 절연막(IL2)은 코너 부분(CPO)에만 제공될 수 있다.
도 19를 참조하면, 도 18의 내측 스페이서(IS)에서 제3 절연막(IL3)이 생략될 수 있다. 즉 내측 스페이서(IS)는 제1 절연막(IL1) 및 제2 절연막(IL2)을 포함할 수 있다. 제1 절연막(IL1)은 콘포멀하게 형성되어, 균일한 두께를 가질 수 있다. 제2 절연막(IL2)은 영역에 따라 그 두께가 변화할 수 있다. 예를 들어, 제1 절연막(IL1)은 실리콘 산화막을 포함할 수 있다. 제2 절연막(IL2)은 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다.
내측 스페이서(IS)의 수평 부분(TPO)에는 제2 절연막(IL2)이 생략될 수 있다. 수평 부분(TPO)의 제1 절연막(IL1)은 고유전막(HK)과 반도체 패턴(SP1-SP3) 사이에 직접 개재될 수 있다.
내측 스페이서(IS)의 수직 부분(SPO)에는 고유전막(HK)과 제1 절연막(IL1) 사이에 제2 절연막(IL2)이 제공될 수 있다. 일 예로, 수직 부분(SPO)의 제2 절연막(IL2)의 두께는, 수직 부분(SPO)의 제1 절연막(IL1)의 두께보다 작을 수 있다.
내측 스페이서(IS)의 코너 부분(CPO)에는 고유전막(HK)과 제1 절연막(IL1) 사이에 제2 절연막(IL2)이 제공될 수 있다. 코너 부분(CPO)의 제2 절연막(IL2)의 두께는 상대적으로 클 수 있다. 코너 부분(CPO)의 제2 절연막(IL2)의 두께는, 코너 부분(CPO)의 제1 절연막(IL1)의 두께보다 클 수 있다.
제2 절연막(IL2)이 가장 두꺼운 코너 부분(CPO)은 가장 큰 두께(TK3)를 가질 수 있다. 제2 절연막(IL2)이 생략된 수평 부분(TPO)은 가장 작은 두께(TK1)를 가질 수 있다. 다른 실시예로, 수직 부분(SPO)에서 제2 절연막(IL2)이 생략될 수도 있다. 즉, 제2 절연막(IL2)은 코너 부분(CPO)에만 제공될 수 있다.
도 20a 내지 도 20d는 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위한 것으로, 각각 도 4의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다.
도 4 및 도 20a 내지 도 20d를 참조하면, 소자 분리막(ST)은 기판(100)의 상부에 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)을 정의할 수 있다. 제1 활성 패턴(AP1)은 제1 활성 영역(AR1) 상에 정의될 수 있고, 제2 활성 패턴(AP2)은 제2 활성 영역(AR2) 상에 정의될 수 있다.
소자 분리막(ST)은 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 하부의 측벽을 덮을 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 상부는 소자 분리막(ST) 위로 돌출될 수 있다 (도 20d 참조).
제1 활성 패턴(AP1)은 그의 상부에 제1 소스/드레인 패턴들(SD1) 및 이들 사이의 제1 채널 패턴(CH1)을 포함할 수 있다. 제2 활성 패턴(AP2)은 그의 상부에 제2 소스/드레인 패턴들(SD2) 및 이들 사이의 제2 채널 패턴(CH2)을 포함할 수 있다.
도 20d를 다시 참조하면, 제1 및 제2 채널 패턴들(CH1, CH2) 각각은, 앞서 도 5a 내지 도 5d를 참조하여 설명한 적층된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)을 포함하지 않을 수 있다. 제1 및 제2 채널 패턴들(CH1, CH2) 각각은 소자 분리막(ST) 위로 돌출된 하나의 반도체 기둥 형태를 가질 수 있다. 제1 및 제2 채널 패턴들(CH1, CH2) 각각은 소자 분리막(ST) 위로 돌출된 핀(Fin) 형태를 가질 수 있다.
게이트 전극(GE)은 제1 및 제2 채널 패턴들(CH1, CH2) 각각의 상면 및 양 측벽들 상에 제공될 수 있다. 다시 말하면, 본 실시예에 따른 트랜지스터는, 게이트 전극(GE)이 채널을 3차원적으로 둘러싸는 3차원 전계 효과 트랜지스터(예를 들어, FinFET)일 수 있다.
기판(100)의 전면 상에 제1 층간 절연막(110) 및 제2 층간 절연막(120)이 제공될 수 있다. 제1 및 제2 층간 절연막들(110, 120)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)에 각각 연결되는 활성 콘택들(AC)이 제공될 수 있다. 제2 층간 절연막(120) 및 게이트 캐핑 패턴(GP)을 관통하여 게이트 전극(GE)에 연결되는 게이트 콘택(GC)이 제공될 수 있다.
제2 층간 절연막(120) 상에 제3 층간 절연막(130)이 제공될 수 있다. 제3 층간 절연막(130) 상에 제4 층간 절연막(140)이 제공될 수 있다. 제3 층간 절연막(130) 내에 제1 금속 층(M1)이 제공될 수 있다. 제4 층간 절연막(140) 내에 제2 금속 층(M2)이 제공될 수 있다. 제1 금속 층(M1) 및 제2 금속 층(M2)에 대한 상세한 설명은, 앞서 도 1 및 도 2a 내지 도 2d를 참조하여 설명한 것과 실질적으로 동일할 수 있다.
도 20a의 N 영역의 확대도는, 도 6을 참조하여 설명한 게이트 전극(GE4)의 제4 부분(PO4)과 제4 부분(PO4)을 둘러싸는 게이트 절연막(GI)과 실질적으로 동일할 수 있다. 도 6 및 도 20a를 다시 참조하면, 제1 채널 패턴(CH1) 상의 게이트 절연막(GI)은 내측 스페이서(IS) 및 고유전막(HK)을 포함할 수 있다.
고유전막(HK)의 제2 코너(COR2) 상의 내측 스페이서(IS)는 상대적으로 두꺼운 제6 두께(TK6)를 가질 수 있다. 이로써, 게이트 전극(GE)의 바닥면과 측벽 사이의 코너에서 쉽게 발생하는 누설 전류를 방지할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.

Claims (20)

  1. 활성 패턴을 포함하는 기판;
    상기 활성 패턴 상의 채널 패턴, 상기 채널 패턴은 서로 이격되어 수직적으로 적층된 복수개의 반도체 패턴들을 포함하고;
    상기 복수개의 반도체 패턴들에 연결된 소스/드레인 패턴;
    상기 복수개의 반도체 패턴들 상의 게이트 전극; 및
    상기 복수개의 반도체 패턴들과 상기 게이트 전극 사이의 게이트 절연막을 포함하되,
    상기 게이트 전극은, 상기 복수개의 반도체 패턴들 중 서로 인접하는 제1 반도체 패턴과 제2 반도체 패턴 사이에 개재된 제1 부분을 포함하고,
    상기 게이트 절연막은, 상기 게이트 전극의 상기 제1 부분을 감싸는 고유전막 및 상기 고유전막 상의 내측 스페이서를 포함하며,
    상기 내측 스페이서는:
    상기 고유전막과 상기 제2 반도체 패턴 사이의 수평 부분;
    상기 고유전막과 상기 소스/드레인 패턴 사이의 수직 부분; 및
    상기 수평 부분과 상기 수직 부분 사이의 코너 부분을 포함하고,
    상기 수평 부분의 제1 두께는 상기 수직 부분의 제2 두께보다 작고,
    상기 수직 부분의 상기 제2 두께는 상기 코너 부분의 제3 두께보다 작은 반도체 소자.
  2. 제1항에 있어서,
    상기 제1 두께에 대한 상기 제2 두께의 비는 1.5 내지 3인 반도체 소자.
  3. 제1항에 있어서,
    상기 제1 두께에 대한 상기 제3 두께의 비는 2.5 내지 5인 반도체 소자.
  4. 제1항에 있어서,
    상기 제1 두께는 상기 고유전막의 두께보다 작고,
    상기 제3 두께는 상기 고유전막의 두께보다 큰 반도체 소자.
  5. 제1항에 있어서,
    상기 내측 스페이서는 제1 절연막 및 제2 절연막을 포함하고,
    상기 제1 절연막은 실리콘 산화막을 포함하며,
    상기 제2 절연막은 실리콘 질화막 또는 실리콘 산화질화막을 포함하는 반도체 소자.
  6. 제5항에 있어서,
    상기 제2 절연막은 상기 수평 부분에서는 생략되는 반도체 소자.
  7. 제5항에 있어서,
    상기 내측 스페이서는 제3 절연막을 더 포함하고,
    상기 제3 절연막은 실리콘 산화막을 포함하며,
    상기 제2 절연막은 상기 제1 및 제3 절연막들 사이에 개재되는 반도체 소자.
  8. 제1항에 있어서,
    상기 내측 스페이서는 상기 제1 및 제2 반도체 패턴들 및 상기 소스/드레인 패턴을 직접 덮는 반도체 소자.
  9. 제1항에 있어서,
    상기 소스/드레인 패턴은, 상기 게이트 전극의 상기 제1 부분을 향해 돌출된 돌출부를 포함하고,
    상기 소스/드레인 패턴의 상기 돌출부는, 상기 게이트 전극의 상기 제1 부분을 향한 제1 볼록한 측벽을 가지며,
    상기 게이트 전극의 상기 제1 부분은, 상기 돌출부의 상기 제1 볼록한 측벽을 향한 제2 볼록한 측벽을 갖는 반도체 소자.
  10. 제1항에 있어서,
    상기 게이트 전극은, 상기 복수개의 반도체 패턴들 중 최상부의 반도체 패턴 상의 제2 부분을 더 포함하고,
    상기 제2 부분과 상기 최상부의 반도체 패턴 사이의 상기 내측 스페이서는 제4 두께를 갖고,
    상기 제2 부분과 게이트 스페이서 사이의 상기 내측 스페이서는 제5 두께를 가지며,
    상기 최상부의 반도체 패턴과 상기 게이트 스페이서가 만나는 지점과 상기 제2 부분 사이의 상기 내측 스페이서는 제6 두께를 갖고,
    상기 제4 두께는 상기 제5 두께보다 작으며,
    상기 제5 두께는 상기 제6 두께보다 작은 반도체 소자.
  11. 활성 패턴을 포함하는 기판;
    상기 활성 패턴 상의 채널 패턴, 상기 채널 패턴은 서로 이격되어 수직적으로 적층된 복수개의 반도체 패턴들을 포함하고;
    상기 활성 패턴 상의 한 쌍의 소스/드레인 패턴들, 상기 복수개의 반도체 패턴들은 상기 한 쌍의 소스/드레인 패턴들 사이에 개재되고;
    상기 복수개의 반도체 패턴들 상의 게이트 전극; 및
    상기 복수개의 반도체 패턴들과 상기 게이트 전극 사이의 게이트 절연막을 포함하되,
    상기 게이트 전극은, 상기 복수개의 반도체 패턴들 중 서로 인접하는 제1 반도체 패턴과 제2 반도체 패턴 사이에 개재된 부분을 포함하고,
    상기 게이트 절연막은, 상기 게이트 전극의 상기 부분을 감싸는 고유전막 및 상기 고유전막 상의 내측 스페이서를 포함하며,
    상기 한 쌍의 소스/드레인 패턴들과 상기 제1 및 제2 반도체 패턴들에 둘러싸인 내측 영역이 정의되고, 상기 내측 스페이서는 상기 내측 영역 내에 제공되며,
    상기 내측 스페이서는 그의 내부에 내측 게이트 공간을 제공하고,
    상기 게이트 전극의 상기 부분과 상기 고유전막은 상기 내측 게이트 공간 내에 제공되며,
    상기 내측 영역은 오목한 제1 사이드를 갖고,
    상기 내측 게이트 공간은, 상기 제1 사이드에 인접하는 볼록한 제2 사이드를 갖는 반도체 소자.
  12. 제11항에 있어서,
    상기 내측 스페이서는:
    상기 고유전막과 상기 제2 반도체 패턴 사이의 수평 부분;
    상기 고유전막과 상기 한 쌍의 소스/드레인 패턴들 중 어느 하나 사이의 수직 부분; 및
    상기 수평 부분과 상기 수직 부분 사이의 코너 부분을 포함하고,
    상기 수직 부분의 두께는 상기 수평 부분의 두께보다 크고,
    상기 코너 부분의 두께는 상기 수직 부분의 상기 두께보다 큰 반도체 소자.
  13. 제11항에 있어서,
    상기 한 쌍의 소스/드레인 패턴들 각각은, 상기 게이트 전극의 상기 부분을 향해 돌출된 돌출부를 포함하고,
    상기 돌출부는, 상기 게이트 전극의 상기 부분을 향한 제1 볼록한 측벽을 가지며,
    상기 게이트 전극의 상기 부분은, 상기 돌출부의 상기 제1 볼록한 측벽을 향한 제2 볼록한 측벽을 갖는 반도체 소자.
  14. 제13항에 있어서,
    상기 제1 사이드는 상기 제1 볼록한 측벽에 대응하여 오목하고,
    상기 제2 사이드는 상기 제2 볼록한 측벽에 대응하여 볼록한 반도체 소자.
  15. 제11항에 있어서,
    상기 내측 스페이서는 제1 절연막 및 제2 절연막을 포함하고,
    상기 제1 절연막은 실리콘 산화막을 포함하며,
    상기 제2 절연막은 실리콘 질화막 또는 실리콘 산화질화막을 포함하는 반도체 소자.
  16. 활성 영역을 포함하는 기판;
    상기 활성 영역 상의 활성 패턴을 정의하는 소자 분리막;
    상기 활성 패턴 상의 채널 패턴 및 소스/드레인 패턴, 상기 채널 패턴은 서로 이격되어 수직적으로 적층된 복수개의 반도체 패턴들을 포함하고;
    상기 복수개의 반도체 패턴들 상의 게이트 전극;
    상기 복수개의 반도체 패턴들과 상기 게이트 전극 사이의 게이트 절연막;
    상기 게이트 전극의 측벽 상의 게이트 스페이서;
    상기 게이트 전극의 상면 상의 게이트 캐핑 패턴;
    상기 게이트 캐핑 패턴 상의 층간 절연막;
    상기 층간 절연막을 관통하여 상기 소스/드레인 패턴에 전기적으로 연결되는 활성 콘택;
    상기 활성 콘택과 상기 소스/드레인 패턴 사이에 개재된 금속-반도체 화합물 층;
    상기 층간 절연막 및 상기 게이트 캐핑 패턴을 관통하여, 상기 게이트 전극과 전기적으로 연결되는 게이트 콘택;
    상기 층간 절연막 상의 제1 금속 층, 상기 제1 금속 층은 파워 배선, 및 상기 활성 콘택 및 상기 게이트 콘택에 각각 전기적으로 연결되는 제1 배선들을 포함하고; 및
    상기 제1 금속 층 상의 제2 금속 층을 포함하되,
    상기 제2 금속 층은 상기 제1 금속 층과 전기적으로 연결되는 제2 배선들을 포함하며,
    상기 게이트 전극은, 상기 복수개의 반도체 패턴들 중 서로 인접하는 제1 반도체 패턴과 제2 반도체 패턴 사이에 개재된 부분을 포함하며,
    상기 소스/드레인 패턴은, 상기 게이트 전극의 상기 부분을 향해 돌출된 돌출부를 포함하고,
    상기 소스/드레인 패턴의 상기 돌출부는, 상기 게이트 전극의 상기 부분을 향한 제1 볼록한 측벽을 가지며,
    상기 게이트 전극의 상기 부분은, 상기 돌출부의 상기 제1 볼록한 측벽을 향한 제2 볼록한 측벽을 갖는 반도체 소자.
  17. 제16항에 있어서,
    상기 게이트 절연막은, 상기 게이트 전극의 상기 부분을 감싸는 고유전막 및 상기 고유전막 상의 내측 스페이서를 포함하며,
    상기 고유전막은 상기 제1 볼록한 측벽을 덮고,
    상기 내측 스페이서는 상기 제2 볼록한 측벽을 덮는 반도체 소자.
  18. 제17항에 있어서,
    상기 내측 스페이서는:
    상기 고유전막과 상기 제2 반도체 패턴 사이의 수평 부분;
    상기 고유전막과 상기 소스/드레인 패턴 사이의 수직 부분; 및
    상기 수평 부분과 상기 수직 부분 사이의 코너 부분을 포함하고,
    상기 수평 부분의 제1 두께는 상기 수직 부분의 제2 두께보다 작고,
    상기 수직 부분의 상기 제2 두께는 상기 코너 부분의 제3 두께보다 작은 반도체 소자.
  19. 제18항에 있어서,
    상기 제1 두께에 대한 상기 제2 두께의 비는 1.5 내지 3인 반도체 소자.
  20. 제18항에 있어서,
    상기 제1 두께에 대한 상기 제3 두께의 비는 2.5 내지 5인 반도체 소자.
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