KR20240044227A - 반도체 소자 - Google Patents

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KR20240044227A
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semiconductor
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이원혁
박상덕
서동수
이진욱
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삼성전자주식회사
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Abstract

본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는, 활성 패턴을 포함하는 기판; 상기 활성 패턴 상의 채널 패턴, 상기 채널 패턴은 서로 이격되어 수직적으로 적층된 복수개의 반도체 패턴들을 포함하고; 상기 복수개의 반도체 패턴들에 연결된 제1 소스/드레인 패턴 및 제2 소스/드레인 패턴, 상기 제1 소스/드레인 패턴은 엔모스펫(NMOSFET) 영역에 제공되며, 상기 제2 소스/드레인 패턴은 피모스펫(PMOSFET) 영역에 제공되고; 상기 복수개의 반도체 패턴들 상의 게이트 전극, 상기 게이트 전극은 상기 복수개의 반도체 패턴들 중 서로 인접하는 반도체 패턴들 사이에 개재된 내측 전극들 및 최상부의 반도체 패턴 상의 외측 전극을 포함하고; 및 상기 제1 소스/드레인 패턴에 전기적으로 연결되는 제1 활성 콘택 및 상기 제2 소스/드레인 패턴에 전기적으로 연결되는 제2 활성 콘택을 포함하되, 상기 제1 활성 콘택의 제1 리세스 깊이(depth)는 상기 제2 활성 콘택의 제2 리세스 깊이의 1.2배 내지 2.5배일 수 있다.

Description

반도체 소자{SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는 전계 효과 트랜지스터를 포함하는 반도체 소자에 관한 것이다.
반도체 소자는 모스 전계 효과 트랜지스터들(MOS(Metal Oxide Semiconductor) FET)로 구성된 집적회로를 포함한다. 반도체 소자의 크기 및 디자인 룰(Design rule)이 점차 축소됨에 따라, 모스 전계 효과 트랜지스터들의 크기 축소(scale down)도 점점 가속화되고 있다. 모스 전계 효과 트랜지스터들의 크기 축소에 따라 반도체 소자의 동작 특성이 저하될 수 있다. 이에 따라, 반도체 소자의 고집적화에 따른 한계를 극복하면서 보다 우수한 성능을 반도체 소자를 형성하기 위한 다양한 방법이 연구되고 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 향상된 반도체 소자를 제공하는 데 있다.
본 발명이 해결하고자 하는 과제는 전기적 특성이 향상된 반도체 소자를 제공하는 데 있다.
본 발명의 개념에 다른, 반도체 소자는, 활성 패턴을 포함하는 기판; 상기 활성 패턴 상의 채널 패턴, 상기 채널 패턴은 서로 이격되어 수직적으로 적층된 복수개의 반도체 패턴들을 포함하고; 상기 복수개의 반도체 패턴들에 연결된 제1 소스/드레인 패턴 및 제2 소스/드레인 패턴, 상기 제1 소스/드레인 패턴은 엔모스펫(NMOSFET) 영역에 제공되며, 상기 제2 소스/드레인 패턴은 피모스펫(PMOSFET) 영역에 제공되고; 상기 복수개의 반도체 패턴들 상의 게이트 전극, 상기 게이트 전극은 상기 복수개의 반도체 패턴들 중 서로 인접하는 반도체 패턴들 사이에 개재된 내측 전극들 및 최상부의 반도체 패턴 상의 외측 전극을 포함하고; 및 상기 제1 소스/드레인 패턴에 전기적으로 연결되는 제1 활성 콘택 및 상기 제2 소스/드레인 패턴에 전기적으로 연결되는 제2 활성 콘택을 포함하되, 상기 제1 활성 콘택의 제1 리세스 깊이(depth)는 상기 제2 활성 콘택의 제2 리세스 깊이의 1.2배 내지 2.5배일 수 있다.
본 발명의 다른 개념에 따른, 반도체 소자는, 활성 패턴을 포함하는 기판; 상기 활성 패턴 상의 채널 패턴, 상기 채널 패턴은 서로 이격되어 수직적으로 적층된 복수개의 반도체 패턴들을 포함하고; 상기 복수개의 반도체 패턴들에 연결된 제1 소스/드레인 패턴 및 제2 소스/드레인 패턴, 상기 제1 소스/드레인 패턴은 엔모스펫(NMOSFET) 영역에 제공되며, 상기 제2 소스/드레인 패턴은 피모스펫(PMOSFET) 영역에 제공되고; 상기 복수개의 반도체 패턴들 상의 게이트 전극, 상기 게이트 전극은 상기 복수개의 반도체 패턴들 중 서로 인접하는 반도체 패턴들 사이에 개재된 내측 전극들 및 최상부의 반도체 패턴 상의 외측 전극을 포함하고, 상기 내측 전극들은 순차적으로 적층된 제1 내측 전극, 제2 내측 전극 및 제3 내측 전극을 포함하고; 및 상기 제1 소스/드레인 패턴에 전기적으로 연결되는 제1 활성 콘택 및 상기 제2 소스/드레인 패턴에 전기적으로 연결되는 제2 활성 콘택을 포함하되, 상기 제1 활성 콘택의 하면은 상기 제3 내측 전극의 하면보다 낮고, 상기 제2 활성 콘택의 하면은 상기 제3 내측 전극의 하면보다 높을 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 소자는, 활성 패턴을 포함하는 기판; 상기 활성 패턴 상의 채널 패턴, 상기 채널 패턴은 서로 이격되어 수직적으로 적층된 복수개의 반도체 패턴들을 포함하고; 상기 복수개의 반도체 패턴들에 연결된 소스/드레인 패턴; 상기 복수개의 반도체 패턴들 상의 게이트 전극; 상기 소스/드레인 패턴에 전기적으로 연결되는 활성 콘택; 및 상기 활성 콘택 및 상기 게이트 전극 상의 금속 배선을 포함하되, 상기 활성 콘택은: 상기 금속 배선과 상기 소스/드레인 패턴을 연결하는 연결부; 및 상기 소스/드레인 패턴 내에 함입되는 돌출부를 포함하고, 상기 돌출부는 폭이 상기 기판을 향할수록 작아지며, 상기 돌출부의 하면의 레벨은, 상기 복수개의 반도체 패턴들 중 최상부의 반도체 패턴보다 낮을 수 있다.
본 발명에 따른 3차원 전계 효과 트랜지스터는, NMOSFET/PMOSFET 영역에 따라 소스/드레인 패턴들의 식각량을 조절함으로써, 소스/드레인 패턴들의 저항값을 조절할 수 있다. 또한 소스/드레인 패턴의 리세스 영역이 등방성으로 식각되는 보잉(bowing) 현상을 억제할 수 있다. 본 발명은 소스/드레인 패턴의 식각량이 조절되고, 보잉 현상이 없는 활성 콘택을 제공하여 반도체 소자의 전기적 특성 및 신뢰성을 향상시킬 수 있다.
도 1 내지 도 3는 본 발명의 실시예들에 따른 반도체 소자의 로직 셀들을 설명하기 위한 개념도들이다.
도 4는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 5a 내지 도 5d는 각각 도 4의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다.
도 6a은 도 5a의 M 영역의 일 실시예를 나타낸 확대도이다.
도 6b는 도 5b의 N 영역의 일 실시예를 나타낸 확대도이다.
도 7a, 도 7b 및 도 8a 내지 도 13d는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 14는 도 5a의 다른 실시예로서 활성 콘택을 설명하기 위한 단면도이며, 도 15 내지 도 20은 도 14의 활성 콘택의 제조방법을 설명하기 위한 M 영역의 확대도들이다.
도 21a 내지 도 21d는 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위한 것으로, 각각 도 4의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다.
도 1 내지 도 3는 본 발명의 실시예들에 따른 반도체 소자의 로직 셀들을 설명하기 위한 개념도들이다.
도 1을 참조하면, 싱글 하이트 셀(Single Height Cell, SHC)이 제공될 수 있다. 구체적으로, 기판(100) 상에 제1 파워 배선(M1_R1) 및 제2 파워 배선(M1_R2)이 제공될 수 있다. 제1 파워 배선(M1_R1)은 소스 전압(VSS), 일 예로 접지 전압이 제공되는 통로일 수 있다. 제2 파워 배선(M1_R2)은 드레인 전압(VDD), 일 예로 파워 전압이 제공되는 통로일 수 있다.
제1 파워 배선(M1_R1) 및 제2 파워 배선(M1_R2) 사이에 싱글 하이트 셀(SHC)이 정의될 수 있다. 싱글 하이트 셀(SHC)은 하나의 제1 활성 영역(AR1) 및 하나의 제2 활성 영역(AR2)을 포함할 수 있다. 제1 및 제2 활성 영역들(AR1, AR2) 중 어느 하나는 PMOSFET 영역일 수 있고, 제1 및 제2 활성 영역들(AR1, AR2) 중 다른 하나는 NMOSFET 영역일 수 있다. 다시 말하면, 싱글 하이트 셀(SHC)은 제1 파워 배선(M1_R1) 및 제2 파워 배선(M1_R2) 사이에 제공된 CMOS 구조를 가질 수 있다.
제1 및 제2 활성 영역들(AR1, AR2) 각각은 제1 방향(D1)으로 제1 폭(W1)을 가질 수 있다. 싱글 하이트 셀(SHC)의 제1 방향(D1)으로의 길이는 제1 높이(HE1)로 정의될 수 있다. 제1 높이(HE1)는, 제1 파워 배선(M1_R1)과 제2 파워 배선(M1_R2) 사이의 거리(예를 들어, 피치)와 실질적으로 동일할 수 있다.
싱글 하이트 셀(SHC)은 하나의 로직 셀을 구성할 수 있다. 본 명세서에서 로직 셀은 특정 기능을 수행하는 논리 소자(예를 들어, AND, OR, XOR, XNOR, inverter 등)를 의미할 수 있다. 즉, 로직 셀은 논리 소자를 구성하기 위한 트랜지스터들 및 상기 트랜지스터들을 서로 연결하는 배선들을 포함할 수 있다.
도 2를 참조하면, 더블 하이트 셀(Double Height Cell, DHC)이 제공될 수 있다. 구체적으로, 기판(100) 상에 제1 파워 배선(M1_R1), 제2 파워 배선(M1_R2) 및 제3 파워 배선(M1_R3)이 제공될 수 있다. 제1 파워 배선(M1_R1)은, 제2 파워 배선(M1_R2)과 제3 파워 배선(M1_R3) 사이에 배치될 수 있다. 제3 파워 배선(M1_R3)은 드레인 전압(VDD)이 제공되는 통로일 수 있다.
제2 파워 배선(M1_R2)과 제3 파워 배선(M1_R3) 사이에 더블 하이트 셀(DHC)이 정의될 수 있다. 더블 하이트 셀(DHC)은 두 개의 제1 활성 영역들(AR1) 및 두 개의 제2 활성 영역들(AR2)을 포함할 수 있다.
두 개의 제2 활성 영역들(AR2) 중 하나는 제2 파워 배선(M1_R2)에 인접할 수 있다. 두 개의 제2 활성 영역들(AR2) 중 다른 하나는 제3 파워 배선(M1_R3)에 인접할 수 있다. 두 개의 제1 활성 영역들(AR1)은 제1 파워 배선(M1_R1)에 인접할 수 있다. 평면적 관점에서, 제1 파워 배선(M1_R1)은 두 개의 제1 활성 영역들(AR1) 사이에 배치될 수 있다.
더블 하이트 셀(DHC)의 제1 방향(D1)으로의 길이는 제2 높이(HE2)로 정의될 수 있다. 제2 높이(HE2)는 도 1의 제1 높이(HE1)의 약 두 배일 수 있다. 더블 하이트 셀(DHC)의 두 개의 제1 활성 영역들(AR1)은 묶여서 하나의 활성 영역으로 동작할 수 있다.
본 발명에 있어서, 도 2에 나타난 더블 하이트 셀(DHC)은 멀티 하이트 셀로 정의될 수 있다. 도시되진 않았지만, 멀티 하이트 셀은, 셀 높이가 싱글 하이트 셀(SHC)의 약 세 배인 트리플 하이트 셀을 포함할 수 있다.
도 3을 참조하면, 기판(100) 상에 제1 싱글 하이트 셀(SHC1), 제2 싱글 하이트 셀(SHC2) 및 더블 하이트 셀(DHC)이 이차원 적으로 배치될 수 있다. 제1 싱글 하이트 셀(SHC1)은 제1 및 제2 파워 배선들(M1_R1, M1_R2) 사이에 배치될 수 있다. 제2 싱글 하이트 셀(SHC2)은 제1 및 제3 파워 배선들(M1_R1, M1_R3) 사이에 배치될 수 있다. 제2 싱글 하이트 셀(SHC2)은 제1 싱글 하이트 셀(SHC1)과 제1 방향(D1)으로 인접할 수 있다.
더블 하이트 셀(DHC)은 제2 및 제3 파워 배선들(M1_R2, M1_R3) 사이에 배치될 수 있다. 더블 하이트 셀(DHC)은 제1 및 제2 싱글 하이트 셀들(SHC1, SHC2)과 제2 방향(D2)으로 인접할 수 있다.
제1 싱글 하이트 셀(SHC1)과 더블 하이트 셀(DHC) 사이, 및 제2 싱글 하이트 셀(SHC2)과 더블 하이트 셀(DHC) 사이에 분리 구조체(DB)가 제공될 수 있다. 분리 구조체(DB)에 의해, 더블 하이트 셀(DHC)의 활성 영역은, 제1 및 제2 싱글 하이트 셀들(SHC1, SHC2) 각각의 활성 영역으로부터 전기적으로 분리될 수 있다.
도 4는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 5a 내지 도 5d는 각각 도 4의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다. 도 6a는 도 5a의 M 영역의 일 실시예를 나타낸 확대도이며, 도 6b는 도 5b의 N 영역의 일 실시예를 나타낸 확대도이다. 도 4 및 도 5a 내지 도 5d에 도시된 반도체 소자는, 도 1의 싱글 하이트 셀(SHC)을 보다 구체적으로 나타낸 일 예이다.
도 4 및 도 5a 내지 도 5d를 참조하면, 기판(100) 상에 싱글 하이트 셀(SHC)이 제공될 수 있다. 싱글 하이트 셀(SHC) 상에는 로직 회로를 구성하는 로직 트랜지스터들이 배치될 수 있다. 기판(100)은 실리콘, 저마늄, 실리콘-저마늄 등을 포함하는 반도체 기판이거나 화합물 반도체 기판일 수 있다. 일 예로, 기판(100)은 실리콘 기판일 수 있다.
기판(100)은 제1 활성 영역(AR1) 및 제2 활성 영역(AR2)을 포함할 수 있다. 제1 및 제2 활성 영역들(AR1, AR2) 각각은 제2 방향(D2)으로 연장될 수 있다. 일 실시예로, 제1 활성 영역(AR1)은 NMOSFET 영역일 수 있고, 제2 활성 영역(AR2)은 PMOSFET 영역일 수 있다.
기판(100)의 상부에 형성된 트렌치(TR)에 의해 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)이 정의될 수 있다. 제1 활성 패턴(AP1)은 제1 활성 영역(AR1) 상에 제공될 수 있고, 제2 활성 패턴(AP2)은 제2 활성 영역(AR2) 상에 제공될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 제2 방향(D2)으로 연장될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 기판(100)의 일부로써, 수직하게 돌출된 부분들일 수 있다.
기판(100) 상에 소자 분리막(ST)이 제공될 수 있다. 소자 분리막(ST)은 트렌치(TR)를 채울 수 있다. 소자 분리막(ST)은 실리콘 산화막을 포함할 수 있다. 소자 분리막(ST)은 후술할 제1 및 제2 채널 패턴들(CH1, CH2)을 덮지 않을 수 있다.
제1 활성 패턴(AP1) 상에 제1 채널 패턴(CH1)이 제공될 수 있다. 제2 활성 패턴(AP2) 상에 제2 채널 패턴(CH2)이 제공될 수 있다. 제1 채널 패턴(CH1) 및 제2 채널 패턴(CH2) 각각은, 순차적으로 적층된 제1 반도체 패턴(SP1), 제2 반도체 패턴(SP2) 및 제3 반도체 패턴(SP3)을 포함할 수 있다. 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)은 수직적 방향(즉, 제3 방향(D3))으로 서로 이격될 수 있다.
제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각은 실리콘(Si), 저마늄(Ge) 또는 실리콘-저마늄(SiGe)을 포함할 수 있다. 예를 들어, 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각은 결정질 실리콘(crystalline silicon), 보다 구체적으로 단결정 실리콘을 포함할 수 있다. 본 발명의 일 실시예로, 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)은 적층된 나노 시트들일 수 있다.
제1 활성 패턴(AP1) 상에 복수개의 제1 소스/드레인 패턴들(SD1)이 제공될 수 있다. 제1 활성 패턴(AP1)의 상부에 복수개의 제1 리세스들(RS1)이 형성될 수 있다. 제1 소스/드레인 패턴들(SD1)이 제1 리세스들(RS1) 내에 각각 제공될 수 있다. 제1 소스/드레인 패턴들(SD1)은 제1 도전형(예를 들어, n형)의 불순물 영역들일 수 있다. 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에 제1 채널 패턴(CH1)이 개재될 수 있다. 다시 말하면, 적층된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)이 한 쌍의 제1 소스/드레인 패턴들(SD1)을 서로 연결할 수 있다.
제2 활성 패턴(AP2) 상에 복수개의 제2 소스/드레인 패턴들(SD2)이 제공될 수 있다. 제2 활성 패턴(AP2)의 상부에 복수개의 제2 리세스들(RS2)이 형성될 수 있다. 제2 소스/드레인 패턴들(SD2)이 제2 리세스들(RS2) 내에 각각 제공될 수 있다. 제2 소스/드레인 패턴들(SD2)은 제2 도전형(예를 들어, p형)의 불순물 영역들일 수 있다. 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에 제2 채널 패턴(CH2)이 개재될 수 있다. 다시 말하면, 적층된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)이 한 쌍의 제2 소스/드레인 패턴들(SD2)을 서로 연결할 수 있다.
제1 및 제2 소스/드레인 패턴들(SD1, SD2)은 선택적 에피택시얼 성장(SEG) 공정으로 형성된 에피택시얼 패턴들일 수 있다. 일 예로, 제1 및 제2 소스/드레인 패턴들(SD1, SD2) 각각의 상면은, 제3 반도체 패턴(SP3)의 상면보다 높을 수 있다. 다른 예로, 제1 및 제2 소스/드레인 패턴들(SD1, SD2) 중 적어도 하나의 상면은, 제3 반도체 패턴(SP3)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다.
본 발명의 일 실시예로, 제1 소스/드레인 패턴들(SD1)은 기판(100)과 동일한 반도체 원소(예를 들어, Si)를 포함할 수 있다. 제2 소스/드레인 패턴들(SD2)은 기판(100)의 반도체 원소(예를 들어, Si)의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소(예를 들어, SiGe)를 포함할 수 있다. 이로써, 한 쌍의 제2 소스/드레인 패턴들(SD2)은, 그들 사이의 제2 채널 패턴(CH2)에 압축 응력(compressive stress)을 제공할 수 있다.
본 발명의 일 실시예로, 제2 소스/드레인 패턴(SD2)의 측벽은 울퉁불퉁한 엠보싱 형태를 가질 수 있다. 다시 말하면, 제2 소스/드레인 패턴(SD2)의 측벽은 물결 모양의 프로파일을 가질 수 있다. 제2 소스/드레인 패턴(SD2)의 측벽은 후술할 게이트 전극(GE)의 제1 내지 제3 내측 전극들(PO1, PO2, PO3)을 향해 돌출될 수 있다.
제1 및 제2 채널 패턴들(CH1, CH2) 상에 게이트 전극들(GE)이 제공될 수 있다. 각각의 게이트 전극들(GE)은 제1 및 제2 채널 패턴들(CH1, CH2)을 가로지르며 제1 방향(D1)으로 연장될 수 있다. 각각의 게이트 전극들(GE)은 제1 및 제2 채널 패턴들(CH1, CH2)과 수직적으로 중첩될 수 있다. 게이트 전극들(GE)은 제1 피치에 따라 제2 방향(D2)으로 배열될 수 있다.
게이트 전극(GE)은, 활성 패턴(AP1 또는 AP2)과 제1 반도체 패턴(SP1) 사이에 개재된 제1 내측 전극(PO1), 제1 반도체 패턴(SP1)과 제2 반도체 패턴(SP2) 사이에 개재된 제2 내측 전극(PO2), 제2 반도체 패턴(SP2)과 제3 반도체 패턴(SP3) 사이에 개재된 제3 내측 전극(PO3), 및 제3 반도체 패턴(SP3) 위의 외측 전극(PO4)을 포함할 수 있다.
도 5d를 참조하면, 게이트 전극(GE)은 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각의 상면(TS), 바닥면(BS) 및 양 측벽들(SW) 상에 제공될 수 있다. 다시 말하면, 본 실시예에 따른 트랜지스터는, 게이트 전극(GE)이 채널을 3차원적으로 둘러싸는 3차원 전계 효과 트랜지스터(예를 들어, MBCFET 또는 GAAFET)일 수 있다.
제1 활성 영역(AR1) 상에서, 게이트 전극(GE)의 제1 내지 제3 부분들(PO1, PO2, PO3)과 제1 소스/드레인 패턴(SD1) 사이에 내측 스페이서들(ISP)이 각각 개재될 수 있다. 게이트 전극(GE)의 제1 내지 제3 내측 전극들(PO1, PO2, PO3) 각각은, 내측 스페이서(ISP)를 사이에 두고 제1 소스/드레인 패턴(SD1)으로부터 이격될 수 있다. 내측 스페이서(ISP)는 게이트 전극(GE)으로부터의 누설 전류를 방지할 수 있다.
도 4 및 도 5a 내지 도 5d를 다시 참조하면, 게이트 전극(GE)의 외측 전극(PO4)의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 각각 배치될 수 있다. 게이트 스페이서들(GS)은 게이트 전극(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 스페이서들(GS)의 상면들은 게이트 전극(GE)의 상면보다 높을 수 있다. 게이트 스페이서들(GS)의 상면들은 후술할 제1 층간 절연막(110)의 상면과 공면을 이룰 수 있다. 일 실시예로, 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 실시예로, 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 두 개로 이루어진 다중 막(multi-layer)을 포함할 수 있다. 본 발명의 일 실시예로, 게이트 스페이서(GS)는 Si 함유 절연 물질을 포함할 수 있다. 게이트 스페이서(GS)는 후술할 활성 콘택들(AC)의 형성 시 식각 정지막으로 기능할 수 있다. 게이트 스페이서(GS)에 의해 활성 콘택들(AC)이 자기 정렬적으로 형성될 수 있다.
게이트 전극(GE) 상에 게이트 캐핑 패턴(GP)이 제공될 수 있다. 게이트 캐핑 패턴(GP)은 게이트 전극(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 캐핑 패턴(GP)은 후술하는 제1 및 제2 층간 절연막들(110, 120)에 대하여 식각 선택성이 있는 물질을 포함할 수 있다. 구체적으로, 게이트 캐핑 패턴(GP)은 SiON, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다.
게이트 전극(GE)과 제1 채널 패턴(CH1) 사이 및 게이트 전극(GE)과 제2 채널 패턴(CH2) 사이에 게이트 절연막(GI)이 개재될 수 있다. 게이트 절연막(GI)은, 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각의 상면(TS), 바닥면(BS) 및 양 측벽들(SW)을 덮을 수 있다. 게이트 절연막(GI)은, 게이트 전극(GE) 아래의 소자 분리막(ST)의 상면을 덮을 수 있다.
본 발명의 일 실시예로, 게이트 절연막(GI)은 실리콘 산화막, 실리콘 산화질화막 및/또는 고유전막을 포함할 수 있다. 예를 들어, 게이트 절연막(GI)은 실리콘 산화막 및 고유전막이 적층된 구조를 가질 수 있다. 상기 고유전막은, 실리콘 산화막보다 유전상수가 높은 고유전율 물질을 포함할 수 있다. 일 예로, 상기 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 하프늄 지르코늄 산화물, 하프늄 탄탈 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
다른 실시예로, 본 발명의 반도체 소자는 네거티브 커패시터(Negative Capacitor)를 이용한 NC(Negative Capacitance) FET을 포함할 수 있다. 예를 들어, 게이트 절연막(GI)은 강유전체 특성을 갖는 강유전체 물질막과, 상유전체 특성을 갖는 상유전체 물질막을 포함할 수 있다.
강유전체 물질막은 음의 커패시턴스를 가질 수 있고, 상유전체 물질막은 양의 커패시턴스를 가질 수 있다. 예를 들어, 두 개 이상의 커패시터가 직렬 연결되고, 각각의 커패시터의 커패시턴스가 양의 값을 가질 경우, 전체 커패시턴스는 각각의 개별 커패시터의 커패시턴스보다 감소하게 된다. 반면, 직렬 연결된 두 개 이상의 커패시터의 커패시턴스 중 적어도 하나가 음의 값을 가질 경우, 전체 커패시턴스는 양의 값을 가지면서 각각의 개별 커패시턴스의 절대값보다 클 수 있다.
음의 커패시턴스를 갖는 강유전체 물질막과, 양의 커패시턴스를 갖는 상유전체 물질막이 직렬로 연결될 경우, 직렬로 연결된 강유전체 물질막 및 상유전체 물질막의 전체적인 커패시턴스 값은 증가할 수 있다. 전체적인 커패시턴스 값이 증가하는 것을 이용하여, 강유전체 물질막을 포함하는 트랜지스터는 상온에서 60 mV/decade 미만의 문턱전압이하 스윙(subthreshold swing(SS))을 가질 수 있다.
강유전체 물질막은 강유전체 특성을 가질 수 있다. 강유전체 물질막은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 지르코늄 산화물(hafnium zirconium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide) 및 납 지르코늄 티타늄 산화물(lead zirconium titanium oxide) 중 적어도 하나를 포함할 수 있다. 여기에서, 일 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄 산화물(hafnium oxide)에 지르코늄(Zr)이 도핑된 물질일 수 있다. 다른 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄(Hf)과 지르코늄(Zr)과 산소(O)의 화합물일 수도 있다.
강유전체 물질막은 도핑된 도펀트를 더 포함할 수 있다. 예를 들어, 도펀트는 알루미늄(Al), 티타늄(Ti), 니오븀(Nb), 란타넘(La), 이트륨(Y), 마그네슘(Mg), 실리콘(Si), 칼슘(Ca), 세륨(Ce), 디스프로슘(Dy), 어븀(Er), 가돌리늄(Gd), 게르마늄(Ge), 스칸듐(Sc), 스트론튬(Sr) 및 주석(Sn) 중 적어도 하나를 포함할 수 있다. 강유전체 물질막이 어떤 강유전체 물질을 포함하냐에 따라, 강유전체 물질막에 포함된 도펀트의 종류는 달라질 수 있다.
강유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 도펀트는 예를 들어, 가돌리늄(Gd), 실리콘(Si), 지르코늄(Zr), 알루미늄(Al) 및 이트륨(Y) 중 적어도 하나를 포함할 수 있다.
도펀트가 알루미늄(Al)일 경우, 강유전체 물질막은 3 내지 8 at%(atomic %)의 알루미늄을 포함할 수 있다. 여기에서, 도펀트의 비율은 하프늄 및 알루미늄의 합에 대한 알루미늄의 비율일 수 있다.
도펀트가 실리콘(Si)일 경우, 강유전체 물질막은 2 내지 10 at%의 실리콘을 포함할 수 있다. 도펀트가 이트륨(Y)일 경우, 강유전체 물질막은 2 내지 10 at%의 이트륨을 포함할 수 있다. 도펀트가 가돌리늄(Gd)일 경우, 강유전체 물질막은 1 내지 7 at%의 가돌리늄을 포함할 수 있다. 도펀트가 지르코늄(Zr)일 경우, 강유전체 물질막은 50 내지 80 at%의 지르코늄을 포함할 수 있다.
상유전체 물질막은 상유전체 특성을 가질 수 있다. 상유전체 물질막은 예를 들어, 실리콘 산화물(silicon oxide) 및 고유전율을 갖는 금속 산화물 중 적어도 하나를 포함할 수 있다. 상유전체 물질막에 포함된 금속 산화물은 예를 들어, 하프늄 산화물(hafnium oxide), 지르코늄 산화물(zirconium oxide) 및 알루미늄 산화물(aluminum oxide) 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
강유전체 물질막 및 상유전체 물질막은 동일한 물질을 포함할 수 있다. 강유전체 물질막은 강유전체 특성을 갖지만, 상유전체 물질막은 강유전체 특성을 갖지 않을 수 있다. 예를 들어, 강유전체 물질막 및 상유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 하프늄 산화물의 결정 구조는 상유전체 물질막에 포함된 하프늄 산화물의 결정 구조와 다르다.
강유전체 물질막은 강유전체 특성을 갖는 두께를 가질 수 있다. 강유전체 물질막의 두께는 예를 들어, 0.5 내지 10nm 일 수 있지만, 이에 제한되는 것은 아니다. 각각의 강유전체 물질마다 강유전체 특성을 나타내는 임계 두께가 달라질 수 있으므로, 강유전체 물질막의 두께는 강유전체 물질에 따라 달라질 수 있다.
일 예로, 게이트 절연막(GI)은 하나의 강유전체 물질막을 포함할 수 있다. 다른 예로, 게이트 절연막(GI)은 서로 간에 이격된 복수의 강유전체 물질막을 포함할 수 있다. 게이트 절연막(GI)은 복수의 강유전체 물질막과, 복수의 상유전체 물질막이 교대로 적층된 적층막 구조를 가질 수 있다.
도 4 및 도 5a 내지 도 5d를 다시 참조하면, 게이트 전극(GE)은, 제1 금속 패턴, 및 상기 제1 금속 패턴 상의 제2 금속 패턴을 포함할 수 있다. 제1 금속 패턴은 게이트 절연막(GI) 상에 제공되어, 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)에 인접할 수 있다. 제1 금속 패턴은 트랜지스터의 문턱 전압을 조절하는 일함수 금속을 포함할 수 있다. 제1 금속 패턴의 두께 및 조성을 조절하여, 트랜지스터의 목적하는 문턱 전압을 달성할 수 있다. 예를 들어, 게이트 전극(GE)의 제1 내지 제3 내측 전극들(PO1, PO2, PO3)은 일함수 금속인 제1 금속 패턴으로 구성될 수 있다.
제1 금속 패턴은 금속 질화막을 포함할 수 있다. 예를 들어, 제1 금속 패턴은 티타늄(Ti), 탄탈(Ta), 알루미늄(Al), 텅스텐(W) 및 몰리브덴(Mo)으로 이루어진 군에서 선택된 적어도 하나의 금속 및 질소(N)를 포함할 수 있다. 나아가, 제1 금속 패턴은 탄소(C)를 더 포함할 수도 있다. 제1 금속 패턴은, 적층된 복수개의 일함수 금속막들을 포함할 수 있다.
제2 금속 패턴은 제1 금속 패턴에 비해 저항이 낮은 금속을 포함할 수 있다. 예를 들어, 제2 금속 패턴은 텅스텐(W), 알루미늄(Al), 티타늄(Ti) 및 탄탈(Ta)로 이루어진 군에서 선택된 적어도 하나의 금속을 포함할 수 있다. 예를 들어, 게이트 전극(GE)의 외측 전극(PO4)은 제1 금속 패턴 및 제1 금속 패턴 상의 제2 금속 패턴을 포함할 수 있다.
기판(100) 상에 제1 층간 절연막(110)이 제공될 수 있다. 제1 층간 절연막(110)은 게이트 스페이서들(GS) 및 제1 및 제2 소스/드레인 패턴들(SD1, SD2)을 덮을 수 있다. 제1 층간 절연막(110)의 상면은, 게이트 캐핑 패턴(GP)의 상면 및 게이트 스페이서(GS)의 상면과 실질적으로 공면을 이룰 수 있다. 제1 층간 절연막(110) 상에, 게이트 캐핑 패턴(GP)을 덮는 제2 층간 절연막(120)이 배치될 수 있다. 제2 층간 절연막(120) 상에 제3 층간 절연막(130)이 제공될 수 있다. 제3 층간 절연막(130) 상에 제4 층간 절연막(140)이 제공될 수 있다. 일 예로, 제1 내지 제4 층간 절연막들(110-140)은 실리콘 산화막을 포함할 수 있다.
싱글 하이트 셀(SHC)은 제2 방향(D2)으로 서로 대향하는 제1 경계(BD1) 및 제2 경계(BD2)를 가질 수 있다. 제1 및 제2 경계들(BD1, BD2)은 제1 방향(D1)으로 연장될 수 있다. 싱글 하이트 셀(SHC)은 제1 방향(D1)으로 서로 대향하는 제3 경계(BD3) 및 제4 경계(BD4)를 가질 수 있다. 제3 및 제4 경계들(BD3, BD4)은 제2 방향(D2)으로 연장될 수 있다.
싱글 하이트 셀(SHC)의 양 측에 제2 방향(D2)으로 서로 대향하는 한 쌍의 분리 구조체들(DB)이 제공될 수 있다. 예를 들어, 한 쌍의 분리 구조체들(DB)은 싱글 하이트 셀(SHC)의 제1 및 제2 경계들(BD1, BD2) 상에 각각 제공될 수 있다. 분리 구조체(DB)는 제1 방향(D1)으로 게이트 전극들(GE)과 평행하게 연장될 수 있다. 분리 구조체(DB)와 그에 인접하는 게이트 전극(GE)간의 피치는 상기 제1 피치와 동일할 수 있다.
분리 구조체(DB)는 제1 및 제2 층간 절연막들(110, 120)을 관통하여, 제1 및 제2 활성 패턴들(AP1, AP2) 내부로 연장될 수 있다. 분리 구조체(DB)는 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 상부를 관통할 수 있다. 분리 구조체(DB)는, 싱글 하이트 셀(SHC)의 활성 영역을 인접하는 다른 셀의 활성 영역으로부터 전기적으로 분리시킬 수 있다.
제1 및 제2 층간 절연막들(110, 120)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 각각 전기적으로 연결되는 제1 및 제2 활성 콘택들(AC1, AC2)이 제공될 수 있다. 한 쌍의 활성 콘택들(AC1, AC2)이, 게이트 전극(GE)의 양 측에 각각 제공될 수 있다. 평면적 관점에서, 제1 및 제2 활성 콘택들(AC1, AC2)은 제1 방향(D1)으로 연장되는 바 형태를 가질 수 있다.
제1 및 제2 활성 콘택들(AC1, AC2)은 자기 정렬된 콘택(self-aligned conatact)일 수 있다. 다시 말하면, 제1 및 제2 활성 콘택들(AC1, AC2)은 게이트 캐핑 패턴(GP) 및 게이트 스페이서(GS)를 이용하여 자기 정렬적으로 형성될 수 있다. 예를 들어, 제1 및 제2 활성 콘택들(AC1, AC2)은 게이트 스페이서(GS)의 측벽의 적어도 일부를 덮을 수 있다. 도시되진 않았지만, 제1 및 제2 활성 콘택들(AC1, AC2)은, 게이트 캐핑 패턴(GP)의 상면의 일부를 덮을 수 있다.
제1 활성 콘택(AC1)과 제1 소스/드레인 패턴(SD1) 사이, 및 제2 활성 콘택(AC2)과 제2 소스/드레인 패턴(SD2) 사이 각각에 금속-반도체 화합물 층(SC), 예를 들어 실리사이드 층이 각각 개재될 수 있다. 제1 및 제2 활성 콘택들(AC1, AC2)은, 금속-반도체 화합물 층(SC)을 통해 소스/드레인 패턴(SD1, SD2)과 전기적으로 연결될 수 있다. 예를 들어, 금속-반도체 화합물 층(SC)은 티타늄-실리사이드, 탄탈륨-실리사이드, 텅스텐-실리사이드, 니켈-실리사이드, 및 코발트-실리사이드 중 적어도 하나를 포함할 수 있다. 본 발명에 따른 제1 및 제2 활성 콘택들(AC1, AC2)에 대한 보다 구체적인 설명은 도 5a 내지 도 5c, 도 6a 및 도 6b를 참조하여 후술한다.
제2 층간 절연막(120) 및 게이트 캐핑 패턴(GP)을 관통하여 게이트 전극들(GE)과 각각 전기적으로 연결되는 게이트 콘택들(GC)이 제공될 수 있다. 평면적 관점에서, 게이트 콘택들(GC)은, 제1 활성 영역(AR1) 및 제2 활성 영역(AR2)에 각각 중첩되게 배치될 수 있다. 일 예로, 게이트 콘택(GC)이 제2 활성 패턴(AP2) 상에 제공될 수 있다 (도 5b 참조).
본 발명의 일 실시예로, 도 5b를 참조하면, 게이트 콘택(GC)에 인접하는 제2 활성 콘택(AC2)의 상부는 상부 절연 패턴(UIP)으로 채워질 수 있다. 상부 절연 패턴(UIP)의 바닥면은 게이트 콘택(GC)의 바닥면보다 더 낮을 수 있다. 다시 말하면, 게이트 콘택(GC)에 인접하는 제2 활성 콘택(AC2)의 상면은, 상부 절연 패턴(UIP)에 의해 게이트 콘택(GC)의 바닥면보다 더 낮게 내려올 수 있다. 이로써, 게이트 콘택(GC)이 그와 인접하는 제2 활성 콘택(AC2)과 접촉하여 쇼트가 발생하는 문제를 방지할 수 있다.
제1 활성 콘택(AC1)은 제1 도전 패턴(FM1) 및 제1 도전 패턴(FM1)을 감싸는 제1 배리어 패턴(BM1)을 포함할 수 있고, 제2 활성 콘택(AC2)은 제2 도전 패턴(FM2) 및 제2 도전 패턴(FM2)을 감싸는 제2 배리어 패턴(BM2)을 포함할 수 있다. 게이트 콘택(GC)은 도전 패턴(FM) 및 도전 패턴(FM)을 감싸는 배리어 패턴(BM)을 포함할 수 있다. 예를 들어, 도전 패턴들(FM1, FM2, FM) 각각은 알루미늄, 구리, 텅스텐, 몰리브데늄 및 코발트 중 적어도 하나의 금속을 포함할 수 있다. 배리어 패턴들(BM1, BM2, BM) 각각은 도전 패턴들(FM1, FM2, FM) 각각의 측벽들 및 바닥면을 덮을 수 있다. 배리어 패턴들(BM1, BM2, BM) 각각은 금속막 또는 금속 질화막을 포함할 수 있다. 상기 금속막은 티타늄, 탄탈륨, 텅스텐, 니켈, 코발트 및 백금 중 적어도 하나를 포함할 수 있다. 상기 금속 질화막은 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 텅스텐 질화막(WN), 니켈 질화막(NiN), 코발트 질화막(CoN) 및 백금 질화막(PtN) 중 적어도 하나를 포함할 수 있다.
제3 층간 절연막(130) 내에 제1 금속 층(M1)이 제공될 수 있다. 예를 들어, 제1 금속 층(M1)은 제1 파워 배선(M1_R1), 제2 파워 배선(M1_R2) 및 제1 배선들(M1_I)을 포함할 수 있다. 제1 금속 층(M1)의 배선들(M1_R1, M1_R2, M1_I) 각각은 제2 방향(D2)으로 서로 평행하게 연장될 수 있다.
구체적으로, 제1 및 제2 파워 배선들(M1_R1, M1_R2)은 싱글 하이트 셀(SHC)의 제3 및 제4 경계들(BD3, BD4) 상에 각각 제공될 수 있다. 제1 파워 배선(M1_R1)은 제3 경계(BD3)를 따라 제2 방향(D2)으로 연장될 수 있다. 제2 파워 배선(M1_R2)은 제4 경계(BD4)를 따라 제2 방향(D2)으로 연장될 수 있다.
제1 금속 층(M1)의 제1 배선들(M1_I)은 제1 및 제2 파워 배선들(M1_R1, M1_R2) 사이에 배치될 수 있다. 제1 금속 층(M1)의 제1 배선들(M1_I)은 제2 피치로 제1 방향(D1)을 따라 배열될 수 있다. 상기 제2 피치는 상기 제1 피치보다 작을 수 있다. 제1 배선들(M1_I) 각각의 선폭은, 제1 및 제2 파워 배선들(M1_R1, M1_R2) 각각의 선폭보다 작을 수 있다.
제1 금속 층(M1)은, 제1 비아들(VI1)을 더 포함할 수 있다. 제1 비아들(VI1)은 제1 금속 층(M1)의 배선들(M1_R1, M1_R2, M1_I) 아래에 각각 제공될 수 있다. 제1 비아(VI1)를 통해 활성 콘택(AC)과 제1 금속 층(M1)의 배선이 서로 전기적으로 연결될 수 있다. 제1 비아(VI1)를 통해 게이트 콘택(GC)과 제1 금속 층(M1)의 배선이 서로 전기적으로 연결될 수 있다.
제1 금속 층(M1)의 배선과 그 아래의 제1 비아(VI1)는 서로 각각 별도의 공정으로 형성될 수 있다. 다시 말하면, 제1 금속 층(M1)의 배선 및 제1 비아(VI1) 각각은 싱글 다마신 공정으로 형성될 수 있다. 본 실시예에 따른 반도체 소자는, 20 nm 미만의 공정을 이용하여 형성된 것일 수 있다.
제4 층간 절연막(140) 내에 제2 금속 층(M2)이 제공될 수 있다. 제2 금속 층(M2)은 복수개의 제2 배선들(M2_I)을 포함할 수 있다. 제2 금속 층(M2)의 제2 배선들(M2_I) 각각은 제1 방향(D1)으로 연장되는 라인 형태 또는 바 형태를 가질 수 있다. 다시 말하면, 제2 배선들(M2_I)은 제1 방향(D1)으로 서로 평행하게 연장될 수 있다.
제2 금속 층(M2)은, 제2 배선들(M2_I) 아래에 각각 제공된 제2 비아들(VI2)을 더 포함할 수 있다. 제2 비아(VI2)를 통해 제1 금속 층(M1)의 배선과 제2 금속 층(M2)의 배선이 서로 전기적으로 연결될 수 있다. 일 예로, 제2 금속 층(M2)의 배선과 그 아래의 제2 비아(VI2)는 듀얼 다마신 공정으로 함께 형성될 수 있다.
제1 금속 층(M1)의 배선과 제2 금속 층(M2)의 배선은 서로 동일하거나 다른 도전 물질을 포함할 수 있다. 예를 들어, 제1 금속 층(M1)의 배선과 제2 금속 층(M2)의 배선은, 알루미늄, 구리, 텅스텐, 몰리브데늄, 루테늄 및 코발트 중에서 선택된 적어도 하나의 금속 물질을 포함할 수 있다. 도시되진 않았지만, 제4 층간 절연막(140) 상에 적층된 금속 층들(예를 들어, M3, M4, M5...)이 추가로 배치될 수 있다. 상기 적층된 금속 층들 각각은 셀들간의 라우팅을 위한 배선들을 포함할 수 있다.
도 5a 내지 도 5c, 도 6a 및 도 6b를 참조하여 제1 및 제2 활성 콘택들(AC1, AC2)에 대해 보다 상세히 설명한다. 제1 활성 콘택(AC1)은 제1 도전 패턴(FM1) 및 제1 도전 패턴(FM1)을 감싸는 제1 배리어 패턴(BM1)을 포함할 수 있다. 제1 활성 콘택(AC1)은 제1 소스/드레인 패턴(SD1)과 수직적으로 중첩될 수 있다. 제1 활성 콘택(AC1)은 제1 소스/드레인 패턴(SD1)과 전기적으로 연결될 수 있다. 다시 말해서, 제1 활성 콘택(AC1)의 하부가 제1 소스/드레인 패턴(SD1) 내로 함입될 수 있고, 제1 활성 콘택(AC1)의 하부와 제1 소스/드레인 패턴(SD1)이 함입된 영역을 통해 접촉할 수 있다.
제1 활성 콘택(AC1)과 제1 소스/드레인 패턴(SD1) 사이에 실리사이드막(SC)이 개재될 수 있다. 실리사이드막(SC)은 금속-반도체 화합물 층일 수 있다. 실리사이드막(SC)은 제1 활성 콘택(AC1)과 제1 소스/드레인 패턴(SD1) 사이의 접촉 저항을 낮출 수 있다. 즉, 제1 활성 콘택(AC1)은 실리사이드막(SC)을 통해 제1 소스/드레인 패턴(SD1)과 전기적으로 연결될 수 있다.
도 6a를 참조하면, 제1 소스/드레인 패턴(SD1)은 식각 공정을 수행하여 리세스된 영역을 가질 수 있다. 리세스된 영역을 통해 제1 활성 콘택(AC1)은 제1 소스/드레인 패턴(SD1) 내로 함입될 수 있다. 리세스된 영역은 제1 활성 콘택(AC1)의 제1 리세스 깊이(RSD1)를 정의할 수 있다. 즉, 제1 리세스 깊이(RSD1)는 제1 활성 콘택(AC1)이 제1 소스/드레인 패턴(SD1) 내로 함입된 깊이로 정의될 수 있다. 보다 구체적으로, 제1 리세스 깊이(RSD1)는 제1 소스/드레인 패턴(SD1)의 상면으로부터 제1 활성 콘택(AC1)의 하면까지의 길이로 정의될 수 있다. 제1 활성 콘택(AC1)의 하면은 제1 배리어 패턴(BM1)의 하면에 대응될 수 있다.
제1 배리어 패턴(BM1)은 제1 도전 패턴(FM1)의 측면 및 하면을 덮을 수 있다. 제1 배리어 패턴(BM1)의 하면 및 측면의 일부분은 실리사이드막(SC)과 접촉할 수 있다. 제1 배리어 패턴(BM1)의 측면의 다른 부분 상에 적어도 하나 이상의 라이너막들(LIN1, LIN2)이 제공될 수 있다. 라이너막들(LIN1, LIN2)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산화질화물을 포함할 수 있다. 라이너막들(LIN1, LIN2) 각각의 두께(thickness)는 [5Å 내지 15Å]일 수 있다. 라이너막들(LIN1, LIN2)은 사이클 식각 공정을 수행하여 상기 리세스된 영역의 측벽에 잔존하는 막일 수 있다.
제2 활성 콘택(AC2)은 제2 도전 패턴(FM2) 및 제2 도전 패턴(FM2)을 감싸는 제2 배리어 패턴(BM2)을 포함할 수 있다. 제2 활성 콘택(AC2)은 제2 소스/드레인 패턴(SD2)과 수직적으로 중첩될 수 있다. 제2 활성 콘택(AC2)은 제2 소스/드레인 패턴(SD2)과 전기적으로 연결될 수 있다. 다시 말해서, 제2 활성 콘택(AC2)의 하부가 제2 소스/드레인 패턴(SD2) 내로 함입될 수 있고, 제2 활성 콘택(AC2)의 하부와 제2 소스/드레인 패턴(SD2)이 함입된 영역을 통해 접촉할 수 있다.
제2 활성 콘택(AC2)과 제2 소스/드레인 패턴(SD2) 사이에 실리사이드막(SC)이 개재될 수 있다. 실리사이드막(SC)은 금속-반도체 화합물 층일 수 있다. 실리사이드막(SC)은 제2 활성 콘택(AC2)과 제2 소스/드레인 패턴(SD2) 사이의 접촉 저항을 낮출 수 있다. 즉, 제2 활성 콘택(AC2)은 실리사이드막(SC)을 통해 제2 소스/드레인 패턴(SD2)과 전기적으로 연결될 수 있다.
도 6b를 참조하면, 제2 소스/드레인 패턴(SD2)은 식각 공정을 수행하여 리세스된 영역을 가질 수 있다. 리세스된 영역을 통해 제2 활성 콘택(AC2)은 제2 소스/드레인 패턴(SD2) 내로 함입될 수 있다. 리세스된 영역은 제2 활성 콘택(AC2)의 제2 리세스 깊이(RSD2)를 정의할 수 있다. 즉, 제2 리세스 깊이(RSD2)는 제2 활성 콘택(AC2)이 제2 소스/드레인 패턴(SD2) 내로 함입된 깊이로 정의될 수 있다. 보다 구체적으로, 제2 리세스 깊이(RSD2)는 제2 소스/드레인 패턴(SD2)의 상면으로부터 제2 활성 콘택(AC2)의 하면까지의 길이로 정의될 수 있다. 제2 활성 콘택(AC2)의 하면은 제2 배리어 패턴(BM2)의 하면에 대응될 수 있다.
제2 배리어 패턴(BM2)은 제2 도전 패턴(FM2)의 측면 및 하면을 덮을 수 있다. 제2 배리어 패턴(BM2)의 하면 및 측면의 일부분은 실리사이드막(SC)과 접촉할 수 있다. 제2 배리어 패턴(BM2)의 측면의 다른 부분 상에 적어도 하나 이상의 라이너막들(LIN1, LIN2)이 제공될 수 있다. 라이너막들(LIN1, LIN2)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산화질화물을 포함할 수 있다. 라이너막들(LIN1, LIN2) 각각의 두께(thickness)는 [5Å 내지 15Å]일 수 있다. 라이너막들(LIN1, LIN2)은 사이클 식각 공정을 수행하여 상기 리세스된 영역의 측벽에 잔존하는 막일 수 있다.
도 6a 및 도 6b를 참조하면, 제1 리세스 깊이(RSD1)는 제2 리세스 깊이(RSD2)보다 클 수 있다. 제1 리세스 깊이(RSD1)는 제2 리세스 깊이(RSD2)의 1.2배 내지 2.5배일 수 있다. 보다 구체적으로, 제1 리세스 깊이(RSD1)는 제2 리세스 깊이(RSD2)의 1.5배 내지 2배일 수 있다. 일 예로, 제1 리세스 깊이(RSD1)는 10.0nm 내지 12.0nm일 수 있다. 제2 리세스 깊이(RSD2)는 5.0nm 내지 7.0nm일 수 있다.
후술하는 사이클 식각 공정을 수행하여 제1 및 제2 리세스 깊이들(RSD1, RSD2)을 목표값에 맞춰 조절할 수 있다. 예를 들어, 엔모스펫(NMOSFET) 영역에 제공되는 제1 소스/드레인 패턴(SD1)의 제1 리세스 깊이(RSD1)는 피모스펫(PMOSFET) 영역에 제공되는 제2 소스/드레인 패턴(SD2)의 제2 리세스 깊이(RSD2)보다 크도록 조절될 수 있다.
도 5a 내지 도 5c를 다시 참조하면, 제1 활성 콘택(AC1)의 하면은 제3 내측 전극(PO3)의 하면보다 낮을 수 있다. 제1 활성 콘택(AC1)의 하면은 제1 배리어 패턴(BM1)의 바닥면에 대응될 수 있고, 이에 따라 제1 배리어 패턴(BM1)의 바닥면은 제3 내측 전극(PO3)의 하면보다 낮을 수 있다. 제1 레벨(LV1)은 제3 내측 전극(PO3)을 감싸는 게이트 절연막(GI)의 하면의 제3 방향(D3)으로의 위치 레벨로 정의될 수 있다. 보다 구체적으로, 제1 레벨(LV1)은 제3 내측 전극(PO3)을 감싸는 게이트 절연막(GI)의 하면 및 상기 게이트 절연막(GI)의 측면에 인접한 내측 스페이서들(ISP)의 하면이 이루는 공면의 제3 방향(D3)으로의 위치 레벨일 수 있다.
제2 레벨(LV2)은 제1 활성 콘택(AC1)의 하면의 제3 방향(D3)으로의 위치 레벨로 정의될 수 있다. 제2 레벨(LV2)은 제1 레벨(LV1)보다 낮을 수 있다. 다시 말해서, 제2 레벨(LV2)은 제1 레벨(LV1)보다 제3 방향(D3)에서 낮게 위치할 수 있다. 즉, 제1 활성 콘택(AC1)의 하면은 제3 내측 전극(PO3)을 둘러싸는 게이트 절연막(GI)의 하면보다 낮을 수 있다.
제2 활성 콘택(AC2)의 하면은 제3 내측 전극(PO3)의 하면보다 높을 수 있다. 제2 활성 콘택(AC2)의 하면은 제2 배리어 패턴(BM2)의 바닥면에 대응될 수 있고, 이에 따라 제2 배리어 패턴(BM2)의 바닥면은 제3 내측 전극(PO3)의 하면보다 높을 수 있다. 또한 제2 활성 콘택(AC2)의 하면은 제3 내측 전극(PO3)의 하면보다 높을 수 있고 상기 제3 내측 전극(PO3)의 상면보다 낮을 수 있다.
제3 레벨(LV3)은 제3 내측 전극(PO3)을 감싸는 게이트 절연막(GI)의 하면의 제3 방향(D3)으로의 위치 레벨로 정의될 수 있다. 보다 구체적으로, 제3 레벨(LV3)은 제3 내측 전극(PO3)을 감싸는 게이트 절연막(GI)의 하면 및 상기 게이트 절연막(GI)의 측면에 인접한 내측 스페이서들(ISP)의 하면이 이루는 공면의 제3 방향(D3)으로의 위치 레벨일 수 있다. 제3 레벨(LV3)은 도 5a의 제1 레벨(LV1)과 동일할 수 있다.
제4 레벨(LV4)은 제2 활성 콘택(AC2)의 하면의 제3 방향(D3)으로의 위치 레벨로 정의될 수 있다. 제4 레벨(LV4)은 제3 레벨(LV3)보다 높을 수 있다. 다시 말해서, 제4 레벨(LV4)은 제3 레벨(LV3)보다 제3 방향(D3)에서 높게 위치할 수 있다. 즉, 제2 활성 콘택(AC2)의 하면은 제3 내측 전극(PO3)을 둘러싸는 게이트 절연막(GI)의 하면보다 높을 수 있다. 또한 제2 활성 콘택(AC2)의 하면은 상기 게이트 절연막(GI)의 하면보다 높을 수 있고 상기 게이트 절연막(GI)의 상면보다 낮을 수 있다.
도 5c를 다시 참조하면, 제2 레벨(LV2)은 제4 레벨(LV4)보다 낮을 수 있다. 즉, 제1 활성 콘택(AC1)의 하면은 제2 활성 콘택(AC2)의 하면보다 낮을 수 있다. 보다 구체적으로, 제1 활성 콘택(AC1)의 제1 배리어 패턴(BM1)의 바닥면은 제2 활성 콘택(AC2)의 제2 배리어 패턴(BM2)의 바닥면보다 낮을 수 있다. 이는 도 6a의 제1 리세스 깊이(RSD1)가 도 6b의 제2 리세스 깊이(RSD2)보다 더 크기 때문이다.
도 7a 내지 도 13d는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다. 구체적으로, 도 7a, 도 8a, 도 9a, 도 10a, 도 11a 및 도 12a는 도 4의 A-A'선에 대응하는 단면도들이다. 도 9b, 도 10b, 도 11b, 도 12b 및 도 13b는 도 4의 B-B'선에 대응하는 단면도들이다. 도 9c, 도 10c, 도 11c, 도 12c 및 도 13c는 도 4의 C-C'선에 대응하는 단면도들이다. 도 7b, 도 8b, 도 11d ,도 12d 및 도 13d는 도 4의 D-D'선에 대응하는 단면도들이다.
도 7a 및 도 7b를 참조하면, 제1 및 제2 활성 영역들(AR1, AR2)을 포함하는 기판(100)이 제공될 수 있다. 기판(100) 상에 서로 교번적으로 적층된 활성층들(ACL) 및 희생층들(SAL)이 형성될 수 있다. 활성층들(ACL)은 실리콘(Si), 저마늄(Ge) 및 실리콘-저마늄(SiGe) 중 하나를 포함할 수 있고, 희생층들(SAL)은 실리콘(Si), 저마늄(Ge) 및 실리콘-저마늄(SiGe) 중 다른 하나를 포함할 수 있다.
희생층(SAL)은 활성층(ACL)에 대해 식각 선택비를 가질 수 있는 물질을 포함할 수 있다. 예를 들어, 활성층들(ACL)은 실리콘(Si)을 포함할 수 있고, 희생층들(SAL)은 실리콘-저마늄(SiGe)을 포함할 수 있다. 희생층들(SAL) 각각의 저마늄(Ge)의 농도는 10 at% 내지 30 at%일 수 있다.
기판(100)의 제1 및 제2 활성 영역들(AR1, AR2) 상에 마스크 패턴들이 각각 형성될 수 있다. 상기 마스크 패턴은 제2 방향(D2)으로 연장되는 라인 형태 또는 바(bar) 형태를 가질 수 있다.
상기 마스크 패턴들을 식각 마스크로 패터닝 공정을 수행하여, 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)을 정의하는 트렌치(TR)가 형성될 수 있다. 제1 활성 패턴(AP1)은 제1 활성 영역(AR1) 상에 형성될 수 있다. 제2 활성 패턴(AP2)은 제2 활성 영역(AR2) 상에 형성될 수 있다.
각각의 제1 및 제2 활성 패턴들(AP1, AP2) 상에 적층 패턴(STP)이 형성될 수 있다. 적층 패턴(STP)은 서로 교번적으로 적층된 활성층들(ACL) 및 희생층들(SAL)을 포함할 수 있다. 적층 패턴(STP)은 상기 패터닝 공정 동안 제1 및 제2 활성 패턴들(AP1, AP2)과 함께 형성될 수 있다.
트렌치(TR)를 채우는 소자 분리막(ST)이 형성될 수 있다. 구체적으로, 기판(100)의 전면 상에 제1 및 제2 활성 패턴들(AP1, AP2) 및 적층 패턴들(STP)을 덮는 절연막이 형성될 수 있다. 적층 패턴들(STP)이 노출될 때까지 상기 절연막을 리세스하여, 소자 분리막(ST)이 형성될 수 있다.
소자 분리막(ST)은, 실리콘 산화막 같은 절연 물질을 포함할 수 있다. 적층 패턴들(STP)은 소자 분리막(ST) 위로 노출될 수 있다. 다시 말하면, 적층 패턴들(STP)은 소자 분리막(ST) 위로 수직하게 돌출될 수 있다.
도 8a 및 도 8b를 참조하면, 기판(100) 상에 적층 패턴들(STP)을 가로지르는 희생 패턴들(PP)이 형성될 수 있다. 각각의 희생 패턴들(PP)은 제1 방향(D1)으로 연장되는 라인 형태(line shape) 또는 바 형태(bar shape)로 형성될 수 있다. 희생 패턴들(PP)은 제1 피치로 제2 방향(D2)을 따라 배열될 수 있다.
구체적으로 희생 패턴들(PP)을 형성하는 것은, 기판(100)의 전면 상에 희생막을 형성하는 것, 상기 희생막 상에 하드 마스크 패턴들(MP)을 형성하는 것, 및 하드 마스크 패턴들(MP)을 식각 마스크로 상기 희생막을 패터닝하는 것을 포함할 수 있다. 상기 희생막은 폴리실리콘을 포함할 수 있다.
희생 패턴들(PP) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 형성될 수 있다. 게이트 스페이서들(GS)을 형성하는 것은, 기판(100)의 전면 상에 게이트 스페이서막을 콘포멀하게 형성하는 것, 및 상기 게이트 스페이서막을 이방성 식각하는 것을 포함할 수 있다. 본 발명의 일 실시예로, 게이트 스페이서(GS)는 적어도 두 개의 막들을 포함하는 다중 막일 수 있다.
도 9a 내지 도 9c를 참조하면, 제1 활성 패턴(AP1) 상의 적층 패턴(STP) 내에 제1 리세스들(RS1)이 형성될 수 있다. 제2 활성 패턴(AP2) 상의 적층 패턴(STP) 내에 제2 리세스들(RS2)이 형성될 수 있다. 제1 및 제2 리세스들(RS1, RS2)을 형성하는 동안, 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 양 측 상의 소자 분리막(ST)이 더 리세스될 수 있다 (도 9c 참고).
구체적으로, 하드 마스크 패턴들(MA) 및 게이트 스페이서들(GS)을 식각 마스크로 제1 활성 패턴(AP1) 상의 적층 패턴(STP)을 식각하여, 제1 리세스들(RS1)이 형성될 수 있다. 제1 리세스(RS1)는, 한 쌍의 희생 패턴들(PP) 사이에 형성될 수 있다.
활성층들(ACL)로부터, 서로 인접하는 제1 리세스들(RS1) 사이에 순차적으로 적층된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)이 각각 형성될 수 있다. 서로 인접하는 제1 리세스들(RS1) 사이의 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)은, 제1 채널 패턴(CH1)을 구성할 수 있다.
인접하는 희생 패턴들(PP) 사이에 제1 리세스(RS1)가 형성될 수 있다. 제1 리세스(RS1)의 제2 방향(D2)으로의 폭은, 기판(100)에 가까워질수록 작아질 수 있다.
제1 리세스(RS1)에 의해 희생층들(SAL)이 노출될 수 있다. 노출된 희생층들(SAL)에 대한 선택적 식각 공정을 수행할 수 있다. 상기 식각 공정은 실리콘-저마늄만을 선택적으로 제거하는 습식 식각 공정을 포함할 수 있다. 상기 식각 공정에 의해 각각의 희생층들(SAL)은 인덴트(indented)되어, 인덴트 영역(IDR)이 형성될 수 있다. 인덴트 영역(IDR)에 의해 희생층(SAL)의 측벽은 오목해질 수 있다. 제1 리세스(RS1) 내에 인덴트 영역들(IDR)을 채우는 절연막이 형성될 수 있다. 제1 리세스(RS1)에 의해 노출된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 및 희생층들(SAL)이 절연막의 시드층이 될 수 있다. 절연막은, 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 및 희생층들(SAL)을 구성하는 결정질 반도체 상에서 결정질 유전막으로 성장될 수 있다.
인덴트 영역(IDR)을 채우는 내측 스페이서(ISP)가 형성될 수 있다. 구체적으로 내측 스페이서(ISP)를 형성하는 것은, 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)의 측벽들이 노출될 때까지 에피택시얼 유전막을 습식 식각하는 것을 포함할 수 있다. 이로써 에피택시얼 유전막이 인덴트 영역(IDR) 내에만 잔류하여 내측 스페이서(ISP)를 구성할 수 있다.
도 9a 내지 도 9c를 다시 참조하면, 제2 활성 패턴(AP2) 상의 적층 패턴(STP) 내의 제2 리세스들(RS2)은, 제1 리세스들(RS1)을 형성하는 것과 유사한 방법으로 형성될 수 있다. 제2 리세스(RS2)에 의해 노출된 희생층들(SAL)에 대한 선택적 식각 공정이 수행되어, 제2 활성 패턴(AP2) 상에도 인덴트 영역들(IDE)이 형성될 수 있다. 인덴트 영역들(IDE)에 의해 제2 리세스(RS2)는 물결 모양의 내측벽을 가질 수 있다. 제2 활성 패턴(AP2) 상의 인덴트 영역들(IDE) 내에는 내측 스페이서들(ISP)이 형성되지 않을 수 있다. 서로 인접하는 제2 리세스들(RS2) 사이의 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)은, 제2 채널 패턴(CH2)을 구성할 수 있다.
도 10a 내지 도 10c를 참조하면, 제1 리세스들(RS1) 내에 제1 소스/드레인 패턴들(SD1)이 각각 형성될 수 있다. 구체적으로, 제1 리세스(RS1)의 내측벽을 시드층(seed layer)으로 하는 SEG 공정을 수행하여, 제1 리세스(RS1)를 채우는 에피택시얼 층이 형성될 수 있다. 상기 에피택시얼 층은, 제1 리세스(RS1)에 의해 노출된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 및 기판(100)을 시드로 하여 성장될 수 있다. 일 예로, 상기 SEG 공정은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정 또는 분자 빔 에피택시(Molecular Beam Epitaxy: MBE) 공정을 포함할 수 있다.
본 발명의 일 실시예로, 제1 소스/드레인 패턴(SD1)은 기판(100)과 동일한 반도체 원소(예를 들어, Si)를 포함할 수 있다. 제1 소스/드레인 패턴(SD1)이 형성되는 동안, 제1 소스/드레인 패턴(SD1)이 n형을 갖도록 하는 불순물(예를 들어, 인, 비소 또는 안티모니)이 인-시추(in-situ)로 주입될 수 있다. 다른 예로, 제1 소스/드레인 패턴(SD1)이 형성된 후 제1 소스/드레인 패턴(SD1)에 불순물이 주입될 수 있다.
제2 리세스들(RS2) 내에 제2 소스/드레인 패턴들(SD2)이 각각 형성될 수 있다. 구체적으로, 제2 소스/드레인 패턴(SD2)은 제2 리세스(RS2)의 내측벽을 시드층으로 하는 SEG 공정을 수행하여 형성될 수 있다.
본 발명의 일 실시예로, 제2 소스/드레인 패턴(SD2)은 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소(예를 들어, SiGe)를 포함할 수 있다. 제2 소스/드레인 패턴(SD2)이 형성되는 동안, 제2 소스/드레인 패턴(SD2)이 p형을 갖도록 하는 불순물(예를 들어, 보론, 갈륨 또는 인듐)이 인-시추(in-situ)로 주입될 수 있다. 다른 예로, 제2 소스/드레인 패턴(SD2)이 형성된 후 제2 소스/드레인 패턴(SD2)에 불순물이 주입될 수 있다.
도 11a 내지 도 11d를 참조하면, 제1 및 제2 소스/드레인 패턴들(SD1, SD2), 하드 마스크 패턴들(MP) 및 게이트 스페이서들(GS)을 덮는 제1 층간 절연막(110)이 형성될 수 있다. 일 예로, 제1 층간 절연막(110)은 실리콘 산화막을 포함할 수 있다.
희생 패턴들(PP)의 상면들이 노출될 때까지 제1 층간 절연막(110)이 평탄화될 수 있다. 제1 층간 절연막(110)의 평탄화는 에치백(Etch Back) 또는 CMP(Chemical Mechanical Polishing) 공정을 이용하여 수행될 수 있다. 상기 평탄화 공정 동안, 하드 마스크 패턴들(MP)은 모두 제거될 수 있다. 결과적으로, 제1 층간 절연막(110)의 상면은 희생 패턴들(PP)의 상면들 및 게이트 스페이서들(GS)의 상면들과 공면을 이룰 수 있다.
노출된 희생 패턴들(PP)이 선택적으로 제거될 수 있다. 희생 패턴들(PP)이 제거됨으로써, 제1 및 제2 채널 패턴들(CH1, CH2)을 노출하는 외측 영역(ORG)이 형성될 수 있다 (도 11d 참조). 희생 패턴들(PP)을 제거하는 것은, 폴리실리콘을 선택적으로 식각하는 식각액을 이용한 습식 식각을 포함할 수 있다.
외측 영역(ORG)을 통해 노출된 희생층들(SAL)이 선택적으로 제거되어, 내측 영역들(IRG)이 형성될 수 있다 (도 11d 참조). 구체적으로, 희생층들(SAL)을 선택적으로 식각하는 식각 공정을 수행하여, 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)은 그대로 잔류시킨 채 희생층들(SAL)만을 제거할 수 있다. 상기 식각 공정은, 상대적으로 높은 저마늄 농도를 갖는 실리콘-저마늄에 대해 높은 식각률을 가질 수 있다. 예를 들어, 상기 식각 공정은 저마늄 농도가 10 at%보다 큰 실리콘-저마늄에 대해 높은 식각률을 가질 수 있다.
상기 식각 공정 동안 제1 및 제2 활성 영역들(AR1, AR2) 상의 희생층들(SAL)이 제거될 수 있다. 상기 식각 공정은 습식 식각일 수 있다. 상기 식각 공정에 사용되는 식각 물질은 상대적으로 높은 저마늄 농도를 갖는 희생층(SAL)을 빠르게 제거할 수 있다.
도 11d를 다시 참조하면, 희생층들(SAL)이 선택적으로 제거됨으로써, 각각의 제1 및 제2 활성 패턴들(AP1, AP2) 상에는 적층된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)만이 잔류할 수 있다. 희생층들(SAL)이 제거된 영역들을 통해 제1 내지 제3 내측 영역들(IRG1, IRG2, IRG3)이 각각 형성될 수 있다.
구체적으로, 활성 패턴(AP1 또는 AP2)과 제1 반도체 패턴(SP1) 사이에 제1 내측 영역(IRG1)이 형성되고, 제1 반도체 패턴(SP1)과 제2 반도체 패턴(SP2) 사이에 제2 내측 영역(IRG2)이 형성되며, 제2 반도체 패턴(SP2)과 제3 반도체 패턴(SP3) 사이에 제3 내측 영역(IRG3)이 형성될 수 있다.
도 11a 내지 도 11d를 다시 참조하면, 노출된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 상에 게이트 절연막(GI)이 형성될 수 있다. 게이트 절연막(GI)은 각각의 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)을 둘러싸도록 형성될 수 있다. 각각의 제1 내지 제3 내측 영역들(IRG1, IRG2, IRG3) 내에 게이트 절연막(GI)이 형성될 수 있다. 외측 영역(ORG) 내에 게이트 절연막(GI)이 형성될 수 있다.
도 12a 내지 도 12d를 참조하면, 게이트 절연막(GI) 상에 게이트 전극(GE)이 형성될 수 있다. 게이트 전극(GE)은, 제1 내지 제3 내측 영역들(IRG1, IRG2, IRG3) 내에 각각 형성되는 제1 내지 제3 내측 전극들(PO1, PO2, PO3) 및 외측 영역(ORG) 내에 형성되는 외측 전극(PO4)을 포함할 수 있다. 게이트 전극(GE)이 리세스되어, 그 높이가 줄어들 수 있다. 리세스된 게이트 전극(GE) 상에 게이트 캐핑 패턴(GP)이 형성될 수 있다.
도 13a 내지 도 13d를 참조하면, 제1 층간 절연막(110) 상에 제2 층간 절연막(120)이 형성될 수 있다. 제2 층간 절연막(120)은 실리콘 산화막을 포함할 수 있다. 제2 층간 절연막(120) 및 제1 층간 절연막(110)을 관통하는 제1 및 제2 리세스 영역들(AC1_RS, AC2_RS)이 형성될 수 있다. 제1 및 제2 리세스 영역들(AC1_RS, AC2_RS)은 건식 식각 공정을 수행하여 형성될 수 있다.
제1 리세스 영역(AC1_RS)은 제1 및 제2 층간 절연막들(110, 120)을 관통하여 제1 소스/드레인 패턴(SD1)의 상부까지 연장될 수 있다. 즉, 제1 리세스 영역(AC1_RS)은 제1 소스/드레인 패턴(SD1) 내로 함입되도록 형성될 수 있다. 제1 리세스 영역(AC1_RS)의 바닥면은 제3 내측 전극(PO3)의 하면보다 낮을 수 있다. 제1 리세스 영역(AC1_RS)의 바닥면의 제3 방향(D3)으로의 위치 레벨(LV2)은 도 5a의 제2 레벨(도 5b의 LV2)과 동일할 수 있다. 제3 내측 전극(PO3)을 둘러싸는 게이트 절연막(GI)의 하면의 제3 방향(D3)으로의 위치 레벨(LV1)은 도 5a의 제1 레벨(도 5a의 LV1)과 동일할 수 있다.
제2 리세스 영역(AC2_RS)은 제1 및 제2 층간 절연막들(110, 120)을 관통하여 제2 소스/드레인 패턴(SD2)의 상부까지 연장될 수 있다. 즉, 제2 리세스 영역(AC2_RS)은 제2 소스/드레인 패턴(SD2) 내로 함입되도록 형성될 수 있다. 제2 리세스 영역(AC2_RS)의 바닥면은 제3 내측 전극(PO3)의 하면보다 높을 수 있다. 제2 리세스 영역(AC2_RS)의 바닥면의 제3 방향(D3)으로의 위치 레벨(LV4)은 도 5b의 제4 레벨(도 5b의 LV4)과 동일할 수 있다. 제3 내측 전극(PO3)을 둘러싸는 게이트 절연막(GI)의 하면의 제3 방향(D3)으로의 위치 레벨(LV3)은 도 5b의 제3 레벨(도 5a의 LV3)과 동일할 수 있다.
도 13c를 다시 참조하면, 제1 리세스 영역(AC1_RS)의 바닥면의 위치 레벨(LV2)는 제2 리세스 영역(AC2_RS)의 바닥면의 위치 레벨(LV4)보다 낮을 수 있다. 이는 후술하는 사이클 식각 공정의 엔모스펫(NMOSFEET) 영역에서 식각률(etch rate)이 피모스펫(PMOSFEET) 영역에서 식각률(etch rate)보다 높기 때문일 수 있다.
도 5a 내지 도 5d를 다시 참조하면, 제2 층간 절연막(120) 및 제1 층간 절연막(110)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 전기적으로 연결되는 제1 및 제2 활성 콘택들(AC1, AC2)이 형성될 수 있다. 제2 층간 절연막(120) 및 게이트 캐핑 패턴(GP)을 관통하여 게이트 전극(GE)과 전기적으로 연결되는 게이트 콘택(GC)이 형성될 수 있다.
각각의 제1 및 제2 활성 콘택들(AC1, AC2) 및 게이트 콘택(GC)을 형성하는 것은, 배리어 패턴들(BM1, BM2, BM)을 형성하는 것 및 배리어 패턴들(BM1, BM2, BM) 상에 도전 패턴들(FM1, FM2, FM)을 형성하는 것을 포함할 수 있다. 배리어 패턴들(BM1, BM2, BM)은 콘포멀하게 형성될 수 있으며, 금속막/금속 질화막을 포함할 수 있다. 도전 패턴들(FM1, FM2, FM)은 저저항 금속을 포함할 수 있다.
싱글 하이트 셀(SHC)의 제1 경계(BD1) 및 제2 경계(BD2)에 분리 구조체들(DB)이 각각 형성될 수 있다. 분리 구조체(DB)는, 제2 층간 절연막(120)으로부터 게이트 전극(GE)을 관통하여 활성 패턴(AP1 또는 AP2) 내부로 연장될 수 있다. 분리 구조체(DB)는 실리콘 산화막 또는 실리콘 질화막과 같은 절연 물질을 포함할 수 있다.
제1 및 제2 활성 콘택들(AC1, AC2) 및 게이트 콘택들(GC) 상에 제3 층간 절연막(130)이 형성될 수 있다. 제3 층간 절연막(130) 내에 제1 금속 층(M1)이 형성될 수 있다. 제3 층간 절연막(130) 상에 제4 층간 절연막(140)이 형성될 수 있다. 제4 층간 절연막(140) 내에 제2 금속 층(M2)이 형성될 수 있다.
도 14는 도 5a의 다른 실시예로서 활성 콘택을 설명하기 위한 단면도이며, 도 15 내지 도 20은 도 14의 활성 콘택의 제조방법을 설명하기 위한 M 영역의 확대도들이다. 후술할 실시예에서는, 앞서 도 1 내지 도 6b를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 14 및 도 20을 참조하면, 제1 활성 콘택(AC1)은 제1 도전 패턴(FM1) 및 제1 도전 패턴(FM1)을 감싸는 제1 배리어 패턴(BM1)을 포함할 수 있다. 제1 배리어 패턴(BM1)은 제1 도전 패턴(FM1)의 상면을 제외한 제1 도전 패턴(FM1)의 측면들 및 바닥면을 덮을 수 있다.
제1 활성 콘택(AC1)은 연결부(LP) 및 돌출부(RP)를 포함할 수 있다. 연결부(LP)는 제1 금속 층(M1) 내에 제1 배선들(M1_I)과 제1 소스/드레인 패턴(SD1)을 전기적으로 연결할 수 있다. 연결부(LP)는 제1 층간 절연막(120)을 관통할 수 있다. 연결부(LP)의 상면은 제1 층간 절연막(120)의 상면과 공면을 이룰 수 있다. 연결부(LP)의 제2 방향(D2)으로의 폭은 기판(100)을 향할수록 좁아질 수 있다.
돌출부(RP)는 제1 소스/드레인 패턴(SD1) 내에 함입될 수 있다. 즉, 돌출부(RP)는 연결부(LP)로부터 연장되어 제1 소스/드레인 패턴(SD1) 내부까지 확장될 수 있다. 돌출부(RP)의 제2 방향(D2)으로의 폭은 기판(100)을 향할수록 좁아질 수 있다. 돌출부(RP)의 제2 방향(D2)으로의 폭은 연결부(LP)의 제2 방향(D2)으로의 폭보다 작을 수 있다. 돌출부(RP)의 제2 방향(D2)으로의 폭은 연결부(LP)의 제2 방향(D2)으로의 폭과 동일할 수 있다. 보다 구체적으로, 연결부(LP)의 하면의 상기 폭과 돌출부(RP)의 상면의 상기 폭은 동일할 수 있다.
돌출부(RP)는 제1 소스/드레인 패턴(SD1)과 인접할 수 있고, 이에 따라 제1 활성 콘택(AC1)과 제1 소스/드레인 패턴(SD1)이 전기적으로 연결될 수 있다. 돌출부(RP)와 제1 소스/드레인 패턴(SD1) 사이에 실리사이드막(SC)이 개재될 수 있다. 실리사이드막(SC)은 돌출부(RP)의 형상(shape)에 대응되어 형성될 수 있다. 결과적으로, 제1 활성 콘택(AC1)은 실리사이드막(SC)을 통해 제1 소스/드레인 패턴(SD1)과 전기적으로 연결될 수 있다.
돌출부(RP)는 평평한 바닥면, 일 방향으로 경사진 측면 및 상기 일 방향과 반대로 경사진 타측면을 포함할 수 있다. 본 발명의 다른 실시예에 의하면, 돌출부(RP)는 평평한 바닥면이 없을 수 있다. 즉, 돌출부(RP)는 뾰족한 형상(pointed shape)을 가질 수 있다. 돌출부(RP)의 상기 뾰족한 형상은 후술하는 사이클 식각 공정을 통해 형성될 수 있다.
도 15 내지 도 20을 참조하여 도 14의 제1 활성 콘택(AC1)을 형성하는 사이클 식각 공정을 설명할 수 있다. 도 15 내지 도 20은 사이클 식각 공정을 설명하기 위한 도 14의 M 영역의 확대도들이다.
사이클 식각 공정은 제1 식각 단계, 제1 도포 단계, 제2 식각 단계, 제2 도포 단계, 제3 식각 단계 및 제4 식각 단계를 포함할 수 있다. 도 15를 참조하면, 제1 식각 단계는 제1 층간 절연막을 관통하여 제1 소스/드레인 패턴(SD1)의 상면이 열리도록 건식 식각(dry etch) 공정이 수행되는 단계이다. 제1 식각 단계는 제1 층간 절연막의 측면을 노출시킬 수 있다. 제1 식각 단계는 목표하는 식각량을 설정하거나 식각률(etch rate)에 따른 공정 시간을 설정하여 수행될 수 있다.
도 16을 참조하면, 제1 도포 단계는 노출된 제1 층간 절연막의 측면 및 제1 소스/드레인 패턴(SD1)의 상면 상에 제1 라이너막(LIN1)을 균일하게 형성하는 단계이다. 제1 도포 단계는 제1 라이너막(LIN1)을 컨포말하게 형성되도록 공정 조건이 조절될 수 있다. 제1 라이너막(LIN1)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산화질화물을 포함할 수 있다. 제1 라이너막(LIN1)의 두께(thickness)는 [5Å 내지 15Å]일 수 있다.
도 17을 참조하면, 제2 식각 단계는 제1 라이너막(LIN1)이 열리도록 건식 식각(dry etch) 공정이 수행되는 단계이다. 제2 식각 단계는 제1 소스/드레인 패턴(SD1)에 인접한 제1 라이너막(LIN1)의 일부분을 노출시킬 수 있다. 제2 식각 단계는 상기 노출된 부분을 통해 제1 소스/드레인 패턴(SD1)의 일부를 리세스할 수 있다. 제2 식각 단계를 통해 형성된 리세스 영역은 사다리꼴 형상을 가질 수 있다. 제2 식각 단계는 제1 소스/드레인 패턴(SD1)의 식각량이 제2 소스/드레인 패턴(도 5b의 SD2)의 식각량보다 많도록 공정 조건이 조절될 수 있다.
도 18을 참조하면, 제2 도포 단계는 제1 라이너막(LIN1)의 측면 및 바닥면, 제2 식각 단계를 통해 노출된 제1 소스/드레인 패턴(SD1)의 상면 상에 제2 라이너막(LIN2)을 균일하게 형성하는 단계이다. 제2 도포 단계는 제2 라이너막(LIN2)을 컨포말하게 형성되도록 공정 조건이 조절될 수 있다. 제2 라이너막(LIN2)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산화질화물을 포함할 수 있다. 제2 라이너막(LIN2)의 두께(thickness)는 [5Å 내지 15Å]일 수 있다.
도 19을 참조하면, 제3 식각 단계는 제2 라이너막(LIN2)이 열리도록 건식 식각(dry etch) 공정이 수행되는 단계이다. 제3 식각 단계는 제1 소스/드레인 패턴(SD1)에 인접한 제2 라이너막(LIN2)의 일부분을 노출시킬 수 있다. 제3 식각 단계는 상기 노출된 부분을 통해 제1 소스/드레인 패턴(SD1)의 일부를 리세스할 수 있다. 제3 식각 단계는 제1 소스/드레인 패턴(SD1)의 식각량이 제2 소스/드레인 패턴(도 5b의 SD2)의 식각량보다 많도록 공정 조건이 조절될 수 있다.
제3 식각 단계를 통해 형성된 리세스 영역은 사다리꼴 형상을 가질 수 있다. 상기 리세스 영역의 제2 방향(D2)에서의 폭은 제2 식각 단계를 통해 형성된 리세스 영역의 제2 방향(D2)에서의 폭보다 좁을 수 있다. 제3 식각 단계를 통해 형성된 리세스 영역은 평평한 바닥면, 일 방향으로 경사진 측면 및 상기 일 방향과 반대로 경사진 타측면을 포함할 수 있다. 본 발명의 다른 실시예에 의하면, 제3 식각 단계를 통해 형성된 리세스 영역은 평평한 바닥면이 없을 수 있다. 즉, 제3 식각 단계를 통해 형성된 리세스 영역은 뾰족한 형상(pointed shape)을 가질 수 있다.
도 20을 참조하면, 제4 식각 단계는 제1 및 제2 라이너막들(LIN1, LIN2)을 제거하는 건식 식각 공정 또는 습식 식각 공정을 수행되는 단계이다. 제4 식각 단계는 목표하는 식각량을 설정하거나 식각률(etch rate)에 따른 공정 시간을 설정하여 수행될 수 있다. 제1 및 제2 라이너막들(LIN1, LIN2)이 제거된 후 제1 활성 콘택(AC1)이 형성될 수 있다. 본 발명의 다른 실시예에 따르면, 제1 및 제2 라이너막들(LIN1, LIN2)이 잔존한 상태에서 제1 활성 콘택(AC1)이 형성될 수 있다. (도 6a 및 도 6b 참고)
사이클 식각 공정을 통해 엔모스펫(NMOSFET) 영역 상의 제1 소스/드레인 패턴(도 5a의 SD1)의 식각량이 피모스펫(PMOSFET) 영역 상의 제2 소스/드레인 패턴(도 5b의 SD2)의 식각량보다 많을 수 있다. 영역에 따라 식각량을 조절함에 따라 제1 및 제2 소스/드레인 패턴들(SD1, SD2)의 저항값을 조절할 수 있다. 또한 소스/드레인 패턴의 리세스 영역이 등방성으로 식각되는 보잉(bowing) 현상을 억제할 수 있다. 이에 따라 반도체 소자의 채널에 인접한 소스/드레인 패턴의 펀치(punch) 현상을 방지할 수 있다. 즉, 반도체 소자의 누설 전류의 발생을 억제할 수 있다.
결과적으로, 본 발명에 따른 반도체 소자는 영역 별로 소스/드레인 패턴의 저항값을 낮춤에 따라 신뢰성이 향상된 반도체 소자를 제공할 수 있다. 또한 저항값을 조절하고 누설 전류를 발생을 방지함에 따라 전기적 특성이 향상된 반도체 소자를 제공할 수 있다.
도 21a 내지 도 21d는 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위한 것으로, 각각 도 4의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다. 도 4 및 도 21a 내지 도 21d를 참조하면, 소자 분리막(ST)은 기판(100)의 상부에 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)을 정의할 수 있다. 제1 활성 패턴(AP1)은 제1 활성 영역(AR1) 상에 정의될 수 있고, 제2 활성 패턴(AP2)은 제2 활성 영역(AR2) 상에 정의될 수 있다. 일 예로, 제1 활성 영역(AR1)은 NMOSFET 영역일 수 있고, 제2 활성 영역(AR2)은 PMOSFET 영역일 수 있다.
소자 분리막(ST)은 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 하부의 측벽을 덮을 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 상부는 소자 분리막(ST) 위로 돌출될 수 있다 (도 21c 참조).
제1 활성 패턴(AP1)은 그의 상부에 제1 소스/드레인 패턴들(SD1) 및 이들 사이의 제1 채널 패턴(CH1)을 포함할 수 있다. 제2 활성 패턴(AP2)은 그의 상부에 제2 소스/드레인 패턴들(SD2) 및 이들 사이의 제2 채널 패턴(CH2)을 포함할 수 있다.
도 21c를 다시 참조하면, 제1 및 제2 채널 패턴들(CH1, CH2) 각각은, 앞서 도 5a 내지 도 5d를 참조하여 설명한 적층된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)을 포함하지 않을 수 있다. 제1 및 제2 채널 패턴들(CH1, CH2) 각각은 소자 분리막(ST) 위로 돌출된 하나의 반도체 기둥 형태를 가질 수 있다.
게이트 전극(GE)은 제1 및 제2 채널 패턴들(CH1, CH2) 각각의 상면(TS) 및 양 측벽들(SW) 상에 제공될 수 있다. 다시 말하면, 본 실시예에 따른 트랜지스터는, 게이트 전극(GE)이 채널을 3차원적으로 둘러싸는 3차원 전계 효과 트랜지스터(예를 들어, FinFET)일 수 있다.
기판(100)의 전면 상에 제1 층간 절연막(110) 및 제2 층간 절연막(120)이 제공될 수 있다. 제1 및 제2 층간 절연막들(110, 120)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)에 각각 연결되는 제1 및 제2 활성 콘택들(AC1, AC2)이 제공될 수 있다. 제2 층간 절연막(120) 및 게이트 캐핑 패턴(GP)을 관통하여 게이트 전극(GE)에 연결되는 게이트 콘택(GC)이 제공될 수 있다. 제1 및 제2 활성 콘택들(AC1, AC2) 및 게이트 콘택들(GC)에 대한 상세한 설명은, 앞서 도 4 및 도 5a 내지 도 5d를 참조하여 설명한 것과 실질적으로 동일할 수 있다.
제2 층간 절연막(120) 상에 제3 층간 절연막(130)이 제공될 수 있다. 제3 층간 절연막(130) 상에 제4 층간 절연막(140)이 제공될 수 있다. 제3 층간 절연막(130) 내에 제1 금속 층(M1)이 제공될 수 있다. 제4 층간 절연막(140) 내에 제2 금속 층(M2)이 제공될 수 있다. 제1 금속 층(M1) 및 제2 금속 층(M2)에 대한 상세한 설명은, 앞서 도 4 및 도 5a 내지 도 5d를 참조하여 설명한 것과 실질적으로 동일할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
AC1: 제1 활성 콘택, AC2: 제2 활성 콘택
FM1: 제1 도전 패턴, FM2: 제2 도전 패턴
BM1: 제1 배리어 패턴, BM2: 제2 배리어 패턴
LIN1: 제1 라이너막, LIN2: 제2 라이너막
SD1: 제1 소스/드레인 패턴, SD2: 제2 소스/드레인 패턴
RSD1: 제1 리세스 깊이, RSD2: 제2 리세스 깊이
SC: 실리사이드막

Claims (10)

  1. 활성 패턴을 포함하는 기판;
    상기 활성 패턴 상의 채널 패턴, 상기 채널 패턴은 서로 이격되어 수직적으로 적층된 복수개의 반도체 패턴들을 포함하고;
    상기 복수개의 반도체 패턴들에 연결된 제1 소스/드레인 패턴 및 제2 소스/드레인 패턴, 상기 제1 소스/드레인 패턴은 엔모스펫(NMOSFET) 영역에 제공되며, 상기 제2 소스/드레인 패턴은 피모스펫(PMOSFET) 영역에 제공되고;
    상기 복수개의 반도체 패턴들 상의 게이트 전극, 상기 게이트 전극은 상기 복수개의 반도체 패턴들 중 서로 인접하는 반도체 패턴들 사이에 개재된 내측 전극들 및 최상부의 반도체 패턴 상의 외측 전극을 포함하고; 및
    상기 제1 소스/드레인 패턴에 전기적으로 연결되는 제1 활성 콘택 및 상기 제2 소스/드레인 패턴에 전기적으로 연결되는 제2 활성 콘택을 포함하되,
    상기 제1 활성 콘택의 제1 리세스 깊이(depth)는 상기 제2 활성 콘택의 제2 리세스 깊이의 1.2배 내지 2.5배인 반도체 소자.
  2. 제1항에 있어서,
    상기 제1 리세스 깊이는, 10.0nm 내지 12.0nm인 반도체 소자.
  3. 제1항에 있어서,
    상기 제2 리세스 깊이는, 5.0nm 내지 7.0nm인 반도체 소자.
  4. 활성 패턴을 포함하는 기판;
    상기 활성 패턴 상의 채널 패턴, 상기 채널 패턴은 서로 이격되어 수직적으로 적층된 복수개의 반도체 패턴들을 포함하고;
    상기 복수개의 반도체 패턴들에 연결된 제1 소스/드레인 패턴 및 제2 소스/드레인 패턴, 상기 제1 소스/드레인 패턴은 엔모스펫(NMOSFET) 영역에 제공되며, 상기 제2 소스/드레인 패턴은 피모스펫(PMOSFET) 영역에 제공되고;
    상기 복수개의 반도체 패턴들 상의 게이트 전극, 상기 게이트 전극은 상기 복수개의 반도체 패턴들 중 서로 인접하는 반도체 패턴들 사이에 개재된 내측 전극들 및 최상부의 반도체 패턴 상의 외측 전극을 포함하고, 상기 내측 전극들은 순차적으로 적층된 제1 내측 전극, 제2 내측 전극 및 제3 내측 전극을 포함하고; 및
    상기 제1 소스/드레인 패턴에 전기적으로 연결되는 제1 활성 콘택 및 상기 제2 소스/드레인 패턴에 전기적으로 연결되는 제2 활성 콘택을 포함하되,
    상기 제1 활성 콘택의 하면은 상기 제3 내측 전극의 하면보다 낮고,
    상기 제2 활성 콘택의 하면은 상기 제3 내측 전극의 하면보다 높은 반도체 소자.
  5. 제4항에 있어서,
    상기 제2 활성 콘택의 하면은 상기 제3 내측 전극의 하면보다 높고 상기 제3 내측 전극의 상면보다 낮은 반도체 소자.
  6. 제4항에 있어서,
    상기 복수개의 반도체 패턴들과 상기 게이트 전극 사이의 게이트 절연막을 더 포함하되,
    상기 제1 활성 콘택의 하면은 상기 제3 내측 전극을 둘러싸는 상기 게이트 절연막의 하면보다 낮은 반도체 소자.
  7. 제6항에 있어서,
    상기 제2 활성 콘택의 하면은 상기 제3 내측 전극을 둘러싸는 상기 게이트 절연막의 하면보다 높고, 상기 제3 내측 전극을 둘러싸는 상기 게이트 절연막의 상면보다 낮은 반도체 소자.
  8. 활성 패턴을 포함하는 기판;
    상기 활성 패턴 상의 채널 패턴, 상기 채널 패턴은 서로 이격되어 수직적으로 적층된 복수개의 반도체 패턴들을 포함하고;
    상기 복수개의 반도체 패턴들에 연결된 소스/드레인 패턴;
    상기 복수개의 반도체 패턴들 상의 게이트 전극;
    상기 소스/드레인 패턴에 전기적으로 연결되는 활성 콘택; 및
    상기 활성 콘택 및 상기 게이트 전극 상의 금속 배선을 포함하되,
    상기 활성 콘택은:
    상기 금속 배선과 상기 소스/드레인 패턴을 연결하는 연결부; 및
    상기 소스/드레인 패턴 내에 함입되는 돌출부를 포함하고,
    상기 돌출부는 폭이 상기 기판을 향할수록 작아지며,
    상기 돌출부의 하면의 레벨은, 상기 복수개의 반도체 패턴들 중 최상부의 반도체 패턴보다 낮은 반도체 소자.
  9. 제8항에 있어서,
    상기 활성 콘택은 도전 패턴 및 상기 도전 패턴을 감싸는 배리어 패턴을 포함하고,
    상기 배리어 패턴 및 상기 소스/드레인 패턴 사이에 개재되는 실리사이드막을 더 포함하되,
    상기 실리사이드막은 상기 돌출부의 형상에 대응되도록 형성되는 반도체 소자.
  10. 제8항에 있어서,
    상기 돌출부는, 뾰족한 형상(pointed shape)을 갖는 반도체 소자.
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