KR20220090672A - 반도체 소자 - Google Patents

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KR20220090672A
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박준범
구상모
김민이
윤석현
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삼성전자주식회사
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    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
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    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
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Abstract

본 발명은 반도체 소자에 관한 것이다. 기판 상의 활성 패턴 및 상기 활성 패턴 상의 소스/드레인 패턴이 제공된다. 상기 소스/드레인 패턴은 상기 활성 패턴의 상면과 접하는 하면을 포함한다. 상기 소스/드레인 패턴에 연결된 채널 패턴, 상기 채널 패턴을 가로지르며 연장되는 게이트 전극, 상기 활성 패턴의 측벽 상으로부터 상기 소스/드레인 패턴의 하부 측벽 상으로 연장되는 펜스 절연막이 제공된다. 상기 소스/드레인 패턴의 상기 하면의 양 측에 제공되고, 상기 활성 패턴과 상기 소스/드레인 패턴 사이에서 상기 펜스 절연막의 내측벽과 접하는 한 쌍의 중간 절연 패턴들이 제공된다.

Description

반도체 소자{Semiconductor device}
본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는 전계 효과 트랜지스터를 포함하는 반도체 소자에 관한 것이다.
반도체 소자는 모스 전계 효과 트랜지스터들(MOS(Metal Oxide Semiconductor) FET)로 구성된 집적회로를 포함한다. 반도체 소자의 크기 및 디자인 룰(Design rule)이 점차 축소됨에 따라, 모스 전계 효과 트랜지스터들의 크기 축소(scale down)도 점점 가속화되고 있다. 모스 전계 효과 트랜지스터들의 크기 축소에 따라 반도체 소자의 동작 특성이 저하될 수 있다. 이에 따라, 반도체 소자의 고집적화에 따른 한계를 극복하면서 보다 우수한 성능을 반도체 소자를 형성하기 위한 다양한 방법이 연구되고 있다.
본 발명이 해결하고자 하는 과제는, 전기적 특성이 향상된 반도체 소자를 제공하는데 있다.
본 발명의 개념에 따른, 반도체 소자는, 기판 상의 활성 패턴; 상기 활성 패턴 상의 소스/드레인 패턴, 상기 소스/드레인 패턴은 상기 활성 패턴의 상면과 접하는 하면을 포함하고; 상기 소스/드레인 패턴에 연결된 채널 패턴; 상기 채널 패턴을 가로지르며 연장되는 게이트 전극; 상기 활성 패턴의 측벽 상으로부터 상기 소스/드레인 패턴의 하부 측벽 상으로 연장되는 펜스 절연막; 및 상기 소스/드레인 패턴의 상기 하면의 양 측에 제공되고, 상기 활성 패턴과 상기 소스/드레인 패턴 사이에서 상기 펜스 절연막의 내측벽과 접하는 한 쌍의 중간 절연 패턴들을 포함할 수 있다.
본 발명의 개념에 따른, 반도체 소자는, 제1 방향으로 서로 인접하는 PMOSFET 영역 및 NMOSFET 영역을 포함하는 기판; 상기 PMOSFET 영역 및 상기 NMOSFET 영역에 각각 제공되는 제1 활성 패턴 및 제2 활성 패턴; 상기 제1 활성 패턴 상의 제1 소스/드레인 패턴 및 상기 제2 활성 패턴 상의 제2 소스/드레인 패턴; 상기 제1 및 제2 활성 패턴들을 각각 가로지르며 상기 제1 방향으로 연장되는 제1 게이트 전극 및 제2 게이트 전극; 상기 제1 소스/드레인 패턴에 연결된 제1 채널 패턴 및 상기 제2 소스/드레인 패턴에 연결된 제2 채널 패턴, 상기 제1 및 제2 채널 패턴들 각각은 순차적으로 서로 이격되어 적층된 제1 반도체 패턴, 제2 반도체 패턴 및 제3 반도체 패턴을 포함하고; 및 상기 제2 소스/드레인 패턴과 상기 제2 활성 패턴 사이에서, 상기 제2 활성 패턴의 상면과 접하는 상기 제2 소스/드레인 패턴의 하면의 양 측에 제공되는 한 쌍의 중간 절연 패턴들을 포함하고, 상기 한 쌍의 중간 절연 패턴들은 상기 NMOSFET 영역에 한정되어 제공될 수 있다.
본 발명의 개념에 따른, 반도체 소자는, 제1 방향으로 서로 인접하는 PMOSFET 영역 및 NMOSFET 영역을 포함하는 기판; 상기 PMOSFET 및 NMOSFET 영역들 상에 각각 제공된 제1 활성 패턴 및 제2 활성 패턴; 상기 제1 활성 패턴 상의 제1 소스/드레인 패턴 및 상기 제2 활성 패턴 상의 제2 소스/드레인 패턴; 상기 제1 소스/드레인 패턴에 연결된 제1 채널 패턴 및 상기 제2 소스/드레인 패턴에 연결된 제2 채널 패턴, 상기 제1 및 제2 채널 패턴들 각각은 순차적으로 서로 이격되어 적층된 제1 반도체 패턴, 제2 반도체 패턴 및 제3 반도체 패턴을 포함하고; 상기 제1 활성 패턴의 측벽 상으로부터 상기 제1 소스/드레인 패턴의 하부 측벽 상으로 연장되는 제1 펜스 절연막; 상기 제2 활성 패턴의 측벽 상으로부터 상기 제2 소스/드레인 패턴의 하부 측벽 상으로 연장되는 제2 펜스 절연막; 상기 제2 소스/드레인 패턴의 하면의 양 측에 제공되고, 상기 제2 활성 패턴과 상기 제2 소스/드레인 패턴 사이에서 상기 제2 펜스 절연막의 내측벽과 접하는 한 쌍의 중간 절연 패턴들; 상기 제1 및 제2 활성 패턴들을 각각 가로지르며 상기 제1 방향으로 연장되는 제1 게이트 전극 및 제2 게이트 전극, 상기 제1 및 제2 게이트 전극들 각각은 상기 기판과 상기 제1 반도체 패턴 사이에 개재된 제1 부분, 상기 제1 반도체 패턴과 상기 제2 반도체 패턴 사이에 개재된 제2 부분, 상기 제2 반도체 패턴과 상기 제3 반도체 패턴 사이에 개재된 제3 부분, 및 상기 제3 반도체 패턴 상의 제4 부분을 포함하고; 상기 제2 게이트 전극의 상기 제1 내지 제3 부분들과 상기 제2 소스/드레인 패턴 사이에 각각 개재된 내측 스페이서들; 상기 제1 채널 패턴과 상기 제1 게이트 전극 사이 및 상기 제2 채널 패턴과 상기 제2 게이트 전극 사이에 각각 개재된 제1 게이트 절연막 및 제2 게이트 절연막; 상기 제1 및 제2 게이트 전극들의 측벽들 상에 각각 제공된 제1 게이트 스페이서 및 제2 게이트 스페이서; 상기 제1 및 제2 게이트 전극들의 상면들 상에 각각 제공된 제1 게이트 캐핑 패턴 및 제2 게이트 캐핑 패턴; 상기 제1 및 제2 게이트 캐핑 패턴들 상의 제1 층간 절연막; 상기 제1 층간 절연막을 관통하여 상기 제1 및 제2 소스/드레인 패턴들에 각각 접속하는 활성 콘택들; 상기 제1 층간 절연막을 관통하여 상기 제1 및 제2 게이트 전극들에 각각 접속하는 게이트 콘택들; 상기 제1 층간 절연막 상의 제2 층간 절연막; 상기 제2 층간 절연막 내에 제공된 제1 금속 층, 상기 제1 금속 층은 상기 활성 콘택들 및 상기 게이트 콘택들과 각각 전기적으로 연결되는 제1 배선들을 포함하고; 상기 제2 층간 절연막 상의 제3 층간 절연막; 및 상기 제3 층간 절연막 내에 제공되고 상기 제1 배선들과 각각 전기적으로 연결되는 제2 배선들을 포함하는 제2 금속 층을 포함할 수 있다.
본 발명에 따른 반도체 소자는, NMOSFET 영역 상의 활성 패턴과 소스/드레인 패턴 사이에 중간 절연 패턴들을 제공하여 하부 누설 전류를 감소시킬 수 있다. 이에 따라, 반도체 소자의 전기적 특성이 향상될 수 있다. 또한, 중간 절연 패턴들이 활성 패턴의 상면을 모두 덮지 않아 소스/드레인 패턴이 에피택시얼하게 형성되는 것을 저해하지 않을 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 2a 내지 도 2d는 각각 도 1의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다.
도 3a 및 도 3b는 도 2c의 Q 영역을 확대한 단면도들이다.
도 3c는 도 2b의 N-N'선에 따른 영역의 확대 평면도이다.
도 4a 내지 도 14d는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 15a 및 도 15b는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 도면들로, 각각 도 1의 A-A'선 및 B-B'선에 따른 단면도들이다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 2a 내지 도 2d는 각각 도 1의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다. 도 3a 및 도 3b는 도 2c의 Q 영역을 확대한 단면도들이다. 도 3c는 도 2b의 N-N'선에 따른 영역의 확대 평면도이다.
도 1 및 도 2a 내지 도 2d를 참조하면, 기판(100) 상에 로직 셀(LC)이 제공될 수 있다. 로직 셀(LC) 상에는 로직 회로를 구성하는 로직 트랜지스터들이 배치될 수 있다. 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함하는 반도체 기판이거나 화합물 반도체 기판일 수 있다. 일 예로, 기판(100)은 실리콘 기판일 수 있다.
로직 셀(LC)은 PMOSFET 영역(PR) 및 NMOSFET 영역(NR)을 포함할 수 있다. 기판(100)의 상부에 형성된 제2 트렌치(TR2)에 의해 PMOSFET 영역(PR) 및 NMOSFET 영역(NR)이 정의될 수 있다. 다시 말하면, PMOSFET 영역(PR) 및 NMOSFET 영역(NR) 사이에 제2 트렌치(TR2)가 위치할 수 있다. PMOSFET 영역(PR) 및 NMOSFET 영역(NR)은, 제2 트렌치(TR2)를 사이에 두고 제1 방향(D1)으로 서로 이격될 수 있다.
기판(100)의 상부에 형성된 제1 트렌치(TR1)에 의해 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)이 정의될 수 있다. 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 각각 PMOSFET 영역(PR) 및 NMOSFET 영역(NR) 상에 제공될 수 있다. 제1 트렌치(TR1)는 제2 트렌치(TR2)에 비해 얕을 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 제2 방향(D2)으로 연장될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 기판(100)의 일부로써, 수직하게 돌출된 부분들일 수 있다.
소자 분리막(ST)이 제1 및 제2 트렌치들(TR1, TR2)을 채울 수 있다. 소자 분리막(ST)은 실리콘 산화막을 포함할 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들은 소자 분리막(ST) 위로 수직하게 돌출될 수 있다 (도 2d 참조). 소자 분리막(ST)은 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들을 덮지 않을 수 있다. 소자 분리막(ST)은 제1 및 제2 활성 패턴들(AP1, AP2)의 하부 측벽들을 덮을 수 있다.
소자 분리막(ST)과 제1 및 제2 활성 패턴들(AP1, AP2) 사이에 라이너 절연막(LIN)이 제공될 수 있다. 라이너 절연막(LIN)은 제1 및 제2 트렌치들(TR1, TR2)을 따라 콘포멀하게 제공될 수 있다. 일 예로, 라이너 절연막(LIN)은 SiN 또는 SiON을 포함할 수 있다.
제1 활성 패턴(AP1) 상에 제1 채널 패턴(CH1)이 제공될 수 있다. 제2 활성 패턴(AP2) 상에 제2 채널 패턴(CH2)을 포함할 수 있다. 제1 채널 패턴(CH1) 및 제2 채널 패턴(CH2) 각각은, 순차적으로 적층된 제1 반도체 패턴(SP1), 제2 반도체 패턴(SP2) 및 제3 반도체 패턴(SP3)을 포함할 수 있다. 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)은 수직 방향(즉, 제3 방향(D3))으로 서로 이격될 수 있다.
제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각은 실리콘(Si), 게르마늄(Ge) 또는 실리콘-게르마늄(SiGe)을 포함할 수 있다. 일 예로, 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각은 결정질 실리콘(crystalline silicon)을 포함할 수 있다.
제1 활성 패턴(AP1)의 상부에 복수개의 제1 리세스들(RS1)이 형성될 수 있다. 제1 소스/드레인 패턴들(SD1)이 제1 리세스들(RS1) 내에 각각 제공될 수 있다. 제1 소스/드레인 패턴들(SD1)은 제1 도전형(예를 들어, p형)의 불순물 영역들일 수 있다. 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에 제1 채널 패턴(CH1)이 개재될 수 있다. 다시 말하면, 적층된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)이 한 쌍의 제1 소스/드레인 패턴들(SD1)을 서로 연결할 수 있다.
제2 활성 패턴(AP2)의 상부에 복수개의 제2 리세스들(RS2)이 형성될 수 있다. 제2 소스/드레인 패턴들(SD2)이 제2 리세스들(RS2) 내에 각각 제공될 수 있다. 제2 소스/드레인 패턴들(SD2)은 제2 도전형(예를 들어, n형)의 불순물 영역들일 수 있다. 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에 제2 채널 패턴(CH2)이 개재될 수 있다. 다시 말하면, 적층된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)이 한 쌍의 제2 소스/드레인 패턴들(SD2)을 서로 연결할 수 있다.
제1 및 제2 소스/드레인 패턴들(SD1, SD2)은 선택적 에피택시얼 성장(SEG: Selective Epitaxial Growth) 공정으로 형성된 에피택시얼 패턴들일 수 있다. 일 예로, 제1 및 제2 소스/드레인 패턴들(SD1, SD2) 각각의 상면은, 제3 반도체 패턴(SP3)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다. 다른 예로, 제1 및 제2 소스/드레인 패턴들(SD1, SD2) 각각의 상면은, 제3 반도체 패턴(SP3)의 상면보다 높을 수 있다.
제1 소스/드레인 패턴들(SD1)은 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소(예를 들어, SiGe)를 포함할 수 있다. 이로써, 한 쌍의 제1 소스/드레인 패턴들(SD1)은, 그들 사이의 제1 채널 패턴(CH1)에 압축 응력(compressive stress)을 제공할 수 있다. 제2 소스/드레인 패턴들(SD2)은 기판(100)과 동일한 반도체 원소(예를 들어, Si)를 포함할 수 있다. 일 예로, 제2 소스/드레인 패턴들(SD2)은 단결정 실리콘을 포함할 수 있다.
각각의 제1 소스/드레인 패턴들(SD1)은 제1 반도체 층(SEL1) 및 제1 반도체 층(SEL1) 상의 제2 반도체 층(SEL2)을 포함할 수 있다. 도 2a를 다시 참조하여, 제1 소스/드레인 패턴(SD1)의 제2 방향(D2)으로의 단면의 형태를 설명한다.
제1 반도체 층(SEL1)은 제1 리세스(RS1)의 내측벽을 덮을 수 있다. 제1 반도체 층(SEL1)의 두께는, 그의 하부에서 그의 상부로 갈수록 얇아질 수 있다. 예를 들어, 제1 리세스(RS1)의 바닥 상의 제1 반도체 층(SEL1)의 제3 방향(D3)으로의 두께는, 제1 리세스(RS1)의 상부 상의 제1 반도체 층(SEL1)의 제2 방향(D2)으로의 두께보다 클 수 있다. 제1 반도체 층(SEL1)은, 제1 리세스(RS1)의 프로파일을 따라 U자 형태를 가질 수 있다.
제2 반도체 층(SEL2)은 제1 반도체 층(SEL1)을 제외한 제1 리세스(RS1)의 남은 영역을 채울 수 있다. 제2 반도체 층(SEL2)의 부피는 제1 반도체 층(SEL1)의 부피보다 클 수 있다. 다시 말하면, 제1 소스/드레인 패턴(SD1)의 전체 부피에 대한 제2 반도체 층(SEL2)의 부피의 비는, 제1 소스/드레인 패턴(SD1)의 전체 부피에 대한 제1 반도체 층(SEL1)의 부피의 비보다 클 수 있다.
제1 반도체 층(SEL1) 및 제2 반도체 층(SEL2) 각각은 실리콘-게르마늄(SiGe)을 포함할 수 있다. 구체적으로, 제1 반도체 층(SEL1)은 상대적으로 저농도의 게르마늄(Ge)을 함유할 수 있다. 본 발명의 다른 실시예로, 제1 반도체 층(SEL1)은 게르마늄(Ge)을 제외한 실리콘(Si)만을 함유할 수도 있다. 제1 반도체 층(SEL1)의 게르마늄(Ge)의 농도는 0 at% 내지 10 at%일 수 있다.
제2 반도체 층(SEL2)은 상대적으로 고농도의 게르마늄(Ge)을 함유할 수 있다. 일 예로, 제2 반도체 층(SEL2)의 게르마늄(Ge)의 농도는 30 at% 내지 70 at%일 수 있다. 제2 반도체 층(SEL2)의 게르마늄(Ge)의 농도는 제3 방향(D3)으로 갈수록 증가할 수 있다. 예를 들어, 제1 반도체 층(SEL1)에 인접하는 제2 반도체 층(SEL2)은 약 40 at%의 게르마늄(Ge) 농도를 갖지만, 제2 반도체 층(SEL2)의 상부는 약 60 at%의 게르마늄(Ge) 농도를 가질 수 있다.
제1 및 제2 반도체 층들(SEL1, SEL2)은, 제1 소스/드레인 패턴(SD1)이 p형을 갖도록 하는 불순물(예를 들어, 보론)을 포함할 수 있다. 제2 반도체 층(SEL2)의 불순물의 농도(예를 들어, 원자 퍼센트)는 제1 반도체 층(SEL1)의 불순물의 농도보다 클 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르며 제1 방향(D1)으로 연장되는 게이트 전극들(GE)이 제공될 수 있다. 게이트 전극들(GE)은 제1 피치(P1)에 따라 제2 방향(D2)으로 배열될 수 있다. 각각의 게이트 전극들(GE)은 제1 및 제2 채널 패턴들(CH1, CH2)과 수직적으로 중첩될 수 있다.
게이트 전극(GE)은, 기판(100)과 제1 반도체 패턴(SP1) 사이에 개재된 제1 부분(P01), 제1 반도체 패턴(SP1)과 제2 반도체 패턴(SP2) 사이에 개재된 제2 부분(P02), 제2 반도체 패턴(SP2)과 제3 반도체 패턴(SP3) 사이에 개재된 제3 부분(P03), 및 제3 반도체 패턴(SP3) 위의 제4 부분(P04)을 포함할 수 있다.
도 2a를 다시 참조하면, PMOSFET 영역(PR) 상의 게이트 전극(GE)의 제1 내지 제3 부분들(P01, P02, P03)은 서로 다른 폭을 가질 수 있다. 예를 들어, 제3 부분(P03)의 제2 방향(D2)으로의 최대폭은, 제2 부분(P02)의 제2 방향(D2)으로의 최대폭보다 클 수 있다. 제1 부분(P01)의 제2 방향(D2)으로의 최대폭은, 제3 부분(P03)의 제2 방향(D2)으로의 최대폭보다 클 수 있다.
도 2d를 다시 참조하면, 게이트 전극(GE)은 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각의 상면(TS), 바닥면(BS) 및 양 측벽들(SW) 상에 제공될 수 있다. 다시 말하면, 본 실시예에 따른 로직 트랜지스터는, 게이트 전극(GE)이 채널을 3차원적으로 둘러싸는 3차원 전계 효과 트랜지스터(예를 들어, MBCFET)일 수 있다.
도 1 및 도 2a 내지 도 2d를 다시 참조하면, 게이트 전극(GE)의 제4 부분(P04)의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 각각 배치될 수 있다. 게이트 스페이서들(GS)은 게이트 전극(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 스페이서들(GS)의 상면들은 게이트 전극(GE)의 상면보다 높을 수 있다. 게이트 스페이서들(GS)의 상면들은 후술할 제1 층간 절연막(110)의 상면과 공면을 이룰 수 있다. 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 두 개로 이루어진 다중 막(multi-layer)을 포함할 수 있다.
게이트 전극(GE) 상에 게이트 캐핑 패턴(GP)이 제공될 수 있다. 게이트 캐핑 패턴(GP)은 게이트 전극(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 캐핑 패턴(GP)은 후술하는 제1 및 제2 층간 절연막들(110, 120)에 대하여 식각 선택성이 있는 물질을 포함할 수 있다. 구체적으로, 게이트 캐핑 패턴(GP)은 SiON, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다.
게이트 전극(GE)과 제1 채널 패턴(CH1) 사이 및 게이트 전극(GE)과 제2 채널 패턴(CH2) 사이에 게이트 절연막(GI)이 개재될 수 있다. 게이트 절연막(GI)은, 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각의 상면(TS), 바닥면(BS) 및 양 측벽들(SW)을 덮을 수 있다. 게이트 절연막(GI)은, 게이트 전극(GE) 아래의 소자 분리막(ST)의 상면을 덮을 수 있다 (도 2d 참조).
본 발명의 일 실시예로, 게이트 절연막(GI)은 실리콘 산화막, 실리콘 산화질화막 및/또는 고유전막을 포함할 수 있다. 상기 고유전막은, 실리콘 산화막보다 유전상수가 높은 고유전율 물질을 포함할 수 있다. 일 예로, 상기 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 하프늄 지르코늄 산화물, 하프늄 탄탈 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다. 다른 실시예로, 본 발명의 반도체 소자는 네거티브 커패시터(Negative Capacitor)를 이용한 NC(Negative Capacitance) FET을 포함할 수 있다. 예를 들어, 게이트 절연막(GI)은 강유전체 특성을 갖는 강유전체 물질막과, 상유전체 특성을 갖는 상유전체 물질막을 포함할 수 있다.
강유전체 물질막은 음의 커패시턴스를 가질 수 있고, 상유전체 물질막은 양의 커패시턴스를 가질 수 있다. 예를 들어, 두 개 이상의 커패시터가 직렬 연결되고, 각각의 커패시터의 커패시턴스가 양의 값을 가질 경우, 전체 커패시턴스는 각각의 개별 커패시터의 커패시턴스보다 감소하게 된다. 반면, 직렬 연결된 두 개 이상의 커패시터의 커패시턴스 중 적어도 하나가 음의 값을 가질 경우, 전체 커패시턴스는 양의 값을 가지면서 각각의 개별 커패시턴스의 절대값보다 클 수 있다.
음의 커패시턴스를 갖는 강유전체 물질막과, 양의 커패시턴스를 갖는 상유전체 물질막이 직렬로 연결될 경우, 직렬로 연결된 강유전체 물질막 및 상유전체 물질막의 전체적인 커패시턴스 값은 증가할 수 있다. 전체적인 커패시턴스 값이 증가하는 것을 이용하여, 강유전체 물질막을 포함하는 트랜지스터는 상온에서 60 mV/decade 미만의 문턱전압이하 스윙(subthreshold swing(SS))을 가질 수 있다.
강유전체 물질막은 강유전체 특성을 가질 수 있다. 강유전체 물질막은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 지르코늄 산화물(hafnium zirconium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide) 및 납 지르코늄 티타늄 산화물(lead zirconium titanium oxide) 중 적어도 하나를 포함할 수 있다. 여기에서, 일 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄 산화물(hafnium oxide)에 지르코늄(Zr)이 도핑된 물질일 수 있다. 다른 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄(Hf)과 지르코늄(Zr)과 산소(O)의 화합물일 수도 있다.
강유전체 물질막은 도핑된 도펀트를 더 포함할 수 있다. 예를 들어, 도펀트는 알루미늄(Al), 티타늄(Ti), 니오븀(Nb), 란타넘(La), 이트륨(Y), 마그네슘(Mg), 실리콘(Si), 칼슘(Ca), 세륨(Ce), 디스프로슘(Dy), 어븀(Er), 가돌리늄(Gd), 게르마늄(Ge), 스칸듐(Sc), 스트론튬(Sr) 및 주석(Sn) 중 적어도 하나를 포함할 수 있다. 강유전체 물질막이 어떤 강유전체 물질을 포함하냐에 따라, 강유전체 물질막에 포함된 도펀트의 종류는 달라질 수 있다.
강유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 도펀트는 예를 들어, 가돌리늄(Gd), 실리콘(Si), 지르코늄(Zr), 알루미늄(Al) 및 이트륨(Y) 중 적어도 하나를 포함할 수 있다.
도펀트가 알루미늄(Al)일 경우, 강유전체 물질막은 3 내지 8 at%(atomic %)의 알루미늄을 포함할 수 있다. 여기에서, 도펀트의 비율은 하프늄 및 알루미늄의 합에 대한 알루미늄의 비율일 수 있다.
도펀트가 실리콘(Si)일 경우, 강유전체 물질막은 2 내지 10 at%의 실리콘을 포함할 수 있다. 도펀트가 이트륨(Y)일 경우, 강유전체 물질막은 2 내지 10 at%의 이트륨을 포함할 수 있다. 도펀트가 가돌리늄(Gd)일 경우, 강유전체 물질막은 1 내지 7 at%의 가돌리늄을 포함할 수 있다. 도펀트가 지르코늄(Zr)일 경우, 강유전체 물질막은 50 내지 80 at%의 지르코늄을 포함할 수 있다.
상유전체 물질막은 상유전체 특성을 가질 수 있다. 상유전체 물질막은 예를 들어, 실리콘 산화물(silicon oxide) 및 고유전율을 갖는 금속 산화물 중 적어도 하나를 포함할 수 있다. 상유전체 물질막에 포함된 금속 산화물은 예를 들어, 하프늄 산화물(hafnium oxide), 지르코늄 산화물(zirconium oxide) 및 알루미늄 산화물(aluminum oxide) 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
강유전체 물질막 및 상유전체 물질막은 동일한 물질을 포함할 수 있다. 강유전체 물질막은 강유전체 특성을 갖지만, 상유전체 물질막은 강유전체 특성을 갖지 않을 수 있다. 예를 들어, 강유전체 물질막 및 상유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 하프늄 산화물의 결정 구조는 상유전체 물질막에 포함된 하프늄 산화물의 결정 구조와 다르다.
강유전체 물질막은 강유전체 특성을 갖는 두께를 가질 수 있다. 강유전체 물질막의 두께는 예를 들어, 0.5 내지 10nm 일 수 있지만, 이에 제한되는 것은 아니다. 각각의 강유전체 물질마다 강유전체 특성을 나타내는 임계 두께가 달라질 수 있으므로, 강유전체 물질막의 두께는 강유전체 물질에 따라 달라질 수 있다.
일 예로, 게이트 절연막은 하나의 강유전체 물질막을 포함할 수 있다. 다른 예로, 게이트 절연막은 서로 간에 이격된 복수의 강유전체 물질막을 포함할 수 있다. 게이트 절연막은 복수의 강유전체 물질막과, 복수의 상유전체 물질막이 교대로 적층된 적층막 구조를 가질 수 있다.
게이트 전극(GE)은, 제1 금속 패턴, 및 상기 제1 금속 패턴 상의 제2 금속 패턴을 포함할 수 있다. 제1 금속 패턴은 게이트 절연막(GI) 상에 제공되어, 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)에 인접할 수 있다. 제1 금속 패턴은 트랜지스터의 문턱 전압을 조절하는 일함수 금속을 포함할 수 있다. 제1 금속 패턴의 두께 및 조성을 조절하여, 트랜지스터의 목적하는 문턱 전압을 달성할 수 있다. 예를 들어, 게이트 전극(GE)의 제1 내지 제3 부분들(P01, P02, P03)은 일함수 금속인 제1 금속 패턴으로 구성될 수 있다.
제1 금속 패턴은 금속 질화막을 포함할 수 있다. 예를 들어, 제1 금속 패턴은 티타늄(Ti), 탄탈(Ta), 알루미늄(Al), 텅스텐(W) 및 몰리브덴(Mo) 중 적어도 하나의 금속 및 질소(N)를 포함할 수 있다. 나아가, 제1 금속 패턴은 탄소(C)를 더 포함할 수도 있다. 제1 금속 패턴은, 적층된 복수개의 일함수 금속막들을 포함할 수 있다.
제2 금속 패턴은 제1 금속 패턴에 비해 저항이 낮은 금속을 포함할 수 있다. 예를 들어, 제2 금속 패턴은 텅스텐(W), 알루미늄(Al), 티타늄(Ti) 및 탄탈(Ta) 중 적어도 하나의 금속을 포함할 수 있다. 예를 들어, 게이트 전극(GE)의 제4 부분(P04)은 제1 금속 패턴 및 제1 금속 패턴 상의 제2 금속 패턴을 포함할 수 있다.
도 2b를 다시 참조하면, NMOSFET 영역(NR) 상에 내측 스페이서들(IP)이 제공될 수 있다. 내측 스페이서들(IP)은, 게이트 전극(GE)의 제1 내지 제3 부분들(P01, P02, P03)과 제2 소스/드레인 패턴(SD2) 사이에 각각 개재될 수 있다. 내측 스페이서들(IP)은 제2 소스/드레인 패턴(SD2)과 직접 접촉할 수 있다. 게이트 전극(GE)의 제1 내지 제3 부분들(P01, P02, P03) 각각은, 내측 스페이서(IP)에 의해 제2 소스/드레인 패턴(SD2)과 이격될 수 있다. 내측 스페이서(IP)에 관한 보다 상세한 설명은 도 3a 내지 도 3c를 참조하여 후술한다.
기판(100) 상에 제1 층간 절연막(110)이 제공될 수 있다. 제1 층간 절연막(110)은 게이트 스페이서들(GS) 및 제1 및 제2 소스/드레인 패턴들(SD1, SD2)을 덮을 수 있다. 제1 층간 절연막(110)의 상면은, 게이트 캐핑 패턴(GP)의 상면 및 게이트 스페이서(GS)의 상면과 실질적으로 공면을 이룰 수 있다. 제1 층간 절연막(110) 상에, 게이트 캐핑 패턴(GP)을 덮는 제2 층간 절연막(120)이 배치될 수 있다. 일 예로, 제1 및 제2 층간 절연막들(110, 120)은 실리콘 산화막을 포함할 수 있다.
로직 셀(LC)의 양 측에 제2 방향(D2)으로 서로 대향하는 한 쌍의 분리 구조체들(DB)이 제공될 수 있다. 분리 구조체(DB)는 제1 방향(D1)으로 게이트 전극들(GE)과 평행하게 연장될 수 있다. 분리 구조체(DB)와 그에 인접하는 게이트 전극(GE)간의 피치는 제1 피치(P1)와 동일할 수 있다.
분리 구조체(DB)는 제1 및 제2 층간 절연막들(110, 120)을 관통하여, 제1 및 제2 활성 패턴들(AP1, AP2) 내부로 연장될 수 있다. 분리 구조체(DB)는 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 상부를 관통할 수 있다. 분리 구조체(DB)는, 로직 셀(LC)의 제1 및 제2 활성 영역들(PR, NR)을 인접하는 로직 셀의 활성 영역으로부터 분리시킬 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2) 각각 상에, 분리 구조체(DB)에 인접하는 희생층들(SAL)이 제공될 수 있다. 희생층들(SAL)은, 서로 이격되어 적층될 수 있다. 희생층들(SAL)은, 게이트 전극(GE)의 제1 내지 제3 부분들(P01, P02, P03)과 각각 동일한 레벨에 위치할 수 있다. 분리 구조체(DB)는 희생층들(SAL)을 관통할 수 있다.
희생층들(SAL)은 실리콘-게르마늄(SiGe)을 포함할 수 있다. 희생층들(SAL) 각각의 게르마늄(Ge)의 농도는 10 at% 내지 30 at%일 수 있다. 희생층(SAL)의 게르마늄의 농도는, 앞서 설명한 제1 반도체 층(SEL1)의 게르마늄의 농도보다 높을 수 있다.
제1 및 제2 층간 절연막들(110, 120)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 각각 전기적으로 연결되는 활성 콘택들(AC)이 제공될 수 있다. 한 쌍의 활성 콘택들(AC)이, 게이트 전극(GE)의 양 측에 각각 제공될 수 있다. 평면적 관점에서, 활성 콘택(AC)은 제1 방향(D1)으로 연장되는 바 형태를 가질 수 있다.
활성 콘택(AC)은 자기 정렬된 콘택(self-aligned contact)일 수 있다. 다시 말하면, 활성 콘택(AC)은 게이트 캐핑 패턴(GP) 및 게이트 스페이서(GS)를 이용하여 자기 정렬적으로 형성될 수 있다. 예를 들어, 활성 콘택(AC)은 게이트 스페이서(GS)의 측벽의 적어도 일부를 덮을 수 있다. 도시되진 않았지만, 활성 콘택(AC)은, 게이트 캐핑 패턴(GP)의 상면의 일부를 덮을 수 있다.
활성 콘택(AC)과 제1 소스/드레인 패턴(SD1) 사이, 및 활성 콘택(AC)과 제2 소스/드레인 패턴(SD2) 사이에 실리사이드 패턴들(SC)이 각각 개재될 수 있다. 활성 콘택(AC)은, 실리사이드 패턴(SC)을 통해 소스/드레인 패턴(SD1, SD2)과 전기적으로 연결될 수 있다. 실리사이드 패턴(SC)은 금속-실리사이드(Metal-Silicide)를 포함할 수 있으며, 일 예로, 실리사이드 패턴(SC)은 티타늄-실리사이드, 탄탈륨-실리사이드, 텅스텐-실리사이드, 니켈-실리사이드, 및 코발트-실리사이드 중 적어도 하나를 포함할 수 있다.
제2 층간 절연막(120) 및 게이트 캐핑 패턴(GP)을 관통하여 게이트 전극(GE)과 전기적으로 연결되는 게이트 콘택(GC)이 제공될 수 있다. 일 예로, 도 2b를 참조하면, 게이트 콘택(GC)에 인접하는 활성 콘택들(AC) 각각의 상부는, 상부 절연 패턴(UIP)으로 채워질 수 있다. 이로써, 게이트 콘택(GC)이 인접하는 활성 콘택(AC)과 접촉하여 쇼트가 발생하는 공정 결함을 방지할 수 있다.
활성 콘택(AC) 및 게이트 콘택(GC) 각각은, 도전 패턴(FM) 및 도전 패턴(FM)을 감싸는 배리어 패턴(BM)을 포함할 수 있다. 예를 들어, 도전 패턴(FM)은 알루미늄, 구리, 텅스텐, 몰리브데늄 및 코발트 중 적어도 하나의 금속을 포함할 수 있다. 배리어 패턴(BM)은 도전 패턴(FM)의 측벽들 및 바닥면을 덮을 수 있다. 배리어 패턴(BM)은 금속막/금속 질화막을 포함할 수 있다. 상기 금속막은 티타늄, 탄탈륨, 텅스텐, 니켈, 코발트 및 백금 중 적어도 하나를 포함할 수 있다. 상기 금속 질화막은 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 텅스텐 질화막(WN), 니켈 질화막(NiN), 코발트 질화막(CoN) 및 백금 질화막(PtN) 중 적어도 하나를 포함할 수 있다.
제3 층간 절연막(130) 내에 제1 금속 층(M1)이 제공될 수 있다. 제1 금속 층(M1)은 제1 하부 배선들(M1_R), 제2 하부 배선들(M1_I) 및 하부 비아들(VI1)을 포함할 수 있다. 하부 비아들(VI1)은, 제1 및 제2 하부 배선들(M1_R, M1_I) 아래에 제공될 수 있다.
제1 하부 배선들(M1_R) 각각은 로직 셀(LC)을 가로지르며 제2 방향(D2)으로 연장될 수 있다. 제1 하부 배선들(M1_R) 각각은 파워 배선일 수 있다. 예를 들어, 제1 하부 배선(M1_R)에 드레인 전압(VDD) 또는 소스 전압(VSS)이 인가될 수 있다.
도 1을 참조하면, 로직 셀(LC)에 제2 방향(D2)으로 연장되는 제1 셀 경계(CB1)가 정의될 수 있다. 로직 셀(LC)에 있어서, 제1 셀 경계(CB1)의 반대편에 제2 방향(D2)으로 연장되는 제2 셀 경계(CB2)가 정의될 수 있다. 제1 셀 경계(CB1) 상에 드레인 전압(VDD), 즉 파워 전압이 인가되는 제1 하부 배선(M1_R)이 배치될 수 있다. 드레인 전압(VDD)이 인가되는 제1 하부 배선(M1_R)은, 제1 셀 경계(CB1)를 따라 제2 방향(D2)으로 연장될 수 있다. 제2 셀 경계(CB2) 상에 소스 전압(VSS), 즉 접지 전압이 인가되는 제1 하부 배선(M1_R)이 배치될 수 있다. 소스 전압(VSS)이 인가되는 제1 하부 배선(M1_R)은, 제2 셀 경계(CB2)를 따라 제2 방향(D2)으로 연장될 수 있다.
제2 하부 배선들(M1_I)은, 드레인 전압(VDD)이 인가되는 제1 하부 배선(M1_R)과 소스 전압(VSS)이 인가되는 제1 하부 배선(M1_R) 사이에 제1 방향(D1)을 따라 배치될 수 있다. 제2 하부 배선들(M1_I) 각각은, 제2 방향(D2)으로 연장되는 라인 형태 또는 바 형태를 가질 수 있다. 제2 하부 배선들(M1_I)은, 제2 피치(P2)로 제1 방향(D1)을 따라 배열될 수 있다. 제2 피치(P2)는 제1 피치(P1)보다 작을 수 있다.
하부 비아들(VI1)은 제1 금속 층(M1)의 제1 및 제2 하부 배선들(M1_R, M1_I) 아래에 제공될 수 있다. 하부 비아들(VI1)은, 활성 콘택들(AC)과 제1 및 제2 하부 배선들(M1_R, M1_I) 사이에 각각 개재될 수 있다. 하부 비아들(VI1)은, 게이트 콘택들(GC)과 제2 하부 배선들(M1_I) 사이에 각각 개재될 수 있다.
제1 금속 층(M1)의 하부 배선(M1_R 또는 M1_I)과 그 아래의 하부 비아(VI1)는, 서로 각각 별도의 공정으로 형성될 수 있다. 다시 말하면, 하부 배선(M1_R 또는 M1_I) 및 하부 비아(VI1) 각각은 싱글 다마신 공정으로 형성될 수 있다. 본 실시예에 따른 반도체 소자는, 20 nm 미만의 공정을 이용하여 형성된 것일 수 있다.
제4 층간 절연막(140) 내에 제2 금속 층(M2)이 제공될 수 있다. 제2 금속 층(M2)은 상부 배선들(M2_I)을 포함할 수 있다. 상부 배선들(M2_I) 각각은 제1 방향(D1)으로 연장되는 라인 형태 또는 바 형태를 가질 수 있다. 다시 말하면, 상부 배선들(M2_I)은 제1 방향(D1)으로 서로 평행하게 연장될 수 있다. 평면적 관점에서, 상부 배선들(M2_I)은 게이트 전극들(GE)과 평행할 수 있다. 상부 배선들(M2_I)은 제3 피치로 제2 방향(D2)을 따라 배열될 수 있다. 제3 피치는 제1 피치(P1)보다 작을 수 있다. 제3 피치는 제2 피치(P2)보다 클 수 있다.
제2 금속 층(M2)은, 상부 비아들(VI2)을 더 포함할 수 있다. 상부 비아들(VI2)은 상부 배선들(M2_I) 아래에 제공될 수 있다. 상부 비아들(VI2)은, 하부 배선들(M1_R, M1_I)과 상부 배선들(M2_I) 사이에 각각 개재될 수 있다.
제2 금속 층(M2)의 상부 배선(M2_I)과 그 아래의 상부 비아(VI2)는 서로 동일한 공정으로 일체로 형성될 수 있다. 다시 말하면, 제2 금속 층(M2)의 상부 배선(M2_I) 및 상부 비아(VI2)는 듀얼 다마신 공정으로 함께 형성될 수 있다.
제1 금속 층(M1)의 하부 배선들(M1_R, M1_I)과 제2 금속 층(M2)의 상부 배선들(M2_I)은 서로 동일하거나 다른 도전 물질을 포함할 수 있다. 예를 들어, 하부 배선들(M1_R, M1_I)과 상부 배선들(M2_I)은, 알루미늄, 구리, 텅스텐, 몰리브데늄 및 코발트 중에서 선택된 적어도 하나의 금속 물질을 포함할 수 있다.
본 발명의 일 실시예로, 도시되진 않았지만, 제4 층간 절연막(140) 상에 적층된 금속 층들(예를 들어, M3, M4, M5 등)이 추가로 제공될 수 있다. 상기 적층된 금속 층들 각각은 라우팅 배선들을 포함할 수 있다.
도 2c를 참조하면, 소자 분리막(ST)에 의하여 노출된 라이너 절연막(LIN)을 덮는 펜스 절연막(SF1, SF2)이 제공될 수 있다. 제1 펜스 절연막(SF1)은 제1 활성 패턴(AP1)의 측벽을 덮을 수 있고, 제2 펜스 절연막(SF2)은 제2 활성 패턴(AP2)의 측벽을 덮을 수 있다. 펜스 절연막들(SF1, SF2)의 하면들은 제2 트렌치(TR2) 내에서 소자 분리막(ST)과 접할 수 있다. 제1 펜스 절연막(SF1) 및 제2 펜스 절연막(SF2)은 각각 SiOCN, SiON, 또는 SiCN 중 적어도 하나를 포함할 수 있다. 일 예로, 제1 펜스 절연막(SF1) 및 제2 펜스 절연막(SF2)은 비정질 절연막일 수 있다.
도 2c, 도 3a, 도 3b 및 도 3c를 참조하여, 제1 소스/드레인 패턴(SD1) 및 제2 소스/드레인 패턴(SD2)과 인접한 영역이 보다 상세히 설명된다.
제1 소스/드레인 패턴(SD1) 및 제2 소스/드레인 패턴(SD2)은 각각 제1 리세스(RS1) 및 제2 리세스(RS2) 내에 제공될 수 있다. 제2 소스/드레인 패턴(SD2)을 기준으로 설명하면, 제2 소스/드레인 패턴(SD2)의 하부(PB)가 제2 리세스(RS2) 내에 제공될 수 있다.
제1 및 제2 리세스들(RS1, RS2)의 바닥면들은 각각 제1 및 제2 활성 패턴들(AP1, AP2)의 최상부 보다 낮을 수 있다. 즉, 제1 및 제2 활성 패턴들(AP1, AP2) 각각은 제1 및 제2 리세스들(RS1, RS2)의 바닥면들 위로 돌출된 에지 부분들(EP)을 포함할 수 있다. 에지 부분들(EP)은 라이너 절연막(LIN)을 따라 제3 방향(D3)으로 돌출될 수 있다. 라이너 절연막(LIN)은 에지 부분들(EP)의 측벽을 덮을 수 있다. 일 예로, 라이너 절연막(LIN)의 최상부는 에지 부분들(EP)의 최상부와 실질적으로 동일 레벨일 수 있다. 제1 펜스 절연막(SF1) 및 제2 펜스 절연막(SF2)은 라이너 절연막(LIN) 보다 제3 방향(D3)으로 돌출될 수 있다.
제2 소스/드레인 패턴(SD2)은 제2 활성 패턴(AP2)과 접하는 하면(BF)을 포함할 수 있다. 제2 소스/드레인 패턴(SD2)의 하면(BF)의 양 측에 한 쌍의 중간 절연 패턴들(RQ)이 제공될 수 있다. 즉, 한 쌍의 중간 절연 패턴들(RQ)이 제2 소스/드레인 패턴(SD2)의 하면(BF)을 사이에 두고 이격될 수 있다. 한 쌍의 중간 절연 패턴들(RQ)은 적어도 그 하부가 제2 리세스(RS2) 내에 배치될 수 있다.
한 쌍의 중간 절연 패턴들(RQ) 각각은 제2 활성 패턴(AP2)과 제2 소스/드레인 패턴(SD2) 사이에 제공되며, 제2 펜스 절연막(SF2)의 내측벽과 접할 수 있다. 즉, 한 쌍의 중간 절연 패턴들(RQ) 각각은 제2 활성 패턴(AP2)의 상면, 제2 소스/드레인 패턴(SD2)의 하부(PB)의 측벽, 및 제2 펜스 절연막(SF2)의 내측벽에 의하여 정의되는 공간을 점유할 수 있다. 일 예로, 한 쌍의 중간 절연 패턴들(RQ) 각각은 이에 인접한 에지 부분들(EP)의 내측벽과 접할 수 있다. 라이너 절연막(LIN)이 제공되는 경우, 중간 절연 패턴들(RQ) 각각은 라이너 절연막(LIN)의 상부와 연결될 수 있다.
제2 소스/드레인 패턴(SD2)의 상부(PT)는 한 쌍의 중간 절연 패턴들(RQ) 각각 상으로 연장되며 한 쌍의 중간 절연 패턴들(RQ)을 덮을 수 있다. 한 쌍의 중간 절연 패턴들(RQ)과 제2 소스/드레인 패턴(SD2)의 하면(BF)은 제2 활성 패턴(AP2)을 공통적으로 덮을 수 있다. 하나의 제2 소스/드레인 패턴(SD2) 아래에 한 쌍의 중간 절연 패턴들(RQ)이 제공될 수 있다. 일 예로, 게이트 전극(GE)이 연장되는 방향인 제1 방향(D1)에 따른 단면적 관점에서, 한 쌍의 중간 절연 패턴들(RQ)은 제2 활성 패턴(AP2)의 상면의 약 10% 내지 약 30%를 덮을 수 있다. 한 쌍의 중간 절연 패턴들(RQ)에 의하여 제2 소스/드레인 패턴(SD2)과 제2 활성 패턴(AP2)의 접촉 면적이 줄어들 수 있으며, 이에 따라 인접한 제2 소스/드레인 패턴들(SD2) 사이의 누설 전류가 줄어들 수 있다.
NMOSFET 영역 상에 제공되는 NMOSFET 트랜지스터는 PMOSFET 트랜지스터와 비교하여 도핑 농도가 높거나 확산 거리(diffusion length)가 긴 불순물이 사용될 수 있다. 그 결과, 제2 소스/드레인 패턴들(SD2) 아래의 제2 활성 패턴(AP2)의 상부를 통한 하부 누설 전류가 증가될 수 있다. 본 발명의 실시예들에 따르면, 중간 절연 패턴들(RQ)에 의하여 하부 누설 전류를 감소시킬 수 있어 반도체 소자의 동작 특성을 향상시킬 수 있다. 또한, 중간 절연 패턴들(RQ)이 제2 활성 패턴(AP2)의 상면을 모두 덮지 않아 제2 소스/드레인 패턴(SD2)과 제2 활성 패턴(AP2)이 직접 연결될 수 있으므로 제2 활성 패턴(AP2)으로부터 제2 소스/드레인 패턴(SD2)이 에피택시얼하게 성장되는 것을 저해하지 않을 수 있다.
중간 절연 패턴들(RQ)은 NMOSFET 영역(NR)에 한정되어 제공되며, PMOSFET 영역(PR) 상에는 제공되지 않을 수 있다. 즉, 제1 활성 패턴(AP1)과 제1 소스/드레인 패턴(SD1) 사이에는 중간 절연 패턴들(RQ)이 제공되지 않을 수 있다. 즉, 제1 소스/드레인 패턴(SD1) 하부의 측벽은 제1 활성 패턴(AP1) 및 제1 펜스 절연막(FS1)과 접할 수 있다. 그 결과, 제1 활성 패턴(AP1)과 제1 소스/드레인 패턴(SD1)의 제1 접촉 면적은 제2 활성 패턴(AP2)과 제2 소스/드레인 패턴(SD2)의 제2 접촉 면적보다 클 수 있다.
중간 절연 패턴들(RQ)은 내측 스페이서들(IP)과 함께 형성되며 실질적으로 동일한 물질을 포함할 수 있다. 일 예로, 중간 절연 패턴들(RQ) 및 내측 스페이서들(IP)은 SiN, SiCN, 또는 SiOCN 중 하나를 포함할 수 있다. 중간 절연 패턴들(RQ) 및 내측 스페이서들(IP)은 결정질 절연막일 수 있다. 중간 절연 패턴들(RQ)은 내측 스페이서들(IP)은 제2 펜스 절연막(SF2)과 다른 물질을 포함할 수 있다. 즉, 중간 절연 패턴들(RQ) 및 내측 스페이서들(IP)은 SiN, SiCN, 또는 SiOCN 중 하나를 포함할 수 있고, 제2 펜스 절연막(SF2)은 SiN, SiCN, 또는 SiOCN 중 다른 하나를 포함할 수 있다. 일 예로, 중간 절연 패턴들(RQ) 및 내측 스페이서들(IP)은 SiN을 포함하고, 제2 펜스 절연막(SF2)은 SiOCN을 포함할 수 있다.
일 예로, 내측 스페이서들(IP)은 제1 반도체 패턴(SP1)과 제2 반도체 패턴(SP2)을 사이에 두고 제3 방향(D3)으로 상호 이격될 수 있다. 중간 절연 패턴들(RQ)은 내측 스페이서들(IP) 중 최하층(IP_b)과 동일 레벨에 배치될 수 있다. 도 3a 내지 도 3c에 도시된 것과 같이, 한 쌍의 중간 절연 패턴들(RQ)은 제1 중간 절연 패턴(RQ_R) 및 제2 중간 절연 패턴(RQ_L)을 포함할 수 있다. 도 3a에 도시된 것과 같이 제1 중간 절연 패턴(RQ_R) 및 제2 중간 절연 패턴(RQ_L)은 대칭적으로 서로 동일한 형상을 가질 수 있으나, 이와는 달리 도 3b와 같이 하나가 다른 하나보다 더 크거나 다른 형상을 가질 수 있다.
도 3c에 도시된 것과 같이, 한 쌍의 중간 절연 패턴들(RQ) 각각은 제2 소스/드레인 패턴(SD2)을 사이에 두고 이격되는 한 쌍의 최하층 내측 스페이서들(IP_b)을 각각 연결할 수 있다. 그 결과, 제2 소스/드레인 패턴(SD2)은 평면적 관점에서 한 쌍의 최하층 내측 스페이서들(IP_b)과 한 쌍의 중간 절연 패턴들(RQ)로 둘러싸일 수 있다. 이와는 달리, 중간 절연 패턴들(RQ) 중 적어도 일부는 최하층 내측 스페이서들(IP_b)과 연결되지 않을 수 있다.
도 4a 내지 도 14d는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다. 구체적으로, 도 4a, 도 5a, 도 6a, 도 7a, 도 8a, 도 12a, 도 13a 및 도 14a는 도 1의 A-A'선에 대응하는 단면도들이다. 도 9a, 도 10a, 도 11a, 도 12b, 도 13b 및 도 14b는 도 1의 B-B'선에 대응하는 단면도들이다. 도 7b, 도 8b, 도 9b, 도 11b, 도 12c 및 도 14c는 도 1의 C-C'선에 대응하는 단면도들이다. 도 4b, 도 5b, 도 6b, 도 7c, 도 12d, 도 13c 및 도 14d는 도 1의 D-D'선에 대응하는 단면도들이다.
도 4a 및 도 4b를 참조하면, PMOSFET 영역(PR) 및 NMOSFET 영역(NR)을 포함하는 기판(100)이 제공될 수 있다. 기판(100) 상에 서로 교번적으로 적층된 희생층들(SAL) 및 활성층들(ACL)이 형성될 수 있다. 희생층들(SAL)은 실리콘(Si), 게르마늄(Ge) 및 실리콘-게르마늄(SiGe) 중 하나를 포함할 수 있고, 활성층들(ACL)은 실리콘(Si), 게르마늄(Ge) 및 실리콘-게르마늄(SiGe) 중 다른 하나를 포함할 수 있다.
예를 들어, 희생층들(SAL)은 실리콘-게르마늄(SiGe)을 포함할 수 있고, 활성층들(ACL)은 실리콘(Si)을 포함할 수 있다. 희생층들(SAL) 각각의 게르마늄(Ge)의 농도는 10 at% 내지 30 at%일 수 있다.
기판(100)의 PMOSFET 영역(PR) 및 NMOSFET 영역(NR) 상에 마스크 패턴들(MAP)이 각각 형성될 수 있다. 상기 마스크 패턴들(MAP)은 제2 방향(D2)으로 연장되는 라인 형태 또는 바(bar) 형태를 가질 수 있다.
상기 마스크 패턴들(MAP)을 식각 마스크로 제1 패터닝 공정을 수행하여, 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)을 정의하는 제1 트렌치(TR1)가 형성될 수 있다. 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 PMOSFET 영역(PR) 및 NMOSFET 영역(NR) 상에 각각 형성될 수 있다. 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2) 각각은, 그의 상부에 서로 교번적으로 적층된 희생층들(SAL) 및 활성층들(ACL)을 포함할 수 있다.
기판(100) 상에 제2 패터닝 공정을 수행하여, PMOSFET 영역(PR) 및 NMOSFET 영역(NR)을 정의하는 제2 트렌치(TR2)가 형성될 수 있다. 제2 트렌치(TR2)는 제1 트렌치(TR1)보다 깊게 형성될 수 있다. 이후, 기판(100) 상에 제1 및 제2 트렌치들(TR1, TR2)을 콘포멀하게 덮는 라이너 절연막(LIN)이 형성될 수 있다. 일 예로, 라이너 절연막(LIN)은 SiN 또는 SiON을 포함할 수 있다.
도 5a 및 도 5b를 참조하면, 기판(100) 상에 제1 및 제2 트렌치들(TR1, TR2)을 채우는 소자 분리막(ST)이 형성될 수 있다. 구체적으로, 기판(100) 상에 제1 및 제2 활성 패턴들(AP1, AP2)을 덮는 절연막이 형성될 수 있다. 희생층들(SAL)이 노출될 때까지 상기 절연막을 리세스하여, 소자 분리막(ST)이 형성될 수 있다.
소자 분리막(ST)은, 실리콘 산화막 같은 절연 물질을 포함할 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 상부는 소자 분리막(ST) 위로 노출될 수 있다. 다시 말하면, 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 상부는 소자 분리막(ST) 위로 수직하게 돌출될 수 있다.
도 6a 및 도 6b를 참조하면, 기판(100) 상에, 제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르는 희생 패턴들(PP)이 형성될 수 있다. 각각의 희생 패턴들(PP)은 제1 방향(D1)으로 연장되는 라인 형태(line shape) 또는 바 형태(bar shape)로 형성될 수 있다. 희생 패턴들(PP)은 소정의 피치로 제2 방향(D2)을 따라 배열될 수 있다.
구체적으로 희생 패턴들(PP)을 형성하는 것은, 기판(100)의 전면 상에 희생막을 형성하는 것, 상기 희생막 상에 하드 마스크 패턴들(MP)을 형성하는 것, 및 하드 마스크 패턴들(MP)을 식각 마스크로 상기 희생막을 패터닝하는 것을 포함할 수 있다. 상기 희생막은 폴리 실리콘을 포함할 수 있다.
희생 패턴들(PP) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 형성될 수 있다. 게이트 스페이서들(GS)을 형성하는 것은, 기판(100)의 전면 상에 게이트 스페이서막을 콘포멀하게 형성하는 것, 및 상기 게이트 스페이서막을 이방성 식각하는 것을 포함할 수 있다. 상기 게이트 스페이서막은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 상기 게이트 스페이서막은 SiCN, SiCON 및 SiN 중 적어도 두 개를 포함하는 다중 막(multi-layer)일 수 있다.
도 7a 내지 도 7c를 참조하면, NMOSFET 영역(NR)을 덮는 제1 마스크 패턴(HM1)을 형성한 후, 제1 활성 패턴(AP1)의 상부에 제1 리세스들(RS1)을 형성할 수 있다. 제1 리세스들(RS1)을 형성하는 동안, 제1 활성 패턴들(AP1) 각각의 양 측 상의 소자 분리막(ST)이 리세스될 수 있다 구체적으로, 하드 마스크 패턴들(MP) 및 게이트 스페이서들(GS)을 식각 마스크로 제1 활성 패턴(AP1)의 상부를 식각하여, 제1 리세스들(RS1)이 형성될 수 있다. PMOSFET 영역(PR)을 덮는 제1 펜스 절연막(SF1)이 형성될 수 있다. 제1 펜스 절연막(SF1)은 PMOSFET 영역(PR)을 덮는 절연막을 형성한 후 식각 공정을 수행하여 제1 리세스들(RS1)을 노출하도록 형성될 수 있다. 제1 펜스 절연막(SF1)은 SiOCN, SiON, 또는 SiCN 중 적어도 하나로 형성될 수 있다.
도 8a 및 도 8b를 참조하면, 제1 리세스들(RS1) 내에 제1 소스/드레인 패턴들(SD1)이 각각 형성될 수 있다. 구체적으로, 제1 리세스(RS1)의 내측벽을 시드층(seed layer)으로 하는 제1 SEG(selective epitaxial growth)공정을 수행하여, 제1 반도체 층(SEL1)이 형성될 수 있다. 제1 반도체 층(SEL1)은, 제1 리세스(RS1)에 의해 노출된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 및 기판(100)을 시드로 하여 성장될 수 있다. 일 예로, 상기 제1 SEG 공정은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정 또는 분자 빔 에피택시(Molecular Beam Epitaxy: MBE) 공정을 포함할 수 있다.
제1 반도체 층(SEL1)은 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소(예를 들어, SiGe)를 포함할 수 있다. 제1 반도체 층(SEL1)은 상대적으로 저농도의 게르마늄(Ge)을 함유할 수 있다. 본 발명의 다른 실시예로, 제1 반도체 층(SEL1)은 게르마늄(Ge)을 제외한 실리콘(Si)만을 함유할 수도 있다. 제1 반도체 층(SEL1)의 게르마늄(Ge)의 농도는 0 at% 내지 10 at%일 수 있다.
제1 반도체 층(SEL1) 상에 제2 SEG 공정을 수행하여, 제2 반도체 층(SEL2)이 형성될 수 있다. 제2 반도체 층(SEL2)은 제1 리세스(RS1)를 완전히 채우도록 형성될 수 있다. 제2 반도체 층(SEL2)은 상대적으로 고농도의 게르마늄(Ge)을 함유할 수 있다. 일 예로, 제2 반도체 층(SEL2)의 게르마늄(Ge)의 농도는 30 at% 내지 70 at%일 수 있다.
제1 반도체 층(SEL1) 및 제2 반도체 층(SEL2)은 제1 소스/드레인 패턴(SD1)을 구성할 수 있다. 상기 제1 및 제2 SEG 공정 동안, 불순물이 인-시추(in-situ)로 주입될 수 있다. 다른 예로, 제1 소스/드레인 패턴(SD1)이 형성된 후 제1 소스/드레인 패턴(SD1)에 불순물이 주입될 수 있다. 제1 소스/드레인 패턴(SD1)은 제1 도전형(예를 들어, p형)을 갖도록 도핑될 수 있다.
도 9a 및 도 9b를 참조하여, 제1 마스크 패턴(HM1)의 제거 후, PMOSFET 영역(PR)을 덮는 제2 마스크 패턴(HM2)을 형성하고, 제2 활성 패턴(AP2)의 상부에 제2 리세스들(RS2)을 형성할 수 있다. 제2 리세스들(RS2)을 형성하는 동안, 제2 활성 패턴들(AP2) 각각의 양 측 상의 소자 분리막(ST)이 리세스될 수 있다 NMOSFET 영역(NR)을 덮는 제2 펜스 절연막(SF2)이 형성될 수 있다. 제2 펜스 절연막(SF2)은 NMOSFET 영역(NR)을 덮는 절연막을 형성한 후 식각 공정을 수행하여 제2 리세스들(RS2)을 노출하도록 형성될 수 있다. 제2 펜스 절연막(SF2)은 SiOCN, SiON, 또는 SiCN 중 적어도 하나로 형성될 수 있다. 다른 실시예에 있어서, 제2 펜스 절연막(SF2)은 도 7a 및 도 7b를 참조하여 설명된 제1 펜스 절연막(SF1)의 형성 시에 함께 형성될 수 있다. 또 다른 실시예에 있어서, 제1 및 제2 펜스 절연막들(SF1, SF2)은 게이트 스페이서들(GS)의 형성 시 적어도 그 일부가 함께 형성될 수 있다.
도 10a 및 도 10b를 참조하여, NMOSFET 영역(NR) 상의 희생층들(SAL)이 선택적으로 식각되어 제2 리세스들(RS2)로부터 연장되는 수평 리세스들(LR)이 형성될 수 있다. 수평 리세스들(LR)은 희생층들(SAL)에 식각 선택성이 있는 에천트로 수행될 수 있다.
도 11a 및 도 11b를 참조하여, 수평 리세스들(LR)을 채우는 내측 스페이서들(IP)이 형성될 수 있다. 내측 스페이서들(IP)은 제2 리세스들(RS2)을 덮는 절연막을 형성한 후 식각 공정을 수행하여 형성될 수 있다. 내측 스페이서들(IP)이 형성되는 동안 제2 활성 패턴(AP2)의 상면 상에 한 쌍의 중간 절연 패턴들(RQ)이 형성될 수 있다. 중간 절연 패턴들(RQ)은 도 3a 및 도 3b를 참조하여 설명된 에지 부분들(EP)에 인접하여 형성될 수 있다. 즉, 에지 부분들(EP)과 제2 펜스 절연막(SF2)의 내측벽에 의하여 내측 스페이서들(IP)의 형성을 위하여 증착된 절연막의 일부가 제2 활성 패턴(AP2)의 상면 상에 잔류하여 중간 절연 패턴들(RQ)이 될 수 있다. 내측 스페이서들(IP)과 중간 절연 패턴들(RQ)은 제2 펜스 절연막(SF2)과 식각 선택성이 다른 물질로 형성될 수 있다. 일 예로, 중간 절연 패턴들(RQ) 및 내측 스페이서들(IP)은 SiN을 포함하고, 제2 펜스 절연막(SF2)은 SiOCN을 포함할 수 있다.
도 12a, 도 12b, 도 12c 및 도 12d를 참조하여, 제2 리세스들(RS2) 내에 제2 소스/드레인 패턴들(SD2)이 각각 형성될 수 있다. 구체적으로, 제2 소스/드레인 패턴(SD2)은 제2 리세스(RS2)의 내측벽을 시드층으로 하는 SEG 공정을 수행하여 형성될 수 있다. 일 예로, 제2 소스/드레인 패턴(SD2)은 기판(100)과 동일한 반도체 원소(예를 들어, Si)를 포함할 수 있다. 제2 소스/드레인 패턴(SD2)은 제2 도전형(예를 들어, n형)을 갖도록 도핑될 수 있다. 제2 소스/드레인 패턴(SD2)은 수평 성장(lateral growth)에 의하여 중간 절연 패턴들(RQ)을 덮도록 형성될 수 있다. 이후, 제2 마스크 패턴(HM2)이 제거될 수 있다.
제1 및 제2 소스/드레인 패턴들(SD1, SD2), 하드 마스크 패턴들(MP) 및 게이트 스페이서들(GS)을 덮는 제1 층간 절연막(110)이 형성될 수 있다. 일 예로, 제1 층간 절연막(110)은 실리콘 산화막을 포함할 수 있다. 희생 패턴들(PP)의 상면들이 노출될 때까지 제1 층간 절연막(110)이 평탄화될 수 있다. 제1 층간 절연막(110)의 평탄화는 에치백(Etch Back) 또는 CMP(Chemical Mechanical Polishing) 공정을 이용하여 수행될 수 있다. 상기 평탄화 공정 동안, 하드 마스크 패턴들(MP)은 모두 제거될 수 있다. 결과적으로, 제1 층간 절연막(110)의 상면은 희생 패턴들(PP)의 상면들 및 게이트 스페이서들(GS)의 상면들과 공면을 이룰 수 있다.
노출된 희생 패턴들(PP)이 선택적으로 제거될 수 있다. 희생 패턴(PP)이 제거됨으로써, 희생층들(SAL)의 측벽들을 노출하는 상부 트렌치들(ET1)이 형성될 수 있다. 한편, 희생 패턴들(PP) 중 일부는 제거되지 않을 수 있다. 예를 들어, 셀 경계에 위치하는 희생 패턴(PP)은 제거되지 않을 수 있다. 구체적으로, 제거되지 말아야 할 희생 패턴들(PP) 상에 마스크막을 형성함으로써, 이들이 제거되지 않고 잔류할 수 있다.
도 13a, 도 13b 및 도 13c를 참조하면, 상부 트렌치들(ET1)을 통해 노출된 PMOSFET 영역(PR) 및 NMOSFET 영역(NR) 상의 희생층들(SAL)이 선택적으로 제거될 수 있다. 구체적으로, 희생층들(SAL)을 선택적으로 식각하는 식각 공정을 수행하여, 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)은 그대로 잔류시킨 채 희생층들(SAL)만을 제거할 수 있다. 희생층들(SAL)이 선택적으로 제거됨으로써, 각각의 제1 및 제2 활성 패턴들(AP1, AP2) 상에는 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)만이 잔류할 수 있다. 희생층들(SAL)이 제거된 영역들은 제3 리세스들(ET2)이 될 수 있다. 제3 리세스들(ET2)은 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 사이에 정의될 수 있다.
도 14a, 도 14b, 도 14c 및 도 14d를 참조하면, 상부 트렌치들(ET1) 및 제3 리세스들(ET2) 내에 게이트 절연막(GI)이 콘포멀하게 형성될 수 있다. 게이트 절연막(GI) 상에 게이트 전극(GE)이 형성될 수 있다. 게이트 전극(GE)은 상부 트렌치들(ET1) 및 제3 리세스들(ET2)을 채우도록 형성될 수 있다. 구체적으로, 게이트 전극(GE)은, 제3 리세스들(ET2)을 채우는 제1 내지 제3 부분들(P01, P02, P03)을 포함할 수 있다. 게이트 전극(GE)은, 상부 트렌치(ET1)를 채우는 제4 부분(P04)을 더 포함할 수 있다. 게이트 전극(GE) 상에 게이트 캐핑 패턴(GP)이 형성될 수 있다.
도 1 및 도 2a 내지 도 2d를 다시 참조하면, 제1 층간 절연막(110) 상에 제2 층간 절연막(120)이 형성될 수 있다. 제2 층간 절연막(120)은 실리콘 산화막을 포함할 수 있다. 제2 층간 절연막(120) 및 제1 층간 절연막(110)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 전기적으로 연결되는 활성 콘택들(AC)이 형성될 수 있다. 제2 층간 절연막(120) 및 게이트 캐핑 패턴(GP)을 관통하여 게이트 전극(GE)과 전기적으로 연결되는 게이트 콘택(GC)이 형성될 수 있다.
로직 셀(LC)의 양 측에 한 쌍의 분리 구조체들(DB)이 형성될 수 있다. 분리 구조체(DB)는, 제2 층간 절연막(120), 잔류하는 희생 패턴(PP), 및 희생 패턴(PP) 아래의 활성 패턴(AP1 또는 AP2)의 상부를 관통할 수 있다. 분리 구조체(DB)는 실리콘 산화막 또는 실리콘 질화막과 같은 절연 물질을 포함할 수 있다. 게이트 콘택(GC)에 인접하는 활성 콘택들(AC) 각각의 상부 제거된 후 상부 절연 패턴(UIP)으로 채워질 수 있다.
활성 콘택들(AC) 및 게이트 콘택들(GC) 상에 제3 층간 절연막(130)이 형성될 수 있다. 제3 층간 절연막(130) 내에 제1 금속 층(M1)이 형성될 수 있다. 제3 층간 절연막(130) 상에 제4 층간 절연막(140)이 형성될 수 있다. 제4 층간 절연막(140) 내에 제2 금속 층(M2)이 형성될 수 있다.
도 15a 및 도 15b는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 도면들로, 각각 도 1의 A-A'선 및 B-B'선에 따른 단면도들이다.
본 실시예들에 따르면, 제1 활성 패턴(AP1)은 기판(100)으로부터 돌출된 핀 형상의 제1 채널 패턴(CH1)을 포함할 수 있다. 제2 활성 패턴(AP2)은 기판(100)으로부터 돌출된 핀 형상의 제2 채널 패턴(CH2)을 포함할 수 있다. 제1 채널 패턴(CH1) 및 제2 채널 패턴(CH2)은 기판(100)의 상부로부터 형성된 반도체 패턴들로, 기판(100)과 연결될 수 있다. 게이트 전극들(GE)은 각각 돌출된 제1 채널 패턴(CH1) 및 제2 채널 패턴(CH2)의 상면을 따라 연장될 수 있다.
복수의 제1 채널 패턴들(CH1) 사이의 제1 리세스들 내에 제1 소스/드레인 패턴들(SD1)이 제공될 수 있다. 복수의 제2 채널 패턴(CH2) 사이의 제2 리세스들 내에 제2 소스/드레인 패턴들(SD2)이 제공될 수 있다. 이외의 구성들은 도 2a 내지 도 2d를 참조하여 설명한 것과 실질적으로 동일할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.

Claims (20)

  1. 기판 상의 활성 패턴;
    상기 활성 패턴 상의 소스/드레인 패턴, 상기 소스/드레인 패턴은 상기 활성 패턴의 상면과 접하는 하면을 포함하고;
    상기 소스/드레인 패턴에 연결된 채널 패턴;
    상기 채널 패턴을 가로지르며 연장되는 게이트 전극;
    상기 활성 패턴의 측벽 상으로부터 상기 소스/드레인 패턴의 하부 측벽 상으로 연장되는 펜스 절연막; 및
    상기 소스/드레인 패턴의 상기 하면의 양 측에 제공되고, 상기 활성 패턴과 상기 소스/드레인 패턴 사이에서 상기 펜스 절연막의 내측벽과 접하는 한 쌍의 중간 절연 패턴들을 포함하는 반도체 소자.
  2. 제1항에 있어서,
    상기 한 쌍의 중간 절연 패턴들은 상기 펜스 절연막과 다른 물질을 포함하는 반도체 소자.
  3. 제1항에 있어서,
    상기 중간 절연 패턴들은 SiN, SiON, SiCN, 또는 SiOCN 중 하나를 포함하는 반도체 소자.
  4. 제1항에 있어서,
    상기 한 쌍의 중간 절연 패턴들은 상기 소스/드레인 패턴의 상기 하면을 사이에 두고 이격되는 반도체 소자.
  5. 제4항에 있어서,
    상기 한 쌍의 중간 절연 패턴들 각각은 상기 소스/드레인 패턴, 상기 활성 패턴, 및 상기 펜스 절연막과 접하는 반도체 소자.
  6. 제4항에 있어서,
    상기 활성 패턴은 그 상부에 리세스를 포함하고,
    상기 한 쌍의 중간 절연 패턴들 및 상기 소스/드레인 패턴의 하부는 상기 리세스 내에 제공되는 반도체 소자.
  7. 제1항에 있어서,
    상기 한 쌍의 중간 절연 패턴들과 상기 소스/드레인 패턴의 상기 하면은 상기 활성 패턴의 상기 상면을 공통적으로 덮고,
    상기 게이트 전극의 연장 방향으로의 단면적 관점에서, 상기 한 쌍의 중간 절연 패턴들은 상기 활성 패턴의 상기 상면의 약 10% 내지 약 30%를 덮는 반도체 소자.
  8. 제1항에 있어서,
    상기 펜스 절연막과 상기 활성 패턴 사이의 라이너 절연막을 더 포함하고,
    상기 한 쌍의 중간 절연 패턴들은 상기 라이너 절연막과 연결되는 반도체 소자.
  9. 제1항에 있어서,
    상기 채널 패턴은 서로 이격되어 적층된 반도체 패턴들을 포함하고,
    상기 반도체 소자는 상기 게이트 전극과 상기 소스/드레인 패턴 사이에 개재된 내측 스페이서들을 더 포함하되,
    상기 한 쌍의 중간 절연 패턴들은 상기 내측 스페이서들과 동일한 물질을 포함하는 반도체 소자.
  10. 제9항에 있어서,
    상기 내측 스페이서들은 상기 반도체 패턴들을 사이에 두고 상기 기판에 수직한 방향으로 이격되고,
    상기 내측 스페이서들 중 최하층은 상기 한 쌍의 중간 절연 패턴들과 동일한 레벨에 배치되는 반도체 소자.
  11. 제9항에 있어서,
    상기 내측 스페이서들 중 최하층은 상기 한 쌍의 중간 절연 패턴들과 연결되는 반도체 소자.
  12. 제1 방향으로 서로 인접하는 PMOSFET 영역 및 NMOSFET 영역을 포함하는 기판;
    상기 PMOSFET 영역 및 상기 NMOSFET 영역에 각각 제공되는 제1 활성 패턴 및 제2 활성 패턴;
    상기 제1 활성 패턴 상의 제1 소스/드레인 패턴 및 상기 제2 활성 패턴 상의 제2 소스/드레인 패턴;
    상기 제1 및 제2 활성 패턴들을 각각 가로지르며 상기 제1 방향으로 연장되는 제1 게이트 전극 및 제2 게이트 전극;
    상기 제1 소스/드레인 패턴에 연결된 제1 채널 패턴 및 상기 제2 소스/드레인 패턴에 연결된 제2 채널 패턴, 상기 제1 및 제2 채널 패턴들 각각은 순차적으로 서로 이격되어 적층된 제1 반도체 패턴, 제2 반도체 패턴 및 제3 반도체 패턴을 포함하고; 및
    상기 제2 소스/드레인 패턴과 상기 제2 활성 패턴 사이에서, 상기 제2 활성 패턴의 상면과 접하는 상기 제2 소스/드레인 패턴의 하면의 양 측에 제공되는 한 쌍의 중간 절연 패턴들을 포함하고,
    상기 한 쌍의 중간 절연 패턴들은 상기 NMOSFET 영역에 한정되어 제공되는 반도체 소자.
  13. 제12항에 있어서,
    상기 제2 소스/드레인 패턴과 상기 제2 활성 패턴의 제2 접촉 면적은 상기 제1 소스/드레인 패턴과 상기 제1 활성 패턴의 제1 접촉 면적 보다 작은 반도체 소자.
  14. 제12항에 있어서,
    상기 제2 활성 패턴의 측벽 상으로부터 상기 제2 소스/드레인 패턴의 하부 측벽 상으로 연장되는 펜스 절연막을 더 포함하고,
    상기 한 쌍의 중간 절연 패턴들은 상기 펜스 절연막의 내측벽과 접하는 반도체 소자.
  15. 제1항에 있어서,
    상기 제2 게이트 전극과 상기 제2 소스/드레인 패턴 사이에 개재된 내측 스페이서들을 더 포함하되,
    상기 한 쌍의 중간 절연 패턴들은 상기 내측 스페이서들과 동일한 물질을 포함하는 반도체 소자.
  16. 제15항에 있어서,
    상기 내측 스페이서들은 상기 제1 및 제2 반도체 패턴들을 사이에 두고 상기 기판에 수직한 방향으로 이격되고,
    상기 내측 스페이서들 중 최하층은 상기 한 쌍의 중간 절연 패턴들과 동일한 레벨에 배치되는 반도체 소자.
  17. 제16항에 있어서,
    상기 내측 스페이서들 중 최하층은 상기 한 쌍의 중간 절연 패턴들과 연결되는 반도체 소자.
  18. 제1 방향으로 서로 인접하는 PMOSFET 영역 및 NMOSFET 영역을 포함하는 기판;
    상기 PMOSFET 및 NMOSFET 영역들 상에 각각 제공된 제1 활성 패턴 및 제2 활성 패턴;
    상기 제1 활성 패턴 상의 제1 소스/드레인 패턴 및 상기 제2 활성 패턴 상의 제2 소스/드레인 패턴;
    상기 제1 소스/드레인 패턴에 연결된 제1 채널 패턴 및 상기 제2 소스/드레인 패턴에 연결된 제2 채널 패턴, 상기 제1 및 제2 채널 패턴들 각각은 순차적으로 서로 이격되어 적층된 제1 반도체 패턴, 제2 반도체 패턴 및 제3 반도체 패턴을 포함하고;
    상기 제1 활성 패턴의 측벽 상으로부터 상기 제1 소스/드레인 패턴의 하부 측벽 상으로 연장되는 제1 펜스 절연막;
    상기 제2 활성 패턴의 측벽 상으로부터 상기 제2 소스/드레인 패턴의 하부 측벽 상으로 연장되는 제2 펜스 절연막;
    상기 제2 소스/드레인 패턴의 하면의 양 측에 제공되고, 상기 제2 활성 패턴과 상기 제2 소스/드레인 패턴 사이에서 상기 제2 펜스 절연막의 내측벽과 접하는 한 쌍의 중간 절연 패턴들;
    상기 제1 및 제2 활성 패턴들을 각각 가로지르며 상기 제1 방향으로 연장되는 제1 게이트 전극 및 제2 게이트 전극, 상기 제1 및 제2 게이트 전극들 각각은 상기 기판과 상기 제1 반도체 패턴 사이에 개재된 제1 부분, 상기 제1 반도체 패턴과 상기 제2 반도체 패턴 사이에 개재된 제2 부분, 상기 제2 반도체 패턴과 상기 제3 반도체 패턴 사이에 개재된 제3 부분, 및 상기 제3 반도체 패턴 상의 제4 부분을 포함하고;
    상기 제2 게이트 전극의 상기 제1 내지 제3 부분들과 상기 제2 소스/드레인 패턴 사이에 각각 개재된 내측 스페이서들;
    상기 제1 채널 패턴과 상기 제1 게이트 전극 사이 및 상기 제2 채널 패턴과 상기 제2 게이트 전극 사이에 각각 개재된 제1 게이트 절연막 및 제2 게이트 절연막;
    상기 제1 및 제2 게이트 전극들의 측벽들 상에 각각 제공된 제1 게이트 스페이서 및 제2 게이트 스페이서;
    상기 제1 및 제2 게이트 전극들의 상면들 상에 각각 제공된 제1 게이트 캐핑 패턴 및 제2 게이트 캐핑 패턴;
    상기 제1 및 제2 게이트 캐핑 패턴들 상의 제1 층간 절연막;
    상기 제1 층간 절연막을 관통하여 상기 제1 및 제2 소스/드레인 패턴들에 각각 접속하는 활성 콘택들;
    상기 제1 층간 절연막을 관통하여 상기 제1 및 제2 게이트 전극들에 각각 접속하는 게이트 콘택들;
    상기 제1 층간 절연막 상의 제2 층간 절연막;
    상기 제2 층간 절연막 내에 제공된 제1 금속 층, 상기 제1 금속 층은 상기 활성 콘택들 및 상기 게이트 콘택들과 각각 전기적으로 연결되는 제1 배선들을 포함하고;
    상기 제2 층간 절연막 상의 제3 층간 절연막; 및
    상기 제3 층간 절연막 내에 제공되고 상기 제1 배선들과 각각 전기적으로 연결되는 제2 배선들을 포함하는 제2 금속 층을 포함하는 반도체 소자.
  19. 제18항에 있어서,
    상기 내측 스페이서들 중 최하층은 상기 한 쌍의 중간 절연 패턴들과 동일한 레벨에 배치되는 반도체 소자.
  20. 제19항에 있어서,
    상기 내측 스페이서들 중 최하층은 상기 한 쌍의 중간 절연 패턴들과 연결되는 반도체 소자.
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