KR102515393B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
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    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions

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Abstract

반도체 장치는, 제1 및 제2 영역들을 포함하는 기판의 상면에 수직한 수직 방향을 따라 상기 기판의 제1 영역 상에 서로 이격되도록 배치된 복수의 제1 채널들, 상기 수직 방향을 따라 상기 기판의 제2 영역 상에 서로 이격되도록 배치된 복수의 제2 채널들, 상기 기판의 제1 영역 상에 형성되어 상기 각 제1 채널들의 적어도 일부 표면을 감싸는 제1 게이트 구조물, 및 상기 기판의 제2 영역 상에 형성되어 상기 각 제2 채널들의 적어도 일부 표면을 감싸는 제2 게이트 구조물을 포함할 수 있으며, 상기 제2 채널들은 대응하는 상기 제1 채널들과 동일한 높이에 배치되며, 상기 제2 채널들 중 최하층에 배치된 것의 높이는 상기 제1 채널들 중 최하층에 배치된 것의 높이보다 높을 수 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICES AND METHODS OF MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다. 보다 상세하게 본 발명은 수직적으로 적층된 복수의 채널들을 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
수직으로 적층된 복수의 채널들을 포함하는 엠비씨펫(MBCFET)을 복수 개 포함하는 반도체 장치에서, 상기 MBCFET들은 서로 동일한 채널 개수를 가지므로, 서로 다른 특성을 갖는 MBCFET들을 형성하는 방법이 필요하다.
본 발명의 일 과제는 우수한 특성을 갖는 반도체 장치를 제공하는 데 있다.
본 발명의 다른 과제는 우수한 특성을 갖는 반도체 장치의 제조 방법을 제공하는 데 있다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치는, 제1 및 제2 영역들을 포함하는 기판의 상면에 수직한 수직 방향을 따라 상기 기판의 제1 영역 상에 서로 이격되도록 배치된 복수의 제1 채널들, 상기 수직 방향을 따라 상기 기판의 제2 영역 상에 서로 이격되도록 배치된 복수의 제2 채널들, 상기 기판의 제1 영역 상에 형성되어 상기 각 제1 채널들의 적어도 일부 표면을 감싸는 제1 게이트 구조물, 및 상기 기판의 제2 영역 상에 형성되어 상기 각 제2 채널들의 적어도 일부 표면을 감싸는 제2 게이트 구조물을 포함할 수 있으며, 상기 제2 채널들은 대응하는 상기 제1 채널들과 동일한 높이에 배치되며, 상기 제2 채널들 중 최하층에 배치된 것의 높이는 상기 제1 채널들 중 최하층에 배치된 것의 높이보다 높을 수 있다.
상기 본 발명의 일 과제를 달성하기 위한 다른 예시적인 실시예들에 따른 반도체 장치는, 제1 및 제2 영역들을 포함하는 기판의 상기 제1 영역 상에 형성된 제1 게이트 구조물 및 각각이 상기 제1 게이트 구조물을 부분적으로 관통하며 상기 기판의 상면에 수직한 수직 방향을 따라 서로 이격되도록 복수 개로 형성된 제1 채널들을 포함하는 제1 트랜지스터, 및 상기 기판의 제2 영역 상에 형성된 제2 게이트 구조물 및 각각이 상기 제2 게이트 구조물을 부분적으로 관통하며 상기 수직 방향을 따라 서로 이격되도록 복수 개로 형성된 제2 채널들을 포함하는 제2 트랜지스터를 구비할 수 있으며, 상기 제1 채널들의 개수는 상기 제2 채널들의 개수보다 더 많으며, 상기 제1 채널들 중 최상층의 것과 상기 제2 채널들 중 최상층의 것은 서로 동일한 높이에 형성될 수 있다.
상기 본 발명의 일 과제를 달성하기 위한 또 다른 예시적인 실시예들에 따른 반도체 장치는, 제1 및 제2 영역들을 포함하는 기판의 상기 제1 영역 상부로 돌출된 제1 액티브 패턴, 상기 제1 액티브 패턴의 측벽을 감싸는 제1 소자 분리 패턴, 상기 제1 액티브 패턴 및 상기 제1 소자 분리 패턴 상에 형성된 제1 게이트 구조물, 및 각각이 상기 제1 게이트 구조물을 부분적으로 관통하며 상기 기판의 상면에 수직한 수직 방향을 따라 서로 이격되도록 복수 개로 형성된 제1 채널들을 포함하는 제1 트랜지스터와, 상기 수직 방향을 따라 상기 기판의 제2 영역 상부로 돌출된 제2 액티브 패턴, 상기 제2 액티브 패턴 상에 순차적으로 적층된 희생 라인 및 반도체 라인, 상기 제2 액티브 패턴, 상기 희생 라인 및 상기 반도체 라인의 측벽들을 감싸는 제2 소자 분리 패턴, 및 상기 반도체 라인 및 상기 제2 소자 분리 패턴 상에 형성된 제2 게이트 구조물, 및 각각이 상기 제2 게이트 구조물을 부분적으로 관통하며 상기 수직 방향을 따라 서로 이격되도록 복수 개로 형성된 제2 채널들을 포함하는 제2 트랜지스터를 구비할 수 있다.
상기 본 발명의 일 과제를 달성하기 위한 또 다른 예시적인 실시예들에 따른 반도체 장치는, 제1 및 제2 영역들을 포함하는 기판의 상면에 수직한 수직 방향을 따라 상기 기판의 제1 영역 상에 서로 이격되도록 배치된 복수의 제1 채널들, 상기 수직 방향을 따라 상기 기판의 제2 영역 상에 서로 이격되도록 배치된 복수의 제2 채널들, 상기 기판의 제1 영역 상에 형성되어 상기 각 제1 채널들의 적어도 일부 표면을 감싸는 제1 게이트 구조물, 상기 기판의 제2 영역 상에 형성되어 상기 각 제2 채널들의 적어도 일부 표면을 감싸는 제2 게이트 구조물, 상기 기판 상면에 평행한 제1 방향으로의 상기 제1 게이트 구조물의 각 양측에 형성되어 상기 제1 채널들에 연결된 제1 소스/드레인 층, 및 상기 제1 방향으로의 상기 제2 게이트 구조물의 각 양측에 형성되어 상기 제2 채널들에 연결된 제2 소스/드레인 층을 포함할 수 있으며, 상기 제1 소스/드레인 층의 저면의 높이는 상기 제2 소스/드레인 층의 저면의 높이와 서로 다를 수 있다.
상기 본 발명의 일 과제를 달성하기 위한 또 다른 예시적인 실시예들에 따른 반도체 장치는, 기판의 상면에 평행한 제1 방향으로 상기 기판 상에 연장된 액티브 패턴, 상기 액티브 패턴 상에 형성되어 상기 제1 방향으로 연장된 희생 라인, 상기 희생 라인 상에 형성되어 상기 제1 방향으로 연장되며, 상기 희생 라인과 다른 물질을 포함하는 반도체 라인, 상기 액티브 패턴, 상기 희생 라인 및 상기 반도체 라인의 측벽들을 감싸는 소자 분리 패턴, 상기 반도체 라인 및 상기 소자 분리 패턴 상에 형성되어 상기 기판 상면에 평행하고 상기 제1 방향과 교차하는 제2 방향으로 연장된 게이트 구조물, 각각이 상기 제1 방향을 따라 상기 게이트 구조물을 관통하며 상기 기판의 상면에 수직한 수직 방향을 따라 서로 이격되도록 복수 개로 형성된 채널들, 및 상기 반도체 라인 상에 형성되어 상기 채널들과 접촉하는 소스/드레인 층을 포함할 수 있다.
상기 본 발명의 일 과제를 달성하기 위한 또 다른 예시적인 실시예들에 따른 반도체 장치는, 기판의 상면에 평행한 제1 방향으로 상기 기판 상에 연장된 액티브 패턴, 상기 액티브 패턴 상에 형성되어 상기 제1 방향으로 연장된 희생 라인, 상기 희생 라인 상에 형성되어 상기 제1 방향으로 연장되며, 상기 희생 라인과 다른 물질을 포함하는 반도체 라인, 상기 액티브 패턴, 상기 희생 라인 및 상기 반도체 라인의 측벽들을 감싸는 소자 분리 패턴, 상기 반도체 라인 및 상기 소자 분리 패턴 상에 형성되어 상기 기판 상면에 평행하고 상기 제1 방향과 교차하는 제2 방향으로 연장된 게이트 구조물, 각각이 상기 제1 방향을 따라 상기 게이트 구조물을 관통하며 상기 기판의 상면에 수직한 수직 방향을 따라 서로 이격되도록 복수 개로 형성된 채널들, 및 상기 반도체 라인 상에 형성되어 상기 채널들과 접촉하는 소스/드레인 층을 포함할 수 있으며, 상기 게이트 구조물의 저면은 상기 희생 라인의 상면보다 낮을 수 있다.
상기 본 발명의 다른 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치의 제조 방법에서, 제1 및 제2 영역들을 포함하는 기판 상에 희생막들 및 반도체 막들을 교대로 반복적으로 적층할 수 있다. 상기 반도체 막들, 상기 희생막들 및 상기 기판 상부를 식각하여, 상기 기판의 제1 영역 상면으로부터 수직 방향으로 돌출된 제1 액티브 패턴 상에 상기 수직 방향을 따라 교대로 반복적으로 적층된 제1 희생 라인들 및 제1 반도체 라인들을 포함하는 제1 핀 구조물을 형성하고, 상기 기판의 제2 영역 상면으로부터 상기 수직 방향으로 돌출된 제2 액티브 패턴 상에 상기 수직 방향을 따라 교대로 반복적으로 적층된 제2 희생 라인들 및 제2 반도체 라인들을 포함하는 제2 핀 구조물을 형성할 수 있다. 상기 제2 액티브 패턴의 측벽, 및 상기 제2 희생 라인들 중 적어도 최하층의 제2 희생 라인을 포함하는 상기 제2 핀 구조물 하부의 측벽을 둘러싸고 상기 제2 핀 구조물 상부의 측벽을 노출시키는 제2 소자 분리 패턴을 상기 기판의 제2 영역 상에 형성할 수 있다. 상기 제1 액티브 패턴의 측벽을 커버하고 상기 제1 핀 구조물의 측벽을 노출시키는 제1 소자 분리 패턴을 상기 기판의 제1 영역 상에 형성할 수 있다. 상기 제1 핀 구조물을 부분적으로 커버하는 제1 더미 게이트 구조물을 상기 제1 소자 분리 패턴 상에 형성한 후 이를 식각 마스크로 사용하여 상기 제1 핀 구조물을 식각함으로써, 교대로 반복적으로 적층된 제1 희생 패턴들 및 제1 반도체 패턴들을 형성할 수 있다. 상기 제2 핀 구조물 상부를 부분적으로 커버하는 제2 더미 게이트 구조물을 상기 제2 소자 분리 패턴 상에 형성한 후 이를 식각 마스크로 사용하여 상기 제2 핀 구조물 상부를 식각함으로써, 교대로 반복적으로 적층된 제2 희생 패턴들 및 제2 반도체 패턴들을 형성할 수 있다. 상기 제1 더미 게이트 구조물 및 상기 제1 희생 패턴들을 제1 게이트 구조물로 치환하고, 상기 제2 더미 게이트 구조물 및 상기 제2 희생 패턴들을 제2 게이트 구조물로 치환할 수 있다.
상기 본 발명의 다른 과제를 달성하기 위한 다른 예시적인 실시예들에 따른 반도체 장치의 제조 방법에서, 제1 및 제2 영역들을 포함하는 기판의 상기 제1 영역 상에 제1 액티브 패턴, 및 제1 희생 라인들 및 제1 반도체 라인들을 포함하는 제1 핀 구조물을 형성하고, 상기 제2 영역 상에 제2 액티브 패턴 핀, 및 제2 희생 라인들 및 제2 반도체 라인들을 포함하는 제2 핀 구조물을 형성할 수 있다. 상기 제1 액티브 패턴을 둘러싸며 상기 제1 핀 구조물을 노출시키는 제1 소자 분리 패턴과, 상기 제2 액티브 패턴 및 상기 제2 희생 라인들 중 적어도 최하층의 제2 희생 라인을 포함하는 상기 제2 핀 구조물의 하부를 둘러싸며 상기 제2 핀 구조물의 상부를 노출시키는 제2 소자 분리 패턴을 상기 기판의 제1 및 제2 영역들 상에 각각 형성할 수 있다. 상기 제1 핀 구조물에 포함된 상기 각 제1 희생 라인들의 일부를 제1 게이트 구조물로 치환하고, 상기 제2 핀 구조물 상부에 포함된 상기 각 제2 희생 라인들의 일부를 제2 게이트 구조물로 치환할 수 있다.
상기 본 발명의 다른 과제를 달성하기 위한 또 다른 예시적인 실시예들에 따른 반도체 장치의 제조 방법에서, 기판의 상면에 수직한 수직 방향으로 상기 기판 상부로 돌출된 액티브 패턴 상에 상기 수직 방향을 따라 교대로 반복적으로 적층된 희생 라인들 및 반도체 라인들을 포함하는 핀 구조물을 형성할 수 있다. 상기 액티브 패턴, 및 상기 희생 라인들 중 적어도 최하층의 희생 라인을 포함하는 상기 핀 구조물의 하부를 둘러싸며 상기 핀 구조물의 상부를 노출시키는 소자 분리 패턴을 상기 기판 상에 형성할 수 있다. 상기 핀 구조물을 부분적으로 커버하는 더미 게이트 구조물을 상기 소자 분리 패턴 상에 형성할 수 있다. 상기 더미 게이트 구조물을 식각 마스크로 사용하여 상기 핀 구조물 상부를 식각함으로써, 상기 수직 방향을 따라 교대로 반복적으로 적층된 희생 패턴들 및 반도체 패턴들을 형성할 수 있다. 상기 더미 게이트 구조물 및 상기 희생 패턴들을 제거하여 개구를 형성할 수 있다. 상기 개구를 채우는 게이트 구조물을 형성할 수 있다.
예시적인 실시예들에 따른 반도체 장치가 서로 다른 영역들에서 서로 다른 개수로 적층된 채널들을 갖는 트랜지스터들을 포함함에 따라서, 상기 영역들에서 서로 다른 전기적 특성을 구현할 수 있다.
도 1 내지 3은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도 및 단면도들이다.
도 4 내지 도 24는 예시적인 실시예들에 따른 반도체 장치의 제조 방법의 단계들을 설명하기 위한 평면도들 및 단면도들이다.
도 25는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 26은 예시적인 실시예들에 따른 반도체 장치의 제조 방법의 단계들을 설명하기 위한 단면도이다.
도 27은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 1 내지 3은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도 및 단면도들이다. 구체적으로, 도 1은 평면도이고, 도 2는 도 1의 A-A'선을 따라 절단한 단면도이며, 도 3은 도 1의 B-B'선 및 C-C'선을 따라 각각 절단한 단면들을 포함한다.
이하에서는 기판(100) 상면에 평행하고 서로 교차하는 두 방향들을 각각 제1 및 제2 방향들로 정의하고, 기판(100) 상면에 수직한 방향을 제3 방향으로 정의한다. 예시적인 실시예들에 있어서, 상기 제1 및 제2 방향들은 서로 직교할 수 있다.
도 1 내지 3을 참조하면, 상기 반도체 장치는 기판(100)의 제1 및 제2 영역들(I, II) 상에 각각 형성된 제1 및 제2 트랜지스터들을 포함할 수 있다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질, 또는 GaAs, AlGaAs, InAs, InGaAs 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(SOI) 기판 또는 게르마늄-온-인슐레이터(GOI) 기판일 수 있다.
기판(100)의 제1 및 제2 영역들(I, II)은 서로 인접하거나 혹은 서로 이격된 영역들일 수 있다. 일 실시예에 있어서, 제1 영역(I)은 상대적으로 높은 전류가 인가되는 영역일 수 있으며, 제2 영역(II)은 상대적으로 낮은 전류가 인가되는 영역일 수 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않는다. 한편, 기판(100)의 제1 영역(I)의 상면과 제2 영역(II)의 상면은 서로 동일 평면에 위치할 수 있다.
상기 제1 트랜지스터는 기판(100)의 제1 영역(I) 상에 형성된 제1 액티브 패턴(102) 및 이를 둘러싸는 제1 소자 분리 패턴(162) 상에 형성될 수 있으며, 제1 게이트 구조물(362), 제1 반도체 패턴들(126), 및 제1 소스/드레인 층(282)을 포함할 수 있다.
제1 액티브 패턴(102)은 기판(100)의 제1 영역(I) 상면으로부터 상기 제3 방향을 따라 상부로 돌출될 수 있으며 이에 따라 제1 액티브 핀으로 지칭될 수도 있다. 예시적인 실시예들에 있어서, 제1 액티브 패턴(102)은 상기 제1 방향으로 연장될 수 있다. 도면 상에서는 1개의 제1 액티브 패턴(102)만이 도시되어 있으나, 본 발명의 개념은 이에 한정되지 않으며, 기판(100)의 제1 영역(I) 상에 2개 이상의 복수의 제1 액티브 패턴들(102)이 상기 제2 방향을 따라 서로 이격되도록 형성될 수 있다. 제1 액티브 패턴(102)은 기판(100) 상부를 부분적으로 제거하여 형성되는 것으로서, 기판(100)과 일체적으로 형성되어 이와 실질적으로 동일한 물질, 즉 실리콘 등과 같은 반도체 물질을 포함할 수 있다.
제1 액티브 패턴(102)의 측벽 및 기판(100)의 제1 영역(I)의 상면은 제1 라이너(152)에 의해 커버될 수 있으며, 제1 라이너(152) 상에는 제1 액티브 패턴(102)의 측벽을 둘러싸는 제1 소자 분리 패턴(162)이 형성될 수 있다. 제1 소자 분리 패턴(162)의 상면 및 제1 라이너(152)의 최상면은 기판(100)의 제1 영역(I) 상면으로부터 상기 제3 방향으로 제1 높이(H1)를 가질 수 있다. 제1 라이너(152)는 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있으며, 제1 소자 분리 패턴(162)은 예를 들어, 토즈(TOnen SilaZene: TOSZ)와 같은 산화물을 포함할 수 있다.
제1 반도체 패턴들(126)은 각각이 제1 게이트 구조물(362)을 부분적으로, 보다 구체적으로 상기 제1 방향을 따라 관통할 수 있으며, 제1 액티브 패턴(102)의 상면으로부터 상기 제3 방향을 따라 서로 이격되도록 복수의 층들에 각각 형성될 수 있다. 도면 상에서는 제1 반도체 패턴들(126)이 3개의 층들에 각각 형성된 것이 도시되어 있으나, 본 발명의 개념은 이에 한정되지 않는다. 제1 반도체 패턴들(126) 중 최하층에 형성된 제1 반도체 패턴(126)의 중심부는 기판(100)의 제1 영역(I) 상면으로부터 상기 제3 방향으로 제3 높이(H3)를 가질 수 있다.
제1 반도체 패턴들(126)은 기판(100) 혹은 제1 액티브 패턴(102)과 실질적으로 동일한 물질, 예를 들어 실리콘을 포함할 수 있다. 예시적인 실시예들에 있어서, 각 제1 반도체 패턴들(126)은 상기 제1 트랜지스터의 채널 역할을 수행할 수 있으며, 이에 따라 제1 채널로 지칭될 수도 있다.
제1 게이트 구조물(362)은 제1 액티브 패턴(102), 및 상기 제2 방향으로 이에 인접한 제1 소자 분리 패턴(162) 부분 상에 형성되어, 각 제1 반도체 패턴들(126)의 상기 제1 방향으로의 중앙부를 감쌀 수 있다. 한편, 제1 게이트 구조물(362)의 상부 측벽 및 하부 측벽은 각각 제1 외측 스페이서(252) 및 제1 내측 스페이서(272)에 의해 커버될 수 있다.
도면 상에서는 제1 게이트 구조물(362)이 1개의 제1 액티브 패턴(102) 상에 형성된 제1 반도체 패턴들(126)만을 커버하는 것으로 도시되어 있으나, 본 발명의 개념은 이에 한정되지는 않는다. 즉, 제1 게이트 구조물(362)은 제1 소자 분리 패턴(162)이 형성된 기판(100)의 제1 영역(I) 상에 상기 제2 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 서로 이격되도록 형성된 복수의 제1 액티브 패턴들(102) 상에 각각 형성된 제1 반도체 패턴들(126)을 공통적으로 커버할 수도 있다.
또한, 도면 상에서는 기판(100)의 제1 영역(I) 상에 1개의 제1 게이트 구조물(362)이 형성된 것이 도시되어 있으나, 본 발명의 개념은 이에 한정되지 않으며, 상기 제1 방향을 따라 서로 이격된 복수의 제1 게이트 구조물들(362)이 형성될 수도 있다.
제1 게이트 구조물(362)은 각 제1 반도체 패턴들(126)의 표면 혹은 제1 액티브 패턴(102)의 상면으로부터 순차적으로 적층된 제1 인터페이스 패턴(322), 제1 게이트 절연 패턴(332), 제1 일함수 조절 패턴(342), 및 제1 게이트 전극(352)을 포함할 수 있다.
제1 인터페이스 패턴(322)은 제1 액티브 패턴(102)의 상면 및 각 제1 반도체 패턴들(126)의 표면에 형성될 수 있고, 제1 게이트 절연 패턴(332)은 제1 인터페이스 패턴(322)의 표면, 및 제1 외측 스페이서(252) 및 제1 내측 스페이서(272)의 내측벽들 상에 형성될 수 있으며, 제1 일함수 조절 패턴(342)은 제1 게이트 절연 패턴(332) 상에 형성될 수 있고, 제1 게이트 전극(352)은 상기 제3 방향으로 서로 이격된 제1 반도체 패턴들(126) 사이의 공간, 및 최상층 제1 반도체 패턴(126) 상부에서 제1 외측 스페이서(252)의 내부로 정의되는 공간을 채울 수 있다.
제1 인터페이스 패턴(322)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 제1 게이트 절연 패턴(332)은 예를 들어, 하프늄 산화물, 탄탈륨 산화물, 지르코늄 산화물 등과 같은 고유전율을 갖는 금속 산화물을 포함할 수 있다.
제1 일함수 조절 패턴(342)은 예를 들어, 티타늄 질화물, 티타늄 산질화물, 탄탈륨 질화물, 탄탈륨 산질화물, 텅스텐 질화물, 텅스텐 탄질화물, 알루미늄 산화물 등을 포함할 수 있다. 제1 게이트 전극(352)은 예를 들어, 티타늄, 알루미늄 등과 같은 금속, 이들의 합금, 혹은 이들의 질화물이나 탄화물을 포함할 수 있다.
제1 게이트 구조물(362)은 제1 반도체 패턴들(126) 중에서 최상층의 것의 상부에 형성되며 제1 반도체 패턴(126)에 상기 제3 방향을 따라 오버랩되는 상부와, 제1 반도체 패턴들(126) 사이, 및 제1 액티브 패턴(102)과 제1 반도체 패턴들(126)중에서 최하층의 것 사이에 형성되며 제1 반도체 패턴(126)에 상기 제3 방향을 따라 오버랩되는 하부를 포함할 수 있다. 나아가, 제1 게이트 구조물(362)은 제1 소자 분리 패턴(162) 상에 형성된 부분, 즉 제1 반도체 패턴(126)에 상기 제3 방향으로 오버랩되지 않는 측부를 더 포함할 수 있다.
제1 외측 스페이서(252)는 제1 게이트 구조물(362) 상부의 상기 제1 방향으로의 각 양 측벽들 및 제1 게이트 구조물(362) 측부의 상기 제1 방향으로의 각 양 측벽들을 커버할 수 있다. 제1 내측 스페이서(272)는 제1 게이트 구조물(362) 하부의 상기 제1 방향으로의 각 양 측벽들을 커버할 수 있다. 제1 외측 스페이서(252)는 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있으며, 제1 내측 스페이서(272)는 예를 들어, 실리콘 질화물, 실리콘 탄질화물, 실리콘 붕질화물, 실리콘 산탄질화물 등과 같은 질화물을 포함할 수 있다.
제1 소스/드레인 층(282)은 제1 액티브 패턴(102) 상면으로부터 상기 제3 방향으로 연장되어, 복수의 층들에 형성된 제1 반도체 패턴들(126)의 상기 제1 방향으로의 양측에 공통적으로 접촉하여 이들에 연결될 수 있다. 또한, 제1 소스/드레인 층(282)은 제1 외측 스페이서(252)의 외측벽의 하부, 및 제1 내측 스페이서(272)의 외측벽에 접촉할 수 있다. 제1 소스/드레인 층(282)의 상면은 기판(100)의 제1 영역(I)의 상면으로부터 상기 제3 방향으로 제5 높이(H5)를 가질 수 있다.
예시적인 실시예들에 있어서, 제1 소스/드레인 층(282)은 n형 불순물이 도핑된 단결정 실리콘 탄화물 혹은 n형 불순물이 도핑된 단결정 실리콘을 포함할 수 있으며, 이에 따라 엔모스(NMOS) 트랜지스터의 소스/드레인 역할을 수행할 수 있다. 이와는 달리, 제1 소스/드레인 층(282)은 p형 불순물이 도핑된 실리콘-게르마늄을 포함할 수도 있으며, 이에 따라 피모스(PMOS) 트랜지스터의 소스/드레인 층 역할을 수행할 수도 있다.
제1 게이트 구조물(362)은 제1 외측 스페이서(252) 및 제1 내측 스페이서(272)에 의해 제1 소스/드레인 층(282)과 전기적으로 절연될 수 있다.
상기 제1 트랜지스터는 제1 게이트 구조물(362) 내에 상기 제3 방향을 따라 적층된 복수의 제1 반도체 패턴들(126)을 포함할 수 있으며, 이에 따라 엠비씨펫(Multi-Bridge Channel Field Effect Transistor: MBCFET)일 수 있다.
상기 제2 트랜지스터는 기판(100)의 제2 영역(II) 상에 순차적으로 적층된 제2 액티브 패턴(104), 제2 희생 라인(114) 및 제2 반도체 라인(124), 및 이들을 둘러싸는 제2 소자 분리 패턴(164) 상에 형성될 수 있으며, 제2 게이트 구조물(364), 제2 반도체 패턴들(128), 및 제2 소스/드레인 층(284)을 포함할 수 있다.
제2 액티브 패턴(104)은 기판(100)의 제2 영역(II) 상면으로부터 상기 제3 방향을 따라 상부로 돌출될 수 있으며 이에 따라 제2 액티브 핀으로 지칭될 수도 있다. 예시적인 실시예들에 있어서, 제2 액티브 패턴(104)은 상기 제1 방향으로 연장될 수 있다. 제1 액티브 패턴(102)과 마찬가지로 제2 액티브 패턴(104) 역시, 기판(100)의 제2 영역(II) 상에 상기 제2 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 제2 액티브 패턴(104)은 제1 액티브 패턴(102)과 동일한 물질을 포함할 수 있다.
제2 희생 라인(114)은 제2 액티브 패턴(104) 상에서 상기 제1 방향으로 연장될 수 있으며, 예를 들어, 실리콘-게르마늄을 포함할 수 있다. 제2 반도체 라인(124)은 제2 희생 라인(114) 상에서 상기 제1 방향으로 연장될 수 있으며, 제2 액티브 패턴(104)과 같은 물질, 예를 들어 실리콘을 포함할 수 있다.
제2 액티브 패턴(104), 제2 희생 라인(114) 및 제2 반도체 라인(124)의 측벽들 및 기판(100)의 제2 영역(II)의 상면은 제2 라이너(154)에 의해 커버될 수 있으며, 제2 라이너(154) 상에는 제2 액티브 패턴(104), 제2 희생 라인(114) 및 제2 반도체 라인(124)의 측벽들을 둘러싸는 제2 소자 분리 패턴(164)이 형성될 수 있다. 제2 소자 분리 패턴(164)의 상면 및 제2 라이너(154)의 최상면은 기판(100)의 제2 영역(II) 상면으로부터 상기 제3 방향으로 제2 높이(H2)를 가질 수 있다. 예시적인 실시예들에 있어서, 제2 높이(H2)는 제1 높이(H1)보다 더 클 수 있다. 제2 라이너(154)는 제1 라이너(152)와 동일한 물질을 포함할 수 있으며, 제2 소자 분리 패턴(164)은 제1 소자 분리 패턴(162)과 동일한 물질을 포함할 수 있다.
제2 반도체 패턴들(128)은 각각이 제2 게이트 구조물(364)을 부분적으로, 보다 구체적으로 상기 제1 방향을 따라 관통할 수 있으며, 제2 반도체 라인(124)의 상면으로부터 상기 제3 방향을 따라 서로 이격되도록 복수의 층들에 각각 형성될 수 있다. 도면 상에서는 제2 반도체 패턴들(128)이 2개의 층들에 각각 형성된 것이 도시되어 있으나, 본 발명의 개념은 이에 한정되지 않는다. 제2 반도체 패턴들(128) 중 최하층에 형성된 제2 반도체 패턴(128)의 중심부는 기판(100)의 제2 영역(II) 상면으로부터 상기 제3 방향으로 제4 높이(H4)를 가질 수 있다. 예시적인 실시예들에 있어서, 제4 높이(H4)는 제2 높이(H2)보다 더 클 수 있다.
예시적인 실시예들에 있어서, 제2 반도체 패턴들(128)은 대응하는 제1 반도체 패턴들(126)과 동일 높이에 형성될 수 있으며, 최상층 제2 반도체 패턴(128)은 최상층 제1 반도체 패턴(126)과 동일 높이에 형성될 수 있다. 다만, 최하층 제2 반도체 패턴(128)의 높이 즉, 제4 높이(H4)는 최하층 제1 반도체 패턴(126)의 높이 즉, 제3 높이(H3)보다 더 클 수 있다.
이에 따라, 상기 제3 방향을 따라 제2 반도체 패턴들(128)이 적층된 개수는 상기 제3 방향을 따라 제1 반도체 패턴들(126)이 적층된 개수에 비해 적을 수 있으며, 보다 구체적으로, 제2 반도체 패턴들(128) 중 최하층에 형성된 것의 높이보다 더 낮은 높이에 형성된 제1 반도체 패턴들(126)의 개수만큼 더 적을 수 있다.
제2 반도체 패턴들(128)은 제1 반도체 패턴들(126)과 실질적으로 동일한 물질을 포함할 수 있다. 예시적인 실시예들에 있어서, 각 제2 반도체 패턴들(128)은 상기 제2 트랜지스터의 채널 역할을 수행할 수 있으며, 이에 따라 제2 채널로 지칭될 수도 있다.
제2 게이트 구조물(364)은 제2 반도체 라인(124), 및 상기 제2 방향으로 이에 인접한 제2 소자 분리 패턴(164) 부분 상에 형성되어, 각 제2 반도체 패턴들(128)의 상기 제1 방향으로의 중앙부를 감쌀 수 있다. 한편, 제2 게이트 구조물(364)의 상부 측벽 및 하부 측벽은 각각 제2 외측 스페이서(254) 및 제2 내측 스페이서(274)에 의해 커버될 수 있다.
제1 게이트 구조물(362)과 유사하게 제2 게이트 구조물(364)은, 제2 소자 분리 패턴(164)이 형성된 기판(100)의 제2 영역(II) 상에 상기 제2 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 서로 이격되도록 형성된 복수의 제2 반도체 라인들(124) 상에 각각 형성된 제2 반도체 패턴들(128)을 공통적으로 커버할 수 있다. 또한, 기판(100)의 제2 영역(II) 상에는 1개 혹은 상기 제1 방향을 따라 서로 이격된 복수의 제2 게이트 구조물들(364)이 형성될 수 있다.
제2 게이트 구조물(364)은 각 제2 반도체 패턴들(128)의 표면 혹은 제2 반도체 라인(124)의 상면으로부터 순차적으로 적층된 제2 인터페이스 패턴(324), 제2 게이트 절연 패턴(334), 제2 일함수 조절 패턴(344), 및 제2 게이트 전극(354)을 포함할 수 있다.
제2 인터페이스 패턴(322)은 제2 반도체 라인(124)의 상면 및 각 제2 반도체 패턴들(128)의 표면에 형성될 수 있고, 제2 게이트 절연 패턴(334)은 제2 인터페이스 패턴(324)의 표면, 및 제2 외측 스페이서(254) 및 제2 내측 스페이서(274)의 내측벽들 상에 형성될 수 있으며, 제2 일함수 조절 패턴(344)은 제2 게이트 절연 패턴(334) 상에 형성될 수 있고, 제2 게이트 전극(354)은 상기 제3 방향으로 서로 이격된 제2 반도체 패턴들(128) 사이의 공간, 및 최상층 제2 반도체 패턴(128) 상부에서 제2 외측 스페이서(254)의 내부로 정의되는 공간을 채울 수 있다.
제2 인터페이스 패턴(324), 제2 게이트 절연 패턴(334), 제2 일함수 조절 패턴(344) 및 제2 게이트 전극(354)은 각각 제1 인터페이스 패턴(322), 제1 게이트 절연 패턴(332), 제1 일함수 조절 패턴(342) 및 제1 게이트 전극(352)과 실질적으로 동일한 물질을 포함할 수 있다.
제1 게이트 구조물(362)과 유사하게 제2 게이트 구조물(364) 역시 상부, 하부 및 측부를 포함할 수 있다. 제2 외측 스페이서(254)는 제2 게이트 구조물(364) 상부의 상기 제1 방향으로의 각 양 측벽들 및 제2 게이트 구조물(364) 측부의 상기 제1 방향으로의 각 양 측벽들을 커버할 수 있으며, 제2 내측 스페이서(274)는 제2 게이트 구조물(364) 하부의 상기 제1 방향으로의 각 양 측벽들을 커버할 수 있다. 제2 외측 스페이서(254) 및 제2 내측 스페이서(274)는 각각 제1 외측 스페이서(252) 및 제1 내측 스페이서(272)와 실질적으로 동일한 물질을 포함할 수 있다.
제2 소스/드레인 층(284)은 제2 반도체 라인(124) 상면으로부터 상기 제3 방향으로 연장되어, 복수의 층들에 형성된 제2 반도체 패턴들(128)의 상기 제1 방향으로의 양측에 공통적으로 접촉하여 이들에 연결될 수 있다. 또한, 제2 소스/드레인 층(284)은 제2 외측 스페이서(254)의 외측벽의 하부, 및 제2 내측 스페이서(274)의 외측벽에 접촉할 수 있다. 제2 소스/드레인 층(284)의 상면은 기판(100)의 제2 영역(II)의 상면으로부터 상기 제3 방향으로 제6 높이(H6)를 가질 수 있다. 예시적인 실시예들에 있어서, 제6 높이(H6)는 제5 높이(H5)보다 클 수 있다.
예시적인 실시예들에 있어서, 제2 소스/드레인 층(284)은 n형 불순물이 도핑된 단결정 실리콘 탄화물 혹은 n형 불순물이 도핑된 단결정 실리콘을 포함할 수 있으며, 이에 따라 엔모스(NMOS) 트랜지스터의 소스/드레인 역할을 수행할 수 있다. 이와는 달리, 제2 소스/드레인 층(284)은 p형 불순물이 도핑된 실리콘-게르마늄을 포함할 수도 있으며, 이에 따라 피모스(PMOS) 트랜지스터의 소스/드레인 층 역할을 수행할 수도 있다.
제2 게이트 구조물(364)은 제2 외측 스페이서(254) 및 제2 내측 스페이서(274)에 의해 제2 소스/드레인 층(284)과 전기적으로 절연될 수 있다.
상기 제2 트랜지스터는 제2 게이트 구조물(364) 내에 상기 제3 방향을 따라 적층된 복수의 제2 반도체 패턴들(128)을 포함할 수 있으며, 이에 따라 엠비씨펫(MBCFET)일 수 있다.
상기 반도체 장치에서, 기판(100)의 제1 영역(I) 상에 형성된 상기 제1 트랜지스터는 상기 제3 방향을 따라 서로 이격되도록 배치된 복수의 제1 층들에 각각 형성된 제1 채널들을 포함할 수 있으며, 기판(100)의 제2 영역(II) 상에 형성된 상기 제2 트랜지스터는 상기 제3 방향을 따라 서로 이격되도록 배치된 복수의 제2 층들에 각각 형성된 제2 채널들을 포함할 수 있다. 이때, 상기 제2 층들은 상기 제1 층들 중 상층에 형성된 것들에 대응하는 높이에 각각 형성될 수 있으며, 이에 따라 상기 제2 층들의 개수가 상기 제1 층들의 개수보다 적을 수 있다.
상기 반도체 장치가 서로 다른 영역들에서 서로 다른 개수로 적층된 채널들을 갖는 트랜지스터들을 포함함에 따라서, 상기 영역들에서 서로 다른 전기적 특성을 구현할 수 있다.
한편, 상기 반도체 장치는 제1 및 제2 소스/드레인 층들(282, 284) 및/또는 제1 및 제2 게이트 구조물들(362, 364)에 각각 전기적으로 연결되는 콘택 플러그, 배선 등을 더 포함할 수 있다.
도 4 내지 도 24는 예시적인 실시예들에 따른 반도체 장치의 제조 방법의 단계들을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 4, 6, 15 및 18은 평면도들이고, 도 5, 7-14, 16-17 및 19-24는 단면도들이다.
이때, 도 5, 7-14, 16 및 24는 대응하는 각 평면도들의 A-A'선을 따라 절단한 단면도들이고, 도 17 및 19-23은 대응하는 각 평면도들의 B-B'선 및 C-C'선을 따라 절단한 단면들을 포함한다.
도 4 및 5를 참조하면, 제1 및 제2 영역들(I, II)을 포함하는 기판(100) 상에 제1 희생막(110) 및 반도체 막(120)을 교대로 반복적으로 적층한 후, 최상층 반도체 막(120) 상에 패드막(130) 및 마스크 막(140)을 순차적으로 형성할 수 있다.
도면 상에서는 기판(100) 상의 각 3개의 층들에 제1 희생막(110) 및 반도체 막(120)이 형성된 것이 도시되어 있으나, 본 발명의 개념은 이에 한정되지는 않으며, 이보다 더 많거나 혹은 더 적은 복수의 층들에 제1 희생막(110) 및 반도체 막(120)이 각각 형성될 수도 있다.
예시적인 실시예들에 있어서, 제1 희생막(110) 및 반도체 막(120)은 기판(100) 상부를 시드로 사용하는 에피택시얼 성장 공정을 통해 형성될 수 있다.
일 실시예에 있어서, 제1 희생막(110)은 예를 들어, 디클로로실란(SiH2Cl2) 가스와 같은 실리콘 소스 가스, 사수소화 게르마늄(GeH4) 가스와 같은 게르마늄 소스 가스를 사용하는 에피택시얼 성장 공정을 수행함으로써 형성될 수 있으며, 이에 따라 단결정 실리콘-게르마늄(SiGe) 층이 형성될 수 있다. 일 실시예에 있어서, 반도체 막(120)은 예를 들어, 다이실란(Si2H6) 가스와 같은 실리콘 소스 가스를 사용하는 에피택시얼 성장 공정을 수행하여 형성될 수 있으며, 이에 따라 단결정 실리콘 층이 형성될 수 있다.
한편, 패드막(130)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 마스크 막(140)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
도 6 및 7을 참조하면, 마스크 막(140)을 패터닝하여 기판(100)의 제1 및 제2 영역들(I, II) 상에 각각 제1 및 제2 마스크들(142, 144)을 형성하고, 이들을 식각 마스크로 사용하여 하부의 패드막(130), 반도체 막들(120), 제1 희생막들(110), 및 기판(100) 상부를 식각함으로써, 기판(100)의 제1 및 제2 영역들(I, II) 상에 각각 제1 및 제2 트렌치들(103, 105)을 형성할 수 있다.
이에 따라, 기판(100)의 제1 영역(I) 상에는 상기 제1 방향으로 연장되는 제1 액티브 패턴(102)이 형성될 수 있으며, 제1 액티브 패턴(102) 상에는 교대로 반복적으로 적층된 제1 희생 라인들(112) 및 제1 반도체 라인들(122)을 포함하는 제1 핀 구조물이 형성될 수 있다. 이때, 상기 제1 핀 구조물 상에는 또한 순차적으로 적층된 제1 패드 패턴(132) 및 제1 마스크(142)가 형성될 수 있다. 이하에서는, 순차적으로 적층된 제1 액티브 패턴(102), 상기 제1 핀 구조물, 제1 패드 패턴(132) 및 제1 마스크(142)를 함께 제1 구조물로 지칭하기로 한다.
또한, 기판(100)의 제2 영역(II) 상에는 상기 제1 방향으로 연장되는 제2 액티브 패턴(104)이 형성될 수 있으며, 제2 액티브 패턴(104) 상에는 교대로 반복적으로 적층된 제2 희생 라인들(114) 및 제2 반도체 라인들(124)을 포함하는 제2 핀 구조물이 형성될 수 있다. 이때, 상기 제2 핀 구조물 상에는 순차적으로 적층된 제2 패드 패턴(134) 및 제2 마스크(144)가 형성될 수 있다. 이하에서는, 순차적으로 적층된 제2 액티브 패턴(104), 상기 제2 핀 구조물, 제2 패드 패턴(134) 및 제2 마스크(144)를 함께 제2 구조물로 지칭하기로 한다.
상기 제1 및 제2 구조물들은 기판(100)의 제1 및 제2 영역들(I, II) 상에서 각각 하나로, 혹은 상기 제2 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있으며, 도면 상에서는 각각 하나의 제1 및 제2 구조물들만이 도시되어 있다.
도 8을 참조하면, 상기 제1 및 제2 구조물들의 표면들 및 기판(100) 상면에 라이너 막(150)을 형성하고, 라이너 막(150) 상에 제1 및 제2 트렌치들(103, 105)을 채우며 상기 제1 및 제2 구조물들보다 충분히 높은 상면을 갖는 소자 분리막(160)을 형성할 수 있다.
예시적인 실시예들에 있어서, 라이너 막(150)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있으며, 소자 분리막(160)은 예를 들어, 토즈(TOSZ)와 같은 산화물을 포함할 수 있다.
라이너 막(150)은 상기 각 제1 및 제2 구조물들에 포함된 제1 및 제2 희생 라인들(112, 114) 및/또는 제1 및 제2 반도체 라인들(122, 124)을 커버함으로써, 이들이 산화되는 것을 방지할 수 있다.
이후, 상기 제1 및 제2 구조물들의 상면들 상에 형성된 라이너 막(150) 부분이 노출될 때까지 소자 분리막(160)을 평탄화할 수 있다. 예시적인 실시예들에 있어서, 상기 평탄화 공정은 화학 기계적 연마(Chemical Mechanical Polishing: CMP) 공정을 포함할 수 있다.
도 9를 참조하면, 제1 및 제2 마스크들(142, 144) 상면들 및 측벽들 상의 라이너 막(150) 부분들, 및 제1 및 제2 마스크들(142, 144)을 함께 제거한 후, 소자 분리막(160) 상부를 제거할 수 있다. 상기 소자 분리막(160) 상부를 제거할 때, 제1 및 제2 패드 패턴들(132, 134)도 함께 제거될 수 있다.
상기 소자 분리막(160) 상부를 제거함에 따라서, 상기 제1 및 제2 핀 구조물들의 상부 측벽들을 커버하는 라이너 막(150) 부분들이 노출될 수 있으며, 상기 노출된 라이너 막(150) 부분들을 제거함으로써, 상기 제1 및 제2 핀 구조물들의 상부 측벽들이 노출될 수 있다.
이에 따라, 기판(100)의 제1 및 제2 영역들(I, II) 상에는 제1 및 제2 액티브 패턴들(102, 104), 이들 상에 각각 형성된 상기 제1 및 제2 핀 구조물들, 상기 제1 및 제2 핀 구조물들의 하부 측벽들, 제1 및 제2 액티브 패턴들(102, 104)의 측벽들 및 기판(100) 상면 부분을 커버하는 제1 및 제2 라이너들(152, 154), 및 제1 및 제2 라이너들(152, 154) 상에 형성되어 제1 및 제2 트렌치들(103, 105)의 하부를 채우는 제1 및 제2 소자 분리 패턴들(162, 164)이 각각 형성될 수 있다.
예시적인 실시예들에 있어서, 제1 및 제2 소자 분리 패턴들(162, 164)의 상면들은 각각 상기 제1 및 제2 핀 구조물들에 포함된 가운데 층의 제1 및 제2 희생 라인들(112, 114)의 저면들보다 낮거나 이와 동일한 높이에 형성될 수 있으며, 최하층의 제1 및 제2 희생 라인들(112, 114)의 상면들보다 높은 높이에 형성될 수 있다. 본 발명의 개념은 반드시 이에 한정되지는 않으나, 다만 제1 및 제2 소자 분리 패턴들(162, 164)의 상면들은 각각 복수의 층들에 형성된 제1 및 제2 희생 라인들(112, 114) 중 적어도 최하층에 형성된 것의 상면보다는 높게 형성되며 최상층에 형성된 것의 저면보다는 낮거나 이와 동일한 높이에 형성될 수 있다.
도 10을 참조하면, 상기 제1 및 제2 핀 구조물들의 노출된 상면들 및 상부 측벽들, 제1 및 제2 라이너들(152, 154)의 최상면들, 및 제1 및 제2 소자 분리 패턴들(162, 164)의 상면들 상에 제3 내지 제5 희생막들(170, 180, 190)을 순차적으로 형성한 후, 기판(100)의 제2 영역(II) 상에 제5 희생막(190)을 커버하는 제1 포토레지스트 패턴(200)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제3 내지 제5 희생막들(170, 180, 190)은 각각 산화물, 질화물 및 산화물을 포함할 수 있다.
도 11을 참조하면, 기판(100)의 제1 영역(I) 상의 제5 희생막(190) 부분을 제거한 후, 제1 포토레지스트 패턴(200)을 제거할 수 있다. 이에 따라, 기판(100)의 제2 영역(II) 상에는 제5 희생 패턴(195)이 잔류할 수 있다.
제5 희생막(190)은 예를 들어, 습식 식각 공정에 의해 제거될 수 있으며, 제1 포토레지스트 패턴(200)은 예를 들어, 애싱(ashing) 및/또는 스트립(stripping) 공정에 의해 제거될 수 있다.
도 12를 참조하면, 기판(100)의 제1 영역(I) 상의 제4 희생막(180) 부분을 제거한 후, 기판(100)의 제1 영역(I) 상의 제3 희생막(170) 부분을 제거할 수 있다. 이때, 기판(100)의 제2 영역(II) 상에 잔류하는 제5 희생 패턴(195)도 함께 제거될 수 있다.
이에 따라, 기판(100)의 제2 영역(II) 상에는 순차적으로 적층된 제3 희생 패턴(175) 및 제4 희생 패턴(185)이 잔류할 수 있다.
기판(100)의 제1 영역(I) 상의 상기 제4 희생막(180) 부분 및 제3 희생막(170) 부분, 및 기판(100)의 제2 영역(II) 상의 제5 희생 패턴(195)은 예를 들어, 습식 식각 공정에 의해 제거될 수 있다.
도 13을 참조하면, 기판(100)의 제1 영역(I) 상에 잔류하는 제1 소자 분리 패턴(162)의 상부를 추가적으로 제거할 수 있으며, 이에 따라 상기 제1 핀 구조물의 하부 측벽을 커버하는 제1 라이너(152)의 상부가 노출될 수 있다.
예시적인 실시예들에 있어서, 상기 제거 공정 이후의 제1 소자 분리 패턴(162) 상면은 제1 액티브 패턴(102)의 상면과 동일하거나 이보다 낮은 높이에 형성될 수 있다. 즉, 제1 소자 분리 패턴(162)의 상면은 최하층 제1 희생 라인(112)의 저면과 동일하거나 이보다 낮은 높이에 형성될 수 있다. 또한, 상기 제거 공정 이후의 기판(100)의 제1 영역(I) 상에 형성된 제1 소자 분리 패턴(162)의 상면은 기판(100)의 제2 영역(II) 상에 형성된 제2 소자 분리 패턴(164)의 상면보다 낮을 수 있다.
도 14를 참조하면, 기판(100)의 제2 영역(II) 상에 잔류하는 제4 희생 패턴(185)을 제거할 수 있으며, 이때 기판(100)의 제1 영역(I) 상에 노출된 제1 라이너(152)의 상부도 함께 제거될 수 있다.
이후, 기판(100)의 제2 영역(II) 상에 잔류하는 제3 희생 패턴(175)을 제거함으로써, 상기 제2 핀 구조물의 상부를 노출시킬 수 있다.
기판(100)의 제2 영역(II) 상의 제3 및 제4 희생 패턴들(175, 185) 및 기판(100)의 제1 영역(I) 상의 상기 제1 라이너(152)의 상부는 예를 들어, 습식 식각 공정에 의해 제거될 수 있다.
도 15 내지 17을 참조하면, 제1 및 제2 소자 분리 패턴들(162, 164) 상에 상기 제1 핀 구조물 및 상기 제2 핀 구조물의 상부를 각각 부분적으로 커버하는 제1 더미 게이트 구조물(242) 및 제2 더미 게이트 구조물(244)을 형성할 수 있다.
구체적으로, 상기 제1 핀 구조물, 상기 제2 핀 구조물의 상부, 및 제1 및 제2 소자 분리 패턴들(162, 164) 상에 더미 게이트 절연막, 더미 게이트 전극막 및 더미 게이트 마스크 막을 순차적으로 형성하고, 상기 더미 게이트 마스크 막 상에 상기 제2 방향으로 각각 연장되는 제2 포토레지스트 패턴들을 기판(100)의 제1 및 제2 영역들 상에 각각 형성한 후, 이들을 식각 마스크로 사용하여 상기 더미 게이트 마스크 막을 식각함으로써, 기판(100)의 제1 및 제2 영역들(I, II) 상에 제1 및 제2 더미 게이트 마스크들(232, 234)을 각각 형성할 수 있다.
상기 더미 게이트 절연막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 상기 더미 게이트 전극막은 예를 들어, 폴리실리콘을 포함할 수 있으며, 상기 더미 게이트 마스크 막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
이후, 제1 및 제2 더미 게이트 마스크들(232, 234)을 식각 마스크로 사용하여 하부의 상기 더미 게이트 전극막 및 상기 더미 게이트 절연막을 식각함으로써, 기판(100)의 제1 영역(I) 상에 제1 더미 게이트 전극(222) 및 제1 더미 게이트 절연 패턴(212)을 각각 형성하고, 기판(100)의 제2 영역(II) 상에 제2 더미 게이트 전극(224) 및 제2 더미 게이트 절연 패턴(214)을 각각 형성할 수 있다.
상기 제1 핀 구조물 및 이에 인접하는 제1 소자 분리 패턴(162)의 일부 상에 순차적으로 적층된 제1 더미 게이트 절연 패턴(212), 제1 더미 게이트 전극(222), 및 제1 더미 게이트 마스크(232)는 제1 더미 게이트 구조물(242)을 형성할 수 있으며, 상기 제2 핀 구조물 및 이에 인접하는 제2 소자 분리 패턴(164)의 일부 상에 순차적으로 적층된 제2 더미 게이트 절연 패턴(214), 제2 더미 게이트 전극(224), 및 제2 더미 게이트 마스크(234)는 제2 더미 게이트 구조물(244)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 더미 게이트 구조물(242)은 상기 제1 핀 구조물 및 제1 소자 분리 패턴(162) 상에서 상기 제2 방향으로 연장될 수 있으며, 상기 제1 핀 구조물의 상면 및 상기 제2 방향으로의 양 측벽들을 커버할 수 있다. 또한, 제2 더미 게이트 구조물(244)은 상기 제2 핀 구조물 및 제2 소자 분리 패턴(164) 상에서 상기 제2 방향으로 연장될 수 있으며, 상기 제2 핀 구조물의 상면 및 상기 제2 방향으로의 양 상부 측벽들을 커버할 수 있다.
도 18 및 19를 참조하면, 제1 및 제2 더미 게이트 구조물들(242, 244)의 측벽들 상에 각각 제1 및 제2 외측 스페이서들(252, 254)을 형성할 수 있다.
구체적으로, 상기 제1 및 제2 핀 구조물들, 제1 및 제2 소자 분리 패턴들(162, 164), 및 제1 및 제2 더미 게이트 구조물들(242, 244)이 형성된 기판(100) 상에 제1 스페이서 막을 형성한 후 이를 이방성 식각함으로써, 제1 더미 게이트 구조물(242)의 상기 제1 방향으로의 각 양 측벽들을 커버하는 제1 외측 스페이서(252) 및 제2 더미 게이트 구조물(244)의 상기 제1 방향으로의 각 양 측벽들을 커버하는 제2 외측 스페이서(254)를 형성할 수 있다.
이후, 제1 더미 게이트 구조물(242) 및 제1 외측 스페이서(252)를 식각 마스크로 사용하여 노출된 상기 제1 핀 구조물을 식각함으로써, 기판(100)의 제1 액티브 패턴(102) 상면을 노출시키는 제1 개구(262)를 형성할 수 있다. 다만 이하에서는, 제1 액티브 패턴(102) 상면을 노출시키는 공간뿐만 아니라 이에 상기 제2 방향으로 인접하는 제1 소자 분리 패턴(162) 부분을 노출시키는 공간을 포함하여 함께 제1 개구(262)로 지칭하기로 한다. 즉, 제1 개구(262)는 상기 제2 방향으로 연장될 수 있다.
또한, 제2 더미 게이트 구조물(244) 및 제2 외측 스페이서(254)를 식각 마스크로 사용하여 노출된 상기 제2 핀 구조물의 상부를 식각함으로써, 상기 제2 핀 구조물의 최하층 제2 반도체 라인(124) 상면을 노출시키는 제2 개구(264)를 형성할 수 있다. 다만 이하에서는, 최하층 제2 반도체 라인(124) 상면을 노출시키는 공간뿐만 아니라 이에 상기 제2 방향으로 인접하는 제2 소자 분리 패턴(164) 부분을 노출시키는 공간을 포함하여 함께 제2 개구(264)로 지칭하기로 한다. 즉, 제2 개구(264)는 상기 제2 방향으로 연장될 수 있다.
예시적인 실시예들에 있어서, 제1 개구(262)의 상기 제3 방향으로의 깊이는 제2 개구(264)의 상기 제3 방향으로의 깊이보다 더 깊을 수 있다. 이에 따라, 제1 및 제2 개구들(262, 264)의 형성 공정은 각각 별도로 수행될 수 있다. 이와는 달리, 상대적으로 낮은 깊이를 갖는 제2 개구(264) 형성 시, 제1 개구(262)의 상부도 함께 형성될 수 있으며, 이후 제1 개구(262)를 하부로 확장할 수도 있다.
이에 따라, 제1 더미 게이트 구조물(242) 및 제1 외측 스페이서(252) 하부에 형성된 제1 희생 라인들(112) 및 제1 반도체 라인들(122)은 각각 제1 희생 패턴들(116) 및 제1 반도체 패턴들(126)로 변환될 수 있으며, 상기 제1 방향으로 연장되는 상기 제1 핀 구조물은 상기 제1 방향을 따라 서로 이격되도록 복수 개로 분리될 수 있다. 예시적인 실시예들에 있어서, 각 제1 반도체 패턴들(126)은 이를 포함하는 트랜지스터의 채널 역할을 수행할 수 있다.
또한, 제2 더미 게이트 구조물(244) 및 제2 외측 스페이서(254) 하부에 형성된 제2 희생 라인들(114) 및 제2 반도체 라인들(124) 중에서 최하층을 제외한 상부 2개층들에 각각 형성된 것들은 제2 희생 패턴들(118) 및 제2 반도체 패턴들(128)로 각각 변환될 수 있으며, 상기 제1 방향으로 연장되는 상기 제2 핀 구조물은 그 상부가 상기 제1 방향을 따라 서로 이격되도록 복수 개로 분리될 수 있다. 예시적인 실시예들에 있어서, 최하층을 제외한 각 제2 반도체 패턴들(128)은 이를 포함하는 트랜지스터의 채널 역할을 수행할 수 있다.
이하에서는 설명의 편의 상, 제1 더미 게이트 구조물(242), 이의 각 양 측벽들에 형성된 제1 외측 스페이서(252), 및 상기 제1 핀 구조물을 제3 구조물로 지칭하기로 하며, 제2 더미 게이트 구조물(244), 이의 각 양 측벽들에 형성된 제2 외측 스페이서(254), 및 상기 제2 핀 구조물의 상부를 제4 구조물로 지칭하기로 한다. 예시적인 실시예들에 있어서, 상기 제3 구조물은 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 또한, 상기 제4 구조물 역시 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
도 20을 참조하면, 제1 및 제2 개구들(262, 264)에 의해 각각 노출된 제1 및 제2 희생 패턴들(116, 118)의 상기 제1 방향으로의 양 측벽들을 식각하여 각각 제1 및 제2 리세스들을 형성한 후, 이들을 각각 채우는 제1 및 제2 내측 스페이서들(272, 274)을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 리세스들은 제1 및 제2 희생 패턴들(116, 118)에 대한 습식 식각 공정을 수행함으로써 형성될 수 있다.
예시적인 실시예들에 있어서, 제1 및 제2 내측 스페이서들(272, 274)는 제2 스페이서 막을 상기 제1 및 제2 리세스들을 채우도록 제1 및 제2 더미 게이트 구조물들(242, 244), 제1 및 제2 외측 스페이서들(252, 254), 상기 제1 핀 구조물 및 상기 제2 핀 구조물 상부, 제1 액티브 패턴(102), 상기 제2 핀 구조물에 포함된 최하층 제2 반도체 라인(124), 및 제1 및 제2 소자 분리 패턴들(162, 164) 상에 형성하고 이를 이방성 식각함으로써 형성될 수 있다. 상기 제2 스페이서 막은 예를 들어 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정 등과 같은 증착 공정을 통해 형성될 수 있다.
이에 따라, 제1 내측 스페이서(272)는 상기 제1 핀 구조물에 포함된 각 제1 희생 패턴들(116)의 상기 제1 방향으로의 각 양 측벽들을 커버하도록 형성될 수 있으며, 제2 내측 스페이서(274)는 상기 제2 핀 구조물의 상부에 포함된 각 제2 희생 패턴들(118), 즉 최하층을 제외한 상부의 2개 층들에 각각 형성된 제2 희생 패턴들(118)의 상기 제1 방향으로의 각 양 측벽들을 커버하도록 형성될 수 있다.
도 21을 참조하면, 제1 개구(262)에 의해 노출된 제1 액티브 패턴(102) 상면에 제1 소스/드레인 층(282)을 형성할 수 있으며, 제2 개구(264)에 의해 노출된 제2 반도체 라인(124) 상면에 제2 소스/드레인 층(284)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 및 제2 소스/드레인 층들(282, 284)은 제1 및 제2 개구들(262, 264)에 의해 각각 노출된 제1 액티브 패턴(102) 및 제2 반도체 라인(124) 상면을 시드로 사용하는 선택적 에피택시얼 성장(Selective Epitaxial Growth: SEG) 공정을 수행함으로써 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 SEG 공정은 예를 들어, 다이실란(Si2H6) 가스와 같은 실리콘 소스 가스, 및 예를 들어 SiH3CH3 가스와 같은 탄소 소스 가스를 함께 사용하여 수행될 수 있으며, 이에 따라 단결정 실리콘 탄화물(SiC) 층이 형성될 수 있다. 혹은, 상기 SEG 공정은 예를 들어, 다이실란(Si2H6) 가스와 같은 실리콘 소스 가스만을 사용하여 수행될 수도 있으며, 이에 따라 단결정 실리콘 층이 형성될 수도 있다. 이때, 각 제1 및 제2 소스/드레인 층들(282, 284)은 엔모스(NMOS) 트랜지스터의 소스/드레인 역할을 수행할 수 있다.
이와는 달리, 상기 SEG 공정은 예를 들어, 디클로로실란(SiH2Cl2) 가스와 같은 실리콘 소스 가스, 사수소화 게르마늄(GeH4) 가스와 같은 게르마늄 소스 가스를 함께 사용하여 SEG 공정을 수행함으로써 형성될 수도 있으며, 이에 따라 단결정 실리콘-게르마늄(SiGe) 층이 형성될 수 있다. 이때, 각 제1 및 제2 소스/드레인 층들(282, 284)은 피모스(PMOS) 트랜지스터의 소스/드레인 역할을 수행할 수 있다.
예시적인 실시예들에 있어서, 제1 및 제2 소스/드레인 층들(282, 284) 은 상기 제3 및 제4 구조물들의 상기 제1 방향으로의 양 측들에 각각 형성될 수 있다. 예시적인 실시예들에 있어서, 제1 소스/드레인 층(282)은 상기 제1 핀 구조물에 포함된 제1 반도체 패턴들(126)의 측벽들, 및 제1 희생 패턴들(116)의 측벽들을 커버하는 제1 내측 스페이서(272)의 외측벽들과 접촉할 수 있으며, 나아가 상기 제3 방향으로 더 성장하여 제1 외측 스페이서(252)의 외측벽에 접촉할 수 있다. 또한, 제2 소스/드레인 층(284)은 상기 제2 핀 구조물 상부에 포함된 제2 반도체 패턴들(128)의 측벽들, 및 제2 희생 패턴들(118)의 측벽들을 커버하는 제2 내측 스페이서(274)의 외측벽들과 접촉할 수 있으며, 나아가 상기 제3 방향으로 더 성장하여 제2 외측 스페이서(254)의 외측벽에 접촉할 수 있다.
각 제1 및 제2 소스/드레인 층들(282, 284)이 트랜지스터의 소스/드레인 역할을 수행할 수 있도록, 이에 불순물 도핑 및 열처리를 추가적으로 수행할 수 있다. 예를 들어, 각 제1 및 제2 소스/드레인 층들(282, 284)이 실리콘 탄화물 혹은 실리콘을 포함하도록 형성된 경우, 이에 n형 불순물을 도핑하고 열처리할 수 있다. 각 제1 및 제2 소스/드레인 층들(282, 284)이 실리콘-게르마늄을 포함하도록 형성된 경우, 이에 p형 불순물을 도핑하고 열처리할 수 있다.
예시적인 실시예들에 있어서, 기판(100)의 제1 영역(I) 상에 형성된 제1 액티브 패턴(102)의 상면보다 기판(100)의 제2 영역(II) 상에 형성된 제2 반도체 라인(124)의 상면이 더 높으며, 이들을 각각 시드로 사용하는 동일한 SEG 공정에 의해 제1 및 제2 소스/드레인 층들(282, 284)이 형성되므로, 제2 소스/드레인 층(284)의 상면이 높이가 제1 소스/드레인 층(282)의 상면의 높이보다 더 높을 수 있다.
도 22를 참조하면, 상기 제3 및 제4 구조물들 및 제1 및 제2 소스/드레인 층들(282, 284)을 덮는 절연막(290)을 기판(100) 및 제1 및 제2 소자 분리 패턴들(162, 164) 상에 형성한 후, 상기 제3 및 제4 구조물들에 각각 포함된 제1 및 제2 더미 게이트 전극들(222, 224)의 상면들이 노출될 때까지 절연막(290)을 평탄화할 수 있다. 이때, 제1 및 제2 더미 게이트 마스크들(232, 234)도 함께 제거될 수 있으며, 각 제1 및 제2 외측 스페이서들(252, 254)의 상부도 부분적으로 제거될 수 있다.
상기 평탄화 공정은 화학 기계적 연마(CMP) 공정 및/또는 에치 백 공정에 의해 수행될 수 있다.
이후, 노출된 제1 및 제2 더미 게이트 전극들(222, 224) 및 그 하부의 제1 및 제2 더미 게이트 절연 패턴들(212, 214)을 제거함으로써 제1 및 제2 외측 스페이서들(252, 254)의 내측벽들, 및 최상층 제1 및 제2 반도체 패턴들(126, 128)의 상면들을 각각 노출시키는 제3 및 제4 개구들(302, 304)을 형성할 수 있다. 제1 및 제2 더미 게이트 전극들(222, 224)은 예를 들어, 습식 식각 공정에 의해 제거될 수 있다.
도 23 및 24를 참조하면, 제1 희생 패턴들(116)을 제거하여, 제1 내측 스페이서들(272)의 내측벽들, 제1 반도체 패턴들(126)의 표면, 및 제1 액티브 패턴(102)의 상면을 노출시키는 제5 개구(312)를 형성할 수 있으며, 또한 제2 희생 패턴들(118)을 제거하여, 제2 내측 스페이서들(274)의 내측벽들, 제2 반도체 패턴들(128)의 표면들, 및 제2 반도체 라인(124)의 상면을 노출시키는 제6 개구(314)를 형성할 수 있다.
다시 도 1 내지 3을 참조하면, 제3 및 제5 개구들(302, 312)을 채우는 제1 게이트 구조물(362)을 기판(100)의 제1 영역(I) 상에 형성하고, 제4 및 제6 개구들(304, 314)을 채우는 제2 게이트 구조물(364)을 기판(100)의 제2 영역(II) 상에 형성할 수 있다.
구체적으로, 제3 내지 제6 개구들(302, 304, 312, 314)에 의해 노출된 제1 액티브 패턴(102) 상면, 제2 반도체 라인(124) 상면, 및 제1 및 제2 반도체 패턴들(126, 128)의 표면들에 대한 열산화 공정을 수행하여 제1 및 제2 인터페이스 패턴들(322, 324)을 각각 형성한 후, 제1 및 제2 인터페이스 패턴들(322, 324)의 표면들, 제1 및 제2 내측 스페이서들(272, 274)의 내측벽들, 제1 및 제2 외측 스페이서들(252, 254) 내측벽들, 및 절연막(290) 상면에 게이트 절연막 및 일함수 조절막을 컨포멀하게 형성하고, 제3 내지 제6 개구들(302, 304, 312, 314)의 나머지 부분을 충분히 채우는 게이트 전극막을 형성한다.
상기 게이트 절연막, 상기 일함수 조절막, 및 상기 게이트 전극막은 CVD 공정, ALD 공정, 물리 기상 증착(PVD) 공정 등을 통해 형성될 수 있다. 한편, 제1 및 제2 인터페이스 패턴들(322, 324) 역시 열산화 공정 대신에 CVD 공정, ALD 공정 등을 통해 형성될 수도 있으며, 이 경우 제1 및 제2 인터페이스 패턴들(322, 324)은 제1 및 제2 내측 스페이서들(272, 274)의 내측벽들 및 제1 및 제2 외측 스페이서들(252, 254)의 내측벽들 상에도 형성될 수 있다.
이후, 절연막(290)의 상면이 노출될 때까지, 상기 게이트 전극막, 상기 일함수 조절막, 및 상기 게이트 절연막을 평탄화하여, 각각 제1 및 제2 게이트 전극들(352, 354), 제1 및 제2 일함수 조절 패턴들(342, 344), 및 제1 및 제2 게이트 절연 패턴들(332, 334)을 형성할 수 있다. 제1 인터페이스 패턴(322), 제1 게이트 절연 패턴(332), 제1 일함수 조절 패턴(342), 및 제1 게이트 전극(352)은 제1 게이트 구조물(362)을 형성할 수 있으며, 제2 인터페이스 패턴(324), 제2 게이트 절연 패턴(334), 제2 일함수 조절 패턴(344), 및 제2 게이트 전극(354)은 제2 게이트 구조물(364)을 형성할 수 있다.
기판(100)의 제1 영역(I) 상에서 상기 제3 방향을 따라 서로 이격된 복수의 층들에 각각 형성되어 채널로 사용되는 제1 반도체 패턴들(126), 이들을 적어도 부분적으로 커버하며 상기 제2 방향으로 연장된 제1 게이트 구조물(362), 및 제1 게이트 구조물(362)의 상기 제1 방향의 각 양 측들에 형성된 제1 소스/드레인 층(282)은 제1 엠비씨펫(MBCFET)을 형성할 수 있다. 또한, 기판(100)의 제2 영역(II) 상에서 상기 제3 방향을 따라 서로 이격된 복수의 층들에 각각 형성되어 채널로 사용되는 제2 반도체 패턴들(128), 이들을 적어도 부분적으로 커버하며 상기 제2 방향으로 연장된 제2 게이트 구조물(364), 및 제2 게이트 구조물(364)의 상기 제1 방향의 각 양 측들에 형성된 제2 소스/드레인 층(284)은 제2 엠비씨펫(MBCFET)을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 MBCFET이 포함하는 채널의 개수는 상기 제2 MBCFET이 포함하는 채널의 개수보다 많을 수 있다. 즉, 상기 제1 핀 구조물의 측벽을 감싸는 제1 라이너(152) 및 제1 소자 분리 패턴(162)에 비해서 상기 제2 핀 구조물의 측벽을 감싸는 제2 라이너(154) 및 제2 소자 분리 패턴(164)을 덜 식각함으로써, 상기 제2 핀 구조물에 포함된 하층의 제2 희생 라인들(114)을 노출시키지 않을 수 있으며, 이에 따라 상기 노출되지 않은 제2 희생 라인들(114)은 채널로 사용되지 않도록 할 수 있다. 이러한 방식으로, 서로 다른 개수의 채널들을 포함하는 MBCFET들을 용이하게 형성할 수 있다.
도 25는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다. 상기 반도체 장치는 라이너 및 소자 분리 패턴의 상면들의 높이를 제외하고는 도 1 내지 3을 참조로 설명한 반도체 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 25를 참조하면, 제1 및 제2 소자 분리 패턴들(162, 164)의 상면들은 각각 제7 및 제8 높이들(H7, H8)을 가지며, 이는 도 1 내지 도 3에 도시된 제1 및 제2 소자 분리 패턴들(162, 164)의 상면들의 제1 및 제2 높이들(H1, H2)보다 각각 더 작을 수 있다.
이에 따라, 제1 소자 분리 패턴(162)은 제1 액티브 패턴(102)의 상부 측벽은 둘러싸지 않으며, 또한 제1 라이너(152)의 최상면은 제1 소자 분리 패턴(162)의 상면 높이보다는 높으나 도 1 내지 도 3에 도시된 제1 라이너(152) 최상면의 제1 높이(H1)보다는 낮은 제9 높이(H9)를 가질 수 있다.
한편, 제2 소자 분리 패턴(164)은 제2 희생 라인(114)의 상부 측벽 및 제2 반도체 라인(124)의 측벽은 둘러싸지 않으며, 또한 제2 라이너(154)의 최상면은 제2 소자 분리 패턴(164)의 상면 높이보다는 높으나 도 1 내지 도 3에 도시된 제2 라이너(104) 최상면의 제2 높이(H2)보다는 낮은 제10 높이(H10)를 가질 수 있다. 다만 예시적인 실시예들에 있어서, 제2 라이너(154) 최상면의 제10 높이(H10)는 적어도 제2 희생 라인(114)의 상면 높이보다는 높을 수 있으며, 이에 따라 제2 희생 라인(114)의 측벽은 제2 라이너(154)에 의해 커버되어 보호될 수 있다.
도 26은 예시적인 실시예들에 따른 반도체 장치의 제조 방법의 단계들을 설명하기 위한 단면도이다. 상기 반도체 장치의 제조 방법은 도 4 내지 도 24 및 도 1 내지 도 3을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이들에 대한 자세한 설명은 생략한다.
도 26을 참조하면, 도 4 내지 24를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
제1 및 제2 희생 패턴들(116, 118)을 제거하여 제5 및 제6 개구들(312, 314)을 형성할 때, 하부의 제1 및 제2 소자 분리 패턴들(162, 164)의 상부도 함께 제거될 수 있으며, 이에 따라 이들 상면은 당초의 제1 및 제2 높이들(H1, H2)에 비해 낮은 제7 및 제8 높이들(H7, H8)을 각각 가질 수 있다.
이때, 제1 및 제2 라이너들(152, 154) 역시 부분적으로 제거될 수 있으나, 제1 및 제2 소자 분리 패턴들(162, 164)보다는 적은 양이 제거될 수 있으며, 적어도 제2 라이너(154)는 제2 희생 라인(114)의 상면보다는 높은 상면을 가질 수 있다. 이에 따라, 제2 희생 라인(114)이 외부로 노출되지 않을 수 있으며, 제1 및 제2 희생 패턴들(116, 118)과 함께 제거되지 않을 수 있다.
이후, 도 1 내지 도 3을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써 상기 반도체 장치를 완성할 수 있다.
도 27은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다. 상기 반도체 장치는 제1 및 제2 내측 스페이서들을 포함하지 않는 것을 제외하고는 도 1 내지 3을 참조로 설명한 반도체 장치와 실질적으로 동일하거나 유사하다.
이에 따라, 제1 및 제2 소스/드레인 층들(282, 284)을 형성하는 SEG 공정 수행 시, 하부의 제1 액티브 패턴(102) 및 제2 반도체 라인(124)과 함께, 측부의 제1 및 제2 반도체 패턴들(126, 128)뿐만 아니라 제1 및 제2 희생 패턴들(116, 118, 도 21 참조) 역시 시드로 사용될 수 있으며, 이에 따라 제1 및 제2 소스/드레인 층들(282, 284)은 우수한 결정성을 가질 수 있다.
예시적인 실시예들에 있어서, 제1 및 제2 소스/드레인 층들(282, 284)은 p형 불순물을 포함할 수 있으며, 이에 따라 피모스 트랜지스터의 소스/드레인 역할을 수행할 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 기판 102, 104: 제1, 제2 액티브 패턴
110, 170, 180, 190: 제1, 제3, 제4, 제5 희생막
112, 114: 제1, 제2 희생 라인
116, 118, 175, 185, 195: 제1 내지 제5 희생 패턴
120: 반도체 막 122, 124: 제1, 제2 반도체 라인
126, 128: 제1, 제2 반도체 패턴 130: 패드막
132, 134: 제1, 제2 패드 패턴 142, 144: 제1, 제2 마스크
150: 라이너 막 152, 154: 제1, 제2 라이너
160: 소자 분리막 162, 164: 제1, 제2 소자 분리 패턴
200: 제1 포토레지스트 패턴
212, 214: 제1, 제2 더미 게이트 절연 패턴
222, 224: 제1, 제2 더미 게이트 전극
232, 234: 제1, 제2 더미 게이트 마스크
242, 244: 제1, 제2 더미 게이트 구조물
252, 254: 제1, 제2 외측 스페이서
262, 264, 302, 304, 312, 314: 제1 내지 제6 개구
272, 274: 제1, 제2 내측 스페이서
282, 284: 제1, 제2 소스/드레인 층 290: 절연막

Claims (20)

  1. 제1 및 제2 영역들을 포함하는 기판의 상면에 수직한 수직 방향을 따라 상기 기판의 제1 영역 상에 서로 이격되도록 배치된 복수의 제1 채널들;
    상기 수직 방향을 따라 상기 기판의 제2 영역 상에 서로 이격되도록 배치된 복수의 제2 채널들;
    상기 기판의 제1 영역 상에 형성되어 상기 각 제1 채널들의 적어도 일부 표면을 감싸는 제1 게이트 구조물;
    상기 기판의 제2 영역 상에 형성되어 상기 각 제2 채널들의 적어도 일부 표면을 감싸는 제2 게이트 구조물;
    상기 기판 상면에 평행한 제1 방향으로의 상기 제1 게이트 구조물의 각 양측에 형성되어 상기 제1 채널들에 연결된 제1 소스/드레인 층; 및
    상기 제1 방향으로의 상기 제2 게이트 구조물의 각 양측에 형성되어 상기 제2 채널들에 연결된 제2 소스/드레인 층을 포함하며,
    상기 제2 채널들은 대응하는 상기 제1 채널들과 동일한 높이에 배치되며, 상기 제2 채널들 중 최하층에 배치된 것의 높이는 상기 제1 채널들 중 최하층에 배치된 것의 높이보다 높고,
    상기 제2 소스/드레인 층의 하면의 높이는 상기 제1 소스/드레인 층의 하면의 높이보다 높은 반도체 장치.
  2. 제 1 항에 있어서, 상기 제2 채널들 중 최상층에 배치된 것의 높이는 상기 제1 채널들 중 최상층에 배치된 것의 높이와 동일한 반도체 장치.
  3. 제 1 항에 있어서, 상기 제2 채널들 중 최하층에 배치된 것의 높이보다 낮은 높이에 형성된 상기 제1 채널들의 개수만큼 상기 제2 채널들의 개수가 상기 제1 채널들의 개수보다 적은 반도체 장치.
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  5. 제 1 항에 있어서, 상기 제1 소스/드레인 층의 상면의 높이보다 상기 제2 소스/드레인 층의 상면이 높이가 더 높은 반도체 장치.
  6. 제 1 항에 있어서, 상기 제1 게이트 구조물은 상기 기판의 제1 영역 상면으로부터 상기 수직 방향으로 돌출되어 상기 제1 방향으로 연장된 제1 액티브 패턴 및 이의 측벽을 감싸는 제1 소자 분리 패턴 상에 형성되고,
    상기 제2 게이트 구조물은 상기 기판의 제2 영역 상면으로부터 상기 수직 방향으로 돌출되어 상기 제1 방향으로 연장된 제2 액티브 패턴 상에 순차적으로 적층된 희생 라인 및 반도체 라인, 및 상기 제2 액티브 패턴, 상기 희생 라인 및 상기 반도체 라인의 측벽들을 감싸는 제2 소자 분리 패턴 상에 형성된 반도체 장치.
  7. 제 6 항에 있어서,
    상기 기판의 제1 영역의 상면 및 상기 제1 액티브 패턴의 측벽을 커버하는 제1 라이너; 및
    상기 기판의 제2 영역의 상면, 및 상기 제2 액티브 패턴, 상기 희생 라인 및 상기 반도체 라인의 측벽들을 커버하는 제2 라이너를 더 포함하는 반도체 장치.
  8. 제 7 항에 있어서, 상기 제2 라이너의 최상면의 높이는 상기 제1 라이너의 최상면의 높이보다 높은 반도체 장치.
  9. 제 7 항에 있어서, 상기 제1 및 제2 라이너들은 질화물을 포함하고, 상기 제1 및 제2 소자 분리 패턴들은 산화물을 포함하는 반도체 장치.
  10. 제1 및 제2 영역들을 포함하는 기판의 상기 제1 영역 상에 형성된 제1 게이트 구조물;
    각각이 상기 제1 게이트 구조물을 부분적으로 관통하며 상기 기판의 상면에 수직한 수직 방향을 따라 서로 이격되도록 복수 개로 형성된 제1 채널들; 및
    상기 기판 상면에 평행한 제1 방향으로의 상기 제1 게이트 구조물의 각 양측에 형성되어 상기 제1 채널들에 연결된 제1 소스/드레인 층을 포함하는 제1 트랜지스터; 및
    상기 기판의 제2 영역 상에 형성된 제2 게이트 구조물;
    각각이 상기 제2 게이트 구조물을 부분적으로 관통하며 상기 수직 방향을 따라 서로 이격되도록 복수 개로 형성된 제2 채널들; 및
    상기 제1 방향으로의 상기 제2 게이트 구조물의 각 양측에 형성되어 상기 제2 채널들에 연결된 제2 소스/드레인 층을 포함하는 제2 트랜지스터를 구비하며,
    상기 제1 채널들의 개수는 상기 제2 채널들의 개수보다 더 많고, 상기 제1 채널들 중 최상층의 것과 상기 제2 채널들 중 최상층의 것은 서로 동일한 높이에 형성되며,
    상기 제2 채널들은 대응하는 상기 제1 채널들과 동일한 높이에 배치되며, 상기 제2 채널들 중 최하층에 배치된 것의 높이는 상기 제1 채널들 중 최하층에 배치된 것의 높이보다 높고,
    상기 제2 소스/드레인 층의 하면의 높이는 상기 제1 소스/드레인 층의 하면의 높이보다 높은 반도체 장치.
  11. 제 10 항에 있어서, 상기 제1 채널들 중 최하층의 것은 상기 제2 채널들 중 최하층의 것보다 더 낮은 높이에 형성된 반도체 장치.
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