KR102655419B1 - 반도체 장치 - Google Patents

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Abstract

반도체 장치는 기판의 상면에 평행한 제1 방향으로 상기 기판 상에 연장된 액티브 패턴, 상기 액티브 패턴 상에 형성되어 상기 기판 상면에 평행하고 상기 제1 방향과 교차하는 제2 방향으로 연장된 게이트 구조물, 각각이 상기 제1 방향을 따라 상기 게이트 구조물을 관통하며 상기 기판의 상면에 수직한 제3 방향을 따라 서로 이격된 채널들, 상기 게이트 구조물에 인접한 상기 액티브 패턴 부분 상에 형성되어 상기 채널들과 접촉하는 소스/드레인 층, 및 상기 액티브 패턴 부분의 상기 제2 방향으로의 각 양 가장자리 상면에 형성되어 상기 소스/드레인 층의 측벽 하부에 접촉하며 실리콘-게르마늄을 포함하는 희생 패턴을 구비한다.

Description

반도체 장치{SEMICONDUCTOR DEVICES}
본 발명은 반도체 장치에 관한 것이다. 보다 상세하게 본 발명은 수직적으로 적층된 복수의 채널들을 갖는 반도체 장치에 관한 것이다.
피모스 영역 및 엔모스 영역에, 수직으로 적층된 복수의 채널들을 포함하는 엠비씨펫(MBCFET)을 각각 형성하는 경우, 각 영역들에 적합한 특성을 갖도록 공정을 조절할 필요가 있다. 예를 들어, 피모스 영역에서는 채널 내에 이동하는 전하가 향상된 이동도를 가질 필요가 있으며, 엔모스 영역에서는 상대적으로 긴 채널 길이 구현이 필요할 수 있다. 이에 따라, 상기 각 특성들을 갖춘 엠비씨펫을 형성하는 공정을 개발할 필요가 있다.
본 발명의 일 과제는 우수한 특성을 갖는 반도체 장치를 제공하는 데 있다.
상기 본 발명의 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치는, 기판의 상면에 평행한 제1 방향으로 상기 기판 상에 연장된 액티브 패턴, 상기 액티브 패턴 상에 형성되어 상기 기판 상면에 평행하고 상기 제1 방향과 교차하는 제2 방향으로 연장된 게이트 구조물, 각각이 상기 제1 방향을 따라 상기 게이트 구조물을 관통하며 상기 기판의 상면에 수직한 제3 방향을 따라 서로 이격된 채널들, 상기 게이트 구조물에 인접한 상기 액티브 패턴 부분 상에 형성되어 상기 채널들과 접촉하는 소스/드레인 층, 및 상기 액티브 패턴 부분의 상기 제2 방향으로의 각 양 가장자리 상면에 형성되어 상기 소스/드레인 층의 측벽 하부에 접촉하며 실리콘-게르마늄을 포함하는 희생 패턴을 구비할 수 있다.
상기 본 발명의 과제를 달성하기 위한 다른 예시적인 실시예들에 따른 반도체 장치는, 제1 및 제2 영역들을 포함하는 기판의 상면에 수직한 수직 방향을 따라 상기 기판의 제1 영역 상에 서로 이격된 제1 채널들, 상기 수직 방향을 따라 상기 기판의 제2 영역 상에 서로 이격된 제2 채널들, 상기 기판의 제1 영역 상에 형성되어, 상기 각 제1 채널들의 적어도 일부 표면을 감싸는 제1 게이트 구조물, 상기 기판의 제2 영역 상에 형성되어 상기 각 제2 채널들의 적어도 일부 표면을 감싸는 제2 게이트 구조물, 상기 기판의 제1 영역 상에 형성되어 상기 제1 채널들과 접촉하는 제1 소스/드레인 층, 상기 기판의 제2 영역 상에 형성되어 상기 제2 채널들과 접촉하는 제2 소스/드레인 층, 및 상기 제2 소스/드레인 층의 측벽 하부에 접촉하며 실리콘-게르마늄을 포함하는 희생 패턴을 구비할 수 있으며, 상기 제1 소스/드레인 층의 저면은 상기 수직 방향을 따라 아래로 볼록한 곡면이고, 상기 제2 소스/드레인 층의 저면은 가운데가 편평하고 가장자리가 라운드질 수 있다.
상기 본 발명의 과제를 달성하기 위한 또 다른 예시적인 실시예들에 따른 반도체 장치는, 기판의 상면에 평행한 제1 방향으로 상기 기판 상에 연장된 액티브 패턴, 상기 액티브 패턴 상에 형성되어 상기 기판 상면에 평행하고 상기 제1 방향과 교차하는 제2 방향으로 연장된 게이트 구조물, 각각이 상기 제1 방향을 따라 상기 게이트 구조물을 관통하며 상기 기판의 상면에 수직한 제3 방향을 따라 서로 이격된 채널들, 상기 게이트 구조물의 상기 제1 방향으로의 각 양 측에 형성된 상기 액티브 패턴 부분 상에 형성되어 상기 채널들과 접촉하는 소스/드레인 층, 및 상기 소스/드레인 층의 상기 제2 방향으로의 각 양 측벽의 하부 상에 상기 제2 방향을 따라 순차적으로 적층되어 서로 다른 물질들을 각각 포함하는 희생 패턴 및 핀 스페이서 구조물을 구비할 수 있다.
상기 본 발명의 과제를 달성하기 위한 또 다른 예시적인 실시예들에 따른 반도체 장치는 제1 및 제2 트랜지스터들을 포함할 수 있다. 상기 제1 트랜지스터는 제1 및 제2 영역들을 포함하는 기판의 상기 제1 영역 상에 형성되며 상기 기판의 상면에 평행한 제1 방향으로 연장된 제1 액티브 패턴, 상기 제1 액티브 패턴 상에 상기 기판 상면에 평행하고 상기 제1 방향과 교차하는 제2 방향으로 연장된 제1 게이트 구조물, 각각이 상기 제1 방향으로 연장되어 상기 제1 게이트 구조물을 부분적으로 관통하며 상기 기판의 상면에 수직한 제3 방향을 따라 서로 이격된 제1 채널들, 및 상기 제1 게이트 구조물의 상기 제1 방향으로의 각 양 측에 형성된 상기 제1 액티브 패턴 부분 상에 형성되어 상기 제1 채널들에 접촉하는 제1 소스/드레인 층을 포함할 수 있다. 상기 제2 트랜지스터는 상기 기판의 상기 제2 영역 상에 형성되며 상기 제1 방향으로 연장된 제2 액티브 패턴, 상기 제2 액티브 패턴 상에 상기 제2 방향으로 연장된 제2 게이트 구조물, 각각이 상기 제1 방향으로 연장되어 상기 제2 게이트 구조물을 부분적으로 관통하며 상기 제3 방향을 따라 서로 이격된 제2 채널들, 및 상기 제2 게이트 구조물의 상기 제1 방향으로의 각 양 측에 형성된 상기 제2 액티브 패턴 부분 상에 형성되어, 상기 제2 채널들에 접촉하는 제2 소스/드레인 층을 포함할 수 있다. 상기 제1 액티브 패턴 부분은 오목한 곡면 형상의 상면을 가질 수 있고, 상기 제2 액티브 패턴 부분은 상기 제2 방향으로의 양 가장자리들 상부에 각각 상기 제3 방향으로 돌출된 돌출부들을 포함할 수 있으며, 상기 각 돌출부들 상에는 상기 제2 소스/드레인 층의 측벽에 접촉하는 희생 패턴이 형성될 수 있다.
상기 본 발명의 과제를 달성하기 위한 또 다른 예시적인 실시예들에 따른 반도체 장치는, 제1 및 제2 영역들을 포함하는 기판의 상기 제1 영역 상에 형성된 제1 게이트 구조물, 각각이 상기 제1 게이트 구조물을 관통하며 상기 기판의 상면에 수직한 수직 방향을 따라 서로 이격된 제1 채널들, 상기 제1 게이트 구조물의 각 양 측에 형성되어 상기 제1 채널들에 접촉하는 제1 소스/드레인 층, 상기 제1 소스/드레인 층의 측벽 일부에 접촉하는 제1 핀 스페이서, 상기 제1 핀 스페이서 및 상기 제1 소스/드레인 층의 측벽 및 상면에 접촉하는 제2 핀 스페이서, 상기 기판의 상기 제2 영역 상에 형성된 제2 게이트 구조물, 각각이 상기 제2 게이트 구조물을 관통하며 상기 수직 방향을 따라 서로 이격된 제2 채널들, 상기 제2 게이트 구조물의 각 양 측에 형성되어 상기 제2 채널들에 접촉하는 제2 소스/드레인 층, 상기 제2 소스/드레인 층의 측벽 일부에 접촉하는 핀 스페이서 구조물을 포함할 수 있으며, 상기 제1 핀 스페이서의 저면은 상기 핀 스페이서 구조물의 저면과 동일한 높이에 형성되고, 상기 제1 핀 스페이서의 최상면은 상기 핀 스페이서 구조물의 최상면보다 낮을 수 있다.
상기 본 발명의 과제를 달성하기 위한 또 다른 예시적인 실시예들에 따른 반도체 장치는, 제1 및 제2 영역들을 포함하는 기판의 상면에 수직한 수직 방향을 따라 상기 기판의 제1 영역 상에 서로 이격되며 상기 기판 상면에 평행한 제1 방향으로 각각 연장된 제1 채널들, 상기 수직 방향을 따라 상기 기판의 제2 영역 상에 서로 이격되며 상기 제1 방향으로 각각 연장된 제2 채널들, 상기 기판의 제1 영역 상에 상기 기판 상면에 평행하며 상기 제1 방향과 교차하는 제2 방향으로 연장되어 상기 각 제1 채널들의 적어도 일부 표면을 감싸는 제1 게이트 구조물, 상기 기판의 제2 영역 상에 상기 제2 방향으로 연장되어 상기 각 제2 채널들의 적어도 일부 표면을 감싸는 제2 게이트 구조물, 상기 제1 게이트 구조물의 상기 제1 방향으로의 각 양 측에 형성되어 상기 제1 채널들과 접촉하는 제1 소스/드레인 층, 및 상기 제2 게이트 구조물의 상기 제1 방향으로의 각 양 측에 형성되어 상기 제2 채널들과 접촉하는 제2 소스/드레인 층을 포함할 수 있으며, 상기 제1 채널들 중 최상층에 형성된 제3 채널은 상기 제1 방향으로의 각 양 측벽이 상부에서 하부로 갈수록 상기 제1 방향으로의 길이가 점차 감소하고, 상기 제1 채널들 중 상기 제3 채널 하부에 형성된 제4 채널들 및 상기 제2 채널들은 상기 제1 방향으로의 길이가 일정할 수 있다.
예시적인 실시예들에 따른 반도체 장치에서, 피모스 트랜지스터의 소스/드레인 층은 채널에 비해 큰 결정 격자를 가지며 큰 부피를 가질 수 있다. 이에 따라, 상기 채널에 강한 압축 스트레스가 인가되어 전하의 이동도가 향상될 수 있다. 또한, 엔모스 트랜지스터에 포함된 복수의 채널들은 서로 동일하며 상대적으로 긴 길이를 가질 수 있다. 이에 따라, 상기 엔모스 트랜지스터의 전기적 특성이 향상될 수 있다.
도 1 내지 4는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도 및 단면도들이다.
도 5 내지 도 29는 예시적인 실시예들에 따른 반도체 장치의 제조 방법의 단계들을 설명하기 위한 평면도들 및 단면도들이다.
도 30 내지 도 32는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도 및 단면도들이다.
도 33 내지 도 35는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도 및 단면도들이다.
도 1 내지 4는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도 및 단면도들이다. 구체적으로, 도 1은 평면도이고, 도 2는 도 1의 A-A'선을 따라 절단한 단면도이며, 도 3은 도 1의 B-B'선 및 C-C'선을 따라 각각 절단한 단면들을 포함하고, 도 4는 도 1의 D-D'선을 따라 절단한 단면도이다.
이하에서는 기판(100) 상면에 평행하고 서로 교차하는 두 방향들을 각각 제1 및 제2 방향들로 정의하고, 기판(100) 상면에 수직한 방향을 제3 방향으로 정의한다. 예시적인 실시예들에 있어서, 상기 제1 및 제2 방향들은 서로 직교할 수 있다.
도 1, 2, 3a, 3b 및 4를 참조하면, 상기 반도체 장치는 기판(100)의 제1 및 제2 영역들(I, II) 상에 각각 형성된 제1 및 제2 트랜지스터들을 포함할 수 있다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질, 또는 GaAs, AlGaAs, InAs, InGaAs 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(SOI) 기판 또는 게르마늄-온-인슐레이터(GOI) 기판일 수 있다.
기판(100)의 제1 및 제2 영역들(I, II)은 서로 인접하거나 혹은 서로 이격된 영역들일 수 있다. 일 실시예에 있어서, 제1 영역(I)은 피모스(PMOS) 트랜지스터들이 형성되는 피모스 영역일 수 있으며, 제2 영역(II)은 엔모스(NMOS) 트랜지스터들이 형성되는 엔모스 영역일 수 있다.
상기 제1 트랜지스터는 기판(100)의 제1 영역(I) 상에 형성된 제1 액티브 패턴(102) 상에 형성될 수 있으며, 제1 게이트 구조물(412), 제1 반도체 패턴들(126), 제1 소스/드레인 층(282), 제1 게이트 스페이서 구조물(502) 및 제1 핀 스페이서 구조물(503)을 포함할 수 있다.
제1 액티브 패턴(102)은 기판(100)의 제1 영역(I) 상면으로부터 상기 제3 방향을 따라 상부로 돌출될 수 있으며 이에 따라 제1 액티브 핀(fin)으로 지칭될 수도 있다. 예시적인 실시예들에 있어서, 제1 액티브 패턴(102)은 상기 제1 방향으로 연장될 수 있다. 도면 상에서는 1개의 제1 액티브 패턴(102)만이 도시되어 있으나, 본 발명의 개념은 이에 한정되지 않으며, 기판(100)의 제1 영역(I) 상에 2개 이상의 복수의 제1 액티브 패턴들(102)이 상기 제2 방향을 따라 서로 이격되도록 형성될 수 있다. 제1 액티브 패턴(102)은 기판(100) 상부를 부분적으로 제거하여 형성되는 것으로서, 기판(100)과 일체적으로 형성되어 이와 실질적으로 동일한 물질, 즉 실리콘 등과 같은 반도체 물질을 포함할 수 있다.
제1 액티브 패턴(102)의 측벽 및 기판(100)의 제1 영역(I)의 상면은 제1 라이너(142)에 의해 커버될 수 있으며, 제1 라이너(142) 상에는 제1 액티브 패턴(102)의 측벽을 둘러싸는 제1 소자 분리 패턴(152)이 형성될 수 있다. 다만, 제1 액티브 패턴(102)의 상기 제2 방향으로의 각 양 측벽의 상부 일부의 측벽은 제1 라이너(142) 및 제1 소자 분리 패턴(152)에 의해 커버되지 않을 수 있다. 제1 라이너(142)는 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있으며, 제1 소자 분리 패턴(152)은 예를 들어, 토즈(TOSZ)와 같은 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 액티브 패턴(102)의 상면은 오목한 곡면 형상을 가질 수 있다.
제1 반도체 패턴들(126)은 각각이 상기 제1 방향으로 연장되어 제1 게이트 구조물(412)을 관통할 수 있으며, 제1 액티브 패턴(102)의 상면으로부터 상기 제3 방향을 따라 서로 이격되도록 복수의 층들에 각각 형성될 수 있다. 도면 상에서는 제1 반도체 패턴들(126)이 3개의 층들에 각각 형성된 것이 도시되어 있으나, 본 발명의 개념은 이에 한정되지 않는다.
제1 반도체 패턴들(126)은 기판(100) 혹은 제1 액티브 패턴(102)과 실질적으로 동일한 물질, 예를 들어 실리콘을 포함할 수 있다. 예시적인 실시예들에 있어서, 각 제1 반도체 패턴들(126)은 상기 제1 트랜지스터의 채널 역할을 수행할 수 있으며, 이에 따라 제1 채널로 지칭될 수도 있다.
예시적인 실시예들에 있어서, 제1 반도체 패턴들(126) 중 최상층의 것은 상기 제1 방향으로의 측벽이 기판(100)의 상면에 수직하지 않고 경사질 수 있다. 이에 따라, 최상층 제1 반도체 패턴(126)의 상기 제1 방향으로의 제1 길이(L1)는 상부에서 하부로 갈수록 점차 감소할 수 있다. 이에 비해, 제1 반도체 패턴들(126) 중 나머지 것들은 상기 제1 방향으로의 측벽이 기판(100)의 상면에 수직할 수 있으며, 이에 따라 상기 제1 방향으로의 제2 길이(L2)는 상기 제3 방향을 따라 일정할 수 있다.
예시적인 실시예들에 있어서, 제1 길이(L1)의 최소값은 제2 길이(L2)와 동일할 수 있으며, 제1 길이(L1)의 최대값은 제2 길이(L2)보다 클 수 있다.
제1 게이트 구조물(412)은 제1 액티브 패턴(102), 및 상기 제2 방향으로 이에 인접한 제1 소자 분리 패턴(152) 부분 상에 형성되어, 각 제1 반도체 패턴들(126)을 감쌀 수 있다.
도면 상에서는 제1 게이트 구조물(412)이 1개의 제1 액티브 패턴(102) 상에 형성된 제1 반도체 패턴들(126)만을 커버하는 것으로 도시되어 있으나, 본 발명의 개념은 이에 한정되지는 않는다. 즉, 제1 게이트 구조물(412)은 제1 소자 분리 패턴(152)이 형성된 기판(100)의 제1 영역(I) 상에 상기 제2 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 서로 이격되도록 형성된 복수의 제1 액티브 패턴들(102) 상에 각각 형성된 제1 반도체 패턴들(126)을 공통적으로 커버할 수도 있다.
또한, 도면 상에서는 기판(100)의 제1 영역(I) 상에 1개의 제1 게이트 구조물(412)이 형성된 것이 도시되어 있으나, 본 발명의 개념은 이에 한정되지 않으며, 상기 제1 방향을 따라 서로 이격된 복수의 제1 게이트 구조물들(412)이 형성될 수도 있다.
제1 게이트 구조물(412)은 각 제1 반도체 패턴들(126)의 표면 혹은 제1 액티브 패턴(102)의 상면으로부터 순차적으로 적층된 제1 인터페이스 패턴(372), 제1 게이트 절연 패턴(382), 제1 일함수 조절 패턴(392), 및 제1 게이트 전극(402)을 포함할 수 있다.
제1 인터페이스 패턴(372)은 제1 액티브 패턴(102)의 상면 및 각 제1 반도체 패턴들(126)의 표면에 형성될 수 있고, 제1 게이트 절연 패턴(382)은 제1 인터페이스 패턴(372)의 표면 및 제1 게이트 스페이서 구조물(502)의 내측벽 상에 형성될 수 있으며, 제1 일함수 조절 패턴(392)은 제1 게이트 절연 패턴(382) 상에 형성될 수 있고, 제1 게이트 전극(402)은 상기 제3 방향으로 서로 이격된 제1 반도체 패턴들(126) 사이의 공간, 및 최상층 제1 반도체 패턴(126) 상부에서 제1 게이트 스페이서 구조물(502)의 내측벽에 의해 정의되는 공간을 채울 수 있다.
제1 인터페이스 패턴(372)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 제1 게이트 절연 패턴(382)은 예를 들어, 하프늄 산화물, 탄탈륨 산화물, 지르코늄 산화물 등과 같은 고유전율을 갖는 금속 산화물을 포함할 수 있다.
제1 일함수 조절 패턴(392)은 예를 들어, 티타늄 질화물, 티타늄 산질화물, 탄탈륨 질화물, 탄탈륨 산질화물, 텅스텐 질화물, 텅스텐 탄질화물, 알루미늄 산화물 등을 포함할 수 있다. 제1 게이트 전극(402)은 예를 들어, 티타늄, 알루미늄 등과 같은 금속, 이들의 합금, 혹은 이들의 질화물이나 탄화물을 포함할 수 있다.
제1 게이트 구조물(412)은 제1 반도체 패턴들(126) 중에서 최상층의 것의 상부에 형성되며 제1 반도체 패턴(126)에 상기 제3 방향을 따라 오버랩되는 상부와, 제1 반도체 패턴들(126) 사이, 및 제1 액티브 패턴(102)과 제1 반도체 패턴들(126)중에서 최하층의 것 사이에 형성되며 제1 반도체 패턴(126)에 상기 제3 방향을 따라 오버랩되는 하부를 포함할 수 있다. 나아가, 제1 게이트 구조물(412)은 제1 소자 분리 패턴(152) 상에 형성된 부분, 즉 제1 반도체 패턴(126)에 상기 제3 방향으로 오버랩되지 않는 측부를 더 포함할 수 있다. 이때, 제1 게이트 구조물(412)의 상부 측벽은 제1 게이트 스페이서 구조물(502)에 의해 커버될 수 있다.
제1 게이트 스페이서 구조물(502)은 제1 게이트 구조물(412) 상부 측벽을 커버하는 제1 게이트 스페이서(252), 및 제1 게이트 스페이서(252)의 외측벽에 형성된 제2 게이트 스페이서(292)를 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 게이트 스페이서(252)의 저면은 제2 게이트 스페이서(292)의 저면보다 낮을 수 있다. 각 제1 및 제2 게이트 스페이서들(252, 292)은 예를 들어, 실리콘 산질화물, 실리콘 산탄질화물 등과 같은 질화물을 포함할 수 있으며, 이들이 서로 동일한 물질을 포함하는 경우 서로 병합될 수도 있다.
제1 핀 스페이서 구조물(503)은 제1 게이트 구조물(412) 및 제1 게이트 스페이서 구조물(502)에 상기 제3 방향으로 오버랩되지 않는 제1 액티브 패턴(102) 부분의 상기 제2 방향으로의 각 양 측벽의 상부 일부를 커버하는 제1 핀 스페이서(253), 및 제1 핀 스페이서(253)의 외측벽을 커버하는 제2 핀 스페이서(293)를 포함할 수 있다.
제1 핀 스페이서(253)는 상기 제1 액티브 패턴(102) 부분에서 제1 라이너(142) 및 제1 소자 분리 패턴(152)에 의해 커버되지 않는 상부의 일부 측벽을 커버할 수 있으며, 제1 소스/드레인 층(282)의 하부의 일부 측벽과도 접촉할 수 있다.
제2 핀 스페이서(293)은 제1 핀 스페이서(253)의 외측벽을 커버할 뿐만 아니라 제1 소스/드레인 층(282)의 상부 표면을 커버할 수 있으며, 나아가 상기 제2 방향으로 연장되어 제1 게이트 구조물(412) 및 제1 게이트 스페이서 구조물(502)과 상기 제3 방향으로 오버랩되지 않는 제1 소자 분리 패턴(152) 부분 및 제1 라이너(142) 부분의 상면도 커버할 수 있다. 한편, 제2 핀 스페이서(293)는 제2 게이트 스페이서(292)와 일체적으로 형성되는 것으로서, 편의상 제1 게이트 스페이서(252)의 외측벽에 형성된 것만을 제2 핀 스페이서(293)와 구별하여 제2 게이트 스페이서(292)로 지칭하기로 한다.
각 제1 및 제2 핀 스페이서들(253, 293)은 예를 들어, 실리콘 산질화물, 실리콘 산탄질화물 등과 같은 질화물을 포함할 수 있으며, 이들이 서로 동일한 물질을 포함하는 경우 서로 병합될 수도 있다.
예시적인 실시예들에 있어서, 제1 핀 스페이서(253)와 제1 게이트 스페이서(252)는 서로 동일한 물질을 포함할 수 있으며, 제2 핀 스페이서(293)와 제2 게이트 스페이서(292)는 서로 동일한 물질을 포함할 수 있다.
제1 소스/드레인 층(282)은 제1 액티브 패턴(102) 상면으로부터 상기 제3 방향으로 연장되어, 복수의 층들에 형성된 제1 반도체 패턴들(126)의 상기 제1 방향으로의 양측에 공통적으로 접촉하여 이들에 연결될 수 있다. 또한, 제1 소스/드레인 층(282)은 제1 게이트 스페이서(252)의 외측벽의 하부에 접촉할 수 있다.
예시적인 실시예들에 있어서, 제1 소스/드레인 층(282)은 제1 핀 스페이서(253)의 최상면의 높이를 기준으로 각각 그 아래 및 위에 형성된 하부(282a) 및 상부(282b)를 포함할 수 있다. 제1 소스/드레인 층(282)의 하부(282a)는 상기 제2 방향으로의 단면이 아래로 볼록한 곡선 형상, 예를 들어 타원형 혹은 원형의 일부 형상을 가질 수 있고, 제1 소스/드레인 층(282)의 상부(282b)는 상기 제2 방향으로의 단면이 다각형, 예를 들어 오각형 혹은 사각형의 일부 형상을 가질 수 있다. 이에 따라, 제1 소스/드레인 층(282)은 편평하지 않고 아래로 볼록한 곡면의 저면을 가질 수 있다.
예시적인 실시예들에 있어서, 제1 소스/드레인 층(282)은 p형 불순물이 도핑된 실리콘-게르마늄을 포함할 수 있으며, 이에 따라 피모스(PMOS) 트랜지스터의 소스/드레인 층 역할을 수행할 수 있다.
전술한 바와 같이, 제1 반도체 패턴들(126) 중 하층에 형성된 것들이 최상층에 형성된 것보다 상기 제1 방향으로의 길이가 작을 수 있으며, 이에 따라 제1 반도체 패턴들(126)과 공통적으로 접촉하는 제1 소스/드레인 층(282)은 적어도 부분적으로 상기 제1 방향으로 큰 폭을 갖도록 형성될 수 있다.
상기 제1 트랜지스터는 제1 게이트 구조물(412) 내에 상기 제3 방향을 따라 적층된 복수의 제1 반도체 패턴들(126)을 포함할 수 있으며, 이에 따라 엠비씨펫(MBCFET)일 수 있다.
상기 제2 트랜지스터는 기판(100)의 제2 영역(II) 상에 형성된 제2 액티브 패턴(104) 상에 형성될 수 있으며, 제2 게이트 구조물(414), 제2 반도체 패턴들(128), 제2 소스/드레인 층(344), 제2 게이트 스페이서 구조물(504), 제2 핀 스페이서 구조물(505), 내부 스페이서(330) 및 제3 희생 패턴(119)을 포함할 수 있다.
제2 액티브 패턴(104)은 기판(100)의 제2 영역(II) 상면으로부터 상기 제3 방향을 따라 상부로 돌출될 수 있으며 이에 따라 제2 액티브 핀으로 지칭될 수도 있다. 예시적인 실시예들에 있어서, 제2 액티브 패턴(104)은 상기 제1 방향으로 연장될 수 있다. 도면 상에서는 1개의 제2 액티브 패턴(104)만이 도시되어 있으나, 본 발명의 개념은 이에 한정되지 않으며, 기판(100)의 제2 영역(II) 상에 2개 이상의 복수의 제2 액티브 패턴들(104)이 상기 제2 방향을 따라 서로 이격되도록 형성될 수 있다. 제2 액티브 패턴(104)은 기판(100) 상부를 부분적으로 제거하여 형성되는 것으로서, 기판(100)과 일체적으로 형성되어 이와 실질적으로 동일한 물질, 즉 실리콘 등과 같은 반도체 물질을 포함할 수 있다. 이에 따라, 제2 액티브 패턴(104)은 제1 액티브 패턴(102)과도 동일한 물질을 포함할 수 있다.
제2 액티브 패턴(104)의 측벽 및 기판(100)의 제2 영역(II)의 상면은 제2 라이너(144)에 의해 커버될 수 있으며, 제2 라이너(144) 상에는 제2 액티브 패턴(104)의 측벽을 둘러싸는 제2 소자 분리 패턴(154)이 형성될 수 있다. 다만, 제2 액티브 패턴(104)의 상기 제2 방향으로의 각 양 측벽의 상부 일부의 측벽은 제2 라이너(144) 및 제2 소자 분리 패턴(154)에 의해 커버되지 않을 수 있다. 제2 라이너(144) 및 제2 소자 분리 패턴(154)은 각각 제1 라이너(142) 및 제1 소자 분리 패턴(152)과 동일한 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 제2 게이트 구조물(414) 및 제2 게이트 스페이서 구조물(504)에 의해 상기 제3 방향으로 오버랩되지 않는 제2 액티브 패턴(104) 부분은 상기 제2 방향으로의 양 가장자리들에서 상부로 각각 돌출된 제1 돌출부들(106)을 포함할 수 있으며, 이들 사이의 제2 액티브 패턴(104) 부분 상면은 편평할 수 있다.
제2 액티브 패턴(104)의 제1 돌출부(106)는 내측벽이 제2 소스/드레인 층(344)과 접촉할 수 있으며, 외측벽이 제2 핀 스페이서 구조물(505)과 접촉할 수 있다. 즉, 제1 돌출부(106)의 저면은 제2 소스/드레인 층(344)의 저면과 동일한 높이에 형성될 수 있으며, 상기 제2 방향을 따라 서로 이웃하는 제1 돌출부들(106) 사이에서 제2 소스/드레인 층(344)의 저면은 편평할 수 있다.
제2 반도체 패턴들(128)은 각각이 상기 제1 방향으로 연장되어 제2 게이트 구조물(414)을 관통할 수 있으며, 제2 액티브 패턴(104)의 상면으로부터 상기 제3 방향을 따라 서로 이격되도록 복수의 층들에 각각 형성될 수 있다. 도면 상에서는 제2 반도체 패턴들(128)이 3개의 층들에 각각 형성된 것이 도시되어 있으나, 본 발명의 개념은 이에 한정되지 않는다.
제2 반도체 패턴들(128)은 제1 반도체 패턴들(126)과 동일한 물질을 포함할 수 있으며, 또한 대응하는 제1 반도체 패턴들(126)과 동일 높이에 형성될 수 있다. 예시적인 실시예들에 있어서, 각 제2 반도체 패턴들(128)은 상기 제2 트랜지스터의 채널 역할을 수행할 수 있으며, 이에 따라 제2 채널로 지칭될 수도 있다.
예시적인 실시예들에 있어서, 각 제2 반도체 패턴들(128)은 상기 제1 방향으로의 측벽이 기판(100)의 상면에 수직할 수 있으며, 이에 따라 상기 제1 방향으로의 제3 길이(L3)는 상기 제3 방향을 따라 일정할 수 있다. 예시적인 실시예들에 있어서, 제3 길이(L3)는 제2 길이(L2)보다 클 수 있으며, 나아가 제1 길이(L1)의 최대값보다도 클 수 있다.
제2 게이트 구조물(414)은 제2 액티브 패턴(104), 및 상기 제2 방향으로 이에 인접한 제2 소자 분리 패턴(154) 부분 상에 형성되어, 각 제2 반도체 패턴들(128)을 감쌀 수 있다.
도면 상에서는 제2 게이트 구조물(414)이 1개의 제2 액티브 패턴(104) 상에 형성된 제2 반도체 패턴들(128)만을 커버하는 것으로 도시되어 있으나, 본 발명의 개념은 이에 한정되지는 않는다. 즉, 제2 게이트 구조물(414)은 제2 소자 분리 패턴(154)이 형성된 기판(100)의 제2 영역(II) 상에 상기 제2 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 서로 이격되도록 형성된 복수의 제2 액티브 패턴들(104) 상에 각각 형성된 제2 반도체 패턴들(128)을 공통적으로 커버할 수도 있다.
또한, 도면 상에서는 기판(100)의 제2 영역(II) 상에 1개의 제2 게이트 구조물(414)이 형성된 것이 도시되어 있으나, 본 발명의 개념은 이에 한정되지 않으며, 상기 제1 방향을 따라 서로 이격된 복수의 제2 게이트 구조물들(414)이 형성될 수도 있다.
제2 게이트 구조물(414)은 각 제2 반도체 패턴들(128)의 표면 혹은 제2 액티브 패턴(104)의 상면으로부터 순차적으로 적층된 제2 인터페이스 패턴(374), 제2 게이트 절연 패턴(384), 제2 일함수 조절 패턴(394), 및 제2 게이트 전극(404)을 포함할 수 있다.
제2 인터페이스 패턴(374)은 제2 액티브 패턴(104)의 상면 및 각 제2 반도체 패턴들(128)의 표면에 형성될 수 있고, 제2 게이트 절연 패턴(384)은 제2 인터페이스 패턴(374)의 표면, 제2 게이트 스페이서 구조물(504)의 내측벽 및 내부 스페이서(330)의 내측벽 상에 형성될 수 있으며, 제2 일함수 조절 패턴(394)은 제2 게이트 절연 패턴(384) 상에 형성될 수 있고, 제2 게이트 전극(404)은 상기 제3 방향으로 서로 이격된 제2 반도체 패턴들(128) 사이의 공간, 및 최상층 제2 반도체 패턴(128) 상부에서 제2 게이트 스페이서 구조물(504)의 내측벽에 의해 정의되는 공간을 채울 수 있다.
제2 인터페이스 패턴(374), 제2 게이트 절연 패턴(384), 제2 일함수 조절 패턴(394) 및 제2 게이트 전극(404)은 각각 제1 인터페이스 패턴(372), 제1 게이트 절연 패턴(382), 제1 일함수 조절 패턴(392) 및 제1 게이트 전극(402)과 실질적으로 동일한 물질을 포함할 수 있다. 이와는 달리, 제2 인터페이스 패턴(374), 제2 게이트 절연 패턴(384), 제2 일함수 조절 패턴(394) 및 제2 게이트 전극(404)은 각각 제1 인터페이스 패턴(372), 제1 게이트 절연 패턴(382), 제1 일함수 조절 패턴(392) 및 제1 게이트 전극(402)과 서로 다른 물질을 포함할 수도 있다.
한편, 제2 게이트 구조물(414)은 제1 게이트 구조물(412)과 다른 적층 구조를 가질 수도 있으며, 제1 및 제2 게이트 구조물들(412, 414)에서 서로 대응하는 패턴들이 서로 다른 개수의 막들을 포함할 수도 있다. 예를 들어, 제2 게이트 구조물(414)에 포함된 제2 일함수 조절 패턴(394) 및/또는 제2 게이트 전극(404)은 각각 제1 일함수 조절 패턴(392) 및/또는 제1 게이트 전극(402)보다 많거나 적은 수에 적층되어 이들과 적어도 부분적으로 다른 물질을 포함하는 복합막 구조를 가질 수도 있다.
제2 게이트 구조물(414)은 제2 반도체 패턴들(128) 중에서 최상층의 것의 상부에 형성되며 제2 반도체 패턴(128)에 상기 제3 방향을 따라 오버랩되는 상부와, 제2 반도체 패턴들(128) 사이, 및 제2 액티브 패턴(104)과 제2 반도체 패턴들(128)중에서 최하층의 것 사이에 형성되며 제2 반도체 패턴(128)에 상기 제3 방향을 따라 오버랩되는 하부를 포함할 수 있다. 나아가, 제2 게이트 구조물(414)은 제2 소자 분리 패턴(154) 상에 형성된 부분, 즉 제2 반도체 패턴(128)에 상기 제3 방향으로 오버랩되지 않는 측부를 더 포함할 수 있다. 이때, 제2 게이트 구조물(414)의 상부 측벽은 제2 게이트 스페이서 구조물(504)에 의해 커버될 수 있으며, 제2 게이트 구조물(414)의 하부 측벽은 내부 스페이서(330)에 의해 커버될 수 있다.
제2 게이트 스페이서 구조물(504)은 제2 게이트 구조물(414) 상부 측벽을 커버하는 제3 게이트 스페이서(254), 및 제3 게이트 스페이서(254)의 외측벽에 형성된 제4 게이트 스페이서(294)를 포함할 수 있다. 예시적인 실시예들에 있어서, 제3 게이트 스페이서(254)는 상기 제2 방향으로의 단면이 “L”자 형상을 가질 수 있다. 제3 및 제4 게이트 스페이서들(254, 294)은 각각 제1 및 제2 게이트 스페이서들(252, 292)과 동일한 물질을 포함할 수 있으며, 이들이 서로 동일한 물질을 포함하는 경우 서로 병합될 수도 있다.
제2 핀 스페이서 구조물(505)은 제2 게이트 구조물(414) 및 제2 게이트 스페이서 구조물(504)에 상기 제3 방향으로 오버랩되지 않는 제2 액티브 패턴(104) 부분의 상기 제2 방향으로의 각 양 측벽의 상부 일부를 커버하는 제3 핀 스페이서(255), 및 제3 핀 스페이서(255)의 외측벽 상에 형성된 제4 핀 스페이서(295)를 포함할 수 있다.
제3 핀 스페이서(255)는 상기 제2 액티브 패턴(104) 부분에서 제2 라이너(144) 및 제2 소자 분리 패턴(154)에 의해 커버되지 않는 상부의 일부 측벽을 커버할 수 있으며, 제2 소스/드레인 층(284)의 하부의 일부 측벽과도 접촉할 수 있다.
제3 및 제4 핀 스페이서들(255, 295)은 각각 제1 및 제2 핀 스페이서들(253, 293)과 동일한 물질을 포함할 수 있으며, 이들이 서로 동일한 물질을 포함하는 경우 서로 병합될 수도 있다.
예시적인 실시예들에 있어서, 제2 핀 스페이서 구조물(505)의 최상면의 제2 높이(H2)는 제1 핀 스페이서(253)의 최상면의 제1 높이(H1)보다 높을 수 있다. 이와는 달리, 제2 핀 스페이서 구조물(505)의 최상면의 제2 높이(H2)는 제1 핀 스페이서(253)의 최상면의 제1 높이(H1)보다 낮거나 혹은 이와 동일할 수도 있다.
내부 스페이서(330)는 제2 반도체 패턴들(128) 사이에 형성되어, 제2 게이트 구조물(414) 하부의 상기 제1 방향으로의 각 양 측벽들을 커버할 수 있다. 도 3a를 참조하면, 내부 스페이서(330)는 상기 제1 방향으로의 단면이 말발굽 모양 혹은 일 측벽에 리세스가 형성된 반원 모양일 수 있다. 혹은, 도 3b를 참조하면, 내부 스페이서(330)는 상기 제1 방향으로의 단면이 일 측벽에 리세스가 형성되고 타 측벽의 모서리가 라운드 진 사각 형상일 수 있다. 내부 스페이서(330)는 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
제2 소스/드레인 층(344)은 제2 액티브 패턴(104) 상면으로부터 상기 제3 방향으로 연장되어, 복수의 층들에 형성된 제2 반도체 패턴들(128)의 상기 제1 방향으로의 양측에 공통적으로 접촉하여 이들에 연결될 수 있다. 또한, 제2 소스/드레인 층(344)은 제2 게이트 스페이서 구조물(504)의 외측벽의 하부에 접촉할 수 있다.
예시적인 실시예들에 있어서, 제2 소스/드레인 층(344)은 제2 핀 스페이서 구조물(505)의 최상면의 높이를 기준으로 각각 그 아래 및 위에 형성된 하부(344a) 및 상부(344b)를 포함할 수 있다. 제2 소스/드레인 층(344)의 하부(344a)는 상기 제2 방향으로의 단면이 “U”자 형상을 가질 수 있고, 제2 소스/드레인 층(344)의 상부(344b)는 다양한 형상을 가질 수 있으며, 예를 들어 상기 제2 방향으로의 단면이 타원 형상을 가질 수 있다. 이에 따라, 제2 소스/드레인 층(344) 저면은 가운데가 편평하고 가장자리는 라운드질 수 있다.
예시적인 실시예들에 있어서, 제2 소스/드레인 층(344)은 n형 불순물이 도핑된 실리콘 혹은 n형 불순물이 도핑된 실리콘 탄화물을 포함할 수 있으며, 이에 따라 엔모스(NMOS) 트랜지스터의 소스/드레인 층 역할을 수행할 수 있다.
예시적인 실시예들에 있어서, 제2 액티브 패턴(104)의 제1 돌출부(106) 상에는 제3 희생 패턴(119)이 형성될 수 있다. 제3 희생 패턴(119)의 내측벽은 제2 소스/드레인 층(344)의 하부(344a)의 측벽에 의해 커버될 수 있으며, 제3 희생 패턴(119)의 외측벽은 제2 핀 스페이서 구조물(505)에 의해 커버될 수 있다. 예시적인 실시예들에 있어서, 제3 희생 패턴(119)의 저면은 제2 소스/드레인 층(344)의 저면보다 높을 수 있다.
제3 희생 패턴(119)이 형성됨에 따라서, 제2 소스/드레인 층(344)의 하부(344a)의 상기 제2 방향으로의 각 양 측벽에는 상기 제2 방향을 따라 순차적으로 적층된 제3 희생 패턴(119) 및 제2 핀 스페이서 구조물(505)이 형성될 수 있다.
제3 희생 패턴(119)은 제2 게이트 구조물(414) 및 제2 게이트 스페이서 구조물(504)과 상기 제3 방향으로 오버랩되지 않는 영역에서 상기 제1 방향으로 연장될 수 있다. 다만 경우에 따라, 제3 희생 패턴(119)은 제2 게이트 스페이서 구조물(504)과 상기 제3 방향으로 부분적으로 오버랩될 수도 있다.
상기 제2 트랜지스터는 제2 게이트 구조물(414) 내에 상기 제3 방향을 따라 적층된 복수의 제2 반도체 패턴들(128)을 포함할 수 있으며, 이에 따라 엠비씨펫(MBCFET)일 수 있다.
한편, 상기 반도체 장치는 제1 및 제2 소스/드레인 층들(282, 344) 및/또는 제1 및 제2 게이트 구조물들(412, 414)에 각각 전기적으로 연결되는 콘택 플러그, 배선 등을 더 포함할 수 있다.
상기 반도체 장치에서 피모스 트랜지스터의 제1 소스/드레인 층(282)은 채널 역할을 수행하는 제1 반도체 패턴들(126)에 비해 큰 결정 격자를 갖도록 실리콘-게르마늄을 포함하며, 또한 상기 제1 방향으로 큰 폭을 갖도록 형성될 수 있다. 이에 따라, 각 제1 반도체 패턴들(126)에 강한 압축 스트레스를 인가함으로써, 이들 내의 전하의 이동도가 향상될 수 있다.
한편, 상기 제1 트랜지스터에서 제1 소스/드레인 층(282)이 상기 제1 방향으로 큰 폭을 갖도록 형성됨에 따라서, 상대적으로 상층에 비해 상기 제1 방향으로 큰 폭을 갖도록 형성되는 최하층의 제1 희생 패턴(116)이 잔류하지 않을 수 있다. 반면, 상기 제2 트랜지스터에서는 최하층의 제2 희생 패턴(118)이 제3 희생 패턴(119)으로 잔류하는 특징을 가질 수 있다. 이에 대해서는 상기 반도체 장치의 제조 방법을 설명하면서 후술하기로 한다.
한편, 도 3c를 참조하면, 제1 소스/드레인 층(282)의 측벽이 전체적으로 곡선 형상을 가질 수 있으며, 이에 따라 제1 소스/드레인 층(282)의 부피가 극대화될 수 있다. 다만, 이 경우에는 최상층뿐만 아니라 나머지 층들에 형성된 제1 반도체 패턴들(126)도 상기 제1 방향으로의 측벽이 기판(100)의 상면에 수직하지 않고 그 기울기가 변동할 수 있으며, 이에 따라 이들의 상기 제1 방향으로의 제2 길이(L2)가 상기 제3 방향을 따라 일정하지 않을 수도 있다.
도 5 내지 도 29는 예시적인 실시예들에 따른 반도체 장치의 제조 방법의 단계들을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 5, 7, 10, 13, 16, 19, 24 및 27은 평면도들이고, 도 6, 8-9, 11-12, 14-15, 17-18, 20-23, 25-26 및 28-29는 단면도들이다.
이때, 도 6, 8-9, 11 및 28은 대응하는 각 평면도들의 A-A'선을 따라 절단한 단면도들이고, 도 12, 14, 17, 20, 22-23, 25 및 29는 대응하는 각 평면도들의 B-B'선 및 C-C'선을 따라 절단한 단면들을 포함하며, 도 15, 18, 21 및 26은 대응하는 각 평면도들의 D-D'선을 따라 절단한 단면도들이다.
도 5 및 6을 참조하면, 제1 및 제2 영역들(I, II)을 포함하는 기판(100) 상에 희생막(110) 및 반도체 막(120)을 교대로 반복적으로 적층한 후, 최상층 반도체 막(120) 상에 마스크 막(130)을 형성할 수 있다.
예시적인 실시예들에 있어서, 희생막(110) 및 반도체 막(120)은 기판(100) 상부를 시드로 사용하는 에피택시얼 성장(SEG) 공정을 통해 형성될 수 있다.
일 실시예에 있어서, 희생막(110)은 예를 들어, 디클로로실란(SiH2Cl2) 가스와 같은 실리콘 소스 가스, 사수소화 게르마늄(GeH4) 가스와 같은 게르마늄 소스 가스를 사용하는 SEG 공정을 수행함으로써 형성될 수 있으며, 이에 따라 단결정 실리콘-게르마늄(SiGe) 층이 형성될 수 있다. 일 실시예에 있어서, 반도체 막(120)은 예를 들어, 다이실란(Si2H6) 가스와 같은 실리콘 소스 가스를 사용하는 SEG 공정을 수행하여 형성될 수 있으며, 이에 따라 단결정 실리콘 층이 형성될 수 있다.
한편, 마스크 막(130)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있으며, 최상층 반도체 막(120)과 마스크 막(130) 사이에는 예를 들어, 실리콘 산화물을 포함하는 패드막이 더 형성될 수도 있다.
도 7 및 8을 참조하면, 마스크 막(130)을 패터닝하여 기판(100)의 제1 및 제2 영역들(I, II) 상에 각각 제1 및 제2 마스크들(132, 134)을 형성하고, 이들을 식각 마스크로 사용하여 하부의 반도체 막들(120), 희생막들(110), 및 기판(100) 상부를 식각함으로써, 기판(100)의 제1 및 제2 영역들(I, II) 상에 각각 제1 및 제2 트렌치들(103, 105)을 형성할 수 있다.
이에 따라, 기판(100)의 제1 영역(I) 상에는 상기 제1 방향으로 연장되는 제1 액티브 패턴(102)이 형성될 수 있으며, 제1 액티브 패턴(102) 상에는 교대로 반복적으로 적층된 제1 희생 라인들(112) 및 제1 반도체 라인들(122)을 포함하는 제1 핀 구조물이 형성될 수 있다. 이때, 상기 제1 핀 구조물 상에는 제1 마스크(132)가 형성될 수 있다. 이하에서는, 순차적으로 적층된 제1 액티브 패턴(102), 상기 제1 핀 구조물, 및 제1 마스크(132)를 함께 제1 구조물로 지칭하기로 한다.
또한, 기판(100)의 제2 영역(II) 상에는 상기 제1 방향으로 연장되는 제2 액티브 패턴(104)이 형성될 수 있으며, 제2 액티브 패턴(104) 상에는 교대로 반복적으로 적층된 제2 희생 라인들(114) 및 제2 반도체 라인들(124)을 포함하는 제2 핀 구조물이 형성될 수 있다. 이때, 상기 제2 핀 구조물 상에는 제2 마스크(134)가 형성될 수 있다. 이하에서는, 순차적으로 적층된 제2 액티브 패턴(104), 상기 제2 핀 구조물, 및 제2 마스크(134)를 함께 제2 구조물로 지칭하기로 한다.
예시적인 실시예들에 있어서, 식각 공정의 특성 상, 최하층에 각각 형성되는 제1 및 제2 희생 라인들(112, 114)은 이들 상층에 각각 형성되는 제1 및 제2 희생 라인들(112, 114)과는 달리, 상기 제2 방향으로의 측벽이 기판(100) 상면에 대해 수직하지 않고 경사질 수 있다. 즉, 최하층에 형성된 각 제1 및 제2 희생 라인들(112, 114)의 상기 제2 방향으로의 폭은 상부에서 하부로 갈수록 점차 증가할 수 있으며, 이에 따라 이들 각 저면의 상기 제2 방향으로의 길이는 상층에 각각 형성된 제1 및 제2 희생 라인들(112, 114)의 상기 제2 방향으로의 길이보다 클 수 있다.
도 9를 참조하면, 상기 제1 및 제2 구조물들의 표면들 및 기판(100) 상면에 라이너 막을 형성하고, 상기 라이너 막 상에 제1 및 제2 트렌치들(103, 105)을 채우며 상기 제1 및 제2 구조물들보다 충분히 높은 상면을 갖는 소자 분리막을 형성할 수 있다.
상기 라이너 막은 상기 각 제1 및 제2 구조물들에 포함된 제1 및 제2 희생 라인들(112, 114) 및/또는 제1 및 제2 반도체 라인들(122, 124)을 커버함으로써, 이들이 산화되는 것을 방지할 수 있다.
이후, 상기 제1 및 제2 구조물들의 상면들 상에 형성된 상기 라이너 막 부분이 노출될 때까지 상기 소자 분리막을 평탄화할 수 있다. 예시적인 실시예들에 있어서, 상기 평탄화 공정은 화학 기계적 연마(CMP) 공정을 포함할 수 있다.
이후, 상기 라이너 막의 상부 및 상기 소자 분리막의 상부를 제거할 수 있으며, 이때 제1 및 제2 마스크들(132, 134)도 함께 제거될 수 있다. 이에 따라, 상기 각 제1 및 제2 핀 구조물들의 측벽이 노출될 수 있으며, 각 제1 및 제2 액티브 패턴들(102, 104)의 상부 측벽도 함께 노출될 수 있다.
결과적으로, 기판(100)의 제1 및 제2 영역들(I, II) 상에는 제1 및 제2 액티브 패턴들(102, 104), 이들 상에 각각 형성된 상기 제1 및 제2 핀 구조물들, 제1 및 제2 액티브 패턴들(102, 104)의 측벽들 및 기판(100) 상면 부분을 커버하는 제1 및 제2 라이너들(142, 144), 및 제1 및 제2 라이너들(142, 144) 상에 형성되어 제1 및 제2 트렌치들(103, 105)의 하부를 채우는 제1 및 제2 소자 분리 패턴들(152, 154)이 각각 형성될 수 있다.
도 10 내지 도 12를 참조하면, 제1 및 제2 소자 분리 패턴들(152, 154) 및 제1 및 제2 라이너들(142, 144) 상에 상기 제1 핀 구조물 및 상기 제2 핀 구조물을 각각 부분적으로 커버하는 제1 더미 게이트 구조물(242) 및 제2 더미 게이트 구조물(244)을 형성할 수 있다.
구체적으로, 상기 제1 및 제2 핀 구조물들, 제1 및 제2 소자 분리 패턴들(152, 154), 및 제1 및 제2 라이너들(142, 144) 상에 더미 게이트 절연막, 더미 게이트 전극막 및 더미 게이트 마스크 막을 순차적으로 형성하고, 상기 더미 게이트 마스크 막 상에 상기 제2 방향으로 각각 연장되는 제1 포토레지스트 패턴들(도시되지 않음)을 기판(100)의 제1 및 제2 영역들 상에 각각 형성한 후, 이들을 식각 마스크로 사용하여 상기 더미 게이트 마스크 막을 식각함으로써, 기판(100)의 제1 및 제2 영역들(I, II) 상에 제1 및 제2 더미 게이트 마스크들(232, 234)을 각각 형성할 수 있다.
상기 더미 게이트 절연막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 상기 더미 게이트 전극막은 예를 들어, 폴리실리콘을 포함할 수 있으며, 상기 더미 게이트 마스크 막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
이후, 제1 및 제2 더미 게이트 마스크들(232, 234)을 식각 마스크로 사용하여 하부의 상기 더미 게이트 전극막 및 상기 더미 게이트 절연막을 식각함으로써, 기판(100)의 제1 영역(I) 상에 제1 더미 게이트 전극(222) 및 제1 더미 게이트 절연 패턴(212)을 각각 형성하고, 기판(100)의 제2 영역(II) 상에 제2 더미 게이트 전극(224) 및 제2 더미 게이트 절연 패턴(214)을 각각 형성할 수 있다.
상기 제1 핀 구조물 및 이에 인접하는 제1 소자 분리 패턴(152)의 일부 상에 순차적으로 적층된 제1 더미 게이트 절연 패턴(212), 제1 더미 게이트 전극(222), 및 제1 더미 게이트 마스크(232)는 제1 더미 게이트 구조물(242)을 형성할 수 있으며, 상기 제2 핀 구조물 및 이에 인접하는 제2 소자 분리 패턴(154)의 일부 상에 순차적으로 적층된 제2 더미 게이트 절연 패턴(214), 제2 더미 게이트 전극(224), 및 제2 더미 게이트 마스크(234)는 제2 더미 게이트 구조물(244)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 더미 게이트 구조물(242)은 상기 제1 핀 구조물 및 제1 소자 분리 패턴(152) 상에서 상기 제2 방향으로 연장될 수 있으며, 상기 제1 핀 구조물의 상면 및 상기 제2 방향으로의 양 측벽들을 커버할 수 있다. 이때, 제1 더미 게이트 구조물(242)은 제1 액티브 패턴(102)의 상부 측벽도 부분적으로 커버할 수 있다.
또한, 제2 더미 게이트 구조물(244)은 상기 제2 핀 구조물 및 제2 소자 분리 패턴(154) 상에서 상기 제2 방향으로 연장될 수 있으며, 상기 제2 핀 구조물의 상면 및 상기 제2 방향으로의 양 상부 측벽들을 커버할 수 있다. 이때, 제2 더미 게이트 구조물(244)은 제2 액티브 패턴(104)의 상부 측벽도 부분적으로 커버할 수 있다.
도 13, 14a 및 도 15를 참조하면, 상기 제1 및 제2 핀 구조물들, 제1 및 제2 소자 분리 패턴들(152, 154), 제1 및 제2 라이너들(142, 144), 및 제1 및 제2 더미 게이트 구조물들(242, 244)이 형성된 기판(100) 상에 제1 스페이서 막(250)을 형성하고, 기판(100)의 제2 영역(II)을 커버하는 제2 포토레지스트 패턴(260)을 제1 스페이서 막(250) 상에 형성한 후, 이를 사용하는 식각 공정을 통해 기판(100)의 제1 영역(I) 상에 형성된 제1 스페이서 막(250) 부분을 제거할 수 있다.
이에 따라, 제1 더미 게이트 구조물(242)의 상기 제1 방향으로의 각 양 측벽들을 커버하는 제1 게이트 스페이서(252)가 형성될 수 있으며, 또한 상기 제1 핀 구조물의 상기 제2 방향으로의 각 양 측벽들을 커버하는 제1 핀 스페이서(253)가 형성될 수 있다.
이후, 제1 더미 게이트 구조물(242) 및 제1 게이트 스페이서(252)를 식각 마스크로 사용하여 노출된 상기 제1 핀 구조물을 식각함으로써, 기판(100)의 제1 액티브 패턴(102) 상면을 노출시키는 제1 리세스(272)를 형성할 수 있다.
이에 따라, 제1 더미 게이트 구조물(242) 및 제1 게이트 스페이서(252) 하부에 형성된 제1 희생 라인들(112) 및 제1 반도체 라인들(122)은 각각 제1 희생 패턴들(116) 및 제1 반도체 패턴들(126)로 변환될 수 있으며, 상기 제1 방향으로 연장되는 상기 제1 핀 구조물은 상기 제1 방향을 따라 서로 이격되도록 복수 개로 분리될 수 있다.
이하에서는 설명의 편의 상, 제1 더미 게이트 구조물(242), 이의 각 양 측벽들에 형성된 제1 게이트 스페이서(252), 및 상기 제1 핀 구조물을 제3 구조물로 지칭하기로 한다. 예시적인 실시예들에 있어서, 상기 제3 구조물은 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
상기 식각 공정을 통해 형성되는 제1 리세스(272)는 가능한 한 큰 부피를 갖도록 형성될 수 있다. 예시적인 실시예들에 있어서, 제1 리세스(272)는 제1 게이트 스페이서(252)의 외측벽으로부터 상기 제3 방향으로 얼라인되며 기판(100) 상면에 수직한 측벽을 갖도록 형성되는 것보다 더 큰 부피를 갖도록 형성될 수 있다. 이에 따라, 제1 리세스(272)의 측벽은 제1 게이트 스페이서(252)의 외측벽보다 제1 더미 게이트 구조물(242)의 상기 제1 방향으로의 가운데 부분에 좀더 가깝게 형성될 수 있다.
예시적인 실시예들에 있어서, 제1 반도체 패턴들(126) 중 최상층의 것은 상기 제1 방향으로의 측벽이 기판(100)의 상면에 수직하지 않고 경사질 수 있다. 이에 따라, 최상층 제1 반도체 패턴(126)의 상기 제1 방향으로의 제1 길이(L1)는 상부에서 하부로 갈수록 점차 감소할 수 있다. 이에 비해, 제1 반도체 패턴들(126) 중 나머지 것들은 상기 제1 방향으로의 측벽이 기판(100)의 상면에 수직할 수 있으며, 이에 따라 상기 제1 방향으로의 제2 길이(L2)는 상기 제3 방향을 따라 일정할 수 있다.
예시적인 실시예들에 있어서, 제1 길이(L1)의 최소값은 제2 길이(L2)와 동일할 수 있으며, 제1 길이(L1)의 최대값은 제2 길이(L2)보다 클 수 있다.
한편, 제1 리세스(272)가 가능한 한 큰 부피를 갖도록 형성됨에 따라, 상기 식각 공정에서 제1 더미 게이트 구조물(242)의 상기 제1 방향으로의 각 양 측에 형성된 제1 희생 라인들(112) 및 제1 반도체 라인들(122) 부분이 모두 제거될 수 있으며, 특히 상대적으로 상기 제1 방향으로 큰 폭을 갖는 최하층 제1 희생 라인들(112) 부분도 모두 제거될 수 있다.
또한, 상기 식각 공정에서 제1 핀 스페이서(253)의 대부분이 제거될 수 있으나, 제1 액티브 패턴(102)의 상기 제2 방향으로의 각 양 측벽의 상부를 커버하는 일부는 잔류할 수 있다. 제1 핀 스페이서(253)는 후술하는 제1 소스/드레인 층(282, 도 16 내지 18 참조)은 수평 방향의 폭을 조절하기 위한 것으로서, 제1 소스/드레인 층(282)이 원하는 폭을 갖도록 상기 식각 공정 후 잔류하는 제1 핀 스페이서(253)의 최상면의 높이를 적절히 조절할 수 있다.
예시적인 실시예들에 있어서, 제1 리세스(272)의 저면은 편평하지 않고 상기 제3 방향을 따라 아래로 볼록한 곡면 형상일 수 있으며, 이에 대응하여 제1 액티브 패턴(102)의 상면은 오목한 곡면 형상을 가질 수 있다.
한편, 도 14b를 참조하면, 제1 리세스(272)의 측벽이 전체적으로 곡선 형상을 가질 수 있으며, 이에 따라 제1 리세스(272)의 부피가 극대화될 수 있다. 다만, 이 경우에는 최상층뿐만 아니라 나머지 층들에 형성된 제1 반도체 패턴들(126)도 상기 제1 방향으로의 측벽이 기판(100)의 상면에 수직하지 않고 그 기울기가 변동할 수 있으며, 이에 따라 이들의 상기 제1 방향으로의 제2 길이(L2)가 상기 제3 방향을 따라 일정하지 않을 수도 있다.
이하에서는 도 14a에 도시된 제1 리세스(272)의 형상을 기준으로 설명하기로 한다.
도 16 내지 도 18을 참조하면, 제2 포토레지스트 패턴(260)을 제거한 후, 제1 리세스(272)에 의해 노출된 제1 액티브 패턴(102) 상면에 제1 소스/드레인 층(282)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 소스/드레인 층(282)은 제1 리세스(272)에 의해 각각 노출된 제1 액티브 패턴(102) 및 제1 반도체 패턴들(126) 상면을 시드로 사용하는 SEG 공정을 수행함으로써 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 SEG 공정은 예를 들어, 디클로로실란(SiH2Cl2) 가스와 같은 실리콘 소스 가스, 사수소화 게르마늄(GeH4) 가스와 같은 게르마늄 소스 가스를 함께 사용하여 SEG 공정을 수행함으로써 형성될 수 있으며, 이에 따라 단결정 실리콘-게르마늄(SiGe) 층이 형성될 수 있다. 이후, 상기 단결정 실리콘-게르마늄 층에 p형 불순물을 도핑하고 열처리할 수 있다. 이에 따라, 제1 소스/드레인 층(282)은 피모스(PMOS) 트랜지스터의 소스/드레인 역할을 수행할 수 있다.
예시적인 실시예들에 있어서, 제1 소스/드레인 층(282)은 상기 제3 구조물의 상기 제1 방향으로의 각 양 측들에 형성될 수 있으며, 제1 반도체 패턴들(126)의 측벽들 및 제1 게이트 스페이서(252)의 외측벽 일부에 접촉할 수 있다.
제1 소스/드레인 층(282)은 상기 제3 방향을 따라 순차적으로 적층되어 서로 연결된 하부(282a) 및 상부(282b)를 포함할 수 있으며, 이때 하부(282a) 및 상부(282b)의 경계면은 제1 핀 스페이서(253)의 최상면의 높이에 형성될 수 있다. 예시적인 실시예들에 있어서, 제1 소스/드레인 층(282)의 하부(282a)는 상기 제2 방향으로의 단면이 아래로 볼록한 곡선 형상일 수 있으며, 예를 들어 타원형 혹은 원형의 일부 형상을 가질 수 있다. 한편, 제1 소스/드레인 층(282)의 상부(282b)는 상기 제2 방향으로의 단면이 다각형의 일부 형상, 예를 들어 오각형 혹은 사각형의 일부 형상을 가질 수 있다.
전술한 바와 같이, 제1 리세스(272)가 가능한 한 큰 부피를 갖도록 형성되므로, 이를 채우도록 형성되는 제1 소스/드레인 층(282)이 큰 부피를 가질 수 있다.
도 19 내지 도 21을 참조하면, 상기 제3 구조물, 제1 소스/드레인 층(282), 제1 핀 스페이서(253), 제1 소자 분리 패턴(152), 및 제1 스페이서 막(250)이 형성된 기판(100) 상에 제2 스페이서 막(290)을 형성하고, 기판(100)의 제1 영역(I)을 커버하는 제3 포토레지스트 패턴(300)을 제2 스페이서 막(290) 상에 형성한 후, 이를 사용하는 식각 공정을 통해 기판(100)의 제2 영역(II) 상에 형성된 제2 스페이서 막(290) 부분을 제거할 수 있다.
이에 따라, 제2 더미 게이트 구조물(244) 및 그 표면에 형성된 제1 스페이서 막(250)의 상기 제1 방향으로의 각 양 측벽들을 커버하는 제4 게이트 스페이서(294)가 형성될 수 있으며, 또한 상기 제2 핀 구조물의 상기 제2 방향으로의 각 양 측벽들을 커버하는 제4 핀 스페이서(295)가 형성될 수 있다.
이후, 제1 스페이서 막(250)을 이방성 식각하여, 제2 더미 게이트 구조물(244)의 상기 제1 방향으로의 각 양 측벽들을 커버하는 제3 게이트 스페서(254)를 형성할 수 있다. 이때, 제3 게이트 스페이서(254)는 제4 게이트 스페이서(294) 하부에 형성된 부분이 잔류할 수 있으며, 이에 따라 상기 제1 방향으로의 단면이 “L”자 형상을 가질 수 있다. 순차적으로 적층된 제3 및 제4 게이트 스페이서들(254, 294)은 제2 게이트 스페이서 구조물(504)을 형성할 수 있다.
또한, 상기 이방성 식각 공정 시, 상기 제2 핀 구조물의 상기 제2 방향으로의 각 양 측벽을 커버하는 제3 핀 스페이서(255)가 형성될 수 있다. 순차적으로 적층된 제3 및 제4 핀 스페이서들(255, 295)은 제2 핀 스페이서 구조물(505)을 형성할 수 있다.
이후, 제2 더미 게이트 구조물(244) 및 제2 게이트 스페이서 구조물(504)을 식각 마스크로 사용하여 노출된 상기 제2 핀 구조물을 식각함으로써, 기판(100)의 제2 액티브 패턴(104) 상면을 노출시키는 제2 리세스(304)를 형성할 수 있다.
이에 따라, 제2 더미 게이트 구조물(244) 및 제2 게이트 스페이서 구조물(504) 하부에 형성된 제2 희생 라인들(114) 및 제2 반도체 라인들(124)은 각각 제2 희생 패턴들(118) 및 제2 반도체 패턴들(128)로 변환될 수 있으며, 상기 제1 방향으로 연장되는 상기 제2 핀 구조물은 상기 제1 방향을 따라 서로 이격되도록 복수 개로 분리될 수 있다.
이하에서는 설명의 편의 상, 제2 더미 게이트 구조물(244), 이의 각 양 측벽들에 형성된 제2 게이트 스페이서 구조물(504), 및 제2 핀 구조물(505)을 제4 구조물로 지칭하기로 한다. 예시적인 실시예들에 있어서, 상기 제4 구조물은 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
예시적인 실시예들에 있어서, 제2 리세스(304)는 제2 게이트 스페이서 구조물(504)의 외측벽으로부터 상기 제3 방향으로 얼라인되며 기판(100) 상면에 수직한 측벽을 갖도록 형성될 수 있다. 이에 따라, 각 제2 반도체 패턴들(128)의 상기 제1 방향으로의 제3 길이(L3)은 상기 제3 방향을 따라 일정할 수 있다. 예시적인 실시예들에 있어서, 제3 길이(L3)는 제2 길이(L2)보다 클 수 있으며, 또한 제1 길이(L1)의 최대값보다도 클 수 있다.
다만, 식각 공정의 특성 상, 제2 리세스(304)는 기판(100) 상면에 완벽하게 수직한 측벽을 갖지 못할 수도 있으며, 하부로 갈수록 90도보다 작은 각도, 예를 들어 대략 80도 이상의 각도를 가질 수 있다. 이에 따라, 제2 반도체 패턴들(128)의 상기 제1 방향으로의 제3 길이(L3)은 상기 제3 방향을 따라 하부로 갈수록 다소간 증가할 수도 있다.
한편, 제2 리세스(274)가 기판(100) 상면에 수직한 측벽을 갖도록 형성됨에 따라, 상기 식각 공정에서 제2 더미 게이트 구조물(244)의 상기 제1 방향으로의 각 양 측에 형성된 제2 희생 라인들(114) 및 제2 반도체 라인들(124) 부분이 대부분 제거될 수 있으나, 상대적으로 상기 제1 방향으로 큰 폭을 갖는 최하층 제2 희생 라인들(114) 부분은 모두 제거되지 않고 일부가 잔류할 수 있다.
또한, 상기 식각 공정에서 제2 핀 스페이서 구조물(505)의 대부분이 제거될 수 있으나, 제2 액티브 패턴(104)의 상기 제2 방향으로의 각 양 측벽의 상부를 커버하는 부분은 잔류할 수 있다. 이때, 잔류하는 제2 핀 스페이서 구조물(505)은 순차적으로 적층된 제3 및 제4 핀 스페이서들(255, 295)을 포함할 수 있다. 제2 핀 스페이서 구조물(505)는 후술하는 제2 소스/드레인 층(334, 도 24 내지 26 참조)은 수평 방향의 폭을 조절하기 위한 것으로서, 제2 소스/드레인 층(334)이 원하는 폭을 갖도록 상기 식각 공정 후 잔류하는 제2 핀 스페이서 구조물(505)의 최상면의 높이를 적절히 조절할 수 있다.
예시적인 실시예들에 있어서, 제2 리세스(274)의 저면은 양 가장자리를 제외하고는 편평할 수 있으며, 이에 대응하는 제2 액티브 패턴(104)의 상면 부분 역시 편평할 수 있다. 하지만, 제2 더미 게이트 구조물(244) 및 제2 게이트 스페이서 구조물(504)에 의해 상기 제3 방향으로 오버랩되지 않는 제2 액티브 패턴(104) 부분은 상기 제2 방향으로의 양 가장자리들에서 상부로 각각 돌출된 제1 돌출부들(106)을 포함할 수 있으며, 이들 사이의 제2 액티브 패턴(104) 부분 상면이 편평할 수 있다.
예시적인 실시예들에 있어서, 제2 액티브 패턴(104)의 제1 돌출부(106) 상에는 상기 식각 공정에서 제거되지 않고 잔류하는 제2 희생 라인(114)이 형성될 수 있으며, 제2 리세스(304)는 제1 돌출부(106)의 내측벽 및 제2 희생 라인(114)의 내측벽을 노출시킬 수 있다. 또한, 제2 핀 스페이서 구조물(505)은 제2 액티브 패턴(104)의 제1 돌출부(106)의 외측벽 및 제2 희생 라인(114)의 외측벽을 커버할 수 있다.
도 22a를 참조하면, 제2 포토레지스트 패턴(300)을 제거한 후, 제2 리세스(304)에 의해 노출된 제2 희생 패턴들(118)의 상기 제1 방향으로의 각 양 측벽을 식각하여 제3 리세스(320)를 형성할 수 있다.
예시적인 실시예들에 있어서, 제3 리세스(320)는 제2 희생 패턴들(118)에 대한 습식 식각 공정을 수행함으로써 형성될 수 있다.
예시적인 실시예들에 있어서, 제3 리세스(320)는 상기 제1 방향으로의 단면이 반원 형상일 수 있다.
이와는 달리, 도 22b를 참조하면, 제3 리세스(320)는 상기 제1 방향으로의 단면이 제2 희생 패턴들(118)을 향한 일 측벽의 모서리가 라운드 진 사각 형상일 수도 있다.
도 23a을 참조하면, 제3 리세스(320)를 채우는 내부 스페이서(330)를 형성할 수 있다.
예시적인 실시예들에 있어서, 내부 스페이서(330)는 제3 스페이서 막을 제3 리세스(320)를 채우도록 기판(100) 상에 형성한 후, 이를 이방성 식각함으로써 형성될 수 있다.
이에 따라, 내부 스페이서(330)는 각 제2 희생 패턴들(118)의 상기 제1 방향으로의 각 양 측벽을 커버하도록 형성될 수 있으며, 외측벽의 상기 제3 방향으로의 가운데 부분이 오목한 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 내부 스페이서(330)는 상기 제1 방향으로의 단면이 말발굽 모양 혹은 일 측벽에 리세스가 형성된 반원 모양일 수 있다.
이와는달리, 도 23b를 참조하면, 내부 스페이서(330)는 상기 제1 방향으로의 단면이 일 측벽에 리세스가 형성되고 타 측벽의 모서리가 라운드 진 사각 형상일 수 있다.
도 24 내지 도 26을 참조하면, 제2 리세스(304)에 의해 노출된 제2 액티브 패턴(104) 상면에 제2 소스/드레인 층(344)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제2 소스/드레인 층(344)은 제2 리세스(304)에 의해 각각 노출된 제2 액티브 패턴(104) 및 제2 반도체 패턴들(128) 상면을 시드로 사용하는 SEG 공정을 수행함으로써 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 SEG 공정은 예를 들어, 다이실란(Si2H6) 가스와 같은 실리콘 소스 가스를 사용하여 수행될 수 있으며, 이에 따라 단결정 실리콘 층이 형성될 수 있다. 이와는 달리, 상기 SEG 공정은 예를 들어 SiH3CH3 가스와 같은 탄소 소스 가스를 함께 사용하여 있으며, 이에 단결정 실리콘 탄화물(SiC) 층이 형성될 수도 있다. 이후, 상기 단결정 실리콘 층 혹은 상기 단결정 실리콘 탄화물 층에 n형 불순물을 도핑하고 열처리할 수 있다. 제2 소스/드레인 층(344)은 엔모스(NMOS) 트랜지스터의 소스/드레인 역할을 수행할 수 있다.
예시적인 실시예들에 있어서, 제2 소스/드레인 층(344)은 상기 제4 구조물의 상기 제1 방향으로의 각 양 측들에 형성될 수 있으며, 제2 반도체 패턴들(128)의 측벽들 및 제2 게이트 스페이서 구조물(504)의 외측벽 일부에 접촉할 수 있다.
제2 소스/드레인 층(344)은 상기 제3 방향을 따라 순차적으로 적층되어 서로 연결된 하부(344a) 및 상부(344b)를 포함할 수 있으며, 이때 하부(344a) 및 상부(344b)의 경계면은 제2 핀 스페이서 구조물(505)의 최상면의 높이에 형성될 수 있다. 예시적인 실시예들에 있어서, 제2 소스/드레인 층(344)의 하부(344a)는 상기 제2 방향으로의 단면이 “U”자 형상을 가질 수 있으며, 제2 소스/드레인 층(344)의 상부(344b)는 다양한 형상을 가질 수 있으며, 예를 들어 상기 제2 방향으로의 단면이 타원 형상을 가질 수 있다.
도 27 내지 도 29를 참조하면, 상기 제3 및 제4 구조물들, 제2 핀 스페이서 구조물(505), 제2 스페이서 막(290) 및 제1 및 제2 소스/드레인 층들(282, 334)을 덮는 절연막(350)을 제2 소자 분리 패턴(154) 및 제2 라이너(144) 상에 형성한 후, 상기 제3 및 제4 구조물들에 각각 포함된 제1 및 제2 더미 게이트 전극들(222, 224)의 상면들이 노출될 때까지 절연막(350)을 평탄화할 수 있다. 상기 평탄화 공정은 화학 기계적 연마(CMP) 공정 및/또는 에치 백 공정에 의해 수행될 수 있다.
이때, 제1 및 제2 더미 게이트 마스크들(232, 234)도 함께 제거될 수 있으며, 제1 게이트 스페이서(242)의 상부, 제2 스페이서 막(290)의 상부, 및 제2 게이트 스페이서 구조물(504)의 상부도 부분적으로 제거될 수 있다.
상부가 제거된 제2 스페이서 막(290)은 제1 게이트 스페이서(252)의 외측벽 상에 형성된 제2 게이트 스페이서(292)를 형성할 수 있으며, 또한 제2 스페이서 막(290)은 제1 핀 스페이서(253)의 표면 및 제1 소스/드레인 층(282)의 표면도 커버하므로 이 부분은 제2 핀 스페이서(293)로 지칭하기로 한다. 제2 핀 스페이서(293)는 제1 소스/드레인 층(282)에 상기 제2 방향으로 인접한 제1 소자 분리 패턴(152)의 상면도 커버할 수 있다.
한편, 제1 더미 게이트 구조물(242)의 상기 제1 방향으로의 각 양 측벽에 순차적으로 적층된 제1 게이트 스페이서(252) 및 제2 게이트 스페이서292)는 함께 제1 게이트 스페이서 구조물(502)을 형성할 수 있으며, 제1 액티브 패턴(102)의 상기 제2 방향으로의 각 양 측벽의 상부에 순차적으로 적층된 제1 핀 스페이서(253) 및 제2 핀 스페이서(293)는 함께 제1 핀 스페이서 구조물(503)을 형성할 수 있다.
이후, 노출된 제1 및 제2 더미 게이트 전극들(222, 224) 및 그 하부의 제1 및 제2 더미 게이트 절연 패턴들(212, 214)을 제거함으로써 최상층의 제1 및 제2 반도체 패턴들(126, 128)의 상면들을 각각 노출시키는 제1 및 제2 개구들(362, 364)을 형성할 수 있다. 제1 및 제2 더미 게이트 전극들(222, 224)은 예를 들어, 습식 식각 공정에 의해 제거될 수 있다.
이후, 제1 희생 패턴들(116)을 제거하여, 제1 반도체 패턴들(126)의 표면 및 제1 액티브 패턴(102)의 상면을 노출시키는 제3 개구(363)를 형성할 수 있으며, 또한 제2 희생 패턴들(118)을 제거하여, 내부 스페이서들(330)의 내측벽들, 제2 반도체 패턴들(128)의 표면들, 및 제2 액티브 패턴(104)의 상면을 노출시키는 제4 개구(365)를 형성할 수 있다.
한편, 제1 희생 패턴들(116)이 제거될 때, 기판(100)의 제2 영역(II) 상에 잔류하는 제2 희생 라인(114) 중에서 상기 제4 구조물에 상기 제3 방향으로 오버랩되는 부분이 제거될 수 있다. 이에 따라, 상기 제1 방향으로 연장되는 제2 희생 라인(114)은 상기 제1 방향으로 서로 이격되도록 복수 개로 분리되어 제3 희생 패턴(119)으로 잔류할 수 있다.
다시 도 1 내지 4를 참조하면, 제1 및 제3 개구들(362, 363)을 채우는 제1 게이트 구조물(412)을 기판(100)의 제1 영역(I) 상에 형성하고, 제2 및 제4 개구들(364, 365)을 채우는 제2 게이트 구조물(414)을 기판(100)의 제2 영역(II) 상에 형성할 수 있다.
구체적으로, 제1 내지 제4 개구들(362, 364, 363, 365)에 의해 노출된 제1 및 제2 액티브 패턴들(102, 104) 상면, 및 제1 및 제2 반도체 패턴들(126, 128)의 표면들에 대한 열산화 공정을 수행하여 제1 및 제2 인터페이스 패턴들(372, 374)을 각각 형성한 후, 제1 및 제2 인터페이스 패턴들(372, 374)의 표면들, 내부 스페이서들(330)의 내측벽들, 제1 및 제2 게이트 스페이서 구조물들(502, 504)의 내측벽들, 및 절연막(350) 상면에 게이트 절연막 및 일함수 조절막을 컨포멀하게 형성하고, 제1 내지 제4 개구들(362, 364, 363, 365)의 나머지 부분을 충분히 채우는 게이트 전극막을 형성한다.
상기 게이트 절연막, 상기 일함수 조절막, 및 상기 게이트 전극막은 CVD 공정, ALD 공정, 물리 기상 증착(PVD) 공정 등을 통해 형성될 수 있다. 제1 및 제2 인터페이스 패턴들(372, 374) 역시 열산화 공정 대신에 CVD 공정, ALD 공정 등을 통해 형성될 수도 있으며, 이 경우 제1 및 제2 인터페이스 패턴들(372, 374)은 내부 스페이서들(330)의 내측벽들 및 제1 및 제2 게이트 스페이서 구조물들(502, 504)의 내측벽들 상에도 형성될 수 있다.
이후, 절연막(350)의 상면이 노출될 때까지, 상기 게이트 전극막, 상기 일함수 조절막, 및 상기 게이트 절연막을 평탄화하여, 각각 제1 및 제2 게이트 전극들(402, 404), 제1 및 제2 일함수 조절 패턴들(392, 394), 및 제1 및 제2 게이트 절연 패턴들(382, 384)을 형성할 수 있다. 제1 인터페이스 패턴(372), 제1 게이트 절연 패턴(382), 제1 일함수 조절 패턴(392), 및 제1 게이트 전극(402)은 제1 게이트 구조물(412)을 형성할 수 있으며, 제2 인터페이스 패턴(374), 제2 게이트 절연 패턴(384), 제2 일함수 조절 패턴(394), 및 제2 게이트 전극(404)은 제2 게이트 구조물(414)을 형성할 수 있다.
상기 공정들을 통해 상기 반도체 장치가 완성될 수 있다. 전술한 바와 같이, 제1 소스/드레인 층(282)이 상기 제1 방향으로 큰 폭을 갖도록 형성되므로, 최하층의 제1 희생 패턴(116)은 잔류하지 않을 수 있다. 반면 최하층의 제2 희생 패턴(118)은 제3 희생 패턴(119)으로 잔류할 수 있다.
도 30 내지 도 32는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도 및 단면도들이다. 이때, 도 30은 평면도이고, 도 31은 도 30의 B-B'선 및 C-C'선을 따라 각각 절단한 단면들을 포함하며, 도 32는 도 30의 D-D'선을 따라 절단한 단면도이다. 상기 반도체 장치는 일부 구성 요소를 제외하고는 도 1 내지 도 4를 참조로 설명한 반도체 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 30 내지 도 32를 참조하면, 있어서, 제1 게이트 구조물(412) 및 제1 게이트 스페이서(252)에 의해 상기 제3 방향으로 오버랩되지 않는 제1 액티브 패턴(102) 부분은 상기 제2 방향으로의 양 가장자리들에서 상부로 각각 돌출된 제2 돌출부들(108)을 포함할 수 있으며, 이들 사이의 제2 액티브 패턴(104) 부분 상면은 편평할 수 있다.
제1 액티브 패턴(102)의 제2 돌출부(108)는 내측벽이 제1 소스/드레인 층(282)과 접촉할 수 있으며, 외측벽이 제1 핀 스페이서(253)과 접촉할 수 있다. 즉, 제2 돌출부(108)의 저면은 제1 소스/드레인 층(282)의 저면과 동일한 높이에 형성될 수 있으며, 상기 제2 방향을 따라 서로 이웃하는 제2 돌출부들(108) 사이에서 제1 소스/드레인 층(282)의 저면은 편평할 수 있다.
예시적인 실시예들에 있어서, 제1 소스/드레인 층(282)의 하부(282b)는 “U”자 형상의 단면을 가질 수 있다.
예시적인 실시예들에 있어서, 제1 액티브 패턴(102)의 제2 돌출부(108) 상에는 제4 희생 패턴(117)이 형성될 수 있다. 제4 희생 패턴(117)의 내측벽은 제1 소스/드레인 층(282)의 하부(282a)의 측벽에 의해 커버될 수 있으며, 제4 희생 패턴(117)의 외측벽은 제1 핀 스페이서(253)에 의해 커버될 수 있다. 예시적인 실시예들에 있어서, 제4 희생 패턴(117)의 저면은 제1 소스/드레인 층(282)의 저면보다 높을 수 있다.
제4 희생 패턴(117)은 제1 게이트 구조물(412) 및 제1 게이트 스페이서 구조물(502)과 상기 제3 방향으로 오버랩되지 않는 영역에서 상기 제1 방향으로 연장될 수 있다. 다만 경우에 따라, 제4 희생 패턴(117)은 제1 게이트 스페이서 구조물(502)과 상기 제3 방향으로 부분적으로 오버랩될 수도 있다.
도 33 내지 도 35는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도 및 단면도들이다. 이때, 도 33은 평면도이고, 도 34는 도 33의 B-B'선 및 C-C'선을 따라 각각 절단한 단면들을 포함하며, 도 35는 도 33의 D-D'선을 따라 절단한 단면도이다. 상기 반도체 장치 제조 방법은 도 5 내지 도 29 및 도 1 내지 도 4를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이들에 대한 자세한 설명은 생략한다.
도 33 내지 도 35를 참조하면, 도 5 내지 15를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
다만, 식각 공정을 통해 형성되는 제1 리세스(272)는 제1 게이트 스페이서(252)의 외측벽과 상기 제3 방향으로 얼라인되며 기판(100) 상면에 대해 수직한 측벽을 갖도록 형성될 수 있다. 이에 따라, 상기 식각 공정에서 제1 더미 게이트 구조물(242) 및 제1 게이트 스페이서(252)의 상기 제1 방향으로의 각 양 측에 형성된 제1 희생 라인들(112) 및 제1 반도체 라인들(122) 부분들이 제거될 때, 상대적으로 상기 제1 방향으로 큰 폭을 갖는 최하층 제1 희생 라인들(112) 부분이 모두 제거되지 않고 잔류할 수 있다.
또한, 제1 리세스(272)는 전체적으로 “U”자 형상을 가질 수 있다.
이후, 도 16 내지 도 29 및 도 1 내지 도 4를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 상기 반도체 장치를 완성할 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 기판 102, 104: 제1, 제2 액티브 패턴
106, 108: 제1, 제2 돌출부 110: 희생막
112, 114: 제1, 제2 희생 라인
116, 118, 119, 117: 제1 내지 제4 희생 패턴
120: 반도체 막 122, 124: 제1, 제2 반도체 라인
126, 128: 제1, 제2 반도체 패턴 130: 마스크 막
132, 134: 제1, 제2 마스크 142, 144: 제1, 제2 라이너
152, 154: 제1, 제2 소자 분리 패턴
212, 214: 제1, 제2 더미 게이트 절연 패턴
222, 224: 제1, 제2 더미 게이트 전극
232, 234: 제1, 제2 더미 게이트 마스크
242, 244: 제1, 제2 더미 게이트 구조물
250, 290: 제1, 제2 스페이서 막
252, 254, 292, 294: 제1 내지 제4 게이트 스페이서
253, 293, 255, 295: 제1 내지 제4 핀 스페이서
260, 300: 제2, 제3 포토레지스트 패턴
330: 내부 스페이서 350: 절연막
362, 364, 363, 365: 제1 내지 제4 개구
372, 374: 제1, 제2 인터페이스 패턴
382, 384; 제1, 제2 게이트 절연 패턴
392, 394: 제1, 제2 일함수 조절 패턴
402, 404: 제1, 제2 게이트 전극
412, 414: 게이트 구조물
502, 504: 제1, 제2 게이트 스페이서 구조물
503, 505: 제1, 제2 핀 스페이서 구조물

Claims (20)

  1. 기판의 상면에 평행한 제1 방향으로 상기 기판 상에 연장된 액티브 패턴;
    상기 액티브 패턴 상에 형성되어, 상기 기판 상면에 평행하고 상기 제1 방향과 교차하는 제2 방향으로 연장된 게이트 구조물;
    각각이 상기 제1 방향을 따라 상기 게이트 구조물을 관통하며, 상기 기판의 상면에 수직한 제3 방향을 따라 서로 이격된 채널들;
    상기 게이트 구조물에 인접한 상기 액티브 패턴 부분 상에 형성되어 상기 채널들과 접촉하는 소스/드레인 층; 및
    상기 액티브 패턴 부분의 상기 제2 방향으로의 각 양 가장자리 상면에 형성되어 상기 소스/드레인 층의 측벽 하부에 접촉하며, 실리콘-게르마늄을 포함하는 희생 패턴을 구비하는 반도체 장치.
  2. 제 1 항에 있어서, 상기 희생 패턴은 상기 제1 방향으로 연장되어, 상기 소스/드레인 층의 상기 제2 방향으로의 각 양 측벽의 하부에 접촉하는 반도체 장치.
  3. 제 1 항에 있어서, 상기 게이트 구조물에 인접한 상기 액티브 패턴 부분은 상기 제2 방향으로의 각 양 가장자리에 상기 제3 방향으로 돌출된 돌출부를 포함하며,
    상기 희생 패턴은 상기 돌출부 상에 형성된 반도체 장치.
  4. 제 1 항에 있어서, 상기 게이트 구조물에 인접한 상기 액티브 패턴 부분의 상기 제2 방향으로의 각 양 가장자리 상에 형성되어 상기 희생 패턴의 외측벽을 커버하는 제1 핀 스페이서 구조물을 더 포함하는 반도체 장치.
  5. 제 4 항에 있어서, 상기 제1 핀 스페이서 구조물은 상기 액티브 패턴의 일부 및 상기 소스/드레인 층의 일부에 접촉하는 반도체 장치.
  6. 제 4 항에 있어서, 상기 제1 핀 스페이서 구조물은 순차적으로 적층된 제1 및 제2 핀 스페이서들을 포함하는 반도체 장치.
  7. 제 6 항에 있어서, 상기 각 제1 및 제2 핀 스페이서들은 질화물을 포함하는 반도체 장치.
  8. 제 1 항에 있어서, 상기 소스/드레인 층은 상기 제3 방향으로 순차적으로 적층되어 서로 연결된 하부 및 상부를 포함하며,
    상기 소스/드레인 층 하부의 상기 제2 방향으로의 단면은 “U”자 형상을 갖고, 상기 소스/드레인 층 상부의 상기 제2 방향으로의 단면은 타원 형상을 갖는 반도체 장치.
  9. 제 1 항에 있어서, 상기 게이트 구조물의 상기 제1 방향으로의 각 양 측벽을 커버하는 제1 게이트 스페이서 구조물을 더 포함하는 반도체 장치.
  10. 제 9 항에 있어서, 상기 제1 게이트 스페이서 구조물은 상기 게이트 구조물의 각 양 측벽으로부터 상기 제1 방향을 따라 순차적으로 적층된 제1 및 제2 게이트 스페이서들을 포함하며,
    상기 제1 게이트 스페이서는 상기 제1 방향으로의 단면이 “L”자 형상인 반도체 장치.
  11. 제 10 항에 있어서, 상기 각 제1 및 제2 게이트 스페이서들은 질화물을 포함하는 반도체 장치.
  12. 제 1 항에 있어서, 상기 각 채널들은 실리콘을 포함하며,
    상기 소스/드레인 층은 n형 불순물이 도핑된 실리콘 혹은 n형 불순물이 도핑된 실리콘 탄화물을 포함하는 반도체 장치.
  13. 제 1 항에 있어서, 상기 채널들 사이에 형성되어, 상기 소스/드레인 층과 상기 게이트 구조물에 각각 접촉하는 내부 스페이서를 더 포함하는 반도체 장치.
  14. 제 13 항에 있어서, 상기 내부 스페이서는 질화물을 포함하는 반도체 장치.
  15. 제 1 항에 있어서,
    상기 게이트 구조물에 인접한 상기 액티브 패턴 부분의 상기 제2 방향으로의 각 양 가장자리 상에 형성되어 상기 희생 패턴의 외측벽을 커버하는 제3 핀 스페이서; 및
    상기 제3 핀 스페이서 및 상기 소스/드레인 층을 커버하는 제4 핀 스페이서를 더 포함하는 반도체 장치.
  16. 제1 영역 및 제2 영역을 포함하는 기판;
    상기 기판의 상면에 수직한 수직 방향을 따라 상기 기판의 제1 영역 상에 서로 이격된 제1 채널들;
    상기 수직 방향을 따라 상기 기판의 제2 영역 상에 서로 이격된 제2 채널들;
    상기 기판의 제1 영역 상에 형성되어, 상기 각 제1 채널들의 적어도 일부 표면을 감싸는 제1 게이트 구조물;
    상기 기판의 제2 영역 상에 형성되어, 상기 각 제2 채널들의 적어도 일부 표면을 감싸는 제2 게이트 구조물;
    상기 기판의 제1 영역 상에 형성되어, 상기 제1 채널들과 접촉하는 제1 소스/드레인 층;
    상기 기판의 제2 영역 상에 형성되어, 상기 제2 채널들과 접촉하는 제2 소스/드레인 층; 및
    상기 제2 소스/드레인 층의 측벽 하부에 접촉하며, 실리콘-게르마늄을 포함하는 희생 패턴을 구비하며,
    상기 제1 소스/드레인 층의 저면은 상기 수직 방향을 따라 아래로 볼록한 곡면이고, 상기 제2 소스/드레인 층의 저면은 가운데가 편평하고 가장자리가 라운드진 반도체 장치.
  17. 기판의 상면에 평행한 제1 방향으로 상기 기판 상에 연장된 액티브 패턴;
    상기 액티브 패턴 상에 형성되어, 상기 기판 상면에 평행하고 상기 제1 방향과 교차하는 제2 방향으로 연장된 게이트 구조물;
    각각이 상기 제1 방향을 따라 상기 게이트 구조물을 관통하며, 상기 기판의 상면에 수직한 제3 방향을 따라 서로 이격된 채널들;
    상기 게이트 구조물의 상기 제1 방향으로의 각 양 측에 형성된 상기 액티브 패턴 부분 상에 형성되어 상기 채널들과 접촉하는 소스/드레인 층; 및
    상기 소스/드레인 층의 상기 제2 방향으로의 각 양 측벽의 하부 상에 상기 제2 방향을 따라 순차적으로 적층되어 서로 다른 물질들을 각각 포함하는 희생 패턴 및 핀 스페이서 구조물을 구비하며,
    상기 핀 스페이서 구조물은 상기 액티브 패턴 및 상기 소스/드레인 층의 일부에 직접 접촉하는 반도체 장치.
  18. 제1 및 제2 영역들을 포함하는 기판의 상기 제1 영역 상에 형성되며, 상기 기판의 상면에 평행한 제1 방향으로 연장된 제1 액티브 패턴;
    상기 제1 액티브 패턴 상에 상기 기판 상면에 평행하고 상기 제1 방향과 교차하는 제2 방향으로 연장된 제1 게이트 구조물;
    각각이 상기 제1 방향으로 연장되어 상기 제1 게이트 구조물을 부분적으로 관통하며, 상기 기판의 상면에 수직한 제3 방향을 따라 서로 이격된 제1 채널들; 및
    상기 제1 게이트 구조물의 상기 제1 방향으로의 각 양 측에 형성된 상기 제1 액티브 패턴 부분 상에 형성되어, 상기 제1 채널들에 접촉하는 제1 소스/드레인 층을 포함하는 제1 트랜지스터; 및
    상기 기판의 상기 제2 영역 상에 형성되며, 상기 제1 방향으로 연장된 제2 액티브 패턴;
    상기 제2 액티브 패턴 상에 상기 제2 방향으로 연장된 제2 게이트 구조물;
    각각이 상기 제1 방향으로 연장되어 상기 제2 게이트 구조물을 부분적으로 관통하며, 상기 제3 방향을 따라 서로 이격된 제2 채널들; 및
    상기 제2 게이트 구조물의 상기 제1 방향으로의 각 양 측에 형성된 상기 제2 액티브 패턴 부분 상에 형성되어, 상기 제2 채널들에 접촉하는 제2 소스/드레인 층을 포함하는 제2 트랜지스터를 구비하며,
    상기 제1 액티브 패턴 부분은 오목한 곡면 형상의 상면을 갖고,
    상기 제2 액티브 패턴 부분은 상기 제2 방향으로의 양 가장자리들 상부에 각각 상기 제3 방향으로 돌출된 돌출부들을 포함하며, 상기 각 돌출부들 상에는 상기 제2 소스/드레인 층의 측벽에 접촉하는 희생 패턴이 형성된 반도체 장치.
  19. 제1 및 제2 영역들을 포함하는 기판의 상기 제1 영역 상에 형성된 제1 게이트 구조물;
    각각이 상기 제1 게이트 구조물을 관통하며, 상기 기판의 상면에 수직한 수직 방향을 따라 서로 이격된 제1 채널들;
    상기 제1 게이트 구조물의 각 양 측에 형성되어 상기 제1 채널들에 접촉하는 제1 소스/드레인 층;
    상기 제1 소스/드레인 층의 측벽 일부에 접촉하는 제1 핀 스페이서;
    상기 제1 핀 스페이서, 및 상기 제1 소스/드레인 층의 측벽 및 상면에 접촉하는 제2 핀 스페이서;
    상기 기판의 상기 제2 영역 상에 형성된 제2 게이트 구조물;
    각각이 상기 제2 게이트 구조물을 관통하며, 상기 수직 방향을 따라 서로 이격된 제2 채널들;
    상기 제2 게이트 구조물의 각 양 측에 형성되어 상기 제2 채널들에 접촉하는 제2 소스/드레인 층;
    상기 제2 소스/드레인 층의 측벽 일부에 접촉하는 핀 스페이서 구조물을 포함하며,
    상기 제1 핀 스페이서의 저면은 상기 핀 스페이서 구조물의 저면과 동일한 높이에 형성되고, 상기 제1 핀 스페이서의 최상면은 상기 핀 스페이서 구조물의 최상면보다 낮은 반도체 장치.
  20. 제1 및 제2 영역들을 포함하는 기판의 상면에 수직한 수직 방향을 따라 상기 기판의 제1 영역 상에 서로 이격되며, 상기 기판 상면에 평행한 제1 방향으로 각각 연장된 제1 채널들;
    상기 수직 방향을 따라 상기 기판의 제2 영역 상에 서로 이격되며, 상기 제1 방향으로 각각 연장된 제2 채널들;
    상기 기판의 제1 영역 상에 상기 기판 상면에 평행하며 상기 제1 방향과 교차하는 제2 방향으로 연장되어, 상기 각 제1 채널들의 적어도 일부 표면을 감싸는 제1 게이트 구조물;
    상기 기판의 제2 영역 상에 상기 제2 방향으로 연장되어, 상기 각 제2 채널들의 적어도 일부 표면을 감싸는 제2 게이트 구조물;
    상기 제1 게이트 구조물의 상기 제1 방향으로의 각 양 측에 형성되어, 상기 제1 채널들과 접촉하는 제1 소스/드레인 층; 및
    상기 제2 게이트 구조물의 상기 제1 방향으로의 각 양 측에 형성되어, 상기 제2 채널들과 접촉하는 제2 소스/드레인 층을 포함하며,
    상기 제1 채널들 중 최상층에 형성된 제3 채널은 상기 제1 방향으로의 각 양 측벽이 상부에서 하부로 갈수록 상기 제1 방향으로의 길이가 점차 감소하고, 상기 제1 채널들 중 상기 제3 채널 하부에 형성된 제4 채널들 및 상기 제2 채널들은 상기 제1 방향으로의 길이가 일정한 반도체 장치.
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