CN111952370A - 半导体器件 - Google Patents

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CN111952370A
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CN
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spacer
drain layer
gate
pattern
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郑秀真
金善昱
朴俊范
宋昇珉
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Samsung Electronics Co Ltd
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Samsung Electronics Co Ltd
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Abstract

提供了一种半导体器件。所述半导体器件包括：有源图案，所述有源图案位于衬底上，所述有源图案在平行于衬底的上表面的第一方向上延伸；栅极结构，所述栅极结构位于所述有源图案上，所述栅极结构在平行于衬底的上表面并且与所述第一方向相交的第二方向上延伸；沟道，所述沟道在垂直于衬底的上表面的第三方向上彼此间隔开，每个所述沟道延伸穿过所述栅极结构；源极/漏极层，所述源极/漏极层位于所述有源图案的与所述栅极结构相邻的部分上，所述源极/漏极层接触所述沟道；以及牺牲图案，所述牺牲图案位于所述有源图案的所述部分在所述第二方向上的相对边缘中的每一边缘的上表面上，所述牺牲图案接触所述源极/漏极层的侧壁的下部并且包含硅锗。

Description

半导体器件
相关申请的交叉引用
于2019年5月14日在韩国知识产权局提交的标题为“Semiconductor Devices(半导体器件)”的韩国专利申请No.10-2019-0056199通过整体引用包含于此。
技术领域
示例实施例涉及半导体器件。更具体地，示例实施例涉及具有垂直堆叠的沟道的半导体器件。
背景技术
当在PMOS区域和NMOS区域中的每一者中形成包括多个垂直堆叠的沟道的多桥沟道MOSFET(MBCFET)时，必须调整工艺，以便MBCFET可以在PMOS区域和NMOS区域中的每一者中具有合适的特性。例如，在PMOS区域中的沟道中移动的电荷必须具有提高的迁移率，而NMOS区域中的沟道必须具有很长的长度。因此，需要开发用于形成具有上述特性的MBCFET的工艺。
发明内容
根据示例实施例，提供一种半导体器件，所述半导体器件包括：有源图案，所述有源图案位于衬底上，所述有源图案在平行于所述衬底的上表面的第一方向上延伸；栅极结构，所述栅极结构位于所述有源图案上，所述栅极结构在平行于所述衬底的所述上表面并且与所述第一方向相交的第二方向上延伸；沟道，所述沟道在垂直于所述衬底的所述上表面的第三方向上彼此间隔开，每个所述沟道延伸穿过所述栅极结构；源极/漏极层，所述源极/漏极层位于所述有源图案的与所述栅极结构相邻的部分上，所述源极/漏极层接触所述沟道；以及牺牲图案，所述牺牲图案位于所述有源图案的所述部分在所述第二方向上的相对边缘中的每一边缘的上表面上，所述牺牲图案接触所述源极/漏极层的侧壁的下部并且包含硅锗。
根据示例实施例，提供一种半导体器件，所述半导体器件包括：第一沟道，所述第一沟道位于包括第一区域和第二区域的衬底的所述第一区域上，所述第一沟道在垂直于所述衬底的上表面的垂直方向上彼此间隔开；第二沟道，所述第二沟道位于所述衬底的所述第二区域上，所述第二沟道在所述垂直方向上彼此间隔开；第一栅极结构，所述第一栅极结构位于所述衬底的所述第一区域上，所述第一栅极结构覆盖每个所述第一沟道的表面的至少一部分；第二栅极结构，所述第二栅极结构位于所述衬底的所述第二区域上，所述第二栅极结构覆盖每个所述第二沟道的表面的至少一部分；第一源极/漏极层，所述第一源极/漏极层位于所述衬底的所述第一区域上，所述第一源极/漏极层接触所述第一沟道；第二源极/漏极层，所述第二源极/漏极层位于所述衬底的所述第二区域上，所述第二源极/漏极层接触所述第二沟道；以及牺牲图案，所述牺牲图案接触所述第二源极/漏极层的侧壁的下部，所述牺牲图案包含硅锗，其中，所述第一源极/漏极层的下表面在所述垂直方向上是凸形弯曲表面，所述第二源极/漏极层的下表面的中央部分是平坦的，并且所述第二源极/漏极层的所述下表面的边缘是圆的。
根据示例实施例，提供一种半导体器件，所述半导体器件包括：有源图案，所述有源图案位于衬底上，所述有源图案在平行于所述衬底的上表面的第一方向上延伸；栅极结构，所述栅极结构位于所述有源图案上，所述栅极结构在平行于所述衬底的所述上表面并且与所述第一方向相交的第二方向上延伸；沟道，所述沟道在垂直于所述衬底的所述上表面的第三方向上彼此间隔开，每个所述沟道在所述第一方向上延伸穿过所述栅极结构；源极/漏极层，所述源极/漏极层位于所述有源图案的位于所述栅极结构在所述第一方向上的相对壁中的每一侧处的部分上，所述源极/漏极层接触所述沟道；以及牺牲图案和鳍状间隔物结构，所述牺牲图案和所述鳍状间隔物结构在所述第二方向上顺序地堆叠在所述源极/漏极层在所述第二方向上的相对侧壁中的每一侧壁的下部，所述牺牲图案和所述鳍状间隔物结构包含彼此不同的材料。
根据示例实施例，提供一种半导体器件。所述半导体器件可以包括第一晶体管和第二晶体管。所述第一晶体管可以包括第一有源图案、第一栅极结构、第一沟道和第一源极/漏极层。所述第一有源图案可以形成在包括第一区域和第二区域的衬底的所述第一区域上，并且可以在平行于所述衬底的上表面的第一方向上延伸。所述第一栅极结构可以在平行于所述衬底的所述上表面并且与所述第一方向相交的第二方向上延伸。所述第一沟道可以在垂直于所述衬底的所述上表面的第三方向上彼此间隔开，并且每个所述第一沟道可以部分地延伸穿过所述第一栅极结构。所述第一源极/漏极层可以形成在所述第一有源图案的位于所述第一栅极结构在所述第一方向上的相对侧中的每一侧处的部分上，并且可以接触所述第一沟道。第二晶体管可以包括第二有源图案、第二栅极结构、第二沟道和第二源极/漏极层。所述第二有源图案可以形成在所述衬底的所述第二区域上，并且可以在所述第一方向上延伸。所述第二栅极结构可以形成在所述第二有源图案上，并且可以在所述第二方向上延伸。所述第二沟道可以在所述第三方向上彼此间隔开，并且每个所述第二沟道可以部分地延伸穿过所述第二栅极结构。所述第二源极/漏极层可以形成在所述第二有源图案的位于所述第二栅极结构在所述第一方向上的相对侧中的每一侧处的部分上，并且可以接触所述第二沟道。所述第一有源图案的所述部分的上表面可以具有凹形弯曲形状。所述第二有源图案的所述部分可以包括其在所述第二方向上的各个相对边缘处沿所述第三方向向上突出的突起。牺牲图案可以形成在每个所述突起上，以接触所述第二源极/漏极层的侧壁。
根据示例实施例，提供一种半导体器件。所述半导体器件可以包括第一栅极结构、第一沟道、第一源极/漏极层、第一鳍状间隔物、第二鳍状间隔物、第二栅极结构、第二沟道、第二源极/漏极层和鳍状间隔物结构。所述第一栅极结构可以形成在包括第一区域和第二区域的衬底的所述第一区域上。所述第一沟道可以在垂直于所述衬底的上表面的垂直方向上彼此间隔开，并且每个所述第一沟道可以延伸穿过所述第一栅极结构。所述第一源极/漏极层可以形成在所述第一栅极结构的相对侧中的每一侧处，并且接触所述第一沟道。所述第一鳍状间隔物可以接触所述第一源极/漏极层的侧壁的一部分。所述第二鳍状间隔物可以接触所述第一鳍状间隔物以及所述第一源极/漏极层的所述侧壁和上表面的一部分。所述第二栅极结构可以形成在所述衬底的所述第二区域上。所述第二沟道可以在所述垂直方向上彼此间隔开，并且每个所述第二沟道可以延伸穿过所述第二栅极结构。所述第二源极/漏极层可以形成在所述第二栅极结构的相对侧的每一侧处，并且可以接触所述第二沟道。所述鳍状间隔物结构可以接触所述第二源极/漏极层的侧壁的一部分。所述第一鳍状间隔物的底表面可以与所述鳍状间隔物结构的底表面基本共面，并且所述第一鳍状间隔物的最上表面可以低于所述鳍状间隔物结构的最上表面。
根据示例实施例，提供一种半导体器件。所述半导体器件可以包括第一沟道、第二沟道、第一栅极结构、第二栅极结构、第一源极/漏极层和第二源极/漏极层。所述第一沟道可以形成在包括第一区域和第二区域的衬底的所述第一区域上。所述第一沟道可以在垂直于所述衬底的上表面的垂直方向上彼此间隔开，并且每个所述第一沟道可以在平行于所述衬底的所述上表面的第一方向上延伸。所述第二沟道可以沿所述垂直方向在所述衬底的所述第二区域上彼此间隔开，并且每个所述第二沟道可以在所述第一方向上延伸。所述第一栅极结构可以在所述衬底的所述第一区域上沿第二方向延伸，以覆盖每个所述第一沟道的表面的至少一部分。所述第二方向可以平行于所述衬底的所述上表面并且与所述第一方向相交。所述第二栅极结构可以在所述衬底的所述第二区域上沿所述第二方向延伸，以覆盖每个所述第二沟道的表面的至少一部分。所述第一源极/漏极层可以形成在所述第一栅极结构在所述第一方向上的相对侧中的每一侧处，并且可以接触所述第一沟道。所述第二源极/漏极层可以形成在所述第二栅极结构在所述第一方向上的相对侧中的每一侧处，并且可以接触所述第二沟道。所述第一沟道之中的作为最上面的第一沟道的第三沟道在所述第一方向上的长度可以从其顶部朝着底部逐渐减小。所述第一沟道之中的位于所述第一沟道中的所述第三沟道下方的第四沟道中的每个第四沟道以及所述第二沟道在所述第一方向上的长度可以从其顶部朝着底部基本恒定。
附图说明
通过参照附图详细描述示例性实施例，特征对于本领域技术人员将变得清楚，在附图中：
图1示出根据示例实施例的半导体器件的俯视图；
图2示出沿着图1的线A-A’的截面图；
图3A至图3C示出根据示例实施例的沿着图1的线B-B’和线C-C’的截面图；
图4示出沿着图1的线D-D’的截面图；
图5至图29示出在根据示例实施例的制造半导体器件的方法中各阶段的俯视图和截面图；
图30至图32示出根据示例实施例的半导体器件的俯视图和截面图；并且
图33至图35示出在根据示例实施例的制造半导体器件的方法中各阶段的俯视图和截面图。
具体实施方式
图1、图2、图3A至图3C和图4是示出根据示例实施例的半导体器件的俯视图和截面图。图1为俯视图，图2为沿着图1的线A-A’截取的截面图，图3A包括沿着图1的线B-B’和线C-C’截取的截面，图4是沿着图1的线D-D’截取的截面图。图3B和图3C是与图3A的视图对应的改进的实施例。
在下文中，基本平行于衬底100的上表面并且彼此相交的两个方向可以分别被称为第一方向和第二方向，基本垂直于衬底100的上表面的方向可以被称为第三方向。在示例实施例中，第一方向和第二方向可以基本彼此垂直。
参照图1、图2、图3A和图4，根据实施例的半导体器件可以包括分别位于衬底100的第一区域I和第二区域II上的第一晶体管和第二晶体管。
衬底100可以包括半导体材料(例如，硅、锗、硅锗等)，或者III-V族半导体化合物(例如，GaP、GaAs、GaSb等)。在一些实施例中，衬底100可以是绝缘体上硅(SOI)衬底或绝缘体上锗(GOI)衬底。
衬底100的第一区域I和第二区域II可以彼此靠近或彼此间隔开。例如，如图1所示，衬底100的第一区域I和第二区域II可以沿着第二方向彼此相邻。在示例实施例中，衬底100的第一区域I可以是可以形成有正沟道金属氧化物半导体(PMOS)晶体管的PMOS区域，而衬底100的第二区域II可以是可以形成有负沟道金属氧化物半导体(NMOS)晶体管的NMOS区域。
第一晶体管可以形成在位于衬底100的第一区域I上的第一有源图案102上，并且可以包括第一栅极结构412、第一半导体图案126、第一源极/漏极层282、第一栅极间隔物结构502和第一鳍状间隔物结构503。
第一有源图案102可以从衬底100的第一区域I沿第三方向向上突出，并且也可以被称为第一有源鳍。在示例实施例中，第一有源图案102可以在第一方向上延伸。在图中，仅示出了一个第一有源图案102，然而，实施例不限于此。因此，多个第一有源图案102可以在衬底100的第一区域I上沿第二方向彼此间隔开。可以通过部分地去除衬底100的上部来形成第一有源图案102，因此第一有源图案102可以包括与衬底100的材料基本相同的材料，例如，诸如硅的半导体材料。
第一有源图案102的侧壁和衬底100的第一区域I的上表面可以被第一衬垫142覆盖，并且第一隔离图案152可以形成在第一衬垫142上以包围第一有源图案102的侧壁(图2)。然而，第一有源图案102在第二方向上的相对侧壁中的每个侧壁的上部可以不被第一衬垫142和第一隔离图案152覆盖。第一衬垫142可以包括氮化物，例如，氮化硅，第一隔离图案152可以包括氧化物，例如，东燃硅氮(tonen silazene，TOSZ)。
在示例实施例中，第一有源图案102可以具有凹形弯曲的上表面。
每个第一半导体图案126可以在第一方向上延伸穿过第一栅极结构412，并且多个第一半导体图案126可以分别形成在多个水平高度处，以从第一有源图案102的上表面沿第三方向彼此间隔开。在图中，示出了分别位于三个水平高度处的第一半导体图案126。然而，实施例不限于此。
第一半导体图案126可以包括与衬底100或第一有源图案102的材料基本相同的材料，例如硅。在示例实施例中，每个第一半导体图案126可以用作第一晶体管的沟道，因此可以被称为第一沟道。
在示例实施例中，第一半导体图案126中的最上面的第一半导体图案126在第一方向上的相对侧壁中的每个侧壁可以并不实质上垂直于衬底100的上表面，而是相对于衬底100的上表面倾斜。例如，如图3A所示，堆叠的第一半导体图案126中的最上面的第一半导体图案126可以具有倾斜的相对横向侧壁(lateral sidewall)，以具有倒梯形截面。因此，最上面的第一半导体图案126在第一方向上的第一长度L1可以从其顶部朝着底部逐渐减小。第一半导体图案126中的其他第一半导体图案126在第一方向上的相对横向侧壁中的每个横向侧壁可以基本垂直于衬底100的上表面，因此他们在第一方向上的第二长度L2可以沿着第三方向基本恒定。在示例实施例中，第一长度L1的最小值可以基本等于第二长度L2，并且第一长度L1的最大值可以大于第二长度L2。
第一栅极结构412可以形成在第一有源图案102上以及第一隔离图案152的在第二方向上与第一有源图案102相邻的部分上，并且可以包围每个第一半导体图案126。
在图中，第一栅极结构412被示出为覆盖位于一个第一有源图案102上的第一半导体图案126，然而，实施例不限于此。即，第一栅极结构412可以在衬底100的形成有第一隔离图案152的第一区域I上沿第二方向延伸，并且可以共同覆盖位于在第二方向上彼此间隔开的多个第一有源图案102上的第一半导体图案126。
在图中，在衬底100的第一区域I上示出了一个第一栅极结构412，然而，实施例不限于此。因此，可以在衬底100的第一区域I上形成在第一方向上彼此间隔开的多个第一栅极结构412。
第一栅极结构412可以包括从每个第一半导体图案126的表面或第一有源图案102的上表面顺序堆叠的第一界面图案372、第一栅极绝缘图案382、第一功函数控制图案392和第一栅电极402。
第一界面图案372可以形成在第一有源图案102的上表面和第一半导体图案126的表面上，并且第一栅极绝缘图案382可以形成在第一界面图案372的表面和第一栅极间隔物结构502的内侧壁上。第一功函数控制图案392可以形成在第一栅极绝缘图案382上，并且第一栅电极402可以填充在第三方向上彼此隔开的第一半导体图案126之间的空间以及位于最上面的第一半导体图案126上的由第一栅极间隔物结构502的内部限定的空间。
第一界面图案372可以包括氧化物，例如，氧化硅，第一栅极绝缘图案382可以包括具有高k介电常数的金属氧化物，例如，氧化铪、氧化钽、氧化锆等。
第一功函数控制图案392可以包括例如氮化钛、氮氧化钛、氮化钽、氮氧化钽、氮化钨、氮碳化钨、氧化铝等。第一栅电极402可以包括金属(例如，钛、铝等)、金属合金或者金属的氮化物或碳化物。
第一栅极结构412可以包括上部和下部。第一栅极结构412的上部可以形成在最上面的第一半导体图案126上，并且可以在第三方向上与第一半导体图案126交叠。第一栅极结构412的下部可以形成在相邻的第一半导体图案126之间以及第一有源图案102与最下面的第一半导体图案126之间，并且可以在第三方向上与第一半导体图案126交叠。此外，第一栅极结构412可以包括位于第一隔离图案152上的部分，即，第一栅极结构412可以包括在第三方向上不与第一半导体图案126交叠的横向部分(lateral portion)。第一栅极结构412的上部的侧壁可以被第一栅极间隔物结构502覆盖。
第一栅极间隔物结构502可以包括第一栅极间隔物252和第二栅极间隔物292，第一栅极间隔物252覆盖第一栅极结构412的上部的侧壁，第二栅极间隔物292位于第一栅极间隔物252的外侧壁上。在示例实施例中，第一栅极间隔物252的底表面可以低于第二栅极间隔物292的底部。第一栅极间隔物252和第二栅极间隔物292均可以包括氮化物，例如，氮氧化硅、氮碳氧化硅等，并且如果他们包含相同的材料，则可以彼此合并。
第一鳍状间隔物结构503可以包括第一鳍状间隔物253和第二鳍状间隔物293。第一鳍状间隔物253可以覆盖第一有源图案102的在第三方向上不与第一栅极结构412和第一栅极间隔物结构502交叠的部分的相对侧壁(在第二方向上)中的每个侧壁的上部。第二鳍状间隔物293可以覆盖第一鳍状间隔物253的外侧壁。
第一鳍状间隔物253可以覆盖第一有源图案102的侧壁的未被第一衬垫142和第一隔离图案152覆盖的上部，并且可以接触第一源极/漏极层282的侧壁的下部。
第二鳍状间隔物293不仅可以覆盖第一鳍状间隔物253的外侧壁，而且可以覆盖第一源极/漏极层282的上部的表面，此外可以在第二方向上延伸，以覆盖第一隔离图案152和第一衬层142的在第三方向上不与第一栅极结构412和第一栅极间隔物结构502交叠的部分。第二鳍状间隔物293和第二栅极间隔物292可以一体地形成，并且为了便于说明，仅第二栅极间隔物292的位于第一栅极间隔物252的外侧壁上的部分将被称为不同于第二鳍状间隔物293的第二栅极间隔物292。
第一鳍状间隔物253和第二鳍状间隔物293均可以包括氮化物，例如，氮氧化硅、氮碳氧化硅等，并且如果他们包括相同的材料，则可以彼此合并。在示例实施例中，第一鳍状间隔物253和第一栅极间隔物252可以包括基本相同的材料，并且第二鳍状间隔物293和第二栅极间隔物292可以包括基本相同的材料。
第一源极/漏极层282可以从第一有源图案102的上表面沿第三方向延伸，并且可以共同接触第一半导体图案126的相对侧中的每一侧以与其连接。第一源极/漏极层282可以接触第一栅极间隔物252的外侧壁的下部。
在示例实施例中，第一源极/漏极层282可以包括分别位于第一鳍状间隔物253的最上表面的高度的下方和上方的下部282a和上部282b。第一源极/漏极层282的下部282a可以在第二方向上具有向下的凸形弯曲形状(例如，椭圆形或圆形的一部分的形状)的截面，第一源极/漏极层282的上部282b可以在第二方向上具有多边形(例如，五边形或矩形)的一部分的截面。因此，第一源极/漏极层282可以具有不平坦而是向下凸出的下表面。
在示例实施例中，第一源极/漏极层282可以包括掺杂有p型杂质的硅锗，因此可以用作PMOS晶体管的源极/漏极。
如上所述，下方的第一半导体图案126在第一方向上的长度可以小于最上面的第一半导体图案126在第一方向上的长度。因此，接触所有第一半导体图案126的第一源极/漏极层282的下部在第一方向上的宽度可以大于其上部在第一方向上的宽度。
第一晶体管可以包括位于第一栅极结构412中的在第三方向上堆叠的多个第一半导体图案126。因此，第一晶体管可以是MBCFET。
第二晶体管可以形成在位于衬底100的第二区域II上的第二有源图案104上，并且可以包括第二栅极结构414、第二半导体图案128、第二源极/漏极层344、第二栅极间隔物结构504、第二鳍状间隔物结构505、内部间隔物330和第三牺牲图案119。
第二有源图案104可以从衬底100的第二区域II沿第三方向向上突出，并且也可以被称为第二有源鳍。在示例实施例中，第二有源图案104可以在第一方向上延伸。在图中，仅示出了一个第二有源图案104，然而，实施例不限于此。因此，多个第二有源图案104可以在衬底100的第二区域II上沿第二方向彼此间隔开。可以通过部分地去除衬底100的上部来形成第二有源图案104，因此第二有源图案104可以包括与衬底100的材料基本相同的材料，例如，诸如硅的半导体材料。因此，第二有源图案104可以包括与第一有源图案102相同的材料。
第二有源图案104的侧壁和衬底100的第二区域II的上表面可以被第二衬垫144覆盖，并且第二隔离图案154可以形成在第二衬垫144上以包围第二有源图案104的侧壁。然而，第二有源图案104在第二方向上的相对侧壁中的每个侧壁的上部可以不被第二衬垫144和第二隔离图案154覆盖。第二衬垫144和第二隔离图案154可以包括分别与第一衬垫142和第一隔离图案152的材料基本相同的材料。
在示例实施例中，第二有源图案104的在第三方向上不与第二栅极结构414和第二栅极间隔物结构504交叠的部分可以包括分别从其在第二方向上的相对边缘向上突出的第一突起106，并且第二有源图案104的位于第一突起106之间的部分的上表面可以是平坦的(图4)。例如，如图4所示，第二有源图案104的位于第一突起106之间的部分的上表面可以平行于衬底100的底部。
第二有源图案104的第一突起106的内侧壁可以接触第二源极/漏极层344，第二有源图案104的第一突起106的外侧壁可以接触第二鳍状间隔物结构505。即，第一突起106的底表面可以与第二源极/漏极层344的底表面基本共面，并且第二源极/漏极层344的位于在第二方向上相邻的第一突起106之间的底表面可以是平坦的。例如，参照图4，尽管第一突起106可以与第二有源图案104成一体并且从第二有源图案104无缝地延伸，但是为了便于描述突起106的底部可以参照图4中的假想虚线。
每个第二半导体图案128可以在第一方向上延伸穿过第二栅极结构414，并且多个第二半导体图案128可以分别形成在多个水平高度处，以从第二有源图案104的上表面沿第三方向彼此间隔开。在图中，示出了分别位于三个水平高度处的第二半导体图案128。然而，实施例不限于此。
第二半导体图案128可以包括与第一半导体图案126的材料基本相同的材料，并且可以形成在相应的第一半导体图案126的高度处。在示例实施例中，每个第二半导体图案128可以用作第二晶体管的沟道，因此可以被称为第二沟道。
在示例实施例中，第二半导体图案128的相对侧壁中的每个侧壁可以基本垂直于衬底100的上表面。因此，第二半导体图案128在第一方向上的第三长度L3可以沿着第三方向基本恒定。在示例实施例中，第三长度L3可以大于第二长度L2，并且还可以大于第一长度L1的最大值。
第二栅极结构414可以形成在第二有源图案104上以及第二隔离图案154的在第二方向上与第二有源图案104相邻的部分上，并且可以包围每个第二半导体图案128。
在图中，第二栅极结构414被示出为覆盖位于一个第二有源图案104上的第二半导体图案128。然而，实施例不限于此。即，第二栅极结构414可以在衬底100的形成有第二隔离图案154的第二区域II上沿第二方向延伸，并且可以共同地覆盖位于在第二方向上彼此间隔开的多个第二有源图案104上的第二半导体图案128。
在图中，在衬底100的第二区域II上示出了一个第二栅极结构414。然而，实施例不限于此。因此，可以在衬底100的第二区域II上形成在第一方向上彼此间隔开的多个第二栅极结构414。
第二栅极结构414可以包括从每个第二半导体图案128的表面或第二有源图案104的上表面顺序堆叠的第二界面图案374、第二栅极绝缘图案384、第二功函数控制图案394和第二栅电极404。
第二界面图案374可以形成在第二有源图案104的上表面和第二半导体图案128的表面上，并且第二栅极绝缘图案384可以形成在第二界面图案374的表面、第二栅极间隔物结构504的内侧壁和内部间隔物330的内侧壁上。第二功函数控制图案394可以形成在第二栅极绝缘图案384上，并且第二栅电极404可以填充在第三方向上彼此间隔开的第二半导体图案128之间以及内部间隔物330之间的空间、以及位于最上面的第二半导体图案128上的由第二栅极间隔物结构504的内部限定的空间。
第二界面图案374、第二栅极绝缘图案384、第二功函数控制图案394和第二栅电极404可以包括分别与第一界面图案372、第一栅极绝缘图案382、第一功函数控制图案392和第一栅电极402的材料基本相同的材料。或者，第二界面图案374、第二栅极绝缘图案384、第二功函数控制图案394和第二栅电极404可以包括分别与第一界面图案372、第一栅极绝缘图案382、第一功函数控制图案392和第一栅电极402的材料不同的材料。
第二栅极结构414可以具有与第一栅极结构412的堆叠结构不同的堆叠结构，并且第二栅极结构414的每个元件可以具有与第一栅极结构412的相应元件的层数不同的层数。例如，第二栅极结构414中的第二功函数控制图案394和/或第二栅电极404的堆叠层的数目可以分别不同于第一功函数控制图案392和/或第一栅电极402的堆叠层的数目。或者，第二栅极结构414中的第二功函数控制图案394和/或第二栅电极404可以包括分别与第一栅极结构412中的第一功函数控制图案392和第一栅电极402的材料不同的材料。
第二栅极结构414可以包括上部和下部。第二栅极结构414的上部可以形成在最上面的第二半导体图案128上，并且可以在第三方向上与第二半导体图案128交叠。第二栅极结构414的下部可以形成在相邻的第二半导体图案128之间以及第二有源图案104与最下面的第二半导体图案128之间，并且可以在第三方向上与第二半导体图案128交叠。此外，第二栅极结构414可以包括位于第二隔离图案154上的部分，即，在第三方向上不与第二半导体图案128交叠的横向部分。第二栅极结构414的上部的侧壁可以被第二栅极间隔物结构504覆盖，第二栅极结构414的下部的侧壁可以被内部间隔物330覆盖。
第二栅极间隔物结构504可以包括第三栅极间隔物254和第四栅极间隔物294，第三栅极间隔物254覆盖第二栅极结构414的上部的侧壁，第四栅极间隔物294位于第三栅极间隔物254的外侧壁上。在示例实施例中，第三栅极间隔物254可以在第一方向上具有“L”形的截面。第三栅极间隔物254和第四栅极间隔物294可以分别包括与第一栅极间隔物252和第二栅极间隔物292的材料基本相同的材料，并且如果他们包括相同的材料，则可以将其合并。
第二鳍状间隔物结构505可以包括第三鳍状间隔物255和第四鳍状间隔物295。第三鳍状间隔物255可以覆盖第二有源图案104的在第三方向上不与第二栅极结构414和第二栅极间隔物结构504交叠的部分在第二方向上的相对侧壁中的每个侧壁的上部，并且第四鳍状间隔物295可以形成在第三鳍状间隔物255的外侧壁上。
第一鳍状间隔物255可以覆盖第二有源图案104的侧壁的未被第二衬垫144和第二隔离图案154覆盖的上部，并且可以接触第二源极/漏极层344的侧壁的下部。
第三鳍状间隔物255和第四鳍状间隔物295可以包括分别与第一鳍状间隔物253和第二鳍状间隔物293的材料基本相同的材料，并且如果他们包括相同的材料，则可以合并。
在示例实施例中，第二鳍状间隔物结构505的最上表面的第二高度H2可以大于第一鳍状间隔物253的最上表面的第一高度H1。或者，第二鳍状间隔物结构505的最上表面的第二高度H2可以基本等于第一鳍状间隔物253的最上表面的第一高度H1。在示例实施例中，第二鳍状间隔物结构505的厚度可以大于第一鳍状间隔物253的厚度。
内部间隔物330可以形成在沿第三方向相邻的第二半导体图案128之间，并且可以覆盖第二栅极结构414的下部在第一方向上的相对侧壁中的每个侧壁。例如，如图3A所示，内部间隔物330可以具有其外侧壁上具有凹部的马蹄形或半圆形的截面。在另一示例中，如图3B所示，内部间隔物330’可以具有其外侧壁上具有凹部的圆角矩形的截面。内部间隔物330(或330’)可以包括氮化物，例如，氮化硅。
第二源极/漏极层344可以从第二有源图案104的上表面沿第三方向延伸，并且可以共同接触第二半导体图案128的相对侧中的每一侧以与其连接。第二源极/漏极层344可以接触第二栅极间隔物结构504的外侧壁的下部。
在示例实施例中，第二源极/漏极层344可以包括分别位于第二鳍状间隔物结构505的最上表面的高度的下方和上方的下部344a和上部344b。第二源极/漏极层344的下部344a可以具有在第二方向上具有“U”形的截面，第二源极/漏极层344的上部344b可以具有在第二方向上具有各种形状(例如，椭圆)的截面。因此，第二源极/漏极层344可以具有如下下表面：在该下表面中，中央部分是平坦的而相对边缘中的每一边缘都是圆的。在示例实施例中，第二源极/漏极层344可以包括掺杂有n型杂质的硅或掺杂有n型杂质的碳化硅，因此可以用作NMOS晶体管的源极/漏极。
在示例实施例中，第三牺牲图案119可以形成在第二有源图案104的第一突起106上。第三牺牲图案119的内侧壁可以被第二源极/漏极层344的下部344a的侧壁覆盖，第三牺牲图案119的外侧壁可以被第二鳍状间隔物结构505覆盖。在示例实施例中，第三牺牲图案119的底表面可以高于第二源极/漏极层344的底表面。
由于形成了第三牺牲图案119，第三牺牲图案119和第二鳍状间隔物结构505可以在第二源极/漏极层344的下部344a在第二方向上的相对侧壁中的每一侧壁上沿第二方向顺序地堆叠。第三牺牲图案119可以在不与第二栅极结构414和第二栅极间隔物结构504在第三方向上交叠的区域中沿第一方向延伸。在一些实施例中，第三牺牲图案119可以在第三方向上与第二栅极间隔物结构504部分交叠。
第二晶体管可以包括位于第二栅极结构414中的在第三方向上堆叠的多个第二半导体图案128，因此可以是MBCFET。
半导体器件还可以包括可以与第一源极/漏极层282和第二源极/漏极层344和/或第一栅极结构412和第二栅极结构414电连接的接触插塞、布线等。
在半导体器件中，PMOS晶体管的第一源极/漏极层282可以包括具有比用作沟道的第一半导体图案126的晶格更大的晶格的硅锗，并且可以在第一个方向上具有相对大的宽度。因此，第一源极/漏极层282可以对第一半导体图案126施加较强的压应力，从而可以提高第一半导体图案126中的电荷的迁移率。
由于第一晶体管中的第一源极/漏极层282在第一方向上具有相对大的宽度，所以可以不保留在第一方向上的宽度大于其他第一牺牲图案116的宽度的最下面的第一牺牲图案116(参见图14A和图14B)，而第二晶体管中最下面的第二牺牲图案118可以保留为第三牺牲图案119，稍后这将在制造半导体器件的方法中进行说明。
例如，如图3A所示，第一源极/漏极层282的侧壁可以具有直线形状。在另一示例中，如图3C所示，第一源极/漏极层282’的侧壁可以具有曲线形状，因此第一源极/漏极层282’的体积可以被扩大。然而，在这种情况下，不仅最上面的第一半导体图案126，而且其他的第一半导体图案126也可以具有不垂直于衬底100的上表面而是可以具有斜率变化的侧壁。因此，如图3C进一步所示的，其他的第一半导体图案126在第一方向上的第二长度L2’在第三方向上可以不是恒定的。
图5至图29是示出在根据示例实施例的制造半导体器件的方法中各阶段的俯视图和截面图。图5、图7、图10、图13、图16、图19、图24和图27是俯视图，图6、图8、图9、图11、图12、图14A、图14B、图15、图17、图18、图20、图21、图22A、图22B、图23A、图23B、图25、图26、图28和图29是截面图。图6、图8至图9、图11和图28是沿着相应的俯视图的线A-A’截取的截面图，图12、图14A、图14B、图17、图20、图22A、图22B、图23A、图23B、图25和图29均包括沿着相应的俯视图的线B-B’和线C-C’截取的截面图，图15、图18、图21和图26是沿着相应的俯视图的线D-D’截取的截面图。
参照图5和图6，可以在包括第一区域I和第二区域II的衬底100上交替地堆叠牺牲层110和半导体层120。可以在最上面的半导体层120上形成掩模层130。
在示例实施例中，可以通过使用衬底100的上部作为晶种的选择性外延生长(SEG)工艺，来形成牺牲层110和半导体层120。在示例实施例中，可以通过使用硅源气体(例如，二氯硅烷(SiH2Cl2)气体)和锗源气体(例如，锗烷(GeH4)气体)的SEG工艺，来形成牺牲层110。因此，可以形成单晶硅锗层。在示例实施例中，可以通过使用硅源气体(例如，乙硅烷(Si2H6)气体)的SEG工艺，来形成半导体层120，因此可以形成单晶硅层。
掩模层130可以包括氮化物，例如，氮化硅。例如，还可以在最上面的半导体层120与掩模层130之间形成焊盘层。
参照图7和图8，可以对掩模层130进行图案化，以在衬底100的第一区域I和第二区域II上分别形成第一掩模132和第二掩模134。例如，如图7所示，第一掩模132和第二掩模134可以具有沿着第一方向延伸的矩形形状，以暴露最上面的半导体层120的一部分。
如图8所示，可以使用第一掩模132和第二掩模134作为蚀刻掩模来蚀刻半导体层120、牺牲层110以及衬底100的上部，以在衬底100的第一区域I和第二区域II上分别形成第一沟槽103和第二沟槽105。第一沟槽103和第二沟槽105可以暴露分别限定第一有源图案102和第二有源图案104的被蚀刻的衬底100的一部分。
详细地，可以在衬底100的第一区域I上形成第一有源图案102，以在第一方向上(例如，沿着第一掩模132)延伸，并且可以在第一有源图案102上形成包括彼此交替且重复地堆叠的第一牺牲线112和第一半导体线122的第一鳍状结构(图8)。第一掩模132可以位于第一鳍状结构上。在下文中，顺序堆叠的第一有源图案102、第一鳍状结构和第一掩模132可以被称为第一结构。
类似地，可以在衬底100的第二区域II上形成第二有源图案104，以在第一方向上(例如，沿着第二掩模134)延伸，并且可以在第二有源图案104上形成包括彼此交替且重复地堆叠的第二牺牲线114和第二半导体线124的第二鳍状结构。第二掩模134可以位于第二鳍状结构上。在下文中，顺序堆叠的第二有源图案104、第二鳍状结构和第二掩模134可以被称为第二结构。
在示例实施例中，由于蚀刻工艺的特性，与第一牺牲线112中的上部的第一牺牲线112和第二牺牲线114中的上部的第二牺牲线114不同，第一牺牲线112中的最下面的第一牺牲线112和第二牺牲线114中的最下面的第二牺牲线114可以具有相对于衬底100的上表面不垂直而是倾斜的侧壁。例如，参照图8，最下面的第一牺牲线112和最下面的第二牺牲线114中的每一者可以在第二方向上具有从其顶部朝着底部逐渐增大的宽度，因此最下面的第一牺牲线112和最下面的第二牺牲线114中的每一者的底表面在第二方向上的长度可以大于上部的第一牺牲线112和上部的第二牺牲线114中的每一者在第二方向上的长度。
参照图9，可以在第一结构和第二结构的表面以及衬底100的上表面上形成衬垫层，并且可以在衬垫层上形成隔离层，以将第一沟槽103和第二沟槽105填充至足以高于第一结构和第二结构的顶表面的高度。衬垫层可以覆盖第一结构中的第一牺牲线112和/或第一半导体线122和第二结构中的第二牺牲线114和/或第二半导体线124，以使其不被氧化。隔离层可以被平坦化，直到可以暴露位于第一结构和第二结构的顶表面上的衬垫层的一部分。在示例实施例中，平坦化工艺可以包括化学机械抛光(CMP)工艺。
可以去除衬垫层和隔离层的上部，并且还可以去除第一掩模132和第二掩模134。因此，可以暴露第一鳍状结构和第二鳍状结构的侧壁，并且还可以暴露第一有源图案102和第二有源图案104的上侧壁。
结果，可以在衬底100的第一区域I和第二区域II上分别形成第一有源图案102和第二有源图案104、第一鳍状结构和第二鳍状结构、覆盖第一有源图案102和第二有源图案104各自的侧壁和衬底100的上表面的第一衬垫142和第二衬垫144、填充第一衬垫142上的第一沟槽103的第一隔离图案152和填充第二衬垫144上的第二沟槽105的第二隔离图案154。
参照图10至图12，可以在第一隔离图案152和第一衬垫142上形成第一虚设栅极结构242以及在第二隔离图案154和第二衬垫144上形成第二虚设栅极结构244，以分别部分地覆盖第一鳍状结构和第二鳍状结构。
具体地，可以在其上具有第一鳍状结构和第二鳍状结构、第一隔离图案152和第二隔离图案154以及第一衬垫142和第二衬垫144的衬底100上顺序地形成虚设栅极绝缘层、虚设栅电极层和虚设栅极掩模层。可以在虚设栅极掩模层上形成在第二方向上延伸的第一光刻胶图案，以分别部分地覆盖衬底100的第一区域I和第二区域II，并且可以使用第一光刻胶图案作为蚀刻掩模来蚀刻虚设栅极掩模层，以分别在衬底100的第一区域I和第二区域II上形成第一虚设栅极掩模232和第二虚设栅极掩模234。虚设栅极绝缘层可以包括氧化物，例如氧化硅，虚设栅电极层可以包括例如多晶硅，并且虚设栅极掩模层可以包括氮化物，例如氮化硅。
可以使用第一虚设栅极掩模232和第二虚设栅极掩模234作为蚀刻掩模来蚀刻虚设栅电极层和虚设栅极绝缘层，以在衬底100的第一区域I上分别形成第一虚设栅电极222和第一虚设栅极绝缘图案212，并且在衬底100的第二区域II上分别形成第二虚设栅电极224和第二虚设栅极绝缘图案214。顺序堆叠在第一结构上以及第一隔离图案152的与第一结构相邻的部分上的第一虚设栅极绝缘图案212、第一虚设栅电极222和第一虚设栅极掩模232可以形成第一虚设栅极结构242。顺序堆叠在第二结构上以及第二隔离图案154的与第二结构相邻的部分上的第二虚设栅极绝缘图案214、第二虚设栅电极224和第二虚设栅极掩模234可以形成第二虚设栅极结构244。
在示例实施例中，第一虚设栅极结构242可以在第一鳍状结构和第一隔离图案152上沿第二方向延伸，并且可以覆盖第一鳍状结构的上表面和第一鳍状结构在第二方向上的相对侧壁。第一虚设栅极结构242还可以覆盖第一有源图案102的上侧壁。
第二虚设栅极结构244可以在第二鳍状结构和第二隔离图案154上沿第二方向延伸，并且可以覆盖第二鳍状结构的上表面和第二鳍状结构在第二方向上的相对侧壁。第二虚设栅极结构244还可以覆盖第二有源图案104的上侧壁。
参照图13、图14A和图15，可以在具有第一鳍状结构和第二鳍状结构、第一隔离图案152和第二隔离图案154、第一衬垫142和第二衬垫144以及第一虚设栅极结构242和第二虚设栅极结构244的衬底100上形成第一间隔物层250。可以在第一间隔物层250上形成覆盖衬底100的第二区域II的第二光刻胶图案260，并且可以使用第二光刻胶图案260作为蚀刻掩模，来蚀刻位于衬底100的第一区域I上的第一间隔物层250的一部分。因此，可以在第一虚设栅极结构242在第一方向上的相对侧壁中的每一侧壁上形成第一栅极间隔物252，并且可以在第一鳍状结构在第二方向上的相对侧壁中的每一侧壁上形成第一鳍状间隔物253。
可以使用第一虚设栅极结构242和第一栅极间隔物252作为蚀刻掩模，来蚀刻第一鳍状结构，以形成暴露衬底100的第一有源图案102的上表面的第一凹部272。因此，在第一虚设栅极结构242和第一栅极间隔物252下方的第一牺牲线112和第一半导体线122可以分别转变为第一牺牲图案116和第一半导体图案126，并且在第一方向上延伸的第一鳍状结构可以被分为在第一方向上彼此间隔开的多个鳍状结构。
在下文中，为了便于说明，第一虚设栅极结构242、第一栅极间隔物252和第一鳍状结构一起可以被称为第三结构。在示例实施例中，第三结构可以在第二方向上延伸，并且多个第三结构可以在第一方向上彼此间隔开。
通过蚀刻工艺形成的第一凹部272可以具有尽可能大的体积。在示例实施例中，相比于具有在第三方向上与第一栅极间隔物252的外侧壁对齐的垂直侧壁的对比凹部，第一凹部272可以具有更大的体积。因此，相比于第一栅极间隔物252的外侧壁，第一凹部272的侧壁可以在第一方向上更靠近第一虚设栅极结构242的中心部分，例如，第一凹部272的侧壁与第一虚设栅极结构242的中心垂直轴之间的沿着第一方向的距离可以小于第一栅极间隔物252的外侧壁与第一虚设栅极结构242的中心垂直轴之间的沿着第一方向的距离(图14A)。
在示例实施例中，最上面的第一半导体图案126可以具有可以不垂直于衬底的上表面而是倾斜的侧壁。因此，最上面的第一半导体图案126在第一方向上的第一长度L1可以从其顶部朝着底部逐渐减小。其他的第一半导体图案126可以具有可以基本垂直于衬底100的上表面的侧壁，因此，其他的第一半导体图案126在第一方向上的第二长度L2可以沿着第三方向恒定。在示例实施例中，第一长度L1的最小值可以基本等于第二长度L2，并且第一长度L1的最大值可以大于第二长度L2。
由于第一凹部272可以具有相对大的体积，因此在蚀刻工艺期间，可以完全去除第一牺牲线112和第一半导体线122的位于第一虚设栅极结构242在第一方向上的相对侧处的部分。例如，可以完全去除在第一方向上具有相对大的宽度的最下面的第一牺牲线122。
在蚀刻工艺期间，几乎可以去除第一鳍状间隔物253。然而，可以保留第一鳍状间隔物253的覆盖第一有源图案102在第二方向上的相对侧壁中的每个侧壁的上部的部分。第一鳍状间隔物253可以用于控制第一源极/漏极层282的水平宽度(参照图16至图18)，并且在蚀刻工艺之后保留的第一鳍状间隔物253的最上表面的高度可以被调整为使得第一源极/漏极层282可以具有期望的宽度。
在示例实施例中，第一凹部272可以具有可以不是平坦的而是可以具有向下的凸形弯曲形状的下表面。第一有源图案102的上表面可以具有与第一凹部272的形状相对应的凹形弯曲形状。
在另一示例中，参照图14B，第一凹部272可以具有弯曲形状，因此第一凹部272的体积可以最大化。在这种情况下，每个第一半导体图案126可以具有可以不是垂直的而是可以具有变化的斜率的侧壁，因此，下部的第一半导体图案126的第二长度L2’沿着第三方向可以不是恒定的。
在下文中，将仅说明具有图14A中所示的侧壁的第一凹部272。
参照图16至图18，在去除了第二光刻胶图案260之后，可以在第一有源图案102的由第一凹部272暴露的上表面上形成第一源极/漏极层282。在示例实施例中，可以通过使用第一有源图案102的暴露的上表面和第一半导体图案126的由第一凹部272暴露的侧壁作为晶种的SEG工艺，来形成第一源极/漏极层282。
在示例实施例中，可以使用硅源气体(例如，二氯硅烷(SiH2Cl2)气体)和锗源气体(例如，锗烷(GeH4)气体)来执行SEG工艺，以形成单晶硅锗(SiGe)层。单晶硅锗层可以掺杂有p型杂质，并且可以对单晶硅锗层执行热处理。第一源极/漏极层282可以用作PMOS晶体管的源极/漏极。
在示例实施例中，如图17所示，第一源极/漏极层282可以形成在第三结构在第一方向上的相对侧壁中的每一侧壁上，并且可以接触第一半导体图案126的侧壁和第一栅极间隔物252的外侧壁的下部。如上所述，第一凹部272可以具有相对大的体积，因此，填充第一凹部272的第一源极/漏极层282可以具有相对大的体积。
如图18所示，第一源极/漏极层282可以包括顺序堆叠并且彼此连接的下部282a和上部282b，并且下部282a与上部282b之间的界面可以位于第一鳍状间隔物253的最上表面的高度处。在示例实施例中，第一源极/漏极层282的下部282a可以在第二方向上具有凸形弯曲形状(例如，椭圆或圆形的一部分)的截面。第一源极/漏极层282的上部282b可以在第二方向上具有多边形(例如，五边形或矩形)的一部分的截面。
参照图19至图21，可以在具有第三结构、第一源极/漏极层282、第一鳍状间隔物253、第一隔离图案152和第一间隔物层250的衬底100上形成第二间隔物层290。可以在第二间隔物层290上形成覆盖衬底100的第一区域I的第三光刻胶图案300，并且可以通过使用第三光刻胶图案300作为蚀刻掩模的蚀刻工艺去除衬底100的第二区域II上的第二间隔物层290的一部分。
因此，可以形成第四栅极间隔物294以覆盖位于第二虚设栅极结构244上的第一间隔物层250在第一方向上的相对侧壁中的每一侧壁，并且可以在第二鳍状结构在第二方向上的相对侧壁中的每一侧壁上形成第四鳍状间隔物295。第一间隔物层250可以被各向异性地蚀刻，以形成覆盖第二虚设栅极结构244在第一方向上的相对侧壁中的每一侧壁的第三栅极间隔物254。第三栅极间隔物254的位于第四栅极间隔物294下方的部分可以被保留，因此第三栅极间隔物254可以在第一方向上具有“L”形状的截面。顺序堆叠的第三栅极间隔物254和第四栅极间隔物294可以形成第二栅极间隔物结构504。
在各向异性蚀刻工艺期间，可以形成覆盖第二鳍状结构在第二方向上的相对侧壁中的每一侧壁的第三鳍状间隔物255。顺序堆叠的第三鳍状间隔物255和第四鳍状间隔物295可以形成第二鳍状间隔物结构505。
可以使用第二虚设栅极结构244和第二栅极间隔物结构504作为蚀刻掩模来蚀刻第二鳍状结构，以形成暴露第二有源图案104的上表面的第二凹部304。因此，位于第二虚设栅极结构244和第二栅极间隔物结构504下方的第二牺牲线114和第二半导体线124可以分别转变为第二牺牲图案118和第二半导体图案128，并且在第一方向上延伸的第二鳍状结构可以被分为在第一方向上彼此间隔开的多个第二鳍状结构。
在下文中，第二虚设栅极结构244、第二栅极间隔物结构504和第二鳍状结构一起可以被称为第四结构。在示例实施例中，第四结构可以在第二方向上延伸，并且多个第四结构可以在第一方向上彼此间隔开。
在示例实施例中，第二凹部304可以具有垂直侧壁，该垂直侧壁基本垂直于衬底100的上表面并且在第三方向上与第二栅极间隔物结构504的外侧壁对齐。因此，每个第二半导体图案128在第一方向上的第三长度L3可以沿着第三方向恒定。在示例实施例中，第三长度L3可以大于第二长度L2，并且可以大于第一长度L1的最大值。
然而，由于蚀刻工艺的特性，第二凹部304的侧壁可能不完全垂直于衬底100的上表面，而是第二凹部304的侧壁的一部分(例如，下部)相对于衬底100的上表面的角度可以在例如大约80度至90度的范围内。因此，每个第二半导体图案128(例如，最下面的第二半导体图案128)在第一方向上的长度L3可以在其底表面附近增大。
由于第二凹部304可以具有垂直侧壁，因此即使在蚀刻工艺期间去除了位于第二虚设栅极结构244在第一方向上的相对侧处的大部分第二牺牲线114和第二半导体线124，但是在第一方向上具有相对大的宽度的最下面的第二牺牲线114可以不被完全去除。可以在蚀刻工艺期间去除大部分第二鳍状间隔物结构505，然而，可以保留第二鳍状间隔物结构505的覆盖第二有源图案104在第二方向上的相对侧壁中的每一侧壁的上部的部分。所保留的第二鳍状间隔物结构505可以包括顺序堆叠的第三鳍状间隔物255和第四鳍状间隔物295。第二鳍状间隔物结构505可以用于控制第二源极/漏极层334的水平宽度(参照图24至图26)，在蚀刻工艺之后保留的第二鳍状间隔物结构505的最上表面的高度可以被调整为使得第二源极/漏极层334可以具有期望的宽度。
在示例实施例中，除了第二方向上的相对边缘之外，第二凹部304可以具有可以基本平坦的下表面，并且第二有源图案104的相对应的部分可以具有可以基本平坦的上表面。然而，第二有源图案104的在第三方向上不与第二虚设栅极结构244和第二栅极间隔物结构504交叠的部分可以具有从在第二方向上的相对边缘突出的第一突起106，并且第二有源图案104的位于第一突起106之间的部分的上表面可以是基本平坦的。
在示例实施例中，第二牺牲线114可以在蚀刻工艺之后保留在第二有源图案104的第一突起106上，并且第二凹部304可以暴露第一突起106的内侧壁和第二牺牲线114的内侧壁。第二鳍状间隔物结构505可以覆盖第二有源图案104的第一突起106的外侧壁和第二牺牲线114的外侧壁。
例如，参照图22A，在去除了第三光刻胶图案300之后，可以蚀刻由第二凹部304暴露的每个第二牺牲图案118在第一方向上的相对侧壁中的每一侧壁，以形成第三凹部320。在示例实施例中，可以通过湿法蚀刻工艺在第二牺牲图案118上形成第三凹部320。在示例实施例中，第三凹部320可以具有在第一方向上可以具有半圆形的截面。
在另一示例中，参照图22B，第三凹部320可以具有在第一方向上可以具有圆角矩形的截面，该圆角矩形中面对第二牺牲图案118的侧壁的边缘为圆的。
例如，参照图23A，可以在第三凹部320中形成内部间隔物330。在示例实施例中，可以通过形成用于填充衬底100上的第三凹部320的第三间隔物层并各向异性地蚀刻第三间隔物层，来形成内部间隔物330。因此，内部间隔物330可以覆盖每个第二牺牲图案118在第一方向上的相对侧壁中的每一侧壁，并且内部间隔物330的外侧壁在第三方向上的中心部分可以是凹形的。在示例实施例中，内部间隔物330可以具有在第一方向上可以具有其外侧壁上具有凹部的马蹄形或半圆形的截面。
在另一示例中，参照图23B，内部间隔物330可以具有在第一方向上可以具有其外侧壁上具有凹部的圆角矩形的截面。
参照图24至图26，可以在第二有源图案104的由第二凹部304暴露的上表面上形成第二源极/漏极层344。在示例实施例中，可以通过使用第二有源图案104的由第二凹部304暴露的上表面和由第二凹部304暴露的第二半导体图案128的侧壁作为晶种的SEG工艺，来形成第二源极/漏极层344。
在示例实施例中，可以使用硅源气体(例如，乙硅烷(Si2H6))来执行SEG工艺，以形成单晶硅层。或者，可以使用硅源气体(例如，乙硅烷(Si2H6))和碳源气体(例如，SiH3CH3)来执行SEG工艺，以形成单晶碳化硅(SiC)层。单晶硅层或单晶碳化硅层可以掺杂有n型杂质，并且可以对单晶硅层或单晶碳化硅层执行热处理。第二源极/漏极层344可以用作NMOS晶体管的源极/漏极。
在示例实施例中，第二源极/漏极层344可以形成在第四结构在第一方向上的相对侧壁中的每一侧壁上，并且可以接触第二半导体图案128的侧壁和第二栅极间隔物结构504的外侧壁的下部。
第二源极/漏极层344可以包括顺序堆叠并且彼此连接的下部344a和上部344b，并且下部344a与上部344b之间的界面可以位于第二鳍状间隔物结构505的最上表面的高度处。在示例实施例中，第二源极/漏极层344的下部344a可以具有在第二方向上具有“U”形的截面。第二源极/漏极层344的上部344b可以具有在第二方向上具有各种形状(例如，椭圆形)的截面。
参照图27至图29，可以在第二隔离图案154和第二衬垫144上形成绝缘层350以覆盖第三结构和第四结构、第二鳍状间隔物结构505、第二间隔物层290以及第一源极/漏极层282和第二源极/漏极层334，并且绝缘层350可以被平坦化，直到可以暴露第三结构的第一虚设栅电极222的上表面和第四结构的第二虚设栅电极224的上表面。可以通过CMP工艺和/或回蚀工艺来执行平坦化工艺。
在平坦化工艺期间，还可以去除第一虚设栅极掩模232和第二虚设栅极掩模234，并且可以部分地去除第一栅极间隔物252、第二间隔物层290和第二栅极间隔物结构504的上部。
其上部已被去除的第二间隔物层290可以在第一栅极间隔物252的外侧壁上形成第二栅极间隔物292，并且第二间隔物层290还可以覆盖第一鳍状间隔物253和第一源极/漏极层282的表面，该第二间隔物层290在下文中可以被称为第二鳍状间隔物293。第二鳍状间隔物293还可以覆盖在第二方向上与第一源极/漏极层282相邻的第一隔离图案152的上表面。
顺序堆叠在第一虚设栅极结构242在第一方向上的相对侧壁中的每一侧壁上的第一栅极间隔物252和第二栅极间隔物292可以形成第一栅极间隔物结构502，并且顺序堆叠在第一有源图案102在第二方向上的相对侧壁中的每一侧壁的上部上的第一鳍状间隔物253和第二鳍状间隔物293可以形成第一鳍状间隔物结构503。
可以去除暴露的第一虚设栅电极222和第二虚设栅电极224以及在其下方的第一虚设栅极绝缘图案212和第二虚设栅极绝缘图案214，以形成第一开口362和第二开口364，该第一开口362和第二开口364分别暴露最上面的第一半导体图案126的上表面和最上面的第二半导体图案128的上表面。可以通过例如湿法蚀刻工艺来去除第一虚设栅电极222和第二虚设栅电极224。
可以去除第一牺牲图案116，以形成暴露第一半导体图案126的表面和第一有源图案102的上表面的第三开口363，并且形成暴露内部间隔物330的内侧壁、第二半导体图案126的表面和第二有源图案104的上表面的第四开口365。
当去除第一牺牲图案116时，还可以去除第二牺牲线114的保留在衬底100的第二区域II上并且在第三方向上与第四结构交叠的部分。因此，在第一方向上延伸的第二牺牲线114可以被分为在第一方向上彼此间隔开的多个第三牺牲图案119。
再次参照图1至图4，可以在衬底100的第一区域I上形成第一栅极结构412以填充第一开口362和第三开口363，并且可以在衬底100的第二区域II上形成第二栅极结构414以填充第二开口364和第四开口365。
具体地，在对由第一至第四开口362、364、363和365暴露的第一有源图案102和第二有源图案104的上表面以及第一半导体图案126和第二半导体图案128的表面执行热氧化工艺以形成第一界面图案372和第二界面图案374之后，可以在第一界面图案372和第二界面图案374的表面、内部间隔物330的内侧壁、第一间隔物结构502和第二间隔物结构504的内侧壁以及绝缘层350的上表面上顺序地形成栅极绝缘层和功函数控制层，并且可以形成栅电极层以填充第一至第四开口362、364、363和365的其余部分。
栅极绝缘层、功函数控制层和栅电极层可以通过例如CVD工艺、ALD工艺、PVD工艺等来形成。第一界面图案372和第二界面图案374还可以通过代替热氧化工艺的CVD工艺、ALD工艺、PVD工艺等来形成，在这种情况下，第一界面图案372和第二界面图案374中的每一者还可以形成在内部间隔物330的内侧壁以及第一间隔物结构502和第二间隔物结构504的内侧壁上。
栅电极层、功函数控制层和栅极绝缘层可以被平坦化，直到可以暴露绝缘层350的上表面以分别形成第一栅电极402和第二栅电极404、第一功函数控制图案392和第二功函数控制图案394以及第一栅极绝缘图案382和第二栅极绝缘图案384。第一界面图案372、第一栅极绝缘图案382、第一功函数控制图案392和第一栅电极402可以形成第一栅极结构412，并且第二界面图案374、第二栅极绝缘图案384、第二功函数控制图案394和第二栅电极404可以形成第二栅极结构414。
可以通过以上工艺来制造半导体器件。如上所述，第一源极/漏极层282可以在第一方向上具有相对大的宽度，因此可以不保留最下面的第一牺牲图案116，而可以保留最下面的第二牺牲图案118。
图30至图32是示出根据示例实施例的半导体器件的俯视图和截面图。图30是俯视图，图31包括分别沿着图30的线B-B’和线C-C’截取的截面，图32是沿着图30的线D-D’截取的截面图。除了一些元件之外，该半导体器件可以与图1至图5的半导体器件基本相同。因此，相似的附图标记表示相似的元件，在此省略对其的详细描述。
参照图30至图32，第一有源图案102的在第三方向上不与第一栅极结构412和第一栅极间隔物252交叠的部分可以包括分别从在第二方向上的相对边缘向上突出的第二突起108，并且第二有源图案104的位于第二突起108之间的部分的表面可以是平坦的。
第一有源图案102的第二突起108的内侧壁可以接触第一源极/漏极层282，并且第一有源图案102的第二突起108的外侧壁可以接触第一鳍状间隔物253。即，第二突起108的底表面可以与第一源极/漏极层282的下表面基本共面，该第一源极/漏极层282的下表面可以在在第二方向上相邻的第二突起108之间基本平坦。
在示例实施例中，第一源极/漏极层282的下部282a可以具有“U”形的截面。
在示例实施例中，可以在第一有源图案102的第二突起108上形成第四牺牲图案117。第四牺牲图案117的内侧壁可以被第一源极/漏极层282的下部282a的侧壁覆盖，并且第四牺牲图案117的外侧壁可以被第一鳍状间隔物253覆盖。在示例实施例中，第四牺牲图案117的底表面可以高于第一源极/漏极层282的底表面。
第四牺牲图案117可以在不与第一栅极结构412和第一栅极间隔物结构502交叠的区域中沿第一方向延伸。在一些实施例中，第四牺牲图案117可以在第三方向上与第一栅极间隔物结构502部分交叠。
图33至图35是示出根据示例实施例的制造半导体器件的方法的俯视图和截面图。具体地，图33是俯视图，图34包括分别沿着图33的线B-B’和线C-C’截取的截面，图35是沿着图33的线D-D’截取的截面图。该方法可以包括与参照图5至图29以及图1至图4所示的工艺基本相同或相似的工艺，因此在此省略对其的重复说明。
参照图33至图35，可以执行与参照图5至图15所示的工艺基本相同或相似的工艺。
然而，通过蚀刻工艺形成的第一凹部272可以具有垂直侧壁，该垂直侧壁可以基本垂直于衬底100的上表面并且与第一栅极间隔物252的外侧壁对齐。因此，当去除位于第一虚设栅极结构242和第一栅极间隔物252在第一方向上的相对侧处的第一牺牲线112和第一半导体线122时，在第一方向上具有相对大的宽度的最下面的第一牺牲线112可以不被完全去除。例如，第一凹部272可以具有“U”形的截面。
可以执行与参照图16至图29以及图1至图4所示的工艺基本相同或相似的工艺，以完成半导体器件的制造。
通过总结和回顾，示例实施例提供了一种具有增强特性的半导体器件。即，在根据示例实施例的半导体器件中，当与PMOS晶体管的沟道相比时，PMOS晶体管的源极/漏极层可以具有相对大的晶格和相对大的体积。因此，较强的压应力可以被施加到沟道，以提高沟道中电荷的迁移率。NMOS晶体管的沟道可以具有相对长的恒定长度，因此NMOS晶体管的特性可以具有增强的电特性。
本文已经公开了示例实施例，虽然采用了特定术语，但是仅以一般和描述性意义使用并解释他们，而不是为了限制的目的。在某些情况下，关于在提交本申请时对于本领域普通技术人员而言显而易见的是，除非另外特别指出，否则结合特定实施例描述的特征、特性和/或元件可以单独使用或与结合其他实施例的特征、特性和/或元件组合使用。因此，本领域技术人员将理解，可以在不脱离如所附权利要求中阐述的本发明的精神和范围的情况下，在形式和细节上进行各种改变。

Claims (25)

1.一种半导体器件，包括：
有源图案，所述有源图案位于衬底上，所述有源图案在平行于所述衬底的上表面的第一方向上延伸；
栅极结构，所述栅极结构位于所述有源图案上，所述栅极结构在平行于所述衬底的所述上表面并且与所述第一方向相交的第二方向上延伸；
沟道，所述沟道在垂直于所述衬底的所述上表面的第三方向上彼此间隔开，每个所述沟道延伸穿过所述栅极结构；
源极/漏极层，所述源极/漏极层位于所述有源图案的与所述栅极结构相邻的部分上，所述源极/漏极层接触所述沟道；以及
牺牲图案，所述牺牲图案位于所述有源图案的所述部分在所述第二方向上的相对边缘中的每一边缘的上表面上，所述牺牲图案接触所述源极/漏极层的侧壁的下部并且包含硅锗。
2.根据权利要求1所述的半导体器件，其中，所述牺牲图案在所述第一方向上延伸，以接触所述源极/漏极层在所述第二方向上的相对侧壁中的每一侧壁的下部。
3.根据权利要求1所述的半导体器件，其中，所述有源图案的与所述栅极结构相邻的所述部分包括：在所述第二方向上的相对边缘中的每一边缘处沿所述第三方向向上突出的突起，所述牺牲图案位于所述突起上。
4.根据权利要求1所述的半导体器件，所述半导体器件还包括第一间隔物结构，所述第一间隔物结构位于所述有源图案的所述部分在所述第二方向上的相对边缘中的每一边缘上，所述第一间隔物结构接触所述牺牲图案的外侧壁。
5.根据权利要求4所述的半导体器件，其中，所述第一间隔物结构接触所述有源图案的一部分以及所述源极/漏极层的一部分。
6.根据权利要求4所述的半导体器件，其中，所述第一间隔物结构包括顺序堆叠的第一鳍状间隔物和第二鳍状间隔物。
7.根据权利要求6所述的半导体器件，其中，所述第一鳍状间隔物和所述第二鳍状间隔物均包含氮化物。
8.根据权利要求1所述的半导体器件，其中：
所述源极/漏极层包括：在所述第三方向上顺序堆叠以彼此连接的下部和上部，并且
所述源极/漏极层的所述下部在所述第二方向上的截面为“U”形，并且所述源极/漏极层的所述上部在所述第二方向上的截面为椭圆形。
9.根据权利要求1所述的半导体器件，所述半导体器件还包括第一栅极间隔物结构，所述第一栅极间隔物结构覆盖所述栅极结构在所述第一方向上的相对侧壁中的每一侧壁。
10.根据权利要求9所述的半导体器件，其中，所述第一栅极间隔物结构包括第一栅极间隔物和第二栅极间隔物，所述第一栅极间隔物和所述第二栅极间隔物从所述栅极结构的相对侧壁中的每一侧壁沿所述第一方向顺序地堆叠，所述第一栅极间隔物在所述第一方向上的截面为“L”形。
11.根据权利要求10所述的半导体器件，其中，所述第一栅极间隔物和所述第二栅极间隔物均包含氮化物。
12.根据权利要求1所述的半导体器件，其中，每个所述沟道包含硅，所述源极/漏极层包含掺杂有n型杂质的硅或者掺杂有n型杂质的碳化硅。
13.根据权利要求1所述的半导体器件，所述半导体器件还包括位于所述沟道之间的内部间隔物，所述内部间隔物接触所述源极/漏极层和所述栅极结构。
14.根据权利要求13所述的半导体器件，其中，所述内部间隔物包含氮化物。
15.根据权利要求1所述的半导体器件，所述半导体器件还包括：
第三鳍状间隔物，所述第三鳍状间隔物位于所述有源图案的所述部分在所述第二方向上的相对边缘中的每一边缘上，所述第三鳍状间隔物接触所述牺牲图案的外侧壁；以及
第四鳍状间隔物，所述第四鳍状间隔物覆盖所述第三鳍状间隔物和所述源极/漏极层。
16.根据权利要求15所述的半导体器件，其中，所述第三鳍状间隔物和所述第四鳍状间隔物均包含氮化物。
17.根据权利要求15所述的半导体器件，其中：
所述源极/漏极层包括：在所述第三方向上顺序堆叠以彼此接触的下部和上部，并且
所述源极/漏极层的所述下部在所述第二方向上的截面为“U”形，并且所述源极/漏极层的所述上部在所述第二方向上的截面具有五边形或矩形的一部分的形状。
18.根据权利要求15所述的半导体器件，其中，每个所述沟道包含硅，并且所述源极/漏极层包含掺杂有p型杂质的硅锗。
19.根据权利要求15所述的半导体器件，所述半导体器件还包括第二栅极间隔物结构，所述第二栅极间隔物结构覆盖所述栅极结构在所述第一方向上的相对侧壁中的每一侧壁，所述第二栅极间隔物结构包括第三栅极间隔物和第四栅极间隔物，所述第三栅极间隔物和所述第四栅极间隔物从所述栅极结构的相对侧壁中的每一侧壁沿所述第一方向顺序地堆叠，
其中，所述第三栅极间隔物的底表面的高度低于所述第四栅极间隔物的底表面的高度。
20.一种半导体器件，包括：
第一沟道，所述第一沟道位于包括第一区域和第二区域的衬底的所述第一区域上，所述第一沟道在垂直于所述衬底的上表面的垂直方向上彼此间隔开；
第二沟道，所述第二沟道位于所述衬底的所述第二区域上，所述第二沟道在所述垂直方向上彼此间隔开；
第一栅极结构，所述第一栅极结构位于所述衬底的所述第一区域上，所述第一栅极结构覆盖每个所述第一沟道的表面的至少一部分；
第二栅极结构，所述第二栅极结构位于所述衬底的所述第二区域上，所述第二栅极结构覆盖每个所述第二沟道的表面的至少一部分；
第一源极/漏极层，所述第一源极/漏极层位于所述衬底的所述第一区域上，所述第一源极/漏极层接触所述第一沟道；
第二源极/漏极层，所述第二源极/漏极层位于所述衬底的所述第二区域上，所述第二源极/漏极层接触所述第二沟道；以及
牺牲图案，所述牺牲图案接触所述第二源极/漏极层的侧壁的下部，所述牺牲图案包含硅锗，
其中，所述第一源极/漏极层的下表面在所述垂直方向上是凸形弯曲表面，所述第二源极/漏极层的下表面的中央部分是平坦的，并且所述第二源极/漏极层的所述下表面的边缘是圆的。
21.根据权利要求20所述的半导体器件，其中，所述牺牲图案的底表面高于所述第二源极/漏极层的所述下表面。
22.根据权利要求20所述的半导体器件，其中，所述第一源极/漏极层的上部在一个方向上的截面具有五边形或矩形的一部分的形状，并且所述第二源极/漏极层的上部在所述方向上的截面具有椭圆形的形状。
23.根据权利要求20所述的半导体器件，所述半导体器件还包括：
第一鳍状间隔物，所述第一鳍状间隔物接触所述第一源极/漏极层在所述方向上的相对侧壁中的每一侧壁的下部；以及
鳍状间隔物结构，所述鳍状间隔物结构接触所述牺牲图案的外侧壁以及所述第二源极/漏极层在所述方向上的相对侧壁中的每一侧壁的下部，所述鳍状间隔物结构的厚度大于所述第一鳍状间隔物的厚度。
24.根据权利要求23所述的半导体器件，其中，所述鳍状间隔物结构的最上表面高于所述第一鳍状间隔物的最上表面。
25.一种半导体器件，包括：
有源图案，所述有源图案位于衬底上，所述有源图案在平行于所述衬底的上表面的第一方向上延伸；
栅极结构，所述栅极结构位于所述有源图案上，所述栅极结构在平行于所述衬底的所述上表面并且与所述第一方向相交的第二方向上延伸；
沟道，所述沟道在垂直于所述衬底的所述上表面的第三方向上彼此间隔开，每个所述沟道在所述第一方向上延伸穿过所述栅极结构；
源极/漏极层，所述源极/漏极层位于所述有源图案的位于所述栅极结构在所述第一方向上的相对侧中的每一侧处的部分上，所述源极/漏极层接触所述沟道；以及
牺牲图案和鳍状间隔物结构，所述牺牲图案和所述鳍状间隔物结构在所述第二方向上顺序地堆叠在所述源极/漏极层在所述第二方向上的相对侧壁中的每一侧壁的下部，所述牺牲图案和所述鳍状间隔物结构包含彼此不同的材料。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023103535A1 (en) * 2021-12-08 2023-06-15 International Business Machines Corporation Contact and isolation in monolithically stacked vtfet

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11600695B2 (en) * 2020-05-29 2023-03-07 Taiwan Semiconductor Manufacturing Co., Ltd. Dielectric fins with air gap and backside self-aligned contact
KR20220014534A (ko) * 2020-07-29 2022-02-07 삼성전자주식회사 반도체 장치
KR20240005318A (ko) * 2022-07-05 2024-01-12 삼성전자주식회사 반도체 장치 및 이의 제조 방법

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100555567B1 (ko) 2004-07-30 2006-03-03 삼성전자주식회사 다중가교채널 트랜지스터 제조 방법
US8742509B2 (en) 2012-03-01 2014-06-03 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for FinFETs
KR102178828B1 (ko) * 2014-02-21 2020-11-13 삼성전자 주식회사 멀티 나노와이어 트랜지스터를 포함하는 반도체 소자
US9443769B2 (en) * 2014-04-21 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Wrap-around contact
CN105826190B (zh) 2015-01-06 2019-08-27 中芯国际集成电路制造(上海)有限公司 N型鳍式场效应晶体管及其形成方法
US10032910B2 (en) 2015-04-24 2018-07-24 GlobalFoundries, Inc. FinFET devices having asymmetrical epitaxially-grown source and drain regions and methods of forming the same
US9679978B2 (en) * 2015-09-24 2017-06-13 Samsung Electronics Co., Ltd. Semiconductor device and method for fabricating the same
KR102413371B1 (ko) * 2015-11-25 2022-06-28 삼성전자주식회사 반도체 소자
US10038095B2 (en) 2016-01-28 2018-07-31 Taiwan Semiconductor Manufacturing Co., Ltd. V-shape recess profile for embedded source/drain epitaxy
KR102413782B1 (ko) * 2016-03-02 2022-06-28 삼성전자주식회사 반도체 장치
US9685554B1 (en) * 2016-03-07 2017-06-20 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor and semiconductor device
US11024737B2 (en) * 2016-03-30 2021-06-01 Intel Corporation Etching fin core to provide fin doubling
US10910223B2 (en) * 2016-07-29 2021-02-02 Taiwan Semiconductor Manufacturing Company, Ltd. Doping through diffusion and epitaxy profile shaping
US9812363B1 (en) * 2016-11-29 2017-11-07 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of forming same
CN108122976B (zh) * 2016-11-29 2020-11-03 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法、以及sram
KR102385567B1 (ko) * 2017-08-29 2022-04-12 삼성전자주식회사 반도체 장치 및 반도체 장치의 제조 방법
US10699956B2 (en) * 2017-08-30 2020-06-30 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US10714475B2 (en) * 2017-11-27 2020-07-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US20190164890A1 (en) * 2017-11-30 2019-05-30 Intel Corporation Pitch-divided interconnects for advanced integrated circuit structure fabrication
US10566330B2 (en) * 2017-12-11 2020-02-18 Samsung Electronics Co., Ltd. Dielectric separation of partial GAA FETs
KR102422241B1 (ko) * 2018-02-06 2022-07-18 삼성전자주식회사 소스/드레인 영역을 가지는 반도체 소자
KR102543178B1 (ko) * 2018-03-23 2023-06-14 삼성전자주식회사 핀 전계 효과 트랜지스터를 포함하는 반도체 소자 및 이의 제조 방법
US10748808B2 (en) * 2018-07-16 2020-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. Dielectric gap-filling process for semiconductor device
US10923598B2 (en) * 2018-11-27 2021-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Gate-all-around structure and methods of forming the same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023103535A1 (en) * 2021-12-08 2023-06-15 International Business Machines Corporation Contact and isolation in monolithically stacked vtfet
US11978796B2 (en) 2021-12-08 2024-05-07 International Business Machines Corporation Contact and isolation in monolithically stacked VTFET

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Publication number Publication date
US11038018B2 (en) 2021-06-15
US11557653B2 (en) 2023-01-17
KR20200131497A (ko) 2020-11-24
US20240038843A1 (en) 2024-02-01
US20200365690A1 (en) 2020-11-19
US11791381B2 (en) 2023-10-17
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