KR102178828B1 - 멀티 나노와이어 트랜지스터를 포함하는 반도체 소자 - Google Patents

멀티 나노와이어 트랜지스터를 포함하는 반도체 소자 Download PDF

Info

Publication number
KR102178828B1
KR102178828B1 KR1020140020812A KR20140020812A KR102178828B1 KR 102178828 B1 KR102178828 B1 KR 102178828B1 KR 1020140020812 A KR1020140020812 A KR 1020140020812A KR 20140020812 A KR20140020812 A KR 20140020812A KR 102178828 B1 KR102178828 B1 KR 102178828B1
Authority
KR
South Korea
Prior art keywords
channel
substrate
nanowire
patterns
region
Prior art date
Application number
KR1020140020812A
Other languages
English (en)
Other versions
KR20150099217A (ko
Inventor
양정길
권태용
김상수
Original Assignee
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자 주식회사 filed Critical 삼성전자 주식회사
Priority to KR1020140020812A priority Critical patent/KR102178828B1/ko
Priority to US14/605,041 priority patent/US9412816B2/en
Publication of KR20150099217A publication Critical patent/KR20150099217A/ko
Application granted granted Critical
Publication of KR102178828B1 publication Critical patent/KR102178828B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66431—Unipolar field-effect transistors with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Abstract

반도체 소자는 기판상에 형성되고 기판으로부터 멀어질수록 더 좁은 폭을 가지는 적어도 2 개의 나노와이어 패턴들과, 적어도 2 개의 나노와이어 패턴들의 적어도 일부를 감싸는 게이트 전극과, 적어도 2 개의 나노와이어 패턴들과 게이트　전극과의　사이에 개재된 게이트 유전막을 포함한다. 적어도 2 개의 나노와이어 패턴들은 서로 다른 불순물 농도를 가진다.

Description

멀티 나노와이어 트랜지스터를 포함하는 반도체 소자 {Semiconductor device including multiple nanowire transistor}
본 발명의 기술적 사상은 반도체 소자에 관한 것으로, 특히 멀티 나노와이어 트랜지스터를 구비한 반도체 소자에 관한 것이다.
반도체 소자가 고집적화되어 감에 따라 발생하는 숏채널 효과 (Short-Channel Effect: SCE)를 줄이기 위하여 멀티 나노와이어 트랜지스터가 개발되고 있다. 멀티 나노와이어 트랜지스터에서 복수의 나노와이어에 형성되는 각 채널 영역의 채널 임계 전압이 서로 달라질 수 있으며, 이에 따라 온 커런트(On Current) 특성이 저하될 수 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 온 커런트 특성을 개선시킬 수 있는 멀티 나노와이어 트랜지스터 구조를 가지는 반도체 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 반도체 소자는 기판;　상기 기판상에 형성되고 상기 기판으로부터 멀어질수록 더 좁은 폭을 가지는 적어도 2 개의 나노와이어 패턴들; 상기 적어도 2 개의 나노와이어 패턴들의 적어도 일부를 감싸는 게이트 전극; 및 상기 적어도 2 개의 나노와이어 패턴들과 상기 게이트　전극과의　사이에 개재된 게이트 유전막을 포함하고, 상기 적어도 2 개의 나노와이어 패턴들은 서로 다른 불순물 농도를 가진다.
상기 적어도 2 개의 나노와이어 패턴은 상기 기판으로부터 멀어질수록 더 높은 불순물 농도를 가지면서 서로 다른 채널 폭을 가지는 채널 영역을 포함할 수 있다. 상기 적어도 2 개의 나노와이어 패턴은 채널 임계 전압이 서로 동일한 채널 영역을 포함할 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 반도체 소자에서, 상기 적어도 2 개의 나노와이어 패턴들 각각의 채널 영역의 양 단부와 맞닿는 소스/드레인 영역을 더 포함할 수 있다. 그리고, 상기 소스/드레인 영역은 상기 기판으로부터 이격될 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 반도체 소자에서, 상기 적어도 2 개의 나노와이어 패턴들 중 상기 기판으로부터 가장 가까운 나노와이어 패턴은 불순물이 도핑되지 않은 반도체 물질을 포함할 수 있다.
일부 실시예들에서, 상기 적어도 2 개의 나노와이어 패턴들은 상기 기판으로부터 제1 거리에 위치하며, 제1 채널 불순물 농도 및 제1 채널 폭을 가지는 제1 채널 영역을 가지는 제1 나노와이어 패턴과, 상기 기판으로부터 상기 제1 거리보다 더 큰 제2 거리에 위치하며, 상기 제1 채널 불순물 농도보다 더 큰 제2 채널 불순물 농도, 및 상기 제1 채널 폭보다 더 작은 제2 채널 폭을 가지는 제2 채널 영역을 가지는 제2 나노와이어 패턴을 포함할 수 있다. 여기서, 상기 제1 채널 영역의 제1 채널 임계 전압과 상기 제2 채널 영역의 제2 채널 임계 전압은 실질적으로 동일할 수 있다.
다른 일부 실시예들에서, 상기 나노와이어 패턴들은 상기 기판으로부터 상기 제2 거리보다 더 큰 제3 거리에 위치하며, 상기 제2 채널 불순물 농도보다 더 큰 제3 채널 불순물 농도, 및 상기 제2 채널 폭보다 더 작은 제3 채널 폭을 가지는 제3 채널 영역을 가지는 제3 나노와이어 패턴을 더 포함하고, 상기 제1 채널 영역의 제1 채널 임계 전압과 상기 제3 채널 영역의 제3 채널 임계 전압은 실질적으로 동일할 수 있다.
일부 실시예들에서, 상기 적어도 2개의 나노와이어 패턴들은 두께가 실질적으로 동일할 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 반도체 소자는 상기 기판상에서 상기 복수의 나노와이어 패턴들의 각각의 사이에 개재된 복수의 희생층 패턴들을 더 포함할 수 있다. 그리고, 상기 게이트 전극은 상기 각 희생층 패턴들을 관통하여 형성될 수 있다.
상기 복수의 나노와이어 패턴들은 상기 기판상의 서로 다른 레벨에서 상기 기판과 수직한 방향으로 적어도 일부가 오버랩하는 위치에 형성될 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 반도체 소자는 상기 기판에 활성 영역을 정의하는 소자 분리막을 더 포함할 수 있다. 상기 복수의 나노와이어 패턴들은 상기 소자분리막의 상면으로부터 돌출되는 핀(fin) 형태의 패턴 구조물의 일부일 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 반도체 소자는 기판으로부터 서로 다른 거리에 위치하고, 제1 방향을 따라 서로 다른 크기의 채널 폭을 가지고, 서로 다른 불순물 농도를 가지는 복수의 채널 영역들을 제공하는 복수의 나노와이어 패턴들; 상기 기판상에서 상기 제1 방향으로 연장되고 상기 복수의 채널 영역들을 감싸는 게이트; 상기 복수의 채널 영역들과 상기 게이트와의 사이에 개재된 게이트 유전막; 및 상기 복수의 채널 영역들의 양 단부에 연결되어 있는 한 쌍의 소스/드레인 영역을 포함한다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 반도체 소자는 상기 한 쌍의 소스/드레인 영역 사이에서 상기 복수의 나노와이어 패턴들 사이의 공간에 형성되고, 상기 한 쌍의 소스/드레인 영역 및 상기 게이트 유전막에 각각 접해 있는 복수의 절연 스페이서를 더 포함할 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 반도체 소자에서, 상기 복수의 채널 영역들은 상기 채널 폭이 작을수록 더 큰 채널 불순물 농도를 가질 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 기술적 사상에 따른 실시 예들에 의한 반도체 소자는 복수의 나노와이어에 형성되는 각 채널 영역에서 채널 불순물 농도를 서로 다르게 형성한다. 채널 폭의 차이로 인하여 서로 달라지는 각 채널 영역의 채널 임계 전압을 대략 동일하게 함으로써 트랜지스터의 온 커런트(On Current) 특성을 향상시킬 수 있다.
도 1a 내지 도 1d는 본 발명의 기술적 사상에 의한 실시 예들에 따른 반도체 소자의 요부 (essential parts) 구성을 도시한 도면들이다.
도 2a 내지 도 10d는 본 발명의 기술적 사상에 의한 실시 예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들로서, 도 2a, 도 3a, ..., 및 도 10a는 각 공정 순서를 설명하기 위한 평면도들이고, 도 2b, 도 3b, ..., 및 도 10b는 도 2a, 도 3a, ..., 및 도 10a의 XA - XA' 선 단면도이고, 도 4c, 도 5c, 도 8c, 도 9c 및 도 10c는 도 5a, 도 8a, 도 9a 및 도 10a의 YA - YA' 선 단면도이고, 도 8d, 도 9d 및 도 10d는 도 8a, 도 9a 및 도 10a의 YB - YB' 선 단면도이고, 도 8e는 도 8a 내지 8d의 사시도(perspective view)이다.
도 11은 본 발명의 기술적 사상에 의한 실시 예들에 따른 디스플레이 구동 집적회로 (display driver IC: DDI) 및 상기 DDI를 구비하는 디스플레이 장치의 개략적인 블록 다이어그램이다.
도 12는 본 발명의 기술적 사상에 의한 실시 예들에 따른 CMOS 인버터의 회로도이다.
도 13은 본 발명의 기술적 사상에 의한 실시 예들에 따른 CMOS SRAM 소자의 회로도이다.
도 14는 본 발명의 기술적 사상에 의한 실시 예들에 따른 CMOS NAND 회로의 회로도이다.
도 15는 본 발명의 기술적 사상에 의한 실시 예들에 따른 전자 시스템을 도시한 블록 다이어그램이다.
도 16은 본 발명의 기술적 사상에 의한 실시 예들에 따른 전자 시스템의 블록 다이어그램이다.
이하, 첨부 도면을 참조하여 본 발명의 실시 예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
본 발명의 실시 예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것으로, 아래의 실시 예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시 예들로 한정되는 것은 아니다. 오히려, 이들 실시 예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역, 층들, 부위 및/또는 구성 요소들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들, 부위 및/또는 구성 요소들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열을 의미하지 않으며, 하나의 부재, 영역, 부위, 또는 구성 요소를 다른 부재, 영역, 부위 또는 구성 요소와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역, 부위 또는 구성 요소는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역, 부위 또는 구성 요소를 지칭할 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
어떤 실시 예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
첨부 도면에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시 예들은 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다.
도 1a 내지 도 1d는 본 발명의 기술적 사상에 의한 실시 예들에 따른 반도체 소자(100)의 요부 (essential parts) 구성을 도시한 도면들이다. 보다 구체적으로, 도 1a는 반도체 소자(100)의 평면도이다. 도 1b는 도 1a의 XA - XA' 선 단면도이다. 도 1c는 도 1a의 YA - YA' 선 단면도이다. 그리고, 도 1d는 도 1a의 YB - YB' 선 단면도이다.
도 1a 내지 도 1d를 참조하면, 반도체 소자(100)는 기판(110)과, 상기 기판(110)으로부터 이격된 위치에서 기판(110)의 주면 연장 방향과 평행한 제1 방향 (X 방향)을 따라 연장되고 각각 채널 영역(122A, 122B, 122C)을 가지는 복수의 나노와이어 패턴들(120A, 120B, 120C)을 포함한다. 상기 복수의 나노와이어 패턴들(120A, 120B, 120C)은 기판(110)으로부터의 이격 거리가 서로 다르다.
상기 기판(110)에는 소자분리막(112)에 의해 활성 영역(114)이 정의되어 있다. 상기 기판(110)의 활성 영역(114)에는 복수의 웰(well)이 형성되어 있을 수 있다.
일부 실시 예들에서, 상기 기판(110)은 실리콘 기판으로 이루어질 수 있다. 다른 일부 실시 예들에서, 상기 기판(110)은 시스템 LSI (large scale integration), 로직 회로, CIS (CMOS imaging sensor) 등과 같은 이미지 센서, 플래쉬 메모리, DRAM, SRAM, EEPROM, PRAM, MRAM, 또는 RRAM 등과 같은 메모리 소자, 또는 MEMS (micro-electro-mechanical system) 중에서 선택되는 어느 하나의 소자를 구성할 수 있다.
상기 복수의 나노와이어 패턴들(120A, 120B, 120C)은 상기 기판(110)상에서 상기 기판(110)으로부터 제1 거리 이격된 위치에 형성된 제1 나노와이어 패턴(120A)과, 상기 제1 나노와이어 패턴(120A)상에 형성되고 상기 기판(110)으로부터 상기 제1 거리보다 더 큰 제2 거리 이격된 제2 나노와이어 패턴(120B)와, 상기 제2 나노와이어 패턴(120B)상에 형성되고 상기 기판(110)으로부터 상기 제2 거리보다 더 큰 제3 거리 이격된 제3 나노와이어 패턴(120C)을 포함한다. 본 예에서는 3 개의 나노와이어 패턴들을 예시하였으며, 이들 중 상기 제1 나노와이어 패턴(120A)이 상기 기판(110)으로부터 가장 가까운 위치에 있는 경우를 예시하였으나, 본 발명의 기술적 사상은 이에 한정하지 않는다. 예를 들면, 상기 복수의 나노와이어 패턴들(120A, 120B, 120C)은 3 개보다 작거나 더 큰 수의 나노와이어 패턴을 포함할 수 있다.
상기 채널 영역들(122A, 122B, 122C)은 상기 제1 나노와이어 패턴(120A)의 적어도 일부 영역에 정의되는 제1 채널 영역(122A)과, 상기 제2 나노와이어 패턴(120B)의 적어도 일부 영역에 정의되는 제2 채널 영역(122B)과, 상기 제3 나노와이어 패턴(120C)의 적어도 일부 영역에 정의되는 제3 채널 영역(122C)을 포함한다. 본 예에서는 3 개의 채널 영역을 포함하는 경우를 예시하였으나, 본 발명의 기술적 사상은 이에 한정되지 않으며, 다양한 변형 및 변경이 가능하다.
일부 실시 예들에서, 상기 채널 영역들(122A, 122B, 122C)은 상기 기판(110)으로부터의 거리가 서로 다른 높이에서 상기 기판(110)과 수직한 방향 (Z방향)으로 적어도 일부가 오버랩하는 위치에 형성될 수 있다.
다른 일부 실시 예들에서, 상기 채널 영역들(122A, 122B, 122C)의 각각의 두께는 동일할 수 있다. 본 명세서에서, 별도로 정의하지 않는 한, 용어 “두께”는 기판(110)에 수직인 방향에서의 크기를 의미한다.
상기 복수의 나노와이어 패턴들(120A, 120B, 120C) 또는 채널 영역들(122A, 122B, 122C)은 Ⅳ 족 반도체, Ⅳ-Ⅳ 족 화합물 반도체, 또는 III-V 족 화합물 반도체로 이루어질 수 있다. 일부 실시예들에서, 상기 복수의 나노와이어 패턴들(120A, 120B, 120C) 또는 채널 영역들(122A, 122B, 122C)은 Si, Ge, 또는 SiGe로 이루어질 수 있다. 다른 일부 실시 예들에서, 상기 복수의 나노와이어 패턴들(120A, 120B, 120C) 또는 채널 영역들(122A, 122B, 122C)은 InGaAs, InAs, GaSb, InSb, 또는 이들의 조합으로 이루어질 수 있다.
상기 기판(110)과 상기 복수의 나노와이어 패턴들(120A, 120B, 120C)은 동일 물질로 이루어지거나, 이들 중 적어도 일부가 서로 다른 물질로 이루어질 수 있다.
상기 반도체 소자(100)는 상기 기판(110)상에서 상기 복수의 나노와이어 패턴들(120A, 120B, 120C)의 각각의 사이에 개재되도록 상기 복수의 나노와이어 패턴들(120A, 120B, 120C)과 하나씩 교대로 형성되는 복수의 희생층 패턴들(170P)을 더 포함한다.
상기 복수의 희생층 패턴들(170P)은 Ⅳ 족 반도체, Ⅳ-Ⅳ 족 화합물 반도체 또는 III-V 족 화합물 반도체로 이루어질 수 있다.
일부 실시 예들에서, 상기 희생층 패턴들(170P)과, 상기 복수의 나노와이어 패턴들(120A, 120B, 120C), 및 상기 채널 영역들(122A, 122B, 122C)은 서로 다른 물질로 이루어질 수 있다. 예를 들면, 상기 복수의 희생층 패턴들(170P)은 SiGe로 이루어지고, 상기 채널 영역들(122A, 122B, 122C)을 포함하는 복수의 나노와이어 패턴들(120A, 120B, 120C)은 실리콘으로 이루어질 수 있다.
하나씩 교대로 적층된 상기 복수의 나노와이어 패턴들(120A, 120B, 120C) 및 상기 복수의 희생층 패턴들(170P)을 포함하는 패턴 구조물은 상기 소자분리 영역(112)의 상면으로부터 돌출되는 핀(fin) 형태일 수 있다.
상기 패턴 구조물은 소자분리 영역(112)에 의해 사방이 포위되어 있고, 상기 소자분리 영역(112) 상에는 상기 패턴 구조물의 측벽을 덮는 층간 절연막(160) (도 1b 참조)이 형성될 수 있다.
도 1b에 예시한 바와 같이, 상기 패턴 구조물은 상기 기판(110)의 주면 연장 방향과 평행한 제1 방향 (X 방향)의 양 측벽이 상기 기판(110)과 수직인 방향 (Z 방향)으로부터 약 1 ~ 10 도의 기울기를 가지는 제1 경사면(S1) (도 1b 참조)으로 이루어질 수 있다. 예를 들면, 상기 제1 경사면(S1)은 상기 기판(110)과 수직인 방향 (Z 방향)으로부터 약 5 도의 기울기를 가질 수 있다. 이에 따라, 상기 패턴 구조물은 상기 제1 방향 (X 방향)을 따르는 단면에서 볼 때 상기 기판(110)으로부터 멀어질수록 좁은 폭을 가질 수 있다. 도 1d에 예시한 바와 같이, 상기 패턴 구조물은 상기 기판(110)의 주면 연장 방향과 평행한 제2 방향 (Y 방향)의 양 측벽이 상기 기판(110)과 수직인 방향 (Z 방향)으로부터 약 1 ~ 10 도의 기울기를 가지는 제2 경사면(S2) (도 1d 참조)으로 이루어질 수 있다. 예를 들면, 상기 제2 경사면(S2)은 상기 기판(110)과 수직인 방향 (Z 방향)으로부터 약 5 도의 기울기를 가질 수 있다. 이에 따라, 상기 패턴 구조물은 상기 제2 방향 (Y 방향)을 따르는 단면에서 볼 때 상기 기판(110)으로부터 멀어질수록 좁은 폭을 가질 수 있다. 상기 제1 경사면(S1) 및 제2 경사면(S2) 각각의 경사각은 동일할 수도 있고 서로 다를 수도 있다.
상기 패턴 구조물의 측벽들이 제1 경사면(S1) 및 제2 경사면(S2)으로 이루어짐에 따라, 상기 기판(110)상에 상기 패턴 구조물이 복수 개 배치되는 경우 복수의 패턴 구조물들 사이의 공간에 보이드 없이 상기 층간 절연막(160)을 용이하게 채울 수 있다.
일부 실시 예들에서, 상기 패턴 구조물의 측벽들이 제1 경사면(S1) 및 제2 경사면(S2)으로 이루어짐에 따라, 상기 복수의 나노와이어 패턴들(120A, 120B, 120C)은 제1 방향 (X 방향) 및 제2 방향 (Y 방향)의 각 측벽들이 각각 상기 기판(110)과 수직인 방향 (Z방향)으로부터 상기 제1 경사면(S1) 및 제2 경사면(S2)과 유사한 기울기를 가지면서 상기 기판(110)으로부터 멀어질수록 좁은 폭을 가질 수 있다. 상기 복수의 나노와이어 패턴들(120A, 120B, 120C)의 제1 방향 (X 방향) 및 제2 방향 (Y 방향)의 각 측벽들은 약 1 ~ 10 도의 기울기, 예를 들면 약 5 도의 기울기를 가질 수 있다.
다른 일부 실시 예들에서, 상기 패턴 구조물의 제2 방향 (Y 방향)의 양 측벽이 제2 경사면(S2)으로 이루어짐에 따라, 상기 복수의 채널 영역들(122A, 122B, 122C)은 상기 기판(110)의 주면 연장 방향과 평행한 제2 방향 (Y 방향)의 양 측벽이 상기 제2 경사면(S2)과 유사한 기울기를 가지면서 상기 기판(110)으로부터 멀어질수록 좁은 폭을 가질 수 있다. 상기 복수의 채널 영역들(122A, 122B, 122C)의 제2 방향 (Y 방향)의 양 측벽은 약 1 ~ 10 도의 기울기, 예를 들면 약 5 도의 기울기를 가질 수 있다.
상기 제1 방향 (X 방향)은 상기 채널 영역들(122A, 122B, 122C)의 채널 길이 방향에 대응하고, 상기 제2 방향 (Y 방향)은 상기 채널 영역들(122A, 122B, 122C)의 채널 폭 방향에 대응할 수 있다. 이에 따라, 상기 각 채널 영역(122A, 122B, 122C)은 상기 기판(110)의 주면 연장 방향과 평행한 제1 방향 (X 방향)을 따라 연장하는 소정의 채널 길이와, 상기 기판(110)의 주면 연장 방향과 평행한 제2 방향 (Y 방향)을 따라 연장하는 소정의 채널 폭을 가질 수 있다.
상기 제1 채널 영역(122A)은 제1 채널 불순물 농도 및 제1 채널 폭(Wa)을 가지며, 상기 제2 채널 영역(122B)은 제2 채널 불순물 농도 및 제2 채널 폭(Wb)을 가지며, 상기 제3 채널 영역(122C)은 제3 채널 불순물 농도 및 제3 채널 폭(Wc)을 가진다. (도 1c 참조)
일부 실시 예들에서, 상기 제2 채널 불순물 농도는 상기 제1 채널 불순물 농도보다 크고 상기 제3 채널 불순물 농도보다 작을 수 있다.
일부 실시 예들에서, 제2 채널 폭(Wb)은 제1 채널 폭(Wa)보다 작고 제3 채널 폭(Wc)보다 클 수 있다.
상기 패턴 구조물의 측벽들이 제1 경사면(S1) 및 제2 경사면(S2)으로 이루어짐에 따라, 상기 채널 영역들(122A, 122B, 122C)의 각 채널 폭(Wa, Wb, Wc)은 서로 다를 수 있다. 예를 들면, 상기 채널 영역들(122A, 122B, 122C)의 채널 폭(Wa, Wb, Wc)은 상기 기판(110)으로부터 거리가 멀어질수록 감소할 수 있다.
상기 채널 영역들(122A, 122B, 122C) 중 일부 채널 영역의 채널 폭이 감소하면 양자 제한 효과 (quantum confinement effect)에 의해 밴드 갭이 증가하여, 상기 감소된 채널 폭을 가지는 채널 영역의 채널 임계 전압이 증가할 수 있다. 이와 같이 상기 채널 영역(122A, 122B, 122C)이 서로 다른 채널 폭을 가지는 경우, 각 채널 영역(122A, 122B, 122C)에서의 채널 임계 전압이 서로 다르게 될 수 있고, 그 결과 전체 온 커런트 양이 감소할 수 있다.
도 1a 내지 도 1d에 예시한 바와 같이 기판(110) 상에 복수의 나노와이어 패턴들(120A, 120B, 120C)이 적층된 나노와이어 패턴 구조에서는 동일 웨이퍼 면적에서 일반적인 핀펫(FinFET) 구조 대비 더 많은 양의 온 커런트를 얻을 수 있으며, 상기 나노와이어 패턴 구조는 적어도 3 층의 나노와이어 패턴들을 포함할 수 있다. 나노와이어 패턴들(120A, 120B, 120C)의 수가 증가할수록 각 나노와이어 패턴들(120A, 120B, 120C)에 형성되는 채널 영역의 채널 폭이 기판(110)으로부터 멀어질수록 감소하는 현상이 두드러져서 양자 제한 효과가 더 현저해질 수 있다.
본 발명의 기술적 사상에 의하면, 상기 채널 영역들(122A, 122B, 122C)의 제1, 제2 및 3 채널 불순물 농도들을 서로 다르게 하여 상기 채널 영역들(122A, 122B, 122C)의 각 채널 임계 전압을 조절함으로써, 온 커런트 특성을 개선할 수 있다.
예를 들면, 상기 제2 및 제3 채널 영역들(122B, 122C)의 각 채널 불순물 농도를 상기 제1 채널 영역(122A)의 채널 불순물 농도보다 크게 하여 상기 제2 및 제3 채널 영역들(122B, 122C)의 각 채널 임계 전압을 낮출 수 있다.
일부 실시 예들에서, 상기 제2 및 제3 채널 영역들(122B, 122C)의 각 채널 임계 전압은 상기 기판(110)으로부터의 거리가 가장 짧은 제1 채널 영역(122A)의 채널 임계 전압과 대략 동일할 수 있다.
일부 실시 예들에서, 상기 제1, 제2 및 제3 채널 영역들(122A, 122B, 122C)의 각 제1, 제2 및 제3 채널 불순물 농도들은 상기 복수의 나노와이어 패턴들(120A, 120B, 120C)을 상기 기판(110) 상에 형성한 후, 상기 복수의 나노와이어 패턴들(120A, 120B, 120C) 중 적어도 일부에 불순물 이온을 주입함으로써 조절할 수 있다.
다른 일부 실시 예들에서 상기 제1, 제2 및 제3 채널 영역들(122A, 122B, 122C)의 각 제1, 제2 및 제3 채널 불순물 농도들은 상기 복수의 나노와이어 패턴들(120A, 120B, 120C)을 에피택시 성장 공정 (epitaxy growth process)에 의하여 형성하는 과정에서 인시츄 도핑(in-situ doping)에 의해 상기 복수의 나노와이어 패턴들(120A, 120B, 120C) 중 적어도 일부에 불순물 이온을 주입함으로써 조절할 수 있다.
또 다른 일부 실시 예들에서, 상기 제1, 제2 및 제3 채널 영역들(122A, 122B, 122C) 중 상기 기판(110)으로부터의 거리가 가장 가까운 상기 제1 채널 영역(122A)은 불순물이 도핑되지 않은 반도체 물질을 포함할 수 있다.
일부 실시 예들에서, 상기 기판(110)에는 채널 영역이 형성되지 않을 수 있다.
게이트 전극(130)은 기판(110) 위에서 상기 복수의 나노와이어 패턴들(120A, 120B, 120C)의 각 채널 영역(122A, 122B, 122C)의 적어도 일부를 포위하도록 형성된다. 상기 게이트 전극(130)은 기판(110)과 복수의 나노와이어 패턴들(120A, 120B, 120C)과의 사이의 공간에 형성되는 복수의 서브게이트 전극들(130A, 130B, 130C)을 포함한다.
상기 게이트 전극(130)은 상기 각 희생층 패턴들(170P)을 관통하고 상기 각 채널 영역(122A, 122B, 122C)을 감싸면서 형성될 수 있다.
일부 실시 예들에서, 상기 게이트 전극(130)은 도핑된 폴리실리콘, 금속, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 상기 게이트 전극(130)은 Al, Cu, Ti, Ta, W, Mo, TaN, NiSi, CoSi, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
상기 게이트 전극(130)은 적어도 하나의 활성 영역(114) 및 나노와이어 패턴들(120A, 120B, 120C)을 가로 지르면서, 상기 기판(110)의 주면 연장 방향과 평행한 제2 방향 (Y 방향)을 따라 연장할 수 있다.
상기 채널 영역들(122A, 122B, 122C)과 상기 게이트 전극(130)과의 사이에는 게이트 유전막(132)이 개재되어 있다.
일부 실시 예들에서, 상기 게이트 유전막(132)은 실리콘 산화막, 실리콘 산질화막, 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 상기 게이트 유전막(132)으로서 사용 가능한 고유전막은 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 지르코늄 산화물 (zirconium oxide), 알루미늄 산화물 (aluminum oxide), HfO2 - Al2O3 합금, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
상기 게이트 전극(130)의 양 측벽은 상기 게이트 유전막(132)를 사이에 두고 게이트 스페이서(150)에 의해 덮여 있다.
상기 기판(110) 상에는 상기 기판(110)의 주면에 수직인 방향 (Z 방향)을 따라 연장되고 상기 복수의 채널 영역들(122A, 122B, 122C) 각각의 양 단부와 연결되어 있는 한 쌍의 소스/드레인 영역(142)이 형성되어 있다. 일부 실시 예들에서, 상기 소스/드레인 영역(142)은 N 타입의 불순물 이온 또는 P 타입의 불순물 이온이 주입된 반도체층일 수 있다. 다른 일부 실시 예들에서, 상기 소스/드레인 영역(142)은 도핑된 SiGe 막, 도핑된 Ge 막, 도핑된 SiC 막, 또는 도핑된 InGaAs 막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 일부 실시 예들에서, 상기 소스/드레인 영역(142)은 상기 나노와이어 패턴들(120A, 120B, 120C)을 구성하는 물질과 다른 물질로 이루어지는 반도체층으로 이루어질 수 있다. 상기 소스/드레인 영역(142)을 구성하는 반도체층으로서 상기 복수의 나노와이어 패턴들(120A, 120B, 120C)의 구성 물질과 격자 상수가 서로 다른 물질을 선택함으로써 상기 소스/드레인 영역(142)이 상기 복수의 채널 영역들(122A, 122B, 122C)에 압축 응력 또는 인장 응력을 인가하는 스트레서(stressor) 역할을 할 수 있다.
상기 소스/드레인 영역(142)은 상기 나노와이어 패턴들(120A, 120B, 120C) 및/또는 상기 희생층 패턴들(170P)로부터 에피택시 성장 공정 (epitaxy growth process)에 의해 재성장한 반도체층으로 이루어지는 임베디드 (embedded) 소스/드레인 형태일 수 있다. 일부 실시 예들에서, 상기 소스/드레인 영역(142)은 상기 기판(110) 및 나노와이어 패턴들(120A, 120B, 120C)과는 다른 물질로 이루어질 수 있다.
상기 소스/드레인 영역(142)은 상기 제3 채널 영역(122C)으로부터 상기 기판(110)의 반대측으로 돌출되어 있는 상부 영역(142U)과, 상기 기판(110)과 상기 제1 채널 영역(122A) 사이에 위치하는 하부 영역(142L)을 포함할 수 있다. 상기 하부 영역(142L)은 상기 희생층 패턴(170P)을 사이에 두고 상기 기판(110)과 소정 거리 이격되어 있다.
상기 소스/드레인 영역(142)의 하부 영역(142L)과 기판(110)과의 사이에 있는 희생층 패턴(170P)은 도핑 농도가 비교적 낮아서 큰 저항을 가질 수 있다. 이에 따라, 상기 서브게이트 전극(130A, 130B, 130C) 중 상기 기판(110)과 가장 가까운 서브 게이트 전극(130A)과 마주보는 상기 기판(110)의 표면에는 채널이 형성되지 않을 수 있다. 따라서, 반도체 소자(100)에서 숏채널 효과 (short-channel effect)를 최소화할 수 있다.
상기 소스/드레인 영역(142)에 인접한 상기 복수의 나노와이어 패턴들(120A, 120B, 120C) 각각의 양 단부측 일부가 상기 게이트 스페이서(150)로 덮여 있다.
상기 소스/드레인 영역(142) 및 상기 게이트 스페이서(150)의 일부가 상기 층간 절연막(160)에 의해 덮여 있다. 상기 소스/드레인 영역(142)은 상기 층간 절연막(160)을 관통하는 콘택홀(162H) 내에 형성된 콘택(162)에 연결되어 있다. 상기 기판(110)과 복수의 나노와이어 패턴들(120A, 120B, 120C) 사이에서, 상기 희생층 패턴들(170P)과 상기 복수의 서브게이트 전극들(130A, 130B, 130C)과의 사이에 복수의 절연 스페이서(170)가 형성되어 있다. 상기 절연 스페이서(170)는 상기 서브게이트 전극(130A, 130B, 130C)과 상기 소스/드레인 영역(142)과의 사이에 개재되어 있다. 또한, 상기 서브게이트 전극(130A, 130B, 130C)과 상기 절연 스페이서(170)와의 사이에는 게이트 유전막(132)이 개재되어 있다. 상기 절연 스페이서(170)는 상기 게이트 유전막(132)과는 다른 물질로 이루어질 수 있다. 일부 실시 예들에서, 상기 절연 스페이서(170)는 상기 게이트 유전막(132)을 구성하는 물질의 유전 상수보다 더 작은 유전 상수를 가지는 물질로 이루어질 수 있다.
따라서, 상기 게이트 전극(130)과 소스/드레인 영역(142)과의 사이에서 게이트 기생 커패시턴스를 억제하는데 유리하게 작용할 수 있다.
일부 실시 예들에서, 상기 절연 스페이서(170)는　IV 족 반도체의 산화물, Ⅳ-Ⅳ 족 화합물 반도체의 산화물, III-V 족　화합물 반도체의 산화물, 또는　실리콘 산화물로 이루어질 수 있다. 예를 들면, 상기 절연 스페이서(170)는 SiGe의 산화물, InP의 산화물, 또는 실리콘 산화물로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
다른 일부 실시 예들에서, 상기 절연 스페이서(170)는 상기 희생층 패턴들(170P) 영역까지 확장될 수 있다. 또 다른 일부 실시 예들에서, 상기 소스/드레인 영역(142)의 하부 영역(142L)은 상기 절연 스페이서(170)를 사이에 두고 상기 기판(110)과 소정 거리 이격되어 있다.
상기 기판(110) 중, 상기 기판(110)으로부터의 거리가 가장 가까운 서브게이트 전극(130A) 및 이에 인접한 절연 스페이서들(170)과 마주보는 일부 영역에 버퍼 산화층(111)이 형성될 수 있다. 상기 버퍼 산화층(111)이 형성됨으로써, 상기 기판(110) 표면에 채널이 형성되는 것을 억제할 수 있으며, 이에 따라 반도체 소자(100)에서 숏채널 효과 (short-channel effect)를 최소화할 수 있다.
상기 게이트 유전막(132)은 상기 기판(110)과 나노와이어 패턴들(120A, 120B, 120C)과의 사이에서 상기 서브게이트들(130A, 130B, 130C)과 상기 절연 스페이서(170)와의 사이에 개재되도록 상기 채널 영역들(122A, 122B, 122C)의 표면으로부터 상기 절연 스페이서(170)의 측벽 표면까지 연장된다.
상기 게이트 스페이서(150) 및 절연 스페이서(170)는 기판(110)의 주면 연장 방향에 수직인 방향 (Z 방향)을 따라 기판(110)상의 서로 다른 레벨에서 수직으로 오버랩되는 위치에 형성되어 있다. 상기 게이트 스페이서(150)는 상기 절연 스페이서(170)의 일부 표면을 덮을 수 있다. 일부 실시 예들에서, 상기 절연 스페이서(170)는 상기 게이트 스페이서(150)를 구성하는 물질과는 다른 물질로 이루어질 수 있다. 일부 실시 예들에서, 상기 절연 스페이서(170)는 상기 게이트 스페이서(150)를 구성하는 물질의 유전 상수보다 더 작은 유전 상수를 가지는 절연 물질로 이루어질 수 있다.
상기 반도체 소자(100)는 트랜지스터를 구성할 수 있다. 일부 실시 예들에서, 상기 기판(110)의 활성 영역(114)에 N 타입 웰이 형성되고 상기 소스/드레인 영역(142)에 P 타입 불순물이 도핑되는 경우, 상기 반도체 소자(100)는 PMOS 트랜지스터를 구성할 수 있다. 다른 일부 실시 예들에서, 상기 기판(110)의 활성 영역(114)에 P 타입 웰이 형성되고 상기 소스/드레인 영역(142)에 N 타입 불순물이 도핑되는 경우, 상기 반도체 소자(100)는 NMOS 트랜지스터를 구성할 수 있다.
MOS 트랜지스터의 캐리어 이동도는 소자의 전력 소모 및 스위칭 퍼포먼스에 큰 영향력을 가진다. 캐리어 이동도를 향상시킴으로써 스위칭 속도를 빠르게 할 수 있고 저전압에서의 동작이 가능하게 되어, 전력 소모를 감소시킬 수 있게 된다. 일부 실시예들에서, MOS 트랜지스터를 구성하는 반도체 소자(100)에서 캐리어 이동도를 향상시키기 위하여, 상기 복수의 나노와이어 패턴들(120A, 120B, 120C)의 채널 영역들(122A, 122B, 122C)이 스트레인드 채널 (strained channel)을 가지도록 할 수 있다.
일 예에서, 상기 반도체 소자(100)가 PMOS 트랜지스터를 구성하는 경우, 스트레인드 채널을 가지는 나노와이어 패턴들(120A, 120B, 120C)을 제공하기 위하여, 상기 나노와이어 패턴들(120A, 120B, 120C)은 Si으로 형성하고, 상기 나노와이어 패턴들(120A, 120B, 120C)의 양 단에 연결되는 한 쌍의 소스/드레인 영역(142)은 도핑된 SiGe 또는 도핑된 Ge로 형성할 수 있다. 다른 예에서, 상기 반도체 소자(100)가 PMOS 트랜지스터를 구성하는 경우, 스트레인드 채널을 가지는 나노와이어 패턴들(120A, 120B, 120C)을 제공하기 위하여, 상기 나노와이어 패턴들(120A, 120B, 120C)은 Ge로 형성하고, 상기 한 쌍의 소스/드레인 영역(142)은 SiGe으로 형성할 수 있다. 또 다른 예에서, 상기 반도체 소자(100)가 NMOS 트랜지스터를 구성하는 경우, 스트레인드 채널을 가지는 나노와이어 패턴들(120A, 120B, 120C)을 제공하기 위하여, 상기 나노와이어 패턴들(120A, 120B, 120C)은 Si으로 형성하고, 상기 한 쌍의 소스/드레인 영역(142)은 도핑된 SiC으로 형성할 수 있다.
도 2a 내지 도 10d는 본 발명의 기술적 사상에 의한 실시 예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다. 본 예에서는 도 1a 내지 도 1d에 예시한 반도체 소자(100)의 제조 방법을 예로 들어 설명한다. 도 2a 내지 도 10d에서, 도 2a, 도 3a, ..., 및 도 10a는 각 공정 순서를 설명하기 위한 평면도들이고, 도 2b, 도 3b, ..., 및 도 10b는 도 2a, 도 3a, ..., 및 도 10a의 XA - XA' 선 단면도이고, 도 4c, 도 5c, 도 8c, 도 9c 및 도 10c는 도 5a, 도 8a, 도 9a 및 도 10a의 YA - YA' 선 단면도이고, 도 8d, 도 9d 및 도 10d는 도 8a, 도 9a 및 도 10a의 YB - YB' 선 단면도이고, 도 8e는 도 8a 내지 8d의 사시도(perspective view)이다. 도 2a 내지 도 10d에 있어서, 도 1a 내지 도 1d에서와 동일한 참조 부호는 동일 부재를 나타내며, 따라서 여기서는 중복 설명을 피하기 위하여 이들에 대한 상세한 설명은 생략한다.
도 2a 및 도 2b를 참조하면, 기판(110) 상에 복수의 희생층(170P)과 복수의 채널 반도체층(120P)을 교대로 복수 회 형성한다.
본 예에서는 3 개의 희생층(170P)와 3 개의 채널 반도체층(120P)이 하나씩 교대로 형성된 경우를 예시하였으나, 본 발명의 기술적 사상은 이에 한정되지 않는다.
일부 실시 예들에서, 상기 기판(110)은 실리콘(Si)으로 이루어질 수 있다.
상기 복수의 희생층(170P) 및 복수의 채널 반도체층(120P)은 각각 서로에 대하여 식각 선택비를 가지는 단결정 반도체 물질로 이루어질 수 있다.
일부 실시 예들에서, 상기 복수의 희생층(170P) 및 복수의 채널 반도체층(120P)은 각각 Ⅳ 족 반도체, Ⅳ-Ⅳ 족 화합물 반도체 또는 III-V 족 화합물 반도체로 이루어질 수 있으며, 상기 복수의 희생층(170P)의 구성 물질은 복수의 채널 반도체층(120P)의 구성 물질과는 다른 물질로 이루어진다. 예를 들면, 상기 복수의 희생층(170P)은 SiGe로 이루어지고, 상기 복수의 채널 반도체층(120P)은 단결정 실리콘으로 이루어질 수 있다.
상기 희생층(170P) 및 채널 반도체층(120P)은 에피택시 성장 공정 (epitaxy growth process)에 의해 형성될 수 있다.
이후 공정으로서, 도 1a 내지 도 1d를 참조하여 설명한 바와 같이, 상기 채널 영역들(122A, 122B, 122C)의 각 채널 임계 전압을 서로 대략 동일하게 하기 위하여, 각 채널 영역(122A, 122B, 122C)에서의 채널 불순물 농도를 서로 다르게 조절한다. 이를 위하여, 일부 예에서, 상기 복수의 채널 반도체층(120P)이 형성된 결과물상에 불순물 이온(116) 주입 공정을 실시할 수 있다. 이 때, 상기 복수의 채널 반도체층(120P)이 상기 기판(110)으로부터의 거리가 멀어질수록 더 높은 도핑 농도를 가지도록 상기 불순물 이온(116) 주입 공정을 실시하여, 상기 복수의 채널 반도체층(120P) 중 상기 기판(110)으로부터의 거리가 가장 가까운 채널 반도체층(120P)에서의 도핑 농도가 가장 낮고, 상기 기판(110)으로부터의 거리가 가장 먼 채널 반도체층(120P)에서의 도핑 농도가 가장 높게 되도록 할 수 있다. 상기 기판(110)에서 가장 가까운 채널 반도체층(120P)은 도핑되지 않도록 할 수도 있다.
다른 예에서, 상기 복수의 채널 반도체층(120P)이 상기 기판(110)으로부터의 거리가 멀어질수록 더 높은 도핑 농도를 가지도록 하기 위하여, 상기 복수의 채널 반도체층(120P)을 형성하기 위한 에피택시 성장 공정 중에 인시츄 도핑을 수행할 수 있으며, 상기 인시츄 도핑 수행시 상기 복수의 채널 반도체층(120P)이 상기 기판(110)으로부터의 거리가 멀어질수록 더 높은 도핑 농도를 가지도록 도핑 농도를 조절할 수 있다.
도 3a 및 도 3b를 참조하면, 상기 채널 반도체층(120P) 상에 하드마스크 패턴(127)을 형성한다.
상기 하드마스크 패턴(127)은 상기 기판(110), 복수의 희생층(170P) 및 복수의 채널 반도체층(120P)에 대하여 식각 선택비를 가지는 물질로 이루어질 수 있다. 일부 실시예들에서, 상기 하드마스크 패턴(127)은 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
도 4a 내지 도 4c를 참조하면, 도 3a 및 도 3b에 예시한 하드마스크 패턴(127)을 식각 마스크로 이용하여 상기 채널 반도체층(120P), 희생층(170P) 및 기판(110)의 일부를 차례로 패터닝한다. 그 결과, 상기 복수의 채널 반도체층(120P)으로부터 얻어지는 복수의 나노와이어 패턴들(120A, 120B, 120C)과, 상기 복수의 희생층(170P)으로부터 얻어지는 복수의 희생층 패턴들(170P)을 포함하는 패턴 구조물(P)이 형성된다. 복수의 나노와이어 패턴들(120A, 120B, 120C)은 제1 나노와이어 패턴(120A), 제2 나노와이어 패턴(120B) 및 제3 나노와이어 패턴(120C)을 포함한다. 상기 패턴 구조물(P)의 주위에는 상기 기판(110)의 식각 결과 형성된 트렌치 영역(T)이 노출될 수 있다.
상기 패턴 구조물(P)이 형성된 후, 상기 하드마스크 패턴(127)을 제거한다.
일부 실시 예들에서, 도 4b에 예시한 바와 같이, 상기 패턴 구조물(P)은 상기 기판(110)의 주면 연장 방향과 평행한 제1 방향 (X 방향)의 양 측벽이 상기 기판(110)과 수직인 방향 (Z 방향)으로부터 소정의 기울기(α)를 가지면서 형성되되, 상기 기판(110)으로부터 멀어질수록 더 좁은 폭을 가질 수 있다. 상기 기울기(α)는 약 1 ~ 10 도일 수 있다. 예를 들면, 상기 기울기(α)는 약 5 도일 수 있다.
다른 일부 실시 예들에서, 도 4c에 예시한 바와 같이, 상기 패턴 구조물(P)은 상기 기판(110)의 주면 연장 방향과 평행한 제2 방향 (Y 방향)의 양 측벽이 상기 기판(110)과 수직인 방향 (Z 방향)으로부터 소정의 기울기(β)를 가지면서 형성되되, 상기 기판(110)으로부터 멀어질수록 더 좁은 폭을 가질 수 있다. 상기 기울기(β)는 약 1 ~ 10 도일 수 있다. 예를 들면, 상기 기울기(β)는 5 도일 수 있다.
도 5a 내지 도 5c를 참조하면, 상기 기판(110)의 트렌치 영역(T)에 절연 물질을 채워 평탄화된 상면을 가지는 소자분리막(112)을 형성한다. 상기 소자분리막(112)에 의하여 기판(110)에 활성 영역(114)이 정의된다. 일부 실시예들에서, 상기 소자분리막(112)의 상면과 상기 활성 영역(114)의 상면은 동일 평면상에 위치(co-planar)할 수 있다. 상기 소자분리막(112)은 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다.
상기 활성 영역(114)은 소정 타입의 불순물 이온이 주입되어 있는 웰을 포함할 수 있다. 상기 활성 영역(114)에 PMOS 트랜지스터를 형성하는 경우 상기 웰은 N 타입 웰이고, 상기 활성 영역(114)에 NMOS 트랜지스터를 형성하는 경우 상기 웰은 P 타입 웰일 수 있다.
도 6a 및 도 6b를 참조하면, 상기 패턴 구조물(P) 및 소자분리막(112)의 상면을 덮는 더미 게이트(DG)를 형성한다.
상기 더미 게이트(DG)를 형성하기 위한 예시적인 공정에서, 상기 패턴 구조물(P) 및 소자분리막(112)의 상면을 덮는 더미 게이트층을 형성하고, 상기 더미 게이트층의 상면 중 게이트 영역에 대응하는 부분을 덮는 캡핑 패턴(135)을 형성할 수 있다. 그 후, 상기 캡핑 패턴(135)을 식각 마스크로 이용하여 상기 더미 게이트층을 식각하여 더미 게이트 구조(DG)를 형성할 수 있다.
그 후, 상기 더미 게이트(DG) 및 캡핑 패턴(135)의 양 측벽을 각각 덮는 게이트 스페이서(150)를 형성한다.
일부 실시예들에서, 상기 더미 게이트(DG)는 폴리실리콘으로 이루어질 수 있다. 상기 캡핑 패턴(135)은 실리콘 질화막으로 이루어질 수 있다. 상기 게이트 스페이서(150)는 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 그 후, 상기 패턴 구조물(P) 주위에서 소자분리막(112)을 덮는 포토레지스트 패턴(145)을 기판(110)상에 형성한다. 상기 포토레지스트 패턴(145)을 통해 상기 더미 게이트(DG)의 양측에서 제3 나노와이어 패턴(120C)의 상면이 일부 노출될 수 있다.
도 7a 및 도 7b를 참조하면, 캡핑 패턴(135), 게이트 스페이서(150) 및 포토레지스트 패턴(145) (도 6b 참조)을 식각 마스크로 이용하여, 상기 복수의 나노와이어 패턴들(120A, 120B, 120C)과 복수의 희생층 패턴들(170P)을 식각하여, 상기 더미 게이트(DG)의 양 측에 배치되는 한 쌍의 소스/드레인 트렌치(SDT)를 형성한다.
상기 한 쌍의 소스/드레인 트렌치(SDT)의 저면에서 상기 복수의 희생층 패턴들(170P) 중 기판(110)과 가장 가까운 거리에 있는 희생층 패턴(170P)이 노출될 수 있다.
그 후, 포토레지스트 패턴(145)을 제거하고, 선택적 에피택시 공정을 이용하여, 한 쌍의 소스/드레인 트렌치(SDT) 내부에서 노출되는 상기 나노와이어 패턴들(120A, 120B, 120C)로부터 단결정막을 재성장시켜, 상기 한 쌍의 소스/드레인 트렌치(SDT) 내부를 채우는 한 쌍의 소스/드레인 영역(142)을 형성한다.
일부 실시 예들에서, 상기 한 쌍의 소스/드레인 영역(142)은 게이트 스페이서(150)에 의해 자기정렬되는 단면 형상을 가질 수 있다. 상기 한 쌍의 소스/드레인 영역(142) 각각의 상부 영역(142U)은 상기 제3 나노와이어 패턴(120C)의 상면으로부터 기판(110)의 반대측으로 돌출되어 있고, 상기 한 쌍의 소스/드레인 영역(142) 각각의 하부 영역(142L)은 기판(110)과 가장 가까운 희생층 패턴(170P)을 사이에 두고 기판(110)과 이격되어 있다.
상기 한 쌍의 소스/드레인 영역(142)은 복수의 나노와이어 패턴들(120A, 120B, 120C)의 양 단부에 접하도록 형성될 수 있다. 일부 실시예들에서, 기판(110) 상에 PMOS 트랜지스터를 형성하고자 하는 경우, 상기 한 쌍의 소스/드레인 영역(142)은 SiGe 막 또는 Ge 막으로 형성될 수 있다. 상기 한 쌍의 소스/드레인 영역(142)이 SiGe 막으로 이루어지는 경우, 상기 한 쌍의 소스/드레인 영역(142) 내에서 기판(110)에 가까워질수록 Ge 농도가 낮아지고, 기판(110)으로부터 멀어질수록 Ge 농도가 높아지는 Ge 농도 구배를 가지도록 형성될 수 있다.
다른 일부 실시예들에서, 기판(110) 상에 NMOS 트랜지스터를 형성하고자 하는 경우, 상기 한 쌍의 소스/드레인 영역(142)은 SiC 막으로 형성될 수 있다.
상기 기판(110) 상에 구현하고자 하는 트랜지스터의 채널 타입에 따라 N 타입 또는 P 타입의 불순물 이온을 주입하여 상기 한 쌍의 소스/드레인 영역(142)을 형성할 수 있다.
본 발명의 기술적 사상에 의한 반도체 소자의 제조 방법에서는 상기 한 쌍의 소스/드레인 영역(142)을 형성하기 위한 재성장 공정 중에 인시츄(in-situ)로 불순물 이온을 비교적 높은 도즈로 일정하게 도핑할 수 있다. 따라서, 소스/드레인 영역(142)에서의 저항을 크게 감소시킬 수 있다.
도 8a 내지 도 8e를 참조하면, 상기 한 쌍의 소스/드레인 영역(142)이 형성된 도 7a 및 도 7b의 결과물상에 절연막(160)을 형성한 후, 평탄화 공정 및/또는 에치백 공정을 이용하여 캡핑 패턴(135), 게이트 스페이서(150)의 일부, 및 상기 절연막(160)의 일부를 제거하여 더미 게이트(DG)가 노출되도록 한다. 그 후, 상기 노출된 더미 게이트 (DG)를 제거하여, 한 쌍의 게이트 스페이서(150) 사이에 게이트 공간(GS)이 남도록 한다.
도 8c 및 도 8e의 예시로부터 알 수 있는 바와 같이, 상기 게이트 공간(GS)을 통해 복수의 나노와이어 패턴들(120A, 120B, 120C)의 일부 영역과 희생층 패턴들(170P)의 일부 영역(170E)이 노출된다. 도 8d 및 도 8e의 예시로부터 알 수 있는 바와 같이, 일부 실시예들에서, 복수의 나노와이어 패턴들(120A, 120B, 120C)의 일부 영역과 희생층 패턴들(170P)의 일부 영역은 상기 게이트 스페이서(150)로 덮인다.
도 9a 내지 도 9d를 참조하면, 복수의 희생층들(170P) 중 게이트 공간(GS)을 통해 노출되는 부분들을 선택적으로 제거하여, 복수의 나노와이어 패턴들(120A, 120B, 120C) 각각의 사이의 공간 및 상기 제1 나노와이어 패턴(120A)와 기판(110)과의 사이의 공간까지 게이트 공간(GS)을 확장한다.
상기 복수의 희생층 패턴들(170P) 중 게이트 공간(GS)을 통해 노출되는 부분을 제거하는 동안 상기 복수의 희생층 패턴들(170P) 중 게이트 스페이서(150)에 의해 포위되는 부분들은 상기 게이트 스페이서(150)에 의해 보호되어 제거되지 않고 잔류 희생층 패턴(170R)으로서 남아 있도록 할 수 있다.
도 10a 내지 도 10d를 참조하면, 기판(110)과 제1 나노와이어 패턴(120A)과의 사이, 제1 나노와이어 패턴(120A)과 제2 나노와이어 패턴(120B)과의 사이, 및 제2 나노와이어 패턴(120B)과 제3 나노와이어 패턴(120C)과의 사이에 각각 남아 있는 잔류 희생층 패턴들(170R) (도 9b 및 도 9d 참조) 중에서 상기 한 쌍의 소스/드레인 영역(142) 사이에 있는 부분을 산화시켜 복수의 절연 스페이서들(170)을 형성한다.
상기 복수의 절연 스페이서들(170)을 형성하기 위하여, 산화 분위기 하에서 상기 잔류 희생층 패턴들(170R)이 남아 있는 기판(110)을 소정 시간, 예들 들면 약 1 ∼ 50 분 동안 유지시킬 수 있다. 상기 산화 분위기 가스로서 산소 (O2) 가스를 이용할 수 있다. 상기 산화 분위기는 약 400 ∼ 700 ℃로 유지될 수 있다. 예들 들면, 상기 잔류 희생층(170R)이 SiGe로 이루어지고, 상기 복수의 나노와이어 패턴들(120A, 120B, 120C)이 Si로 이루어지는 경우, 약 600 ℃로 유지되는 산화 챔버 내에 기판(110)을 재치하고, 상기 기판(110)상에 O2 가스를 공급하면서 약 30 분 동안 유지시킬 수 있다. 이 때, SiGe로 이루어지는 상기 잔류 희생층 패턴들(170R)의 산화 속도는 상기 복수의 나노와이어 패턴들(120A, 120B, 120C) 및 기판(110)의 산화 속도에 비해 현저하게 빠를 수 있다. 이에 따라, 상기 잔류 희생층 패턴들(170R)이 완전히 산화되어 SiGe 산화물로 변화되는 동안, 상기 복수의 나노와이어 패턴들(120A, 120B, 120C) 및 기판(110)의 표면에 얇은 표면 산화막이 형성될 수 있다. 이 때, 상기 기판(110)의 표면에는 필요할 경우 소정의 두께를 가지는 버퍼 산화층(111)을 형성 할 수 있다.
다른 일부 실시예들에서, 복수의 절연 스페이서들(170)을 형성하기 위하여, 상기 게이트 공간(GS)과 상기 소스/드레인 영역(142) 사이에 있는 잔류 희생층 패턴들(170R)을 제거한 후, 상기 잔류 희생층 패턴들(170R)이 있던 영역에 산화물을 증착하여 상기 복수의 절연 스페이서(170)를 형성할 수 도 있다.
그 후, 상기 복수의 나노와이어 패턴들(120A, 120B, 120C)의 노출 표면에 형성된 표면 산화막을 제거한 후, 도 1a 내지 도 1d에 예시한 바와 같이, 게이트 공간(GS)에서 노출되는 표면들 즉, 복수의 나노와이어 패턴들(120A, 120B, 120C)의 노출 표면과, 복수의 절연 스페이서들(170)의 노출 표면과, 한 쌍의 게이트 스페이서(150)의 노출 표면에 각각 게이트 유전막(132)을 형성하고, 상기 게이트 유전막(132) 상에 게이트 공간(GS)을 채우는 게이트 전극(130)을 형성한다. 상기 게이트 전극(130)은 기판(110)과 복수의 나노와이어 패턴들(120A, 120B, 120C) 각각의 사이의 공간에 형성되는 복수의 서브게이트 전극들(130A, 130B, 130C)을 포함한다.
그 후, 도 1b에 예시한 바와 같이, 상기 절연막(160)을 일부 식각하여 한 쌍의 소스/드레인 영역(142)을 노출시키는 복수의 콘택홀(162H)을 형성하고, 상기 복수의 콘택홀(162H) 내에 상기 한 쌍의 소스/드레인 영역(142)에 각각 연결되는 콘택(162)을 형성할 수 있다.
도 1a 내지 도 10d를 참조하여 상술한 본 발명의 기술적 사상에 의한 반도체 소자들은 디지탈 회로 또는 아날로그 회로를 구성하는 트랜지스터를 구성할 수 있다. 일부 실시예들에서, 본 발명의 기술적 사상에 의한 반도체 소자들은 고전압 트랜지스터 또는 저전압 트랜지스터로서 사용될 수 있다. 예를 들면, 본 발명의 기술적 사상에 의한 반도체 소자들은 고전압에서 동작하는 비휘발성 메모리 소자인 플래쉬 메모리 소자 또는 EEPROM (electrically erasable and programmable read only memory) 소자의 주변 회로를 구성하는 고전압 트랜지스터를 구성할 수 있다. 또는, 본 발명의 기술적 사상에 의한 반도체 소자들은 10 V 이상의 동작 전압, 예를 들면 20 ∼ 30 V의 동작 전압을 요구하는 LCD (liquid crystal display)용 IC 장치, 또는 100 V의 동작 전압을 요구하는 PDP (plasma display panel)에 이용되는 IC 칩 등에 포함되는 트랜지스터를 구성할 수 있다.
도 11은 본 발명의 기술적 사상에 의한 실시예들에 따른 디스플레이 구동 집적회로 (display driver IC: DDI)(500) 및 상기 DDI(500)를 구비하는 디스플레이 장치(520)의 개략적인 블록 다이어그램이다.
도 11을 참조하면, DDI(500)는 제어부 (controller)(502), 파워 공급 회로부 (power supply circuit)(504), 드라이버 블록 (driver block)(506), 및 메모리 블록 (memory block)(508)을 포함할 수 있다. 제어부(502)는 중앙 처리 장치 (main processing unit: MPU)(522)로부터 인가되는 명령을 수신하여 디코딩하고, 상기 명령에 따른 동작을 구현하기 위해 DDI(500)의 각 블록들을 제어한다. 파워 공급 회로부(504)는 제어부(502)의 제어에 응답하여 구동 전압을 생성한다. 드라이버 블록(506)은 제어부(502)의 제어에 응답하여 파워 공급 회로부(504)에서 생성된 구동 전압을 이용하여 디스플레이 패널(524)를 구동한다. 디스플레이 패널(524)은 액정 디스플레이 패널 (liquid crystal display pannel) 또는 플라즈마 디스플레이 패널 (plasma display pannel)일 수 있다. 메모리 블록(508)은 제어부(502)로 입력되는 명령 또는 제어부(502)로부터 출력되는 제어 신호들을 일시적으로 저장하거나, 필요한 데이터들을 저장하는 블록으로서, RAM, ROM 등의 메모리를 포함할 수 있다. 파워 공급 회로부(504) 및 드라이버 블록(506)은 도 1a 내지 도 10d를 참조하여 상술한 본 발명의 기술적 사상에 의한 반도체 소자(100)를 포함할 수 있다.
도 12는 본 발명의 기술적 사상에 의한 실시예들에 따른 CMOS 인버터(600)의 회로도이다.
상기 CMOS 인버터(600)는 CMOS 트랜지스터(610)를 포함한다. CMOS 트랜지스터(610)는 전원 단자(Vdd)와 접지 단자와의 사이에 연결된 PMOS 트랜지스터(620) 및 NMOS 트랜지스터(630)로 이루어진다. 상기 CMOS 트랜지스터(610)는 도 1a 내지 도 10d를 참조하여 상술한 본 발명의 기술적 사상에 의한 반도체 소자(100)를 포함할 수 있다.
도 13은 본 발명의 기술적 사상에 의한 실시예들에 따른 CMOS SRAM 소자(700)의 회로도이다.
상기 CMOS SRAM 소자(700)는 한 쌍의 구동 트랜지스터(710)를 포함한다. 상기 한 쌍의 구동 트랜지스터(710)는 각각 전원 단자(Vdd)와 접지 단자와의 사이에 연결된 PMOS 트랜지스터(720) 및 NMOS 트랜지스터(730)로 이루어진다. 상기 CMOS SRAM 소자(700)는 한 쌍의 전송 트랜지스터(740)를 더 포함한다. 상기 구동 트랜지스터(710)를 구성하는 PMOS 트랜지스터(720) 및 NMOS 트랜지스터(730)의 공통 노드에 상기 전송 트랜지스터(740)의 소스가 교차 연결된다. 상기 PMOS 트랜지스터(720)의 소스에는 전원 단자(Vdd)가 연결되어 있으며, 상기 NMOS 트랜지스터(730)의 소스에는 접지 단자가 연결된다. 상기 한 쌍의 전송 트랜지스터(740)의 게이트에는 워드 라인(WL)이 연결되고, 상기 한 쌍의 전송 트랜지스터(740) 각각의 드레인에는 비트 라인(BL) 및 반전된 비트 라인이 각각 연결된다.
상기 CMOS SRAM 소자(700)의 구동 트랜지스터(710) 및 전송 트랜지스터(740) 중 적어도 하나는 도 1a 내지 도 10d를 참조하여 상술한 본 발명의 기술적 사상에 의한 반도체 소자(100)를 포함할 수 있다.
도 14는 본 발명의 기술적 사상에 의한 실시예들에 따른 CMOS NAND 회로(800)의 회로도이다.
상기 CMOS NAND 회로(800)는 서로 다른 입력 신호가 전달되는 한 쌍의 CMOS 트랜지스터를 포함한다. 상기 CMOS NAND 회로(800)는 도 1a 내지 도 10d를 참조하여 상술한 본 발명의 기술적 사상에 의한 반도체 소자(100)를 포함할 수 있다.
도 15는 본 발명의 기술적 사상에 의한 실시예들에 따른 전자 시스템(900)을 도시한 블록 다이어그램이다.
상기 전자 시스템(900)은 메모리(910) 및 메모리 콘트롤러(920)를 포함한다. 상기 메모리 콘트롤러(920)는 호스트(930)의 요청에 응답하여 상기 메모리(910)로부터의 데이타 독출 및/또는 상기 메모리(910)로의 데이타 기입을 위하여 상기 메모리(910)를 제어한다. 상기 메모리(910) 및 메모리 콘트롤러(920) 중 적어도 하나는 도 1a 내지 도 10d를 참조하여 상술한 본 발명의 기술적 사상에 의한 반도체 소자(100)를 포함할 수 있다.
도 16은 본 발명의 기술적 사상에 의한 실시예들에 따른 전자 시스템(1000)의 블록 다이어그램이다.
상기 전자 시스템(1000)은 무선 통신 장치, 또는 무선 환경 하에서 정보를 전송 및/또는 수신할 수 있는 장치를 구성할 수 있다. 상기 전자 시스템(1000)은 콘트롤러(1010), 입출력 장치 (I/O)(1020), 메모리(1030), 및 무선 인터페이스(1040)를 포함하며, 이들은 각각 버스(1050)를 통해 상호 연결되어 있다.
상기 콘트롤러(1010)는 마이크로프로세서 (microprocessor), 디지탈 신호 프로세서, 또는 이들과 유사한 처리 장치 중 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1020)는 키패드 (keypad), 키보드 (keyboard), 또는 디스플레이 (display) 중 적어도 하나를 포함할 수 있다. 상기 메모리(1030)는 콘트롤러(1010)에 의해 실행된 명령을 저장하는 데 사용될 수 있다. 예를 들면, 상기 메모리(1030)는 유저 데이타 (user data)를 저장하는 데 사용될 수 있다. 상기 전자 시스템(1000)은 무선 커뮤니케이션 네트워크를 통해 데이타를 전송/수신하기 위하여 상기 무선 인터페이스(1040)를 이용할 수 있다. 상기 무선 인터페이스(1040)는 안테나 및/또는 무선 트랜시버 (wireless transceiver)를 포함할 수 있다. 일부 실시예에서, 상기 전자 시스템(1000)은 제3 세대 통신 시스템, 예를 들면, CDMA(code division multiple access), GSM (global system for mobile communications), NADC (north American digital cellular), E-TDMA (extended-time division multiple access), 및/또는 WCDMA (wide band code division multiple access)와 같은 제3 세대 통신 시스템의 통신 인터페이스 프로토콜에 사용될 수 있다. 상기 전자 시스템(1000)은 도 1a 내지 도 10d를 참조하여 상술한 본 발명의 기술적 사상에 의한 반도체 소자(100)를 포함할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
100: 반도체 소자, 110: 기판, 111: 버퍼 산화층 114: 활성 영역, 120A, 120B, 120C: 나노와이어 패턴, 122A, 122B, 122C: 채널 영역, 130: 게이트, 132: 게이트 유전막, 142: 소스/드레인 영역, 150: 게이트 스페이서, 170: 절연 스페이서, 170P: 희생층 패턴.

Claims (10)

  1. 주면을 가지는 기판;　
    상기 기판상에 형성되고, 상기 주면의 연장 방향과 평행한 제1 방향과 상기 주면의 연장 방향과 평행하고 상기 제1 방향과 수직인 제2 방향에서 각각 상기 기판으로부터 멀어질수록 더 좁은 폭을 가지는 적어도 2 개의 나노와이어 패턴들;
    상기 적어도 2 개의 나노와이어 패턴들의 적어도 일부를 감싸는 게이트 전극; 및
    상기 적어도 2 개의 나노와이어 패턴들과 상기 게이트　전극과의　사이에 개재된 게이트 유전막을 포함하고,
    상기 적어도 2 개의 나노와이어 패턴들은 상기 기판으로부터 멀어질수록 더 높은 불순물 농도를 가지면서 서로 다른 채널 폭을 가지는 채널 영역을 포함하는 반도체 소자.
  2. 삭제
  3. 제1항에 있어서,
    상기 적어도 2 개의 나노와이어 패턴들 각각의 채널 영역의 양 단부와 맞닿는 소스/드레인 영역을 더 포함하고,
    상기 소스/드레인 영역은 상기 기판으로부터 이격되어 있는 반도체 소자.
  4. 제1항에 있어서,
    상기 적어도 2 개의 나노와이어 패턴들 중 상기 기판으로부터 가장 가까운 나노와이어 패턴은 불순물이 도핑되지 않은 반도체 물질을 포함하는 반도체 소자.
  5. 제1항에 있어서,
    상기 적어도 2 개의 나노와이어 패턴들은
    상기 기판으로부터 제1 거리에 위치하며, 제1 채널 불순물 농도 및 제1 채널 폭을 가지는 제1 채널 영역을 가지는 제1 나노와이어 패턴과,
    상기 기판으로부터 상기 제1 거리보다 더 큰 제2 거리에 위치하며, 상기 제1 채널 불순물 농도보다 더 큰 제2 채널 불순물 농도, 및 상기 제1 채널 폭보다 더 작은 제2 채널 폭을 가지는 제2 채널 영역을 가지는 제2 나노와이어 패턴을 포함하는 반도체 소자.
  6. 제5항에 있어서,
    상기 적어도 2 개의 나노와이어 패턴들은
    상기 기판으로부터 상기 제2 거리보다 더 큰 제3 거리에 위치하며, 상기 제2 채널 불순물 농도보다 더 큰 제3 채널 불순물 농도, 및 상기 제2 채널 폭보다 더 작은 제3 채널 폭을 가지는 제3 채널 영역을 가지는 제3 나노와이어 패턴을 더 포함하고,
    상기 제1 채널 영역의 제1 채널 임계 전압과 상기 제3 채널 영역의 제3 채널 임계 전압은 실질적으로 동일한 반도체 소자.
  7. 제1 항에 있어서,
    상기 적어도 2개의 나노와이어 패턴들은 두께가 실질적으로 동일한 반도체 소자.
  8. 제1항에 있어서,
    상기 기판상에서 상기 적어도 2 개의 나노와이어 패턴들 각각의 사이에 개재된 복수의 희생층 패턴들을 더 포함하고,
    상기 게이트 전극은 상기 각 희생층 패턴들을 관통하여 형성되는 반도체 소자.
  9. 주면을 가지는 기판;　
    상기 기판으로부터 서로 다른 거리에 위치하고, 상기 주면의 연장 방향과 평행한 제1 방향과 상기 주면의 연장 방향과 평행하고 상기 제1 방향과 수직인 제2 방향에서 각각 서로 다른 크기의 채널 폭을 가지는 복수의 채널 영역들을 제공하는 복수의 나노와이어 패턴들;
    상기 기판상에서 상기 제1 방향으로 연장되고 상기 복수의 채널 영역들을 감싸는 게이트;
    상기 복수의 채널 영역들과 상기 게이트와의 사이에 개재된 게이트 유전막; 및
    상기 복수의 채널 영역들의 양 단부에 연결되어 있는 한 쌍의 소스/드레인 영역을 포함하고,
    상기 복수의 나노와이어 패턴들은 상기 기판으로부터 멀어질수록 더 높은 불순물 농도를 가지면서 서로 다른 채널 폭을 가지는 채널 영역을 포함하는 반도체 소자.
  10. 제9항에 있어서,
    상기 한 쌍의 소스/드레인 영역 사이에서 상기 복수의 나노와이어 패턴들 사이의 공간에 형성되고, 상기 한 쌍의 소스/드레인 영역 및 상기 게이트 유전막에 각각 접해 있는 복수의 절연 스페이서를 더 포함하는 반도체 소자.
KR1020140020812A 2014-02-21 2014-02-21 멀티 나노와이어 트랜지스터를 포함하는 반도체 소자 KR102178828B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020140020812A KR102178828B1 (ko) 2014-02-21 2014-02-21 멀티 나노와이어 트랜지스터를 포함하는 반도체 소자
US14/605,041 US9412816B2 (en) 2014-02-21 2015-01-26 Semiconductor device including multiple nanowire transistor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140020812A KR102178828B1 (ko) 2014-02-21 2014-02-21 멀티 나노와이어 트랜지스터를 포함하는 반도체 소자

Publications (2)

Publication Number Publication Date
KR20150099217A KR20150099217A (ko) 2015-08-31
KR102178828B1 true KR102178828B1 (ko) 2020-11-13

Family

ID=53883015

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140020812A KR102178828B1 (ko) 2014-02-21 2014-02-21 멀티 나노와이어 트랜지스터를 포함하는 반도체 소자

Country Status (2)

Country Link
US (1) US9412816B2 (ko)
KR (1) KR102178828B1 (ko)

Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11404325B2 (en) * 2013-08-20 2022-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Silicon and silicon germanium nanowire formation
US9379182B1 (en) * 2015-02-03 2016-06-28 United Microelectronics Corp. Method for forming nanowire and semiconductor device formed with the nanowire
US9685564B2 (en) 2015-10-16 2017-06-20 Samsung Electronics Co., Ltd. Gate-all-around field effect transistors with horizontal nanosheet conductive channel structures for MOL/inter-channel spacing and related cell architectures
US20200258740A1 (en) * 2015-11-16 2020-08-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method for Forming Stacked Nanowire Transistors
US9728539B2 (en) 2015-12-08 2017-08-08 Korea Advanced Institute Of Science And Technology Multi bit capacitorless DRAM and manufacturing method thereof
KR102434993B1 (ko) 2015-12-09 2022-08-24 삼성전자주식회사 반도체 소자
US9425293B1 (en) * 2015-12-30 2016-08-23 International Business Machines Corporation Stacked nanowires with multi-threshold voltage solution for pFETs
US9570550B1 (en) * 2016-01-05 2017-02-14 International Business Machines Corporation Stacked nanowire semiconductor device
KR102366953B1 (ko) * 2016-01-06 2022-02-23 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR102476143B1 (ko) 2016-02-26 2022-12-12 삼성전자주식회사 반도체 장치
KR102426663B1 (ko) 2016-03-02 2022-07-28 삼성전자주식회사 반도체 소자 및 그 제조방법
KR102340313B1 (ko) * 2016-03-02 2021-12-15 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102413782B1 (ko) 2016-03-02 2022-06-28 삼성전자주식회사 반도체 장치
US9685539B1 (en) 2016-03-14 2017-06-20 International Business Machines Corporation Nanowire isolation scheme to reduce parasitic capacitance
US9735269B1 (en) * 2016-05-06 2017-08-15 International Business Machines Corporation Integrated strained stacked nanosheet FET
KR102527382B1 (ko) 2016-06-21 2023-04-28 삼성전자주식회사 반도체 소자
US9831324B1 (en) 2016-08-12 2017-11-28 International Business Machines Corporation Self-aligned inner-spacer replacement process using implantation
KR102551589B1 (ko) * 2016-09-29 2023-07-04 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10312152B2 (en) 2016-10-24 2019-06-04 Samsung Electronics Co., Ltd. Field effect transistor with stacked nanowire-like channels and methods of manufacturing the same
US9853114B1 (en) 2016-10-24 2017-12-26 Samsung Electronics Co., Ltd. Field effect transistor with stacked nanowire-like channels and methods of manufacturing the same
US10062782B2 (en) 2016-11-29 2018-08-28 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device with multilayered channel structure
US10128347B2 (en) * 2017-01-04 2018-11-13 International Business Machines Corporation Gate-all-around field effect transistor having multiple threshold voltages
US11245020B2 (en) * 2017-01-04 2022-02-08 International Business Machines Corporation Gate-all-around field effect transistor having multiple threshold voltages
CN108305897A (zh) * 2017-01-11 2018-07-20 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法
KR102285641B1 (ko) * 2017-03-10 2021-08-03 삼성전자주식회사 반도체 장치 및 반도체 장치의 제조 방법
KR102336784B1 (ko) * 2017-06-09 2021-12-07 삼성전자주식회사 반도체 장치
CN109390400A (zh) * 2017-08-08 2019-02-26 中芯国际集成电路制造(上海)有限公司 环栅场效应晶体管及其形成方法
KR102437286B1 (ko) 2017-11-30 2022-08-30 삼성전자주식회사 반도체 소자
US10566330B2 (en) 2017-12-11 2020-02-18 Samsung Electronics Co., Ltd. Dielectric separation of partial GAA FETs
US11374004B2 (en) * 2018-06-29 2022-06-28 Intel Corporation Pedestal fin structure for stacked transistor integration
US11031239B2 (en) * 2018-06-29 2021-06-08 Taiwan Semiconductor Manufacturing Co., Ltd. Germanium nanosheets and methods of forming the same
FR3086456B1 (fr) * 2018-09-25 2021-01-29 Commissariat Energie Atomique Procede de realisation de transistors superposes
US11101360B2 (en) * 2018-11-29 2021-08-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
KR20200131070A (ko) 2019-05-13 2020-11-23 삼성전자주식회사 집적회로 소자
US11038018B2 (en) * 2019-05-14 2021-06-15 Samsung Electronics Co., Ltd. Semiconductor devices
KR20200141697A (ko) 2019-06-11 2020-12-21 삼성전자주식회사 반도체 장치
CN112151378B (zh) * 2019-06-28 2023-12-12 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US11728344B2 (en) 2019-06-28 2023-08-15 Taiwan Semiconductor Manufacturing Co., Ltd. Hybrid SRAM design with nano-structures
CN112951912A (zh) * 2019-12-10 2021-06-11 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
KR20220014534A (ko) 2020-07-29 2022-02-07 삼성전자주식회사 반도체 장치
CN116325174A (zh) * 2020-09-29 2023-06-23 华为技术有限公司 晶体管及其制作方法、集成电路、电子设备
US11575047B2 (en) * 2021-05-12 2023-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device active region profile and method of forming the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011029503A (ja) * 2009-07-28 2011-02-10 Toshiba Corp 半導体装置
US20130270512A1 (en) * 2011-12-19 2013-10-17 Marko Radosavljevic Cmos implementation of germanium and iii-v nanowires and nanoribbons in gate-all-around architecture

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7135728B2 (en) * 2002-09-30 2006-11-14 Nanosys, Inc. Large-area nanoenabled macroelectronic substrates and uses therefor
KR100625177B1 (ko) 2004-05-25 2006-09-20 삼성전자주식회사 멀티-브리지 채널형 모오스 트랜지스터의 제조 방법
US7544572B2 (en) 2005-11-30 2009-06-09 Advanced Micro Devices, Inc. Multi-operational mode transistor with multiple-channel device structure
US8422273B2 (en) 2009-05-21 2013-04-16 International Business Machines Corporation Nanowire mesh FET with multiple threshold voltages
US8188546B2 (en) 2009-08-18 2012-05-29 International Business Machines Corporation Multi-gate non-planar field effect transistor structure and method of forming the structure using a dopant implant process to tune device drive current
US8519479B2 (en) 2010-05-12 2013-08-27 International Business Machines Corporation Generation of multiple diameter nanowire field effect transistors
US8623716B2 (en) 2011-11-03 2014-01-07 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-gate semiconductor devices and methods of forming the same
US9012284B2 (en) 2011-12-23 2015-04-21 Intel Corporation Nanowire transistor devices and forming techniques
WO2013101003A1 (en) * 2011-12-28 2013-07-04 Intel Corporation Techniques and configurations for stacking transistors of an integrated circuit device
US9224809B2 (en) * 2012-05-17 2015-12-29 The Board Of Trustees Of The University Of Illinois Field effect transistor structure comprising a stack of vertically separated channel nanowires
CN103730366B (zh) * 2012-10-16 2018-07-31 中国科学院微电子研究所 堆叠纳米线mos晶体管制作方法
US9620591B2 (en) * 2014-02-19 2017-04-11 Taiwan Semiconductor Manufacturing Company Limited Semiconductor structures and methods for multi-level work function and multi-valued channel doping of nanowire transistors to improve drive current

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011029503A (ja) * 2009-07-28 2011-02-10 Toshiba Corp 半導体装置
US20130270512A1 (en) * 2011-12-19 2013-10-17 Marko Radosavljevic Cmos implementation of germanium and iii-v nanowires and nanoribbons in gate-all-around architecture

Also Published As

Publication number Publication date
US20150243733A1 (en) 2015-08-27
US9412816B2 (en) 2016-08-09
KR20150099217A (ko) 2015-08-31

Similar Documents

Publication Publication Date Title
KR102178828B1 (ko) 멀티 나노와이어 트랜지스터를 포함하는 반도체 소자
US9978835B2 (en) Semiconductor device including nanowire transistor
US10403754B2 (en) Semiconductor devices and methods of manufacturing the same
US10784171B2 (en) Vertically stacked complementary-FET device with independent gate control
KR102158963B1 (ko) 반도체 장치 및 그 제조 방법
KR102212267B1 (ko) 반도체 장치 및 그 제조 방법
US9735059B2 (en) Method of fabricating semiconductor device including an etch barrier pattern
KR102038486B1 (ko) 반도체 장치 및 그 제조 방법
KR102262887B1 (ko) 반도체 장치 및 그 제조 방법
KR102078187B1 (ko) 반도체 장치 및 그 제조 방법
CN105047698B (zh) 半导体器件
US20170110456A1 (en) Semiconductor devices including insulating materials in fins
US11114447B2 (en) SRAM device provided with a plurality of sheets serving as a channel region
US20150008452A1 (en) Semiconductor device and method of fabricating the same
US9634093B2 (en) Method for fabricating semiconductor device
US10262998B2 (en) Semiconductor device and method of manufacturing the same
US20140048856A1 (en) Semiconductor device including transistors
US20120146101A1 (en) Multi-gate transistor devices and manufacturing method thereof

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant