KR102078187B1 - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR102078187B1
KR102078187B1 KR1020130062804A KR20130062804A KR102078187B1 KR 102078187 B1 KR102078187 B1 KR 102078187B1 KR 1020130062804 A KR1020130062804 A KR 1020130062804A KR 20130062804 A KR20130062804 A KR 20130062804A KR 102078187 B1 KR102078187 B1 KR 102078187B1
Authority
KR
South Korea
Prior art keywords
insulating film
gate
fin
trench
sacrificial
Prior art date
Application number
KR1020130062804A
Other languages
English (en)
Other versions
KR20140141258A (ko
Inventor
김주연
Original Assignee
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자 주식회사 filed Critical 삼성전자 주식회사
Priority to KR1020130062804A priority Critical patent/KR102078187B1/ko
Priority to US14/168,028 priority patent/US9536878B2/en
Priority to TW103111506A priority patent/TWI615951B/zh
Priority to CN201410225077.9A priority patent/CN104218085B/zh
Publication of KR20140141258A publication Critical patent/KR20140141258A/ko
Priority to US15/394,865 priority patent/US9954066B2/en
Priority to US15/943,024 priority patent/US10497788B2/en
Application granted granted Critical
Publication of KR102078187B1 publication Critical patent/KR102078187B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/408—Electrodes ; Multistep manufacturing processes therefor with an insulating layer with a particular dielectric or electrostatic property, e.g. with static charges or for controlling trapped charges or moving ions, or with a plate acting on the insulator potential or the insulator charges, e.g. for controlling charges effect or potential distribution in the insulating layer, or with a semi-insulating layer contacting directly the semiconductor surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/82345—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823456—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different shapes, lengths or dimensions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/18—Peripheral circuit regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Thin Film Transistor (AREA)

Abstract

반도체 장치 및 그 제조 방법이 제공된다. 상기 반도체 장치는 기판 내에 형성된 필드 절연막; 상기 필드 절연막 상에 형성되고, 상기 필드 절연막의 적어도 일부를 노출하는 트렌치를 포함하는 층간 절연막; 상기 필드 절연막 상에, 상기 트렌치 내에 형성된 증착 절연막(deposition insulating layer); 상기 증착 절연막 상에, 상기 트렌치 내에 형성된 게이트 절연막; 및 상기 게이트 절연막 상에, 상기 트렌치 내에 형성된 금속 게이트를 포함한다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and fabricating method thereof}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
MOS 트랜지스터의 피쳐 사이즈(feature size)가 감소함에 따라, 게이트 길이와 그 아래에 형성되는 채널의 길이도 작아지게 된다. 따라서, 게이트와 채널 사이의 커패시턴스를 증가시키고, MOS 트랜지스터의 동작 특성을 향상시키기 위하여 여러가지 연구가 진행되고 있다.
게이트 절연막으로 주로 사용되는 실리콘 산화막은 두께가 축소됨에 따라 전기적인 성질에 있어서 물리적 한계에 부딪히게 되었다. 따라서, 기존의 실리콘 산화막을 대체하기 위해, 고유전 상수를 갖는 고유전막에 대한 연구가 활발히 이루어지고 있다. 고유전막은 얇은 등가산화막 두께를 유지하면서 게이트 전극과 채널 영역간의 누설 전류를 감소시킬 수 있다.
또한, 게이트 물질로 주로 사용되는 폴리실리콘은 대부분의 금속보다 저항이 크다. 따라서, 폴리실리콘 게이트 전극을 금속 게이트 전극으로 대체하고 있다.
본 발명이 해결하려는 과제는, 제조 공정시 잔류물(residue)이 발생하지 않도록 증착 절연막을 사용하는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 제조 공정시 잔류물(residue)이 발생하지 않도록 증착 절연막을 사용하는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 면(aspect)은 기판 내에 형성된 필드 절연막; 상기 필드 절연막 상에 형성되고, 상기 필드 절연막의 적어도 일부를 노출하는 트렌치를 포함하는 층간 절연막; 상기 필드 절연막 상에, 상기 트렌치 내에 형성된 증착 절연막(deposition insulating layer); 상기 증착 절연막 상에, 상기 트렌치 내에 형성된 게이트 절연막; 및 상기 게이트 절연막 상에, 상기 트렌치 내에 형성된 금속 게이트를 포함한다.
상기 증착 절연막은 상기 트렌치의 측벽 및 바닥면을 따라서 컨포말하게 형성될 수 있다.
상기 증착 절연막은 상기 트렌치의 바닥면에만 형성될 수 있다.
상기 게이트 절연막은 상기 트렌치의 측벽 및 바닥면을 따라서 컨포말하게 형성될 수 있다.
상기 게이트 절연막은 고유전체(high-k) 물질을 포함할 수 있다.
상기 금속 게이트는 상기 트렌치의 측벽과 바닥면을 따라서 컨포말하게 형성된 일함수 조절막을 포함할 수 있다.
상기 기판은 III-V족 기판일 수 있다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 면(aspect)은 필드 절연막; 상기 필드 절연막 상에 형성되고, 상기 필드 절연막의 적어도 일부를 노출하는 트렌치를 포함하는 층간 절연막; 상기 필드 절연막과 접촉하고, 상기 트렌치 내에 형성된 산화막; 상기 산화막 상에, 상기 트렌치 내에 형성된 금속 게이트를 포함할 수 있다.
상기 산화막은 상기 트렌치의 측벽 및 바닥면을 따라서 컨포말하게 형성될 수 있다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 면(aspect)은 제1 동작전압을 갖는 제1 트랜지스터; 및 상기 제1 동작전압보다 작은 제2 동작전압을 갖는 제2 트랜지스터를 포함하되, 상기 제1 트랜지스터는 제1 두께의 제1 증착 절연막과, 상기 제1 증착 절연막 상에 형성된 제1 게이트 절연막과, 상기 제1 게이트 절연막 상에 형성된 제1 금속 게이트를 포함하고, 상기 제2 트랜지스터는 제2 게이트 절연막과, 상기 제2 게이트 절연막 상에 형성된 제2 금속 게이트를 포함할 수 있다.
상기 제2 게이트 절연막과 기판 사이에는 증착 절연막이 부존재할 수 있다.
상기 제2 게이트 절연막과 기판 사이에 형성되고, 상기 제1 두께보다 얇은 제2 두께의 제2 증착 절연막을 더 포함할 수 있다.
기판 내에 형성된 필드 절연막과 상기 필드 절연막에 의해 정의된 제1 액티브 영역 및 제2 액티브 영역을 더 포함하고, 상기 제1 금속 게이트는 상기 필드 절연막과 상기 제1 액티브 영역 상에 형성되고, 상기 제1 증착 절연막은 상기 필드 절연막과 상기 제1 금속 게이트 사이에 배치될 수 있다.
상기 제2 금속 게이트는 상기 필드 절연막과 상기 제2 액티브 영역 상에 형성되고, 상기 필드 절연막과 상기 제2 액티브 영역 사이에는 증착 절연막이 부존재할 수 있다.
상기 기판 내에 정의된 제3 액티브 영역을 더 포함하고, 상기 제3 액티브 영역에 형성되고 상기 제1 동작전압보다 큰 제3 동작전압을 갖는 제3 트랜지스터를 더 포함하고, 상기 제3 트랜지스터는 상기 제1 두께보다 두꺼운 제3 두께의 제3 증착 절연막과, 상기 제3 증착 절연막 상에 형성된 제3 게이트 절연막과, 상기 제3 게이트 절연막 상에 형성된 제3 금속 게이트를 포함할 수 있다.
상기 기판 상에 형성되고, 내부에 상기 제1 금속 게이트가 형성되는 제1 트렌치와, 내부에 상기 제2 금속 게이트가 형성되는 제2 트렌치를 포함하는 층간 절연막을 더 포함할 수 있다.
상기 제1 증착 절연막은 상기 제1 트렌치의 바닥면에 형성될 수 있다.
상기 제1 증착 절연막은 상기 제1 트렌치의 측벽에도 형성될 수 있다.
상기 제1 게이트 절연막은 상기 제1 트렌치의 측벽과 바닥면을 따라서 컨포말하게 형성될 수 있다.
상기 제1 게이트 절연막과 상기 제2 게이트 절연막은 고유전체(high-k) 물질을 포함할 수 있다.
상기 제1 트랜지스터는 로직 영역 내에 형성되고, 상기 제2 트랜지스터는 SRAM 영역 내에 형성될 수 있다.
상기 다른 과제를 해결하기 위한 본 발명의 반도체 장치의 제조 방법의 일 면(aspect)은 기판 내에 필드 절연막을 형성하고, 상기 필드 절연막 상에, 상기 필드 절연막의 적어도 일부를 노출하는 트렌치를 포함하는 층간 절연막을 형성하고, 상기 필드 절연막 상에, 상기 트렌치 내에 증착 절연막(deposition insulating layer)을 형성하고, 상기 증착 절연막 상에, 상기 트렌치 내에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에, 상기 트렌치 내에 금속 게이트를 형성하는 것을 포함할 수 있다.
상기 트렌치를 포함하는 층간 절연막을 형성하는 것은, 상기 필드 절연막 상에 순차적으로 적층된 희생 절연막과 희생 게이트층을 형성하되, 상기 희생 절연막은 증착(deposition) 방식으로 형성하고, 상기 희생 절연층과 상기 희생 게이트층을 패터닝하여, 희생 절연 패턴 및 희생 게이트 패턴을 형성하고, 상기 희생 절연 패턴 및 상기 희생 게이트 패턴을 둘러싸는 층간 절연막을 형성하고, 상기 희생 절연 패턴 및 상기 희생 게이트 패턴을 제거하여, 상기 트렌치를 완성하는 것을 포함할 수 있다.
상기 증착 방식은 ALD(Atomic Layer Deposition) 방식 및 CVD(Chemical Vapor Deposition) 방식을 포함할 수 있다.
상기 다른 과제를 해결하기 위한 본 발명의 반도체 장치의 제조 방법의 다른 면(aspect)은 기판 상에, 제1 트렌치와 제2 트렌치를 포함하는 층간 절연막을 형성하고, 상기 제1 트렌치의 측벽과 바닥면, 상기 제2 트렌치의 측벽과 바닥면, 상기 층간 절연막의 상면에 증착 절연막을 형성하고, 상기 증착 절연막 상에, 상기 제1 트렌치 및 상기 제2 트렌치 내에 고유전체 물질층 및 금속층을 순차적으로 형성하고, 상기 금속층, 상기 고유전체 물질층, 상기 증착 절연막을 평탄화하는 것을 포함할 수 있다.
상기 제1 트렌치와 상기 제2 트렌치를 포함하는 층간 절연막을 형성하는 것은, 상기 기판 상에 증착 방식으로 희생 절연막을 형성하고, 상기 희생 절연막 상에 희생 게이트층을 형성하고, 상기 희생 게이트층과 상기 희생 절연막을 패터닝하여, 제1 희생 게이트 패턴, 제1 희생 절연 패턴, 제2 희생 게이트 패턴 및 제2 희생 절연 패턴을 형성하고, 상기 제1 희생 게이트 패턴, 상기 제1 희생 절연 패턴, 상기 제2 희생 게이트 패턴 및 상기 제2 희생 절연 패턴의 주변에 층간 절연막을 형성하고, 상기 제1 희생 게이트 패턴, 상기 제1 희생 절연 패턴, 상기 제2 희생 게이트 패턴, 상기 제2 희생 절연 패턴을 제거하여, 상기 제1 트렌치 및 상기 제2 트렌치를 형성하는 것을 포함할 수 있다.
상기 다른 과제를 해결하기 위한 본 발명의 반도체 장치의 제조 방법의 또 다른 면(aspect)은 제1 영역과 제2 영역이 정의된 기판을 제공하고, 상기 제1 영역에 제1 희생 절연 패턴 및 제1 희생 게이트 패턴을 형성하고, 상기 제2 영역에 제2 희생 절연 패턴 및 제2 희생 게이트 패턴을 형성하고, 상기 제1 희생 절연 패턴, 제1 희생 게이트 패턴, 제2 희생 절연 패턴 및 제2 희생 게이트 패턴의 주변에 층간 절연막을 형성하고, 상기 제2 희생 절연 패턴, 제1 희생 게이트 패턴 및 상기 제2 희생 게이트 패턴을 제거하고, 상기 제1 트렌치 내의 상기 제1 희생 절연 패턴 상에, 제1 게이트 절연막 및 제1 금속 게이트를 형성하고, 상기 제2 트렌치 내에 제2 게이트 절연막 및 제2 금속 게이트를 형성하는 것을 포함할 수 있다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 2는 도 1의 A­A를 따라서 절단한 단면도이고, 도 3은 도 1의 B­B를 따라서 절단한 단면도이다.
도 4는 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 5는 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 6은 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 7은 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 8은 본 발명의 제6 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 9는 본 발명의 제7 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 10는 본 발명의 제8 실시예를 설명하기 위한 사시도이고, 도 11은 도 10의 A - A를 따라서 절단한 단면도이고, 도 12은 도 10의 B - B를 따라서 절단한 단면도이다.
도 14a 및 도 14b는 본 발명의 제9 및 제11 실시예에 따른 반도체 장치를 설명하기 위한 개념도들이다.
도 15는 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 16 내지 도 21은 본 발명의 제5 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 22는 본 발명의 제6 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 2는 도 1의 A­A를 따라서 절단한 단면도이고, 도 3은 도 1의 B­B를 따라서 절단한 단면도이다. 도 1에 도시된 반도체 장치는, 예시적으로 N형 트랜지스터의 게이트 구조체(gate structure)를 도시하였다.
도 1 내지 도 3을 참조하면, 본 발명의 제1 실시예에 따른 반도체 장치(1)는 기판(100), 필드 절연막(105), 제1 트렌치(112)를 포함하는 층간 절연막(110), 제1 증착 절연막(135), 제1 게이트 절연막(130), 제1 금속 게이트 (199)을 포함한다. 제1 금속 게이트(199)는 N형 일함수 조절막(170), 제1 접착막(181), 제1 금속 게이트 패턴(190) 등을 포함할 수 있다. 제1 금속 게이트(199)는 대체 공정(replacement process)를 통해서 제조된 것일 수 있다.
기판(100) 내에 STI(Shallow Trench Isolation)과 같은 필드 절연막(105)을 형성하여, 액티브 영역(103)을 정의한다. 액티브 영역(103)은 도 1에 도시된 것과 같이, 제1 방향으로 길게 연장될 수 있으나, 이에 한정되는 것은 아니다. 기판(100)은 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 하나 이상의 반도체 재료로 이루어질 수 있다. 또한, SOI(silicon on insulator) 기판을 사용하여도 무방하다. 또는, 기판(100)은 III-V족 기판일 수도 있다. 제1 금속 게이트(199)의 채널은, SiGe 채널을 포함할 수 있다. 후술하겠으나, 기판(100)이 III-V족 기판이거나, 채널이 Si 채널이 아닌 SiGe 채널인 경우에는, 실리콘 산화막을 형성하기 위해서 산화방식을 사용할 수 없다. 이러한 경우, 본 발명의 몇몇 실시예에서 같이, 증착방식을 이용하여 실리콘 산화막을 형성할 수 있다.
층간 절연막(110)은 기판(100) 상에 형성되고, 제1 트렌치(112)를 포함할 수 있다. 층간 절연막(110)은 2층 이상의 절연막을 적층하여 형성할 수도 있다. 도시된 것과 같이, 제1 트렌치(112)의 측벽은 스페이서(120)와 접촉하고, 제1 트렌치(112)의 바닥면은 기판(100)과 접촉할 수 있으나, 이에 한정되는 것은 아니다. 도 1에 도시된 것과 같이, 제1 트렌치(112)는 액티브 영역(103)을 가로지르도록 제2 방향으로 길게 연장될 수 있으나, 이에 한정되지 않는다. 따라서, 제1 트렌치(112)는 필드 절연막(105)의 적어도 일부를 노출할 수 있고(도 2 참조), 또한, 제1 트렌치(112)는 액티브 영역(103)의 적어도 일부를 노출할 수 있다(도 3 참조).
스페이서(120)는 질화막, 산질화막 중 적어도 하나를 포함할 수 있다.
제1 증착 절연막(135)은 증착(depostion) 방식에 의해서 형성된 절연막일 수 있다. 증착 방식은 CVD(Chemical Vapor Deposition), ALD(Atomic Layer Deposition) 등을 예로 들 수 있으나, 이에 한정되지 않는다. 제1 증착 절연막(135)은 실리콘 산화막(예를 들어, HTO)일 수 있으나, 이에 한정되지 않는다. 제1 증착 절연막(135)은 증착 방식에 의해서 형성되기 때문에, 도 2에 도시된 것과 같이, 필드 절연막(105) 상에 형성될 수 있다. 또한, 제1 증착 절연막(135)은 제1 트렌치(112)를 형성한 후에 증착 방식으로 형성되기 때문에(도 20 참조), 제1 증착 절연막(135)은 제1 트렌치(112)의 측벽과 바닥면을 따라서 컨포말하게 형성될 수 있다. 다른 방식으로 산화막을 형성하는 경우(예를 들어, 열공정, 듀얼 플라즈마 사용 방식, UV 플라즈마 사용 방식, 과산화수소 사용 방식 등), 필드 절연막(105) 상에는 산화막이 형성되지 않는다. 이러한 경우, 제1 트렌치(112)의 측벽에도 형성되지 않을 수 있다. 제1 증착 절연막(135)과 필드 절연막(105)은 서로 접촉하여 형성된다. 제1 증착 절연막(135)은 예를 들어, 약 50Å 이하(약 5 내지 50 Å)의 두께로 형성될 수 있다. 예를 들어, 10Å일 수 있다. 제1 증착 절연막(135)은 고전압 트랜지스터의 동작 특성 개선(즉, 항복 전압 증가) 등을 위해서 사용된다. 후술하겠으나, 증착 방식으로 형성된 산화막은, 다른 방식으로 형성된 산화막에 비해서, 제거가 용이하다. 증착 방식으로 형성된 산화막은 예를 들어, HF를 이용한 습식 식각 방식으로 제거할 수 있다. 여기서, 증착 방식으로 형성된 산화막은 언스트립 이슈(unstrip issue)가 거의 없고, 잔류물(residue)가 거의 남지 않는다. 또한, 기판(100)이 III-V족 기판인 경우, 기판(100)내에 실리콘을 포함하고 있지 않기 때문에, 기판(100) 상에 열공정 등을 이용하여 실리콘 절연막을 형성하기 어렵다. 따라서, 본 발명의 제1 실시예에 따른 반도체 장치(1)에서와 같이, 증착 방식을 이용하면 실리콘 절연막을 용이하게 형성할 수 있다.
제1 게이트 절연막(130)은 제1 증착 절연막(135) 상에, 제1 트렌치(112)의 측벽과 바닥면을 따라서 컨포말하게(conformally) 형성될 수 있다. 제1 게이트 절연막(130)과 제1 증착 절연막(135)은 서로 접촉하도록 배치될 수 있다. 제1 게이트 절연막(130)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체(high-k) 물질을 포함할 수 있다. 예를 들어, 제1 게이트 절연막(130)은, HfO2, ZrO2, Ta2O5, TiO2, SrTiO3 또는 (Ba,Sr)TiO3를 포함하는 그룹에서 선택된 물질을 포함할 수 있다. 이러한 제1 게이트 절연막(130)은 형성하고자 하는 소자의 종류에 따라 적절한 두께로 형성될 수 있다. 예를 들어, 제1 게이트 절연막(130)이 HfO2인 경우에, 제1 게이트 절연막(130)은 약 50Å 이하(약 5 내지 50 Å)의 두께로 형성될 수 있다.
도시하지 않았으나, 제1 게이트 절연막(130) 상에는 식각 정지막이 형성될 수 있다. 식각 정지막은 예를 들어, TiN, TaN 중 적어도 하나를 포함할 수 있다. 예를 들어, TiN 및 TaN의 적층막일 수도 있다. 식각 정지막은 N형 일함수 조절막의 일부를 제거할 때 사용될 수 있다.
N형 일함수 조절막(170)은 제1 트렌치(112) 내의 제1 게이트 절연막(130)(또는, 식각 정지막) 상에 형성될 수 있다. 도시된 것과 같이, N형 일함수 조절막(170)도 제1 트렌치(112)의 측벽과 바닥면을 따라서 컨포말하게 형성될 수 있다. N형 일함수 조절막(170)은 N형 트랜지스터의 일함수를 조절함으로써, N형 트랜지스터의 동작 특성을 조절하는 역할을 한다. 이러한 N형 일함수 조절막(170)은 TiAl, TiAlC, TiAlN, TaC, TiC, 또는 HfSi을 포함하는 그룹에서 선택된 물질일 수 있다. 예를 들어, N형 일함수 조절막(170)은 TiAlC막일 수 있다.
제1 접착막(181)은 제1 트렌치(112) 내의 N형 일함수 조절막(170) 상에 형성될 수 있다. 제1 접착막(181)은 TiN, Ti 중 적어도 하나를 포함할 수 있다. 또는, 제1 접착막(181)은 순차적으로 적층된 TiN막 및 Ti막일 수 있다. 제1 접착막(181)은 이후에 형성될 제1 금속 게이트 패턴(190)의 접착력을 높이는 역할을 한다. 예를 들어, 제1 금속 게이트 패턴(190)이 Al인 경우, 제1 접착막(181)은 Ti 또는 TiN의 단층막을 사용하고, 제1 금속 게이트 패턴(190)이 W인 경우 제1 접착막(181)은 TiN의 단층막을 사용할 수 있다. 제1 금속 게이트 패턴(190)은 제1 트렌치(112) 내의 제1 접착막(181) 상에(또는 N형 일함수 조절막(170) 상에), 제1 트렌치(112)의 일부를 채우도록 형성될 수 있다. 이러한 제1 금속 게이트 패턴(190)은 Al, W, Ti 중 선택된 어느 하나일 수 있으나, 이에 한정되는 것은 아니다.
한편, 도 2 및 도 3에 도시된 것과 같이, 본 발명의 제1 실시예에 따른 반도체 장치(1)에서, 필드 절연막(110) 상에 형성된 게이트 구조체의 다층의 기능막 적층 순서와, 액티브 영역(103) 상에 형성된 게이트 구조체의 다수의 기능막 적층 순서는 서로 동일하다.
즉, 도 3에 도시된 것과 같이, 필드 절연막(105) 상에 형성된 게이트 구조체는, 제1 증착 절연막(135), 제1 게이트 절연막(130), 제1 금속 게이트(199)가 순차적으로 적층된 구조를 포함한다. 도 2에 도시된 것과 같이, 액티브 영역(103) 상에 형성된 게이트 구조체도 역시, 적층된 제1 증착 절연막(135), 제1 게이트 절연막(130), 제1 금속 게이트(199)가 순차적으로 적층된 구조를 포함한다.
도 4는 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의상, 도 1 내지 도 3을 이용하여 설명한 부분과 다른 점을 위주로 설명한다.
도 4를 참조하면, 본 발명의 제2 실시예에 따른 반도체 장치(2)에서, 제1 증착 절연막(135a)은 제1 트렌치(112)의 측벽에는 형성되지 않고 제1 트렌치(112)의 바닥면에만 형성될 수 있다. 후술하겠으나, 제1 트렌치(112)를 형성하기 전에 제1 증착 절연막(135a)을 먼저 형성하면, 제1 증착 절연막(135a)은 제1 트렌치(112)의 바닥면에만 형성될 수 있다(도 22 참조). 제1 증착 절연막(135a)은 필드 절연막(105)과 서로 접촉하여 형성할 수 있다.
제1 게이트 절연막(130)은 제1 증착 절연막(135) 상에, 제1 트렌치(112)의 측벽과 바닥면을 따라서 컨포말하게 형성될 수 있다. 제1 게이트 절연막(130)의 일부는 제1 증착 절연막(135a)과 서로 접촉할 수 있다. 전술한 것과 같이, 제1 게이트 절연막(130)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체(high-k) 물질을 포함할 수 있다.
도 5는 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의상, 도 1 내지 도 3을 이용하여 설명한 부분과 다른 점을 위주로 설명한다. 도 5에 도시된 반도체 장치는, 예시적으로 P형 트랜지스터의 게이트 구조체(gate structure)를 도시하였다.
도 5를 참조하면, 본 발명의 제3 실시예에 따른 반도체 장치(3)에서, 기판(200), 제2 트렌치(212)를 포함하는 층간 절연막(210), 제2 증착 절연막(235), 제2 게이트 절연막(230), 제2 금속 게이트(299) 등을 포함할 수 있다. 여기서, 제2 금속 게이트(299)는 P형 일함수 조절막(250), N형 일함수 조절막(270), 제2 접착막(281), 제2 금속 게이트 패턴(290) 등을 포함할 수 있다.
제2 증착 절연막(235)는 제2 트렌치(212)의 측벽과 바닥면을 따라서 컨포말하게 형성될 수 있다. 제2 증착 절연막(235)은 증착 방식으로 형성하기 때문에, 필드 절연막(105) 상에도 형성된다. 제2 증착 절연막(235)과 필드 절연막(205)은 서로 접촉하여 형성될 수 있다. 증착 방식은 CVD(Chemical Vapor Deposition), ALD(Atomic Layer Deposition) 등을 예로 들 수 있으나, 이에 한정되지 않는다. 제2 증착 절연막(235)은 실리콘 산화막(예를 들어, HTO)일 수 있으나, 이에 한정되지 않는다.
한편, 도면을 이용하여 설명하지 않았으나, 제2 증착 절연막(235)은 제2 트렌치(212)의 측벽에는 형성되지 않고 바닥면에만 형성될 수 있다(도 4와 유사).
제2 게이트 절연막(230)은 제2 증착 절연막(235) 상에, 제2 트렌치(212)의 측벽과 바닥면을 따라서 컨포말하게(conformally) 형성될 수 있다. 제2 게이트 절연막(230)과 제2 증착 절연막(235)은 서로 접촉하도록 배치될 수 있다.
도시하지 않았으나, 제2 게이트 절연막(230) 상에는 식각 정지막이 형성될 수 있다.
P형 일함수 조절막(250)은 제2 트렌치(212) 내의 제2 게이트 절연막(230)(또는, 식각 정지막) 상에 형성될 수 있다. 도시된 것과 같이, P형 일함수 조절막(250)도 제2 트렌치(212)의 측벽과 바닥면을 따라서 컨포말하게 형성될 수 있다. P형 일함수 조절막(250)은 P형 트랜지스터의 일함수를 조절함으로써, P형 트랜지스터의 동작 특성을 조절하는 역할을 한다. 예를 들어, P형 일함수 조절막(250)은 TiN막일 수 있으나, 이에 한정되는 것은 아니다.
N형 일함수 조절막(270)은 트렌치 내에, P형 일함수 조절막(250) 상에 형성될 수 있다. P형 트랜지스터의 동작 특성을 크게 저해하지 않는 경우, N형 일함수 조절막(270)은 제거되지 않고 P형 트랜지스터 내에 배치될 수 있다. 이와 같이 하는 이유는, 포토 공정을 적게 사용하기 위함이다.
제2 접착막(281)은 제2 트렌치(212) 내의 N형 일함수 조절막(270) 상에 형성될 수 있다.
제2 금속 게이트 패턴(290)은 접착막(281) 상에, 제2 트렌치(212)를 채우도록 형성될 수 있다.
도 6은 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 6을 참조하면, 본 발명의 제4 실시예에 따른 반도체 장치(4)에서, 기판(100, 200)은 제1 영역(I)과 제2 영역(II)이 정의되어 있다. 제1 영역(I)에는, 도 1 내지 도 4를 이용하여 설명한 N형 트랜지스터 중 어느 하나가 형성될 수 있고, 제2 영역(II)에는, 도 5를 이용하여 설명한 P형 트랜지스터가 형성될 수 있다. 즉, 예를 들어, 제1 영역(I)에는 도 2에 도시된 N형 트랜지스터가 형성되고, 제2 영역(II)에는 도 5에 도시된 P형 트랜지스터가 동시에 형성될 수 있다.
도 7은 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 7을 참조하면, 본 발명의 제5 실시예에 따른 반도체 장치(5)에서, 기판(100, 300)은 제1 영역(I)과 제3 영역(III)이 정의되어 있다. 제1 영역(I)에는 제1 동작 전압을 갖는 제1 트랜지스터(11)가 형성되고, 제3 영역(III)에는 제1 동작 전압과 다른 제3 동작 전압을 갖는 제3 트랜지스터(13)가 형성될 수 있다. 제3 동작 전압은 제1 동작 전압보다 작을 수 있다. 예를 들어, 제1 동작 전압은 고전압(high voltage)이고, 제3 동작 전압은 레귤러 전압(regular voltage) 일 수 있으나, 이에 한정되지 않는다. 예를 들어, 제1 동작 전압은 1.5~1.8V 이고, 제3 동작 전압은 0.8~1.0V 일 수 있다. 제1 트랜지스터(11)와 제3 트랜지스터(13)는 예시적으로 N형 트랜지스터로 도시하였으나, 이에 한정되지 않는다.
제1 영역(I)에서, 제1 트랜지스터(11)는 제1 증착 절연막(135)과, 제1 증착 절연막(135) 상에 형성된 제1 게이트 절연막(130)과, 제1 게이트 절연막(130) 상에 형성된 제1 금속 게이트(199)를 포함할 수 있다. 제3 영역(III)에서, 제3 트랜지스터(13)는 제3 게이트 절연막(330)과, 제3 게이트 절연막(330) 상에 형성된 제3 금속 게이트(399)를 포함한다. 즉, 제3 게이트 절연막(330)과 기판(300)(또는 필드 절연막(305)) 사이에는, 증착 절연막이 부존재한다.
즉, 제1 트랜지스터(11)는 제1 금속 게이트(199)와 기판(100) 사이에 제1 증착 절연막(135)과 제1 게이트 절연막(130)이 배치되고, 제3 트랜지스터(13)는 제3 금속 게이트(399)와 기판(300) 사이에 제3 게이트 절연막(330)이 배치된다. 즉, 제1 증착 절연막(135)과 제1 게이트 절연막(130)의 합 두께가 두껍기 때문에, 제1 트랜지스터(11)는 고전압에서 동작할 수 있다. 즉, 제1 트랜지스터(11)의 항복 전압은 높아질 수 있다. 반면, 제3 게이트 절연막(330)은 상대적으로 얇기 때문에, 제3 트랜지스터(13)는 레귤러 전압에서 동작할 수 있다.
제1 금속 게이트(199)는 예를 들어, N형 일함수 조절막(170), 제1 접착막(181), 제1 금속 게이트 패턴(190) 등을 포함할 수 있으나, 이에 한정되지 않는다. 제3 금속 게이트(399)는 예를 들어, N형 일함수 조절막(370), 제3 접착막(381), 제3 금속 게이트 패턴(390) 등을 포함할 수 있으나, 이에 한정되지 않는다.
도 8은 본 발명의 제6 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의상, 도 7을 이용하여 설명한 부분과 다른 점을 위주로 설명한다.
도 8을 참조하면, 본 발명의 제6 실시예에 따른 반도체 장치(6)에서, 제1 영역(I)에 제1 트랜지스터(11a)가 형성되고, 제3 영역(III)에 제3 트랜지스터(13)가 형성되어 있다.
제1 트랜지스터(11a)의 제1 증착 절연막(135a)은 제1 트렌치(112)의 측벽에는 형성되지 않고 제1 트렌치(112)의 바닥면에만 형성될 수 있다. 제1 트렌치(112)를 형성하기 전에 제1 증착 절연막(135a)을 먼저 형성하면, 제1 증착 절연막(135a)은 제1 트렌치(112)의 바닥면에만 형성될 수 있다(도 22 참조). 제1 증착 절연막(135a)은 필드 절연막(105)과 서로 접촉하여 형성할 수 있다.
도 9는 본 발명의 제7 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의상, 도 7을 이용하여 설명한 부분과 다른 점을 위주로 설명한다.
도 9를 참조하면, 본 발명의 제5 실시예에 따른 반도체 장치(5)에서, 기판(100, 300, 400)은 제1 영역(I), 제3 영역(III), 제4 영역(IV)이 정의되어 있다. 제1 영역(I)에는 제1 동작 전압을 갖는 제1 트랜지스터(11)가 형성되고, 제3 영역(III)에는 제1 동작 전압과 다른 제3 동작 전압을 갖는 제3 트랜지스터(13)가 형성되고, 제4 영역(IV)에는 제1 동작 전압, 제3 동작 전압과 다른 제4 동작 전압을 갖는 제4 트랜지스터(14)가 형성된다. 제4 동작 전압은 제1 동작 전압보다 크고, 제1 동작 전압은 제3 동작 전압보다 클 수 있다. 예를 들어, 제4 동작 전압은 3.0V 이상이고, 제1 동작 전압은 1.5~1.8V 이고, 제3 동작 전압은 0.8~1.0V 일 수 있다. 제1 트랜지스터(11), 제3 트랜지스터(13) 및 제4 트랜지스터(14)는 예시적으로 N형 트랜지스터로 도시하였으나, 이에 한정되지 않는다.
제1 트랜지스터(11)는 제1 금속 게이트(199)와 기판(100)(또는 필드 절연막(105)) 사이에, 제1 증착 절연막(135)과 제1 게이트 절연막(130)이 형성될 수 있다.
제3 트랜지스터(13)는 제3 금속 게이트(399)와 기판(300)(또는 필드 절연막(305)) 사이에, 제3 게이트 절연막(330)이 형성될 수 있다. 즉, 증착 절연막이 부존재할 수 있다.
제4 트랜지스터(14)는 제4 금속 게이트(499)와 기판(400)(또는 필드 절연막(405)) 사이에, 제4 및 제5 증착 절연막(435, 438), 제4 게이트 절연막(430)이 형성될 수 있다. 따라서, 제4 및 제5 증착 절연막(435, 438), 제4 게이트 절연막(430)의 합 두께가 두껍기 때문에, 제4 트랜지스터(14)는 3.0V 이상의 고전압에서 동작 가능하다.
한편, 제1 트랜지스터(11)의 제1 증착 절연막(135)은 제4 트랜지스터(14)의 제4 증착 절연막(435) 또는 제5 증착 절연막(438)과 동시에 형성될 수 있으나, 이에 한정되지 않는다.
제4 금속 게이트(499)는 예를 들어, N형 일함수 조절막(470), 제4 접착막(481), 제4 금속 게이트 패턴(490) 등을 포함할 수 있으나, 이에 한정되지 않는다.
도 10 내지 도 12은 본 발명의 제8 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다. 도 10는 본 발명의 제8 실시예를 설명하기 위한 사시도이고, 도 11은 도 10의 A - A를 따라서 절단한 단면도이고, 도 12은 도 10의 B - B를 따라서 절단한 단면도이다. 도 10 내지 도 12은 도 1의 N형 트랜지스터의 게이트가 핀형 트랜지스터(FinFET)에 적용된 것을 도시하였다.
도 10 내지 도 12을 참조하면, 본 발명의 제8 실시예에 따른 반도체 장치(8)는 핀(F1), 제1 금속 게이트(199), 소오스/드레인(161) 등을 포함할 수 있다.
핀(F1)은 제2 방향(Y1)을 따라서 길게 연장될 수 있다. 핀(F1)은 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 필드 절연막(101)은 핀(F1)의 측면을 덮을 수 있다. 제1 금속 게이트(199)는 핀(F1) 상에, 핀(F1)과 교차하도록 형성될 수 있다. 제1 금속 게이트(199)는 제1 방향(X1)으로 연장될 수 있다. 도시된 것과 같이, 제1 금속 게이트(199)는 N형 일함수 조절막(170), 제1 접착막(181), 제1 금속 게이트 패턴(190) 등을 포함할 수 있다.
소오스/드레인(161)은 제1 금속 게이트(199)의 양측에 배치될 수 있다. 소오스/드레인(161)은 상승된(elevated) 소오스/드레인 형태일 수 있다. 즉, 소오스/드레인(161)의 상면은 층간 절연막(101)의 하면보다 높을 수 있다. 또한, 소오스/드레인(161)과 제1 금속 게이트(199)는 스페이서(120)에 의하여 절연될 수 있다.
본 발명의 제8 실시예에 따른 반도체 장치(8)가 N형 트랜지스터인 경우, 소오스/드레인(161)은 인장 스트레스 물질을 포함할 수 있다. 소오스/드레인(161)은 소오스/드레인은 기판과 동일 물질 또는, 인장 스트레스 물질일 수 있다. 예를 들어, 기판이 Si일 때, 소오스/드레인은 Si이거나, Si보다 격자 상수가 작은 물질(예를 들어, SiC)일 수 있다.
도시하지 않았으나, 도 5에 도시된 P형 트랜지스터의 게이트도 핀형 트랜지스터에 적용될 수 있음은 당업자에게 자명하다.
P형 트랜지스터의 게이트(예를 들어, 도 5에 도시된 게이트)를 핀형 트랜지스터에 적용한 경우, 소오스/드레인은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 압축 스트레스 물질은 핀(F1)에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
도 13a 내지 도 13d는 본 발명의 제9 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다. 도 13a 및 도 13b는 각각 본 발명의 제9 실시예에 따른 반도체 장치의 레이아웃도, 개념적 사시도이다. 도 13c는 도 13a를 C - C를 따라서 절단한 단면도이다. 도 13d는 미스얼라인(misalign)이 발생한 경우를 도시한 단면도이다.
우선 도 13a 내지 도 13b를 참고하면, 다수의 핀(F1, F2)은 길이 방향을 따라서 길게 연장될 수 있다. 핀(F1, F2)은 기판(101)의 일부일 수도 있고, 기판(101)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다.
도면에서는, 예시적으로 핀(F1, F2)이 직육면체 형상으로 형성된 것으로 도시하였으나, 이에 한정되지 않는다. 즉, 핀(F1, F2)은 모따기된 형상일 수 있다. 즉, 모서리 부분이 둥글게 된 형상일 수도 있다. 핀(F1, F2)은 길이 방향을 따라서 길게 형성되어 있기 때문에, 장변과 단변을 포함할 수 있다. 핀(F1, F2)의 모서리 부분이 둥글게 되어 있어도, 본 발명이 속하는 당업자가 장변 및 단변을 구분할 수 있음은 자명하다.
핀(F1, F2)의 3면을 따라서 채널이 서로 연결되어 형성될 수도 있고, 핀의 서로 마주보는 2면에 채널이 형성될 수도 있다.
필드 절연막(110)은 서로 높이가 다른 제1 영역(111)과 제2 영역(112)을 포함할 수 있다. 제2 영역(112)의 높이는 H0이고, 제1 영역(111)의 높이는 H0 + H1 일 수 있다. 구체적으로 예를 들면, 제1 영역(111)은 핀(F1, F2)의 단변과 접하도록 형성되고, 제2 영역(112)은 핀(F1, F2)의 장변과 접하도록 형성될 수 있다. 제1 영역(111)은 더미 게이트(599) 아래에 형성되고, 제2 영역(112)은 노말 게이트(699_1, 699_2) 아래에 형성될 수 있다. 다르게 표현하면, 필드 절연막(110)의 일부(즉, 제1 영역(111))는 서로 마주보는 핀(예를 들어, F1과 F2사이)에 배치될 수 있다.
이러한 필드 절연막(110)은 산화막, 질화막, 산질화막 또는 이들의 조합막일 수 있다.
층간 절연막(110)은 제1 핀(F1), 제2 핀(F2) 및 필드 절연막(110) 상에 형성된다. 또한, 제1 핀(F1)의 일부를 노출하는 제1 트렌치(612)와, 필드 절연막(110)의 일부를 노출하는 제2 트렌치(512)를 포함할 수 있다.
제1 트렌치(612) 내에는 제1 노말 게이트(699_1)가 배치된다. 제1 노말 게이트(699_1)는 예를 들어, 도 4에 도시된 게이트 구조와 실질적으로 동일할 수 있으나, 이에 한정되지 않는다. 예를 들어, 도 3에 도시된 게이트 구조일 수도 있다.
제2 트렌치(512) 내에는, 필드 절연막(110) 상에 형성된 증착 절연막(535a), 증착 절연막(535a) 상에 형성된 게이트 절연막(530), 게이트 절연막(530) 상에 형성된 더미 게이트(599)가 배치될 수 있다.
한편, 다수의 더미 게이트(599)는 대응되는 필드 절연막(110)(즉, 필드 절연막(110)의 제1 영역(111)) 상에 형성될 수 있다. 특히, 각 더미 게이트(599)는 대응되는 제1 영역(111) 상에, 1개씩 형성될 수 있다. 더미 게이트(599)가 2개 이상 형성되지 않고, 더미 게이트(599)가 1개씩 형성됨에 따라, 레이아웃 크기를 줄일 수 있다.
또한, 도시된 것과 같이, 필드 절연막(110)의 제1 영역(111)의 상면은, 제1 핀(F1)의 상면(또는 제2 핀(F2)의 상면)보다 낮을 수 있다.
또한, 도시된 것과 같이, 제1 핀(F1)과 제2 핀(F2) 사이의 거리(W1)는, 더미 게이트(599)의 폭(W2)보다 클 수 있다. 따라서, 더미 게이트(599)가 제1 핀(F1)과 제2 핀(F2) 사이에 위치할 수 있도록 할 수 있다. 구체적으로, 더미 게이트(599)의 양 측벽에는 제1 스페이서(521) 및 제2 스페이서(522)가 배치된다. 여기서, 제1 스페이서(521)와 제1 핀(F1)의 측벽은 서로 이격되고, 제2 스페이서(522)와 제2 핀(F2)의 측벽은 서로 이격될 수 있다.
제1 핀(F1)의 상면에서 제1 노말 게이트(699_1)의 상면까지 높이(H3)는, 필드 절연막(110)(제1 영역(111))에서 제1 핀(F1)의 상면까지의 높이(H4)보다 낮을 수 있다.
한편, 제1 노말 게이트(699_1)의 양측에, 제1 핀(F1) 내에 형성된 제1 상승된(raised) 소오스/드레인(662)을 더 포함할 수 있다.
한편, 미스얼라인(misalign)이 발생하였을 경우, 더미 게이트(599)는 도 13d에 도시된 것과 같이 배치될 수 있다.
이러한 경우, 제2 트렌치(512)는 필드 절연막(110)의 일부뿐만 아니라, 제1 핀(F1)의 일부를 노출할 수 있다. 증착 절연막(535a)은 제2 트렌치(512) 내에 형성되어, 필드 절연막(110) 상과 제1 핀(F1)의 측벽에 형성될 수 있다. 또한, 게이트 절연막(530)은 증착 절연막(535a) 상에 형성될 수 있다. 또한, 더미 게이트(599)는 게이트 절연막(530) 상에 형성되어, 필드 절연막(110) 상과, 제1 핀(F1)의 측벽에 형성될 수 있다. 도시된 것과 같이, 증착 절연막(535a)은 제1 핀(F1)의 상면까지 연장되어 형성될 수 있다.
특히, 증착 절연막(535a)은 필드 절연막(110)의 상면에도 형성된다. 이러한 증착 절연막(535a)은 노말(normal) 핀형 트랜지스터의 결함 발생을 방지할 수 있다. 구체적으로, 더미 게이트(599)는 대체 공정(replacement process)를 통해서 제조될 수 있다. 즉, 희생 절연막(또는 증착 절연막)을 형성하고, 희생 게이트(또는 폴리 게이트)를 형성한 후, 희생 게이트의 주변을 둘러싸는 층간 절연막을 형성하고, 희생 게이트를 제거하여 층간 절연막 내에 트렌치를 형성한다. 희생 게이트를 제거할 때, 식각액(예를 들어, 암모니아수)을 사용할 수 있다. 만약, 희생 절연막(증착 절연막)이 필드 절연막(110)의 상면(더 자세하게는, 필드 절연막(110)과 제1 핀(F1)의 사이 영역)을 커버하지 않는다면, 식각액이 필드 절연막(110)과 제1 핀(F1)의 사이(도면부호 K 참조)를 파고 들어서, 식각액이 제1 핀(F1)의 측벽 또는 상승된 소오스/드레인(예를 들어, eSD)을 제거하게 된다. 하지만, 본 발명의 제9 실시예에 따른 반도체 장치(9)에서, 증착 절연막(535a)이 필드 절연막(110)의 상면에 형성되어 있기 때문에, 이러한 결함을 방지할 수 있다.
도 14a 및 도 14b는 본 발명의 제10 및 제11 실시예에 따른 반도체 장치를 설명하기 위한 개념도들이다.
먼저 도 14a을 참조하면, 본 발명의 제10 실시예에 따른 반도체 장치에서, SRAM 영역(620)과 로직 영역(610) 내에 서로 다른 트랜지스터(621, 611)가 배치될 수 있다. 예를 들어, 트랜지스터(621)는 금속 게이트와 기판(또는 필드 절연막) 사이에 증착 절연막이 부존재할 수 있다(도 7의 제3 영역(III)에 형성된 제3 트랜지스터(13) 참조). 트랜지스터(611)는 금속 게이트와 기판(또는 필드 절연막) 사이에 증착 절연막이 배치될 수 있다(도 7의 제1 영역(I)에 형성된 제1 트랜지스터(11) 참조). 트랜지스터(621)는 레귤러 전압에서 동작하는 트랜지스터이고, 트랜지스터(611)는 고전압에서 동작하는 트랜지스터일 수 있다.
도 14b를 참조하면, 본 발명의 제10 실시에에 따른 반도체 장치에서, 로직 영역(620) 내에 서로 다른 트랜지스터(623, 624)가 배치될 수 있다. 전술한 것과 같이, 트랜지스터(623)는 레귤러 전압에서 동작하는 트랜지스터이고, 트랜지스터(624)는 고전압에서 동작하는 트랜지스터일 수 있다.
도 15는 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 15를 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
본 발명의 몇몇 실시예에 따른 반도체 장치는 이러한 논리블록 중 적어도 하나에 사용될 수 있다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 본 발명의 실시예들에 따른 핀 전계효과 트랜지스터는 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
이하에서, 도 16 내지 도 21, 도 7을 이용하여, 본 발명의 제5 실시예에 따른 반도체 장치의 제조 방법을 설명한다. 도 16 내지 도 21은 본 발명의 제5 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
우선 도 16을 참조하면, 제1 영역(I)과 제3 영역(III)이 정의된 기판(100, 300)을 제공한다. 즉, 기판(100, 300) 내에 필드 절연막(105, 305)을 형성하여, 액티브 영역을 정의한다.
이어서, 필드 절연막(105, 305)이 형성된 기판(100, 300) 상에, 희생 절연막(119a, 319a)을 형성한다. 여기서, 희생 절연막(119a, 319a)은 증착(depostion) 방식에 의해서 형성된 절연막일 수 있다. 증착 방식은 CVD(Chemical Vapor Deposition), ALD(Atomic Layer Deposition) 등을 예로 들 수 있으나, 이에 한정되지 않는다.
이어서, 희생 절연막(119a, 319a) 상에, 희생 게이트층(129a, 329a)을 형성한다. 희생 게이트층(129a, 329a)은 예를 들어, 폴리실리콘으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
도 17을 참조하면, 희생 게이트층(129a, 329a)과 희생 절연막(119a, 319a)을 패터닝하여, 제1 영역(I)에 제1 희생 게이트 패턴(129)과 제1 희생 절연 패턴(119)을 형성하고, 제3 영역(III)에 제3 희생 게이트 패턴(329)과 제3 희생 절연 패턴(319)을 형성한다.
이어서, 제1 희생 게이트 패턴(129), 제1 희생 절연 패턴(119), 제3 희생 게이트 패턴(329), 제3 희생 절연 패턴(319)을 충분히 둘러싸도록, 층간 절연막(110, 310)을 형성한다. 이어서 층간 절연막(110, 310)을 평탄화하여, 제1 희생 게이트 패턴(129)의 상면과 제3 희생 게이트 패턴(329)의 상면이 노출되도록 한다.
도 18을 참조하면, 제1 및 제3 희생 게이트 패턴(129, 329)을 제거하여, 제1 및 제3 희생 절연 패턴(119, 319)을 노출한다.
도 19를 참조하면, 제1 및 제3 희생 절연 패턴(119, 319)을 제거하여, 필드 절연막(105, 305)의 상면을 노출하고, 제1 트렌치(112)와 제3 트렌치(312)를 형성한다. 여기서, 제1 및 제3 희생 절연 패턴(119, 319)을 제거하는 것은, 예를 들어, 습식 식각을 이용할 수 있다. 제1 및 제3 희생 절연 패턴(119, 319)은 증착 방식으로 형성되었기 때문에, 잔류물(residue)없이 쉽게 제거될 수 있다. 증착 방식이 아닌 다른 방식으로 형성된 절연 패턴(예를 들어, 열산화 방식, 듀얼 플라즈마 사용 방식, UV 플라즈마 사용 방식, 과산화수소 사용 방식 등)은, 제거시 잔류물이 생길 수 있다. 이러한 잔류물은 추후 공정에서 결함(defect)으로 작용할 수 있고, 반도체 장치의 동작 특성을 떨어뜨릴 수 있다.
도 20을 참조하면, 층간 절연막(110, 310)의 상면, 제1 트렌치(112)의 측벽과 바닥면, 제3 트렌치(312)의 측벽과 바닥면을 따라서 컨포말하게(conformally) 증착 절연막(135b, 335b)을 형성한다. 증착 방식은 CVD(Chemical Vapor Deposition), ALD(Atomic Layer Deposition) 등을 예로 들 수 있으나, 이에 한정되지 않는다.
도 21을 참조하면, 제3 영역(III)은 노출하고 제1 영역(I)을 커버하는 마스크(999)를 형성하고, 제3 영역(III)에 형성된 증착 절연막(335b)을 제거한다. 예를 들어, 증착 절연막(335b)을 제거하는 것은, 습식 식각을 이용할 수 있다. 증착 절연막(335b)은 증착 방식으로 형성되었기 때문에, 잔류물(residue)없이 쉽게 제거될 수 있다. 증착 방식이 아닌 다른 방식으로 형성된 절연 패턴(예를 들어, 열산화 방식, 듀얼 플라즈마 사용 방식, UV 플라즈마 사용 방식, 과산화수소 사용 방식 등)은, 제거시 잔류물이 생길 수 있다.
이어서, 마스크(999)를 제거한다.
다시 도 7을 참조하면, 도 21의 결과물 상에, 고유전체 물질층, N형 일함수 조절막용 금속층, 접착막용 금속층, 금속 게이트 패턴용 금속층을 순차적으로 형성하고, 층간 절연막(110, 310)의 상면이 노출되도록 평탄화한다. 그 결과, 제1 영역(I)에는 제1 금속 게이트 패턴(190), 제1 접착막(181), N형 일함수 조절막(170), 제1 게이트 절연막(130)이 형성되고, 제3 영역(III)에는 제3 금속 게이트 패턴(390), 제3 접착막(381), N형 일함수 조절막(370), 제3 게이트 절연막(330)이 형성된다.
도 22는 본 발명의 제6 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면이다. 설명의 편의상, 본 발명의 제5 실시예에 따른 반도체 장치의 제조 방법과 차이점을 위주로 설명한다. 구체적으로, 본 발명의 제6 실시예에 따른 반도체 장치의 제조 방법에서, 도 16 내지 도 18까지의 중간단계는 본 발명의 제5 실시예에 따른 반도체 장치의 제조 방법과 동일한다.
도 16에서와 같이, 기판(100, 300) 상에 희생 절연막(119a, 319a)과 희생 게이트층(129a, 329a)을 형성한다.
이어서, 도 17에서와 같이, 식각 공정을 수행하여 제1 희생 게이트 패턴(129), 제1 희생 절연 패턴(119), 제3 희생 게이트 패턴(329), 제3 희생 절연 패턴(319)을 형성한다. 제1 희생 게이트 패턴(129), 제1 희생 절연 패턴(119), 제3 희생 게이트 패턴(329), 제3 희생 절연 패턴(319)의 주변에 층간 절연막(110, 310)을 형성한다.
이어서, 도 18에서와 같이, 제1 및 제3 희생 게이트 패턴(129, 329)을 제거한다.
여기서, 도 22를 참조하면, 제3 영역(III)은 노출하고 제1 영역(I)을 커버하는 마스크(998)를 형성하고, 제3 영역(III)에 형성된 제3 희생 절연 패턴(319)을 제거한다. 예를 들어, 제3 희생 절연 패턴(319)을 제거하는 것은, 습식 식각을 이용할 수 있다. 제3 희생 절연 패턴(319)은 증착 방식으로 형성되었기 때문에, 잔류물(residue)없이 쉽게 제거될 수 있다. 증착 방식이 아닌 다른 방식으로 형성된 절연 패턴(예를 들어, 열산화 방식, 듀얼 플라즈마 사용 방식, UV 플라즈마 사용 방식, 과산화수소 사용 방식 등)은, 제거시 잔류물이 생길 수 있다. 제1 영역(I)에는 제1 희생 절연 패턴(119)이 남는다. 제1 희생 절연 패턴(119)이 도 8을 이용하여 설명했던 제1 증착 절연막(135a)로 사용된다.
이어서, 도 8을 참조하면, 도 22의 결과물 상에, 고유전체 물질층, N형 일함수 조절막용 금속층, 접착막용 금속층, 금속 게이트 패턴용 금속층을 순차적으로 형성하고, 층간 절연막(110, 310)의 상면이 노출되도록 평탄화한다. 그 결과, 제1 영역(I)에는 제1 금속 게이트 패턴(190), 제1 접착막(181), N형 일함수 조절막(170), 제1 게이트 절연막(130)이 형성되고, 제3 영역(III)에는 제3 금속 게이트 패턴(390), 제3 접착막(381), N형 일함수 조절막(370), 제3 게이트 절연막(330)이 형성된다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 105: 필드 절연막
110: 층간 절연막 112: 제1 트렌치
130: 제1 게이트 절연막 135: 제1 증착 절연막
199: 제1 금속 게이트

Claims (20)

  1. 기판 상의 제1 핀;
    상기 기판 상에 형성되고, 상기 제1 핀의 측벽 상에 형성되는 필드 절연막;
    상기 필드 절연막 및 상기 제1 핀 상에 형성되고, 상기 제1 핀의 적어도 일부를 노출하는 트렌치를 포함하는 층간 절연막;
    상기 트렌치의 양 측벽에 형성된 스페이서;
    상기 필드 절연막 상에, 상기 트렌치 내에 상기 스페이서 상으로 형성된 증착 절연막(deposition insulating layer);
    상기 증착 절연막 상에, 상기 트렌치 내에 형성된 게이트 절연막; 및
    상기 게이트 절연막 상에, 상기 트렌치 내에 형성된 금속 게이트를 포함하되,
    상기 제1 핀의 상면으로부터 상기 금속 게이트의 상면까지의 제1 높이는 상기 필드 절연막으로부터 상기 제1 핀의 상면까지의 제2 높이보다 작은 반도체 장치.
  2. 제 1항에 있어서,
    상기 증착 절연막은 상기 트렌치의 측벽 및 바닥면을 따라서 컨포말하게 형성된 반도체 장치.
  3. 제 1항에 있어서,
    상기 증착 절연막은 상기 트렌치의 바닥면에만 형성된 반도체 장치.
  4. 제 1항에 있어서,
    상기 게이트 절연막은 상기 트렌치의 측벽 및 바닥면을 따라서 컨포말하게 형성된 반도체 장치.
  5. 제 1항에 있어서,
    상기 금속 게이트는 상기 트렌치의 측벽과 바닥면을 따라서 컨포말하게 형성된 일함수 조절막을 포함하는 반도체 장치.
  6. 제 1항에 있어서,
    상기 기판은 III-V족 기판인 반도체 장치.
  7. 제 1항에 있어서,
    상기 금속 게이트의 채널은, SiGe 채널을 포함하는 반도체 장치.
  8. 기판 상의 제1 핀;
    상기 기판 상에 형성되고, 상기 제1 핀의 측벽 상에 형성되는 필드 절연막;
    상기 제1 핀의 적어도 일부를 노출하는 트렌치;
    상기 트렌치의 양 측벽에 형성된 스페이서;
    상기 스페이서 상에 형성된 증착 절연막;
    상기 필드 절연막과 접촉하고, 상기 트렌치 내에 형성된 산화막;
    상기 산화막 상에, 상기 트렌치 내에 형성된 금속 게이트를 포함하되,
    상기 제1 핀의 상면으로부터 상기 금속 게이트의 상면까지의 제1 높이는 상기 필드 절연막으로부터 상기 제1 핀의 상면까지의 제2 높이보다 작은 반도체 장치.
  9. 제 8항에 있어서,
    상기 산화막은 상기 트렌치의 측벽 및 바닥면을 따라서 컨포말하게 형성된 반도체 장치.
  10. 제1 동작전압을 갖는 제1 트랜지스터; 및
    상기 제1 동작전압보다 작은 제2 동작전압을 갖는 제2 트랜지스터를 포함하되,
    상기 제1 트랜지스터는 기판, 상기 기판 상의 제1 핀, 상기 기판 상에 형성되고 상기 제1 핀의 측벽 상에 형성되는 필드 절연막, 상기 제1 핀의 적어도 일부를 노출하는 트렌치, 상기 트렌치의 양 측벽에 형성된 스페이서, 상기 스페이서 상에 형성된 제1 두께의 제1 증착 절연막과, 상기 제1 증착 절연막 상에 형성된 제1 게이트 절연막과, 상기 제1 게이트 절연막 상에 형성된 제1 금속 게이트를 포함하되,
    상기 제1 핀의 상면으로부터 상기 금속 게이트의 상면까지의 제1 높이는 상기 필드 절연막으로부터 상기 제1 핀의 상면까지의 제2 높이보다 작고,
    상기 제2 트랜지스터는 제2 게이트 절연막과, 상기 제2 게이트 절연막 상에 형성된 제2 금속 게이트를 포함하는 반도체 장치.
  11. 제 10항에 있어서,
    상기 제2 게이트 절연막과 기판 사이에는 증착 절연막이 부존재하는 반도체 장치.
  12. 제 10항에 있어서,
    상기 제2 게이트 절연막과 기판 사이에 형성되고, 상기 제1 두께보다 얇은 제2 두께의 제2 증착 절연막을 더 포함하는 반도체 장치.
  13. 기판 상에 제1 핀을 형성하고,
    상기 기판 상, 그리고 상기 제1 핀의 측벽 상에 필드 절연막을 형성하고,
    상기 필드 절연막 및 상기 제1 핀 상에, 상기 제1 핀의 적어도 일부를 노출하는 트렌치를 포함하는 층간 절연막을 형성하고,
    상기 트렌치의 양 측벽에 형성된 스페이서;
    상기 필드 절연막 상에, 상기 트렌치 내에 상기 스페이서 상으로 형성된 증착 절연막(deposition insulating layer)을 형성하고,
    상기 증착 절연막 상에, 상기 트렌치 내에 게이트 절연막을 형성하고,
    상기 게이트 절연막 상에, 상기 트렌치 내에 금속 게이트를 형성하는 것을 포함하되,
    상기 제1 핀의 상면으로부터 상기 금속 게이트의 상면까지의 제1 높이는 상기 필드 절연막으로부터 상기 제1 핀의 상면까지의 제2 높이보다 작은 반도체 장치의 제조 방법.
  14. 제 13항에 있어서,
    상기 트렌치를 포함하는 층간 절연막을 형성하는 것은,
    상기 필드 절연막 상에 순차적으로 적층된 희생 절연막과 희생 게이트층을 형성하되, 상기 희생 절연막은 증착(deposition) 방식으로 형성하고,
    상기 희생 절연막과 상기 희생 게이트층을 패터닝하여, 희생 절연 패턴 및 희생 게이트 패턴을 형성하고,
    상기 희생 절연 패턴 및 상기 희생 게이트 패턴을 둘러싸는 층간 절연막을 형성하고,
    상기 희생 절연 패턴 및 상기 희생 게이트 패턴을 제거하여, 상기 트렌치를 완성하는 것을 포함하는 반도체 장치의 제조 방법.
  15. 기판 상에 제1 핀을 형성하고,
    상기 기판 상, 그리고 상기 제1 핀의 측벽 상에 필드 절연막을 형성하고,
    상기 제1 핀 상에 형성되고 상기 제1 핀의 적어도 일부를 노출하는 제1 트렌치와, 상기 필드 절연막 상에 형성되고 상기 필드 절연막의 적어도 일부를 노출하는 제2 트렌치를 포함하는 층간 절연막을 형성하고,
    상기 제1 트렌치의 측벽에 제1 스페이서를 형성하고,
    상기 제2 트렌치의 측벽에 제2 스페이서를 형성하고,
    상기 제1 트렌치의 측벽과 바닥면과 상기 제1 스페이서 상과, 상기 제2 트렌치의 측벽과 바닥면과 상기 제2 스페이서 상에, 상기 층간 절연막의 상면에 증착 절연막을 형성하고,
    상기 증착 절연막 상에, 상기 제1 트렌치 및 상기 제2 트렌치 내에 고유전체 물질층 및 금속층을 순차적으로 형성하고,
    상기 금속층, 상기 고유전체 물질층, 상기 증착 절연막을 평탄화하는 것을 포함하되,
    상기 제1 핀의 상면으로부터 상기 금속층의 상면까지의 제1 높이는 상기 필드 절연막으로부터 상기 제1 핀의 상면까지의 제2 높이보다 작은 반도체 장치의 제조 방법.
  16. 제 15항에 있어서,
    상기 제1 트렌치와 상기 제2 트렌치를 포함하는 층간 절연막을 형성하는 것은,
    상기 기판 상에 증착 방식으로 희생 절연막을 형성하고,
    상기 희생 절연막 상에 희생 게이트층을 형성하고,
    상기 희생 게이트층과 상기 희생 절연막을 패터닝하여, 제1 희생 게이트 패턴, 제1 희생 절연 패턴, 제2 희생 게이트 패턴 및 제2 희생 절연 패턴을 형성하고,
    상기 제1 희생 게이트 패턴, 상기 제1 희생 절연 패턴, 상기 제2 희생 게이트 패턴 및 상기 제2 희생 절연 패턴의 주변에 층간 절연막을 형성하고,
    상기 제1 희생 게이트 패턴, 상기 제1 희생 절연 패턴, 상기 제2 희생 게이트 패턴, 상기 제2 희생 절연 패턴을 제거하여, 상기 제1 트렌치 및 상기 제2 트렌치를 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  17. 제1 영역과 제2 영역이 정의된 기판을 제공하고,
    상기 제1 영역 상에 제1 핀을 형성하고,
    상기 제1 영역에 제1 희생 절연 패턴 및 제1 희생 게이트 패턴을 형성하고, 상기 제2 영역에 제2 희생 절연 패턴 및 제2 희생 게이트 패턴을 형성하고,
    상기 제1 희생 절연 패턴, 제1 희생 게이트 패턴, 제2 희생 절연 패턴 및 제2 희생 게이트 패턴의 주변, 그리고 상기 제1 핀의 측벽과 상기 기판 상에 필드 절연막을 형성하고,
    상기 제1 희생 절연 패턴, 제1 희생 게이트 패턴, 제2 희생 절연 패턴 및 제2 희생 게이트 패턴의 주변, 그리고 상기 제1 핀과 상기 필드 절연막 상에 상기 제1 핀의 적어도 일부를 노출하는 층간 절연막을 형성하고,
    상기 제2 희생 절연 패턴, 제1 희생 게이트 패턴 및 상기 제2 희생 게이트 패턴을 제거하고,
    상기 제1 영역 내의 상기 제1 희생 절연 패턴 상에, 제1 게이트 절연막 및 제1 금속 게이트를 형성하고, 상기 제2 영역 내에 제2 게이트 절연막 및 제2 금속 게이트를 형성하고,
    상기 제1 게이트 절연막 및 상기 제1 금속 게이트 상의 양 측벽에 제1 스페이서를 형성하고,
    상기 제2 게이트 절연막 및 상기 제2 금속 게이트 상의 양 측벽에 제2 스페이서를 형성하고,
    상기 제1 스페이서 상에 제1 증착 절연막을 형성하고,
    상기 제2 스페이서 상에 제2 증착 절연막을 형성하는 것을 포함하되,
    상기 제1 핀의 상면으로부터 상기 제1 금속 게이트의 상면까지의 제1 높이는 상기 필드 절연막으로부터 상기 제1 핀의 상면까지의 제2 높이보다 작은 반도체 장치의 제조 방법.
  18. 기판 상에, 길이 방향으로 서로 나란하게 형성된 제1 핀과 제2 핀;
    상기 기판 상에, 상기 제1 핀과 상기 제2 핀에 사이에 배치된 필드 절연막;
    상기 제1 핀, 제2 핀 및 상기 필드 절연막 상에 형성되고, 상기 제1 핀의 일부를 노출하는 제1 트렌치와, 상기 필드 절연막의 일부를 노출하는 제2 트렌치를 포함하는 층간 절연막;
    상기 제1 트렌치 내에 형성된 제1 노말 게이트(normal gate);
    상기 제2 트렌치의 측벽에 형성된 스페이서; 및
    상기 제2 트렌치 내에 형성되고 상기 스페이서 상에 형성되어, 상기 필드 절연막 상에 형성된 증착 절연막;
    상기 증착 절연막 상에, 상기 제2 트렌치 내에 형성된 게이트 절연막; 및
    상기 게이트 절연막 상에, 상기 제2 트렌치 내에 형성된 더미 게이트를 포함하되,
    상기 제1 핀의 상면으로부터 상기 제1 노말 게이트의 상면까지의 제1 높이는 상기 필드 절연막으로부터 상기 제1 핀의 상면까지의 제2 높이보다 작은 반도체 장치.
  19. 기판 상에, 길이 방향으로 서로 나란하게 형성된 제1 핀과 제2 핀;
    상기 기판 상에, 상기 제1 핀과 상기 제2 핀에 사이에 배치된 필드 절연막;
    상기 제1 핀, 제2 핀 및 상기 필드 절연막 상에 형성되고, 상기 제1 핀의 일부를 노출하는 제1 트렌치와, 상기 제1 핀과 상기 필드 절연막의 일부를 노출하는 제2 트렌치를 포함하는 층간 절연막;
    상기 제1 트렌치 내에 형성된 제1 노말 게이트(normal gate);
    상기 제2 트렌치의 측벽에 형성된 스페이서; 및
    상기 제2 트렌치 내에 형성되고 상기 스페이서 상에 형성되어, 상기 필드 절연막 상과 상기 제1 핀의 측벽에 형성된 증착 절연막;
    상기 증착 절연막 상에 형성된 게이트 절연막; 및
    상기 게이트 절연막 상에 형성되어, 상기 필드 절연막 상과, 상기 제1 핀의 측벽에 형성된 더미 게이트를 포함하되,
    상기 제1 핀의 상면으로부터 상기 제1 노말 게이트의 상면까지의 제1 높이는 상기 필드 절연막으로부터 상기 제1 핀의 상면까지의 제2 높이보다 작은 반도체 장치.
  20. 기판 상의 제1 핀;
    상기 기판 상에 형성되고, 상기 제1 핀의 측벽 상에 형성되는 필드 절연막;
    상기 기판과 상기 필드 절연막 상에 형성되고, 상기 제1 핀의 적어도 일부를 노출하는 트렌치를 포함하는 층간 절연막;
    상기 필드 절연막에 의해 정의되고, 상기 제1 핀을 포함하는 액티브 영역;
    상기 필드 절연막과 상기 액티브 영역 상에 길게 연장되어 형성되고, 다층의 기능막이 적층되어 형성된 게이트 구조체로서;
    상기 게이트 구조체의 측벽 상에 형성된 스페이서;
    상기 필드 절연막 상과 상기 게이트 구조체와 상기 스페이서 사이에 형성된 증착 절연막; 및
    상기 필드 절연막 상에 형성된 상기 게이트 구조체의 다층의 기능막 적층 순서와, 상기 액티브 영역 상에 형성된 상기 게이트 구조체의 다수의 기능막 적층 순서는 서로 동일하며,
    상기 제1 핀의 상면으로부터 상기 게이트 구조체의 상면까지의 제1 높이는 상기 필드 절연막으로부터 상기 제1 핀의 상면까지의 제2 높이보다 작은 반도체 장치.
KR1020130062804A 2013-05-31 2013-05-31 반도체 장치 및 그 제조 방법 KR102078187B1 (ko)

Priority Applications (6)

Application Number Priority Date Filing Date Title
KR1020130062804A KR102078187B1 (ko) 2013-05-31 2013-05-31 반도체 장치 및 그 제조 방법
US14/168,028 US9536878B2 (en) 2013-05-31 2014-01-30 Semiconductor devices and fabricating methods thereof
TW103111506A TWI615951B (zh) 2013-05-31 2014-03-27 半導體裝置及其製造方法
CN201410225077.9A CN104218085B (zh) 2013-05-31 2014-05-26 半导体器件及其制造方法
US15/394,865 US9954066B2 (en) 2013-05-31 2016-12-30 Semiconductor devices and fabricating methods thereof
US15/943,024 US10497788B2 (en) 2013-05-31 2018-04-02 Semiconductor devices and fabricating methods thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130062804A KR102078187B1 (ko) 2013-05-31 2013-05-31 반도체 장치 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20140141258A KR20140141258A (ko) 2014-12-10
KR102078187B1 true KR102078187B1 (ko) 2020-02-17

Family

ID=51984158

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130062804A KR102078187B1 (ko) 2013-05-31 2013-05-31 반도체 장치 및 그 제조 방법

Country Status (4)

Country Link
US (3) US9536878B2 (ko)
KR (1) KR102078187B1 (ko)
CN (1) CN104218085B (ko)
TW (1) TWI615951B (ko)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102017625B1 (ko) * 2013-05-10 2019-10-22 삼성전자주식회사 반도체 장치 및 그 제조방법
KR102073967B1 (ko) 2013-07-30 2020-03-02 삼성전자주식회사 전계 효과 트랜지스터를 포함하는 반도체 소자
US9287262B2 (en) 2013-10-10 2016-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Passivated and faceted for fin field effect transistor
KR102158962B1 (ko) * 2014-05-08 2020-09-24 삼성전자 주식회사 반도체 장치 및 그 제조 방법
EP3235009A4 (en) 2014-12-19 2018-07-25 INTEL Corporation Selective deposition utilizing sacrificial blocking layers for semiconductor devices
KR102262834B1 (ko) * 2014-12-24 2021-06-08 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102290685B1 (ko) * 2015-06-04 2021-08-17 삼성전자주식회사 반도체 장치
US10008493B2 (en) * 2015-06-08 2018-06-26 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
US10050147B2 (en) * 2015-07-24 2018-08-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
KR102402761B1 (ko) 2015-10-30 2022-05-26 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US9673331B2 (en) * 2015-11-02 2017-06-06 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and formation method of semiconductor device structure
US9577036B1 (en) 2015-11-12 2017-02-21 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET isolation structure and method for fabricating the same
US10020304B2 (en) * 2015-11-16 2018-07-10 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor, semiconductor device and fabricating method thereof
US9466693B1 (en) 2015-11-17 2016-10-11 International Business Machines Corporation Self aligned replacement metal source/drain finFET
US10079302B2 (en) 2015-12-28 2018-09-18 International Business Machines Corporation Silicon germanium fin immune to epitaxy defect
KR102460862B1 (ko) * 2016-08-04 2022-10-28 삼성전자주식회사 반도체 장치
JPWO2018178793A1 (ja) * 2017-03-29 2020-02-06 株式会社半導体エネルギー研究所 半導体装置、半導体装置の作製方法
US10490649B2 (en) * 2017-05-30 2019-11-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating semiconductor device with adhesion layer
KR102553778B1 (ko) * 2018-05-23 2023-07-10 삼성전자주식회사 반도체 소자
US11060397B2 (en) 2018-06-19 2021-07-13 Baker Hughes, A Ge Company, Llc Disposing a carrier downhole in a wellbore to evaluate an earth formation
US11205647B2 (en) 2019-06-28 2021-12-21 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
US11824100B2 (en) 2021-01-22 2023-11-21 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structure of semiconductor device and method of forming same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007505482A (ja) * 2003-09-09 2007-03-08 インターナショナル・ビジネス・マシーンズ・コーポレーション 集積回路のトランジスタにおける金属ゲート構造および形成方法（高性能デバイスの金属置換ゲートのための構造および方法）
US20120161251A1 (en) * 2010-12-22 2012-06-28 Haverty Michael G Transistor channel mobility using alternate gate dielectric materials

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4491858B2 (ja) 1999-07-06 2010-06-30 ソニー株式会社 半導体装置の製造方法
KR100372642B1 (ko) 2000-06-29 2003-02-17 주식회사 하이닉스반도체 다마신 공정을 이용한 반도체 소자의 제조방법
KR20030048214A (ko) * 2001-12-11 2003-06-19 주식회사 하이닉스반도체 이중 금속 게이트 전극을 가지는 반도체 소자의 제조 방법
US7148548B2 (en) 2004-07-20 2006-12-12 Intel Corporation Semiconductor device with a high-k gate dielectric and a metal gate electrode
US7902058B2 (en) 2004-09-29 2011-03-08 Intel Corporation Inducing strain in the channels of metal gate transistors
US7361958B2 (en) 2004-09-30 2008-04-22 Intel Corporation Nonplanar transistors with metal gate electrodes
JP4501965B2 (ja) 2006-10-16 2010-07-14 ソニー株式会社 半導体装置の製造方法
JP5326274B2 (ja) 2007-01-09 2013-10-30 ソニー株式会社 半導体装置および半導体装置の製造方法
KR101374317B1 (ko) * 2007-08-23 2014-03-14 삼성전자주식회사 저항 소자를 갖는 반도체 장치 및 그 형성방법
KR101552971B1 (ko) * 2009-03-26 2015-09-14 삼성전자주식회사 반도체 장치 및 그 제조 방법
US8288296B2 (en) 2010-04-20 2012-10-16 International Business Machines Corporation Integrated circuit with replacement metal gates and dual dielectrics
US8729627B2 (en) * 2010-05-14 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel integrated circuit devices
KR101781620B1 (ko) 2010-09-01 2017-09-25 삼성전자주식회사 모오스 트랜지스터의 제조방법
US9698054B2 (en) 2010-10-19 2017-07-04 Taiwan Semiconductor Manufacturing Company, Ltd. Strained structure of a p-type field effect transistor
KR20120057818A (ko) * 2010-11-29 2012-06-07 삼성전자주식회사 반도체 장치 제조 방법
US8334198B2 (en) 2011-04-12 2012-12-18 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a plurality of gate structures
US8691650B2 (en) * 2011-04-14 2014-04-08 International Business Machines Corporation MOSFET with recessed channel film and abrupt junctions
US8952458B2 (en) 2011-04-14 2015-02-10 Taiwan Semiconductor Manufacturing Company, Ltd. Gate dielectric layer having interfacial layer and high-K dielectric over the interfacial layer
US20120292708A1 (en) 2011-05-20 2012-11-22 Broadcom Corporation Combined Substrate High-K Metal Gate Device and Oxide-Polysilicon Gate Device, and Process of Fabricating Same
KR20120140112A (ko) 2011-06-20 2012-12-28 삼성전자주식회사 반도체 장치의 제조 방법
US9013003B2 (en) * 2012-12-27 2015-04-21 United Microelectronics Corp. Semiconductor structure and process thereof
US9196542B2 (en) * 2013-05-22 2015-11-24 United Microelectronics Corp. Method for manufacturing semiconductor devices

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007505482A (ja) * 2003-09-09 2007-03-08 インターナショナル・ビジネス・マシーンズ・コーポレーション 集積回路のトランジスタにおける金属ゲート構造および形成方法（高性能デバイスの金属置換ゲートのための構造および方法）
US20120161251A1 (en) * 2010-12-22 2012-06-28 Haverty Michael G Transistor channel mobility using alternate gate dielectric materials

Also Published As

Publication number Publication date
CN104218085B (zh) 2019-01-22
US9954066B2 (en) 2018-04-24
US20180226475A1 (en) 2018-08-09
KR20140141258A (ko) 2014-12-10
TWI615951B (zh) 2018-02-21
US9536878B2 (en) 2017-01-03
US20170110547A1 (en) 2017-04-20
CN104218085A (zh) 2014-12-17
US20140353719A1 (en) 2014-12-04
TW201445710A (zh) 2014-12-01
US10497788B2 (en) 2019-12-03

Similar Documents

Publication Publication Date Title
KR102078187B1 (ko) 반도체 장치 및 그 제조 방법
KR102065973B1 (ko) 반도체 장치 및 그 제조 방법
KR102262887B1 (ko) 반도체 장치 및 그 제조 방법
KR102188194B1 (ko) 반도체 장치 및 이의 제조 방법
KR102212267B1 (ko) 반도체 장치 및 그 제조 방법
KR102158963B1 (ko) 반도체 장치 및 그 제조 방법
US10014227B2 (en) Semiconductor device having strained fin structure and method of making the same
US9793175B2 (en) FinFET devices having gate dielectric structures with different thicknesses on same semiconductor structure
KR102066848B1 (ko) 반도체 소자 및 그 제조 방법
KR102197402B1 (ko) 반도체 장치 제조 방법
CN106601605B (zh) 栅极堆叠结构、nmos器件、半导体装置及其制造方法
KR101851259B1 (ko) 반도체 장치 및 이의 제조 방법
KR20160059861A (ko) 반도체 소자 및 이의 제조 방법
KR20150000546A (ko) 반도체 소자 및 이의 제조 방법
KR20140047920A (ko) 반도체 장치 및 그 제조 방법
KR20140000087A (ko) 반도체 장치 및 그 제조 방법
US9240409B2 (en) Semiconductor device and method for fabricating the same
US9023704B2 (en) Method for fabricating a semiconductor device
KR20160079600A (ko) 반도체 소자 및 그 제조 방법
KR102172712B1 (ko) 반도체 장치의 제조 방법 및 그 제조 방법에 의해 제조된 반도체 장치
KR102280238B1 (ko) 반도체 소자 제조 방법
KR102421320B1 (ko) 반도체 장치 및 이의 제조 방법
KR102382555B1 (ko) 반도체 장치
CN107785259B (zh) 一种半导体器件及制备方法、电子装置
KR20140130911A (ko) 반도체 소자 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant