KR102460862B1 - 반도체 장치 - Google Patents

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Abstract

필드 절연막 상의 게이트 전극의 측벽 및 하면을 둘러싸는 스페이서 구조체를 형성하여, 신뢰성 및 동작 특성을 개선할 수 있는 반도체 장치를 제공하는 것이다. 상기 반도체 장치는 기판 상에 형성된 필드 절연막, 상기 필드 절연막과 이격되도록 형성된 게이트 전극, 상기 게이트 전극의 측벽 및 하면을 둘러싸고, 상기 필드 절연막과 이격되는 제1 스페이서 구조체, 및 상기 게이트 전극과 오버랩되는 상기 필드 절연막의 상면에 형성되는 제2 스페이서 구조체를 포함한다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 형상의 실리콘 바디(body)를 형성하고 실리콘 바디의 표면 위에 게이트를 형성하는 멀티-게이트(multi-gate) 트랜지스터가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하려는 과제는, 필드 절연막 상의 게이트 전극의 측벽 및 하면을 둘러싸는 스페이서 구조체를 형성하여, 신뢰성 및 동작 특성을 개선할 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양(aspect)은, 기판 상에 형성된 필드 절연막, 상기 필드 절연막과 이격되도록 형성된 게이트 구조체, 상기 게이트 구조체의 측벽 및 하면을 둘러싸고, 상기 필드 절연막과 격되는 제1 스페이서 구조체, 및 상기 게이트 구조체와 오버랩되는 상기 필드 절연막의 상면에 형성되는 제2 스페이서 구조체를 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 태양은, 기판 상에, 서로 인접한 제1 핀형 패턴 및 제2 핀형 패턴, 상기 제1 핀형 패턴 및 상기 제2 핀형 패턴 사이의 상기 기판 상에, 상기 제1 핀형 패턴의 일부 및 상기 제2 핀형 패턴의 일부를 덮는 필드 절연막, 상기 필드 절연막 상에, 상기 제1 핀형 패턴 및 상기 제2 핀형 패턴과 교차하고, 서로 인접하는 제1 게이트 구조체 및 제2 게이트 구조체, 및 상기 제1 및 제2 게이트 구조체와 상기 필드 절연막이 오버랩 되는 영역의 상기 제1 및 제2 게이트 구조체의 하면에 형성되고, 상기 필드 절연막과 이격되는 제1 스페이서 구조체를 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은, 제1 영역과 제2 영역을 포함하는 기판, 상기 제1 영역 상에 형성된 제1 필드 절연막, 상기 제2 영역 상에 형성된 제2 필드 절연막, 상기 제1 필드 절연막과 이격되도록 형성된 제1 게이트 구조체, 상기 제2 필드 절연막과 이격되도록 형성된 제2 게이트 구조체, 상기 제1 게이트 구조체의 측벽 및 하면을 둘러싸고, 상기 제1 게이트 구조체의 하부에 위치하는 상기 제1 필드 절연막과 이격되는 제1 스페이서 구조체, 및 상기 제2 게이트 구조체의 측벽 및 하면을 둘러싸고, 상기 제2 게이트 구조체의 하부에 위치하는 상기 제2 필드 절연막과 이격되는 제2 스페이서 구조체를 포함하되, 상기 제1 스페이서 구조체와 상기 제2 스페이서 구조체는, 서로 다른 두께로 형성된다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 2a 및 도 2b는 도 1의 A - A 및 B - B를 따라서 절단한 예시적인 단면도들이다.
도 3a 및 도 3b는 도 1의 C - C를 따라서 절단한 예시적인 단면도들이다.
도 4a 및 도 4b는 도 1의 S 영역을 확대하여 표시한 부분 확대도이다.
도 5는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 6은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 7은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 8은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 9는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 10은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 11은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 12는 도 11의 B1 - B1 및 B2 - B2를 따라서 절단한 예시적인 단면도들이다.
도 13은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 14는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 15 내지 도 23은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하는 중간단계 도면들이다.
이하에서, 도 1 내지 도 23를 이용하여, 본 발명의 몇몇 실시예에 따른 반도체 장치 및 반도체 장치 제조 방법에 대해 설명한다.
도 1은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 2a 및 도 2b는 도 1의 A - A 및 B - B를 따라서 절단한 예시적인 단면도들이다. 도 3a 및 도 3b는 도 1의 C - C를 따라서 절단한 예시적인 단면도들이다. 도 4a 및 도 4b는 도 1의 S 영역을 확대하여 표시한 부분 확대도이다.
도 1 내지 도 4b을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 기판(100)과, 필드 절연막(105)과, 제1 핀형 패턴(F1)과, 제2 핀형 패턴(F2)과, 제1 게이트 구조체(128)과, 제2 게이트 구조체(228)과, 게이트 스페이서(300)와, 제1 스페이서 구조체(302)와, 제2 스페이서 구조체(304)와, 에피택셜 패턴(140)을 포함할 수 있다.
제1 게이트 구조체(128)는 제1 게이트 전극(120)과 제1 게이트 절연막(125)을 포함하고, 제2 게이트 구조체(228)는 제2 게이트 전극(220)과 제2 게이트 절연막(225)을 포함할 수 있다.
기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.
제1 핀형 패턴(F1)은 기판(100) 상에, 제1 방향(X)을 따라서 길게 연장될 수 있다. 제1 핀형 패턴(F1)은 기판(100)으로부터 돌출되어 있을 수 있다.
제2 핀형 패턴(F2)은 기판(100) 상에, 제1 방향(X)을 따라서 길게 연장될 수 있다. 제2 핀형 패턴(F2)은 기판(100)으로부터 돌출되어 있을 수 있다.
제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2)은 서로 인접하여 형성될 수 있다. 제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2)은 서로 나란하게 형성될 수 있다. 즉, 제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2)은 제2 방향(Y)으로 배열되어 있을 수 있다.
좀 더 구체적으로, 제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2)은 제1 방향(X)으로 연장되는 장변과, 제2 방향(Y)으로 연장되는 단변을 각각 포함할 수 있다. 제1 핀형 패턴(F1)의 장변 및 제2 핀형 패턴(F2)의 장변은 서로 마주볼 수 있다.
제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2)은 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다.
제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2)은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
구체적으로, IV-IV족 화합물 반도체를 예로 들면, 제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2)은 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다.
III-V족 화합물 반도체를 예로 들면, 제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2)은 III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2)은 실리콘을 포함하는 실리콘 핀형 패턴인 것으로 설명한다.
도 1 내지 도 4b를 이용하여 설명하는 반도체 장치에서, 제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2)은 서로 동일한 타입의 트랜지스터의 채널 영역을 포함할 수 있다.
필드 절연막(105)은 기판(100) 상에 형성될 수 있다. 필드 절연막(105)은 제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2) 사이에 형성될 수 있다.
필드 절연막(105)은 제1 핀형 패턴(F1)의 일부 및 제2 핀형 패턴(F2)의 일부를 덮을 수 있다. 필드 절연막(105)은 제1 핀형 패턴(F1)의 측벽 일부 및 제2 핀형 패턴(F2)의 측벽 일부를 덮을 수 있다. 본 발명의 몇몇 실시예에서, 필드 절연막(105)은 제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2)의 측벽 하부와 기판(100)의 상면을 덮고, 제1 게이트 전극(120)의 하면 또는 제2 게이트 전극(220)의 하면과는 이격될 수 있다. 즉, 제1 게이트 전극(120) 또는 제2 게이트 전극(220)는 필드 절연막(105)과 접하지 않을 수 있다.
이후 자세히 후술하겠으나, 제1 게이트 전극(120) 또는 제2 게이트 전극(220)는 필드 절연막(105) 사이에는 제1 스페이서 구조체(302), 제2 스페이서 구조체(304) 또는 제3 스페이서 구조체(306)가 형성될 수 있다.
필드 절연막(105)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 저유전율 물질 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Torene SilaZene), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
또한, 도면에 명확히 도시하지는 않았으나, 필드 절연막(105)은 제1 핀형 패턴(F1) 및 필드 절연막(105)과, 제2 핀형 패턴(F2) 및 필드 절연막(105) 사이에 형성되는 적어도 하나 이상의 필드 라이너막을 더 포함할 수도 있다.
필드 절연막(105)이 필드 라이너막을 더 포함할 경우, 필드 라이너막은 폴리 실리콘, 비정질 실리콘, 실리콘 산질화물, 실리콘 질화물, 실리콘 산화물 중 적어도 하나를 포함할 수 있다.
제1 게이트 전극(120) 및 제2 게이트 전극(220)은 각각 제2 방향(Y)으로 연장될 수 있다. 제1 게이트 전극(120) 및 제2 게이트 전극(220)은 각각 제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2)과 교차하도록 형성될 수 있다. 제1 게이트 전극(120) 및 제2 게이트 전극(220)은 서로 인접하여 형성될 수 있다.
제1 게이트 전극(120) 및 제2 게이트 전극(220)은 제1 핀형 패턴(F1), 제2 핀형 패턴(F2) 상에 형성될 수 있다. 제1 게이트 전극(120) 및 제2 게이트 전극(220)은 각각 필드 절연막(105)의 상면보다 위로 돌출된 제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2)을 감쌀 수 있다.
여기에서, 필드 절연막(105)의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.
필드 절연막(105) 상에 위치하는 제1 게이트 전극(120) 및 제2 게이트 전극(220)은. 필드 절연막(105)과 접하지 않도록, 즉, 필드 절연막(105)과 이격되도록 형성될 수 있다.
제1 게이트 전극(120) 및 제2 게이트 전극(220)은 각각 예를 들어, 티타늄 질화물(TiN), 탄탈륨 탄화물(TaC), 탄탈륨 질화물(TaN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 실리콘 질화물(TaSiN), 탄탈륨 티타늄 질화물(TaTiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 알루미늄 질화물(TaAlN), 텅스텐 질화물(WN), 루테늄(Ru), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄질화물(TiAlC-N), 티타늄 알루미늄 탄화물(TiAlC), 티타늄 탄화물(TiC), 탄탈륨 탄질화물(TaCN), 텅스텐(W), 알루미늄(Al), 구리(Cu), 코발트(Co), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 백금(Pt), 니켈 백금(Ni-Pt), 니오븀(Nb), 니오븀 질화물(NbN), 니오븀 탄화물(NbC), 몰리브덴(Mo), 몰리브덴 질화물(MoN), 몰리브덴 탄화물(MoC), 텅스텐 탄화물(WC), 로듐(Rh), 팔라듐(Pd), 이리듐(Ir), 오스뮴(Os), 은(Ag), 금(Au), 아연(Zn), 바나듐(V) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 게이트 전극(120) 및 제2 게이트 전극(220)은 각각 도전성 금속 산화물, 도전성 금속 산질화물 등을 포함할 수 있고, 상술한 물질이 산화된 형태를 포함할 수도 있다.
제1 게이트 전극(120) 및 제2 게이트 전극(220)은 예를 들어, 리플레이스먼트 공정(replacement process)(또는 게이트 라스트 공정(gate last process))을 통해서 형성될 수 있으나, 이에 한정되는 것은 아니다.
게이트 스페이서(300)는 제1 게이트 전극(120) 또는 제2 게이트 전극(220)의 측벽 상에 형성될 수 있다. 게이트 스페이서(300)는 제1 게이트 전극(120) 또는 제2 게이트 전극(220) 의 적어도 일 측에 배치될 수 있다. 구체적으로, 게이트 스페이서(300)는 도 2a에 도시된 것과 같이 제1 게이트 전극(120) 또는 제2 게이트 전극(220)의 양 측에 배치될 수 있다. 도 2a에서는 게이트 스페이서(300)의 일 측면을 I자형으로 도시하였으나, 본 발명이 이에 제한되는 것은 아니다. 게이트 스페이서(300)의 형상은 이와 다르게 얼마든지 변형될 수 있다. 예를 들어, 본 발명의 몇몇 실시예에서, 게이트 스페이서(300)의 형상은 도시된 것과 달리 곡선또는 L자형 등으로 변형될 수 있다.
게이트 스페이서(300)는 복수의 스페이서 레이어로 포함할 수 있다. 도 1 내지 도 4b를 이용하여 설명하는 반도체 장치에서, 게이트 스페이서(300)는 제1 스페이서 레이어(310)와 제2 스페이서 레이어(320)를 포함할 수 있다.
제1 스페이서 레이어(310)는 제1 게이트 구조체(128) 또는 제2 게이트 구조체(228)의 측벽을 따라 형성될 수 있다. 구체적으로, 제1 스페이서 레이어(310)는 제1 게이트 구조체(128) 또는 제2 게이트 구조체(228)의 측벽에 접하도록 형성될 수 있다. 제1 스페이서 레이어(310)는 컨포멀하게 형성될 수 있다.
마찬가지로, 제2 스페이서 레이어(320)도 제1 게이트 구조체(128) 또는 제2 게이트 구조체(228)의 측벽을 따라 형성되며, 제1 스페이서 레이어(310)의 외면을 따라 형성될 수 있다. 제2 스페이서 레이어(320)도 컨포멀하게 형성될 수 있다.
제1 스페이서 레이어(310) 및 제2 스페이서 레이어(320)는 각각 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
또한, 제1 스페이서 레이어(310)와 제2 스페이서 레이어(320)는 서로 다른 물질을 포함할 수 있다. 예를 들어, 제1 스페이서 레이어(310)는 실리콘 질화물(SiN)을 포함하고, 제2 스페이서 레이어(320)는 실리콘 산탄질화물(SiOCN)을 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
도 2a에서, 제1 스페이서 구조체(302)는 제1 게이트 구조체(128) 또는 제2 게이트 구조체(228)의 측벽 및 하면을 둘러싸도록 형성될 수 있다. 구체적으로, 제1 스페이서 구조체(302)는 B-B 컷 단면을 기준으로, 제1 게이트 구조체(128) 또는 제2 게이트 구조체(228)의 양측벽과 하면을 완전히 둘러쌀 수 있다. 이때, 제1 스페이서 레이어(310)는 필드 절연막(105)과 이격될 수 있다. 제1 스페이서 구조체(302)는 제1 게이트 전극(120) 또는 제2 게이트 전극(220)의 측벽 및 하면을 따라 컨포멀하게 형성될 수 있다.
제1 스페이서 구조체(302)는 복수의 스페이서 레이어를 포함할 수 있다. 도 1 내지 도 4b를 이용하여 설명하는 반도체 장치에서, 제1 스페이서 구조체(302)는 제1 스페이서 상부 레이어(310U)와 제2 스페이서 상부 레이어(320U)를 포함할 수 있다.
제1 스페이서 상부 레이어(310U)는 제1 게이트 구조체(128) 또는 제2 게이트 구조체(228)에 접하고, 제2 스페이서 상부 레이어(320U)는 제1 스페이서 상부 레이어(310U)의 외면을 따라 형성될 수 있다. 즉, 제1 스페이서 상부 레이어(310U)는 제1 스페이서 구조체(302)의 내측에, 제2 스페이서 상부 레이어(320U)는 제1 스페이서 구조체(302)의 외측에 배치될 수 있다.
제1 스페이서 상부 레이어(310U)와 제2 스페이서 상부 레이어(320U)는 각각 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
또한, 제1 스페이서 상부 레이어(310U)와 제2 스페이서 상부 레이어(320U)는 서로 다른 물질을 포함할 수 있다. 구체적으로, 제1 스페이서 상부 레이어(310U)는 제1 스페이서 레이어(310)와 동일한 물질을 포함하며, 동일한 공정에서 형성될 수 있다. 마찬가지로, 제2 스페이서 상부 레이어(320U)는 제2 스페이서 레이어(320)와 동일한 물질을 포함하며, 동일한 공정에서 형성될 수 있다.
제2 스페이서 구조체(304)는 제1 스페이서 구조체(302)와 제1 게이트 구조체(128) 또는 제2 게이트 구조체(228)의 하부에 형성될 수 있다. 제2 스페이서 구조체(304)는 필드 절연막(105) 상에 형성될 수 있으며, 제2 스페이서 구조체(304)는 필드 절연막(105)의 상면에 접하도록 형성될 수 있다. 구체적으로, 제2 스페이서 구조체(304)는 제1 스페이서 구조체(302)와 제1 게이트 구조체(128) 또는 제2 게이트 구조체(228)과 오버랩되는 필드 절연막(105)의 상면에만 형성될 수 있다. 즉, 제2 스페이서 구조체(304)는 필드 절연막(105)의 적어도 일부에는 미형성될 수 있다.
제2 스페이서 구조체(304)의 상면의 너비(W1)는 제1 스페이서 구조체(302)의 하면의 너비(W2)와 동일할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 제2 스페이서 구조체(304)의 상면의 너비(W1)는 제1 스페이서 구조체(302)의 하면의 너비(W2)보다 작을 수 있다. 이에 대한 자세한 설명은 도 8에서 후술하도록 한다.
제2 스페이서 구조체(304)는 필드 절연막(105)의 상면을 따라 컨포멀하게 형성될 수 있다. 필드 절연막(105) 상부에서부터 제2 스페이서 구조체(304) 상부까지의 두께는 일정하게 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
제2 스페이서 구조체(304)는 복수의 스페이서 레이어를 포함할 수 있다. 도 1 내지 도 4b를 이용하여 설명하는 반도체 장치에서, 제2 스페이서 구조체(304)는 제1 스페이서 하부 레이어(310L)와 제2 스페이서 하부 레이어(320L)를 포함할 수 있다.
제1 스페이서 하부 레이어(310L)는 필드 절연막(105)의 상면에 접하고, 제2 스페이서 하부 레이어(320L)는 제1 스페이서 하부 레이어(310L)의 상면을 따라 형성될 수 있다. 즉, 제1 스페이서 하부 레이어(310L)는 제2 스페이서 구조체(304)의 하부에, 제2 스페이서 하부 레이어(320L)는 제2 스페이서 구조체(304)의 상부에 배치될 수 있다.
제1 스페이서 하부 레이어(310L) 와 제2 스페이서 하부 레이어(320L)는 각각 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
또한, 제1 스페이서 하부 레이어(310L)와 제2 스페이서 하부 레이어(320L)는 서로 다른 물질을 포함할 수 있다. 구체적으로, 제1 스페이서 하부 레이어(310L)는 제1 스페이서 상부 레이어(310U)와 동일한 물질을 포함하며, 동일한 공정에서 형성될 수 있다. 마찬가지로, 제2 스페이서 하부 레이어(320L)는 제2 스페이서 상부 레이어(320U)와 동일한 물질을 포함하며, 동일한 공정에서 형성될 수 있다.
도 3a를 참조하면, 도 1 내지 도 4b를 이용하여 설명하는 반도체 장치는 제3 스페이서 구조체(306)를 더 포함할 수 있다. 제3 스페이서 구조체(306)는 제1 핀형 패턴(F1) 또는 제2 핀형 패턴(F2)의 측벽의 일부에 형성되고, 제1 스페이서 구조체(302)와 제2 스페이서 구조체(304)를 연결할 수 있다.
제3 스페이서 구조체(306)는 복수의 스페이서 레이어를 포함할 수 있다. 도 1 내지 도 4b를 이용하여 설명하는 반도체 장치에서, 제3 스페이서 구조체(306)는 제1 스페이서 중부 레이어(310M)와 제2 스페이서 중부 레이어(320M)를 포함할 수 있다.
제1 스페이서 중부 레이어(310M)는 제1 핀형 패턴(F1) 또는 제2 핀형 패턴(F2)의 측벽에만 접하고, 제2 스페이서 중부 레이어(320M)는 제1 스페이서 중부 레이어(310M)의 상면을 따라 형성될 수 있다. 즉, 제1 스페이서 중부 레이어(310M)는 제3 스페이서 구조체(306)의 중부에, 제2 스페이서 중부 레이어(320M)는 제3 스페이서 구조체(306)의 상부에 배치될 수 있다.
제1 스페이서 중부 레이어(310M)와 제2 스페이서 중부 레이어(320M)는 각각 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
또한, 제1 스페이서 중부 레이어(310M)와 제2 스페이서 중부 레이어(320M)는 서로 다른 물질을 포함할 수 있다. 구체적으로, 제1 스페이서 중부 레이어(310M)는 제1 스페이서 상부 레이어(310U) 및 제1 스페이서 하부 레이어(310L)와 동일한 물질을 포함하며, 동일한 공정에서 형성될 수 있다. 마찬가지로, 제2 스페이서 중부 레이어(320M)는 제2 스페이서 상부 레이어(320U) 및 제2 스페이서 하부 레이어(320L)와 동일한 물질을 포함하며, 동일한 공정에서 형성될 수 있다.
상기 제1 내지 제3 스페이서 구조체(302, 304, 306)로 형성된 구조체의 내측에는 층간 절연막(170)이 형성될 수 있다. 즉, 제1 스페이서 구조체(302)와 제2 스페이서 구조체(304) 사이에는 층간 절연막(170)이 형성될 수 있다.
층간 절연막(170)은 제1 스페이서 구조체(302)의 외면과, 제2 스페이서 구조체(304)의 외면과, 제3 스페이서 구조체(306)의 외면을 완전히 둘러쌀 수 있다.
이때, 제1 스페이서 구조체(302)와 제2 스페이서 구조체(304)의 두께는 서로 동일할 수 있다. 제3 스페이서 구조체(306)의 두께도, 제1 스페이서 구조체(302) 또는 제2 스페이서 구조체(304)의 두께와 동일할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
제1 게이트 절연막(125)은 제1 핀형 패턴(F1) 및 제1 게이트 전극(120) 사이와, 제2 핀형 패턴(F2) 및 제1 게이트 전극(120) 사이에 형성될 수 있다. 제1 게이트 절연막(125)은 필드 절연막(105) 및 제1 스페이서 구조체(302) 보다 위로 돌출된 제1 핀형 패턴(F1)의 프로파일 및 제2 핀형 패턴(F2)의 프로파일을 따라 형성될 수 있다.
제1 게이트 절연막(125)은 게이트 스페이서(300)와 제1 게이트 전극(120) 사이에 형성될 수 있다. 제1 게이트 절연막(125)은 제1 트렌치(120t)의 측벽 및 바닥면을 따라 형성될 수 있다. 제1 게이트 절연막(125)은 제1 게이트 전극(120)과 제1 스페이서 구조체(302) 사이에 배치될 수 있다.
제2 게이트 절연막(225)은 제1 핀형 패턴(F1) 및 제2 게이트 전극(220) 사이와, 제2 핀형 패턴(F2) 및 제2 게이트 전극(220) 사이에 형성될 수 있다. 제2 게이트 절연막(225)은 필드 절연막(105) 및 제1 스페이서 구조체(302) 보다 위로 돌출된 제1 핀형 패턴(F1)의 프로파일 및 제2 핀형 패턴(F2)의 프로파일을 따라 형성될 수 있다.
제2 게이트 절연막(225)은 제2 게이트 전극(220)과 제1 스페이서 구조체(302) 사이에 배치될 수 있다. 제2 게이트 절연막(225)은 제2 트렌치(220t)의 측벽 및 바닥면을 따라 형성될 수 있다. 제2 게이트 절연막(225)은 게이트 스페이서(300)와 제2 게이트 전극(220) 사이에 형성될 수 있다.
도 2b 및 도 3b와 같이, 제1 게이트 절연막(125) 및 제1 핀형 패턴(F1) 사이와, 제1 게이트 절연막(125) 및 제2 핀형 패턴(F2) 사이에 제1 계면막(126a, 126b)이 더 형성될 수 있다. 또한, 제2 게이트 절연막(225) 및 제1 핀형 패턴(F1) 사이와, 제2 게이트 절연막(225) 및 제2 핀형 패턴(F2) 사이에 제2 계면막(226)이 더 형성될 수 있다.
제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2)이 실리콘 핀형 패턴일 경우, 제1 계면막(126a, 126b) 및 제2 계면막(226)은 각각 예를 들어, 실리콘 산화물을 포함할 수 있다.
도 2b 및 도 3b에서, 제1 계면막(126a, 126b) 및 제2 계면막(226)제1 스페이서 구조체(302)의 상면보다 돌출된 제1 핀형 패턴(F1)의 프로파일 및 제2 핀형 패턴(F2)의 프로파일을 따라서 형성되는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
제1 계면막(126a, 126b) 및 제2 계면막(226)을 형성하는 방법에 따라, 제1 계면막(126a, 126b) 및 제2 계면막(226)은 제1 스페이서 구조체(302)의 상면을 따라서 연장될 수도 있다.
이하에서는, 설명의 편의성을 위해, 제1 계면막(126a, 126b) 및 제2 계면막(226)을 도시하지 않은 도면을 이용하여 설명한다.
제1 게이트 절연막(125) 및 제2 게이트 절연막(225)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 제1 게이트 절연막(125) 및 제2 게이트 절연막(225)은 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있다.
또한, 상술한 제1 게이트 절연막(125) 및 제2 게이트 절연막(225)은 산화물을 중심으로 설명하였지만, 이와 달리, 제1 게이트 절연막(125) 및 제2 게이트 절연막(225)은 각각 상술한 금속성 물질의 질화물(일 예로, 하프늄 질화물(hafnium nitride)) 또는 산질화물(일 예로, 하프늄 산질화물(hafnium oxynitride) 중 하나 이상을 포함할 수도 있지만, 이에 제한되는 것은 아니다.
에피택셜 패턴(140)은 제1 게이트 전극(120)과 제2 게이트 전극(220)의 일측에 형성될 수 있다. 에피택셜 패턴(140)은 제1 핀형 패턴(F1) 상에 형성될 수 있다.
에피택셜 패턴(140)은 제1 핀형 패턴(F1)을 채널 영역으로 사용하는 트랜지스터의 소오스/드레인에 포함될 수 있다. 에피택셜 패턴(140)는 반도체 패턴일 수 있다.
제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2)이 각각 PMOS 트랜지스터의 채널 영역을 포함할 경우, 에피택셜 패턴(140)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 예를 들어, 압축 스트레스 물질은 제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2)에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
이와는 달리, 제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2)이 각각 NMOS 트랜지스터의 채널 영역을 포함할 경우, 에피택셜 패턴(140)은 인장 스트레스 물질을 포함할 수 있다. 예를 들어, 제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2)이 Si일 때, 에피택셜 패턴(140)은 Si보다 격자 상수가 작은 물질(예를 들어, SiC)일 수 있다. 예를 들어, 인장 스트레스 물질은 제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2)에 인장 스트레스를 가하여 채널 영역의 캐리어의 이동도를 향상시킬 수 있다.
또는, 제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2)이 Si일 때, 에피택셜 패턴(140)은 실리콘 에피택셜 패턴일 수 있다.
도 2a에서, 기판(100)의 상면에서 에피택셜 패턴(140)의 하면까지의 거리(D1)는, 기판(100)의 상면에서 필드 절연막(105)의 상면까지의 거리(D2)보다 클 수 있다. 즉, 에피택셜 패턴(140)을 포함하는 반도체 패턴의 바닥면은 필드 절연막의 상면보다 기판(100)으로부터 멀리 위치할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
도 4a를 참조하면, 에피택셜 패턴(140)의 일부는 게이트 스페이서(300)의 일부와 오버랩될 수 있다. 즉, 에피택셜 패턴(140)의 측벽은 게이트 스페이서(300)의 측벽보다 제1 게이트 전극(120)에 가까이 위치할 수 있다. 따라서, 에피택셜 패턴(140)과 게이트 스페이서(300)에 포함된 제2 스페이서 레이어(320)가 오버랩되는 영역에서, 게이트 스페이서(300)와 제2 스페이서 레이어(320) 사이의 거리(D3)는, 제2 스페이서 레이어(320)의 두께(예를 들어, 기판(100)과 수직한 평면에서 측정한 두께; D4) 보다 작을 수 있다.
다만, 본 발명이 이에 한정되는 것은 아니고, 도 4b를 참조하면, 에피택셜 패턴(140)의 일부는 게이트 스페이서(300)의 일부와 비-오버랩(non-overlap)될 수 있다. 즉, 에피택셜 패턴(140)의 측벽과 게이트 스페이서(300)의 측벽은 동일선 상에 배치되도록 얼라인(allign) 될 수 있다.
또한, 도 4a의 P영역을 참조하면, 게이트 스페이서(300)는 제1 핀형 패턴(F1)과 맞닿는 부분에서 제1 게이트 전극(120)의 외측으로 휘어진 형상을 포함할 수 있다. 이에 따라, 게이트 스페이서(300)에 포함된, 제1 스페이서 레이어(310)와 제2 스페이서 레이어(320)도 제1 핀형 패턴(F1)과 맞닿는 부분에서 제1 게이트 전극(120)의 외측으로 휘어지도록 형성될 수 있다.
층간 절연막(170)은 필드 절연막(105) 상에 형성될 수 있다. 층간 절연막(170)은 에피택셜 패턴(140)과, 게이트 스페이서(300)의 외면과, 제1 스페이서 구조체(302)의 외면과, 제2 스페이서 구조체(304)의 외면을 감쌀 수 있다.
구체적으로, 층간 절연막(170)은 제1 스페이서 구조체(302)와 제2 스페이서 구조체(304)의 사이에 위치할 수 있다. 또한, 층간 절연막(170)은 제1 스페이서 구조체(302)의 외측벽 및 하면과, 제2 스페이서 구조체(304)의 외측벽 및 상면을 완전히 감쌀 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 게이트 전극(120)의 상면 및 제2 게이트 전극(220)의 상면은 층간 절연막(170)의 상면과 동일 평면에 놓여있을 수 있다.
층간 절연막(170)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, FOX(Flowable Oxide), TOSZ(Tonene SilaZene), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 1 내지 도 4b는 복수의 핀형 패턴과, 복수의 핀형 패턴과 교차하는 복수의 게이트 전극을 이용하여 설명하였지만, 이에 제한되는 것은 아니다.
즉, 단일 핀형 패턴과, 단일 핀형 패턴과 교차하는 단일 게이트 전극에 적용될 수 있음은 물론이다. 또한, 단일 핀형 패턴과, 단일 핀형 패턴과 교차하는 복수의 게이트 전극에 적용될 수도 있고, 복수의 핀형 패턴과, 복수의 핀형 패턴과 교차하는 단일 게이트 전극에 적용될 수 있음은 자명하다.
본 발명의 몇몇 실시예에 따른 반도체 장치에 관한 도면에서는, 예시적으로, 핀형 패턴 형상의 채널 영역을 포함하는 핀형 트랜지스터(FinFET)을 도시하였지만, 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에 따른 반도체 장치는 터널링 트랜지스터(tunneling FET), 나노 와이어를 포함하는 트랜지스터, 나노 시트(sheet)를 포함하는 트랜지스터, 또는 3차원(3D) 트랜지스터를 포함할 수 있음은 물론이다. 또한, 본 발명의 몇몇 실시예에 따른 반도체 장치는 양극성 접합(bipolar junction) 트랜지스터, 횡형 이중 확산 트랜지스터(LDMOS) 등을 포함할 수도 있다.
덧붙여, 본 발명의 몇몇 실시예에 따른 반도체 장치는 핀형 패턴을 이용한 다채널 트랜지스터인 것으로 설명하지만, 평면(planar) 트랜지스터일 수 있음 물론이다.
도 5는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 6은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 4b를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
참고적으로, 도 5 및 도 6은 도 1의 A - A 및 B - B를 따라서 절단한 단면도이다.
도 5을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 게이트 절연막(127)은 제1 핀형 패턴(F1) 및 제1 게이트 전극(122) 사이에만 형성될 수 있다. 즉, 제1 게이트 절연막(127)은 제1 핀형 패턴(F1)의 상면에만 형성되고, 게이트 스페이서(300)의 측벽에는 형성되지 않을 수 있다.
마찬가지로, 제2 게이트 절연막(227)은 제1 핀형 패턴(F1) 및 제2 게이트 전극(222) 사이에만 형성될 수 있다. 즉, 제2 게이트 절연막(227)도 제1 핀형 패턴(F1)의 상면에만 형성되고, 게이트 스페이서(300)의 측벽에는 형성되지 않을 수 있다.
이때, 제1 게이트 절연막(127)과 제2 게이트 절연막(227)은 반도체 제조 공정 상에서, 제1 스페이서 구조체(302) 및 제2 스페이서 구조체(304)보다 앞선 공정에서 형성될 수 있다.
A - A 단면을 참고하면, 제1 게이트 전극(122) 및 제2 게이트 전극(222)은 각각 제2 방향(Y)으로 연장되며, 각각 제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2)과 교차하도록 형성될 수 있다. 이때, 제1 게이트 전극(122)은 제1 게이트 절연막(127)의 상면 및 게이트 스페이서(300)의 측벽을 덮도록 형성될 수 있다. 마찬가지로, 제2 게이트 전극(222)은 제2 게이트 절연막(227)의 상면 및 게이트 스페이서(300)의 측벽을 덮도록 형성될 수 있다.
B - B 단면을 참고하면, 제1 스페이서 구조체(302)의 제1 스페이서 상부 레이어(310U)는, 제1 게이트 전극(122) 및 제2 게이트 전극(222)를 둘러싸도록 형성될 수 있다. 구체적으로, 제1 스페이서 상부 레이어(310U)는 제1 게이트 전극(122)와 제2 게이트 전극(222) 각각의 하면과 양 측벽에 접할 수 있다.
제1 게이트 구조체(122, 127) 및 제2 게이트 구조체(222, 227)는 예를 들어, 게이트 퍼스트 공정(gate first process))을 통해서 형성될 수 있으나, 이에 한정되는 것은 아니다.
도 6을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 스페이서 구조체(302)는 제3 스페이서 상부 레이어(330U)를 더 포함하고, 제2 스페이서 구조체(304)는 제3 스페이서 하부 레이어(330L)를 더 포함할 수 있다.
구체적으로, 제3 스페이서 상부 레이어(330U)는 제2 스페이서 상부 레이어(320U)의 외면을 따라 형성될 수 있다. 제3 스페이서 하부 레이어(330L)는 제2 스페이서 하부 레이어(320L)의 상면에 형성될 수 있다.
제3 스페이서 상부 레이어(330U)와 제3 스페이서 하부 레이어(330L)는 동일 공정 내에서 형성될 수 있다. 따라서, 제3 스페이서 상부 레이어(330U)와 제3 스페이서 하부 레이어(330L)는 동일한 두께 및 동일한 물질로 구성될 수 있다.
도 7은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 4b를 이용하여 설명한 것과 다른 점을 중심으로 설명한다. 참고적으로, 도 7은 도 1의 B - B를 따라서 절단한 단면도이다.
도 7을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 필드 절연막(105)은 단수 혹은 복수의 보이드(void)를 포함할 수 있다. 이때, 필드 절연막(105)는 필드 절연막(105)의 내측으로 오목하게 형성된 보이드 트렌치(void trench)가 형성될 수 있다.
상기 보이드(void)는 필드 절연막(105) 생성 공정 내에서 발생할 수 있으며, 필드 절연막(105) 내에 임의로 배치될 수 있다. 보이드(void)는 반도체 장치의 동작 시, 게이트 전극과 에피텍셜 패턴 사이의 예기치 못한 단선(short)을 발생시킬 수 있고, 이 경우, 반도체 장치의 불량이 발생할 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제2 스페이서 구조체(304)의 일부는 필드 절연막(105) 내에 생성된 보이드 트렌치(void trench)의 내면을 따라 형성될 수 있다. 즉, 제2 스페이서 구조체(304)의 일부는 필드 절연막(105) 내에 생성된 보이드 트렌치(void trench)를 매립할 수 있다. 이때, 제2 스페이서 구조체(304)에 포함된 제1 스페이서 하부 레이어(310L) 및 제2 스페이서 하부 레이어(320L)는, 보이드 트렌치(void trench)의 내면을 따라 컨포멀하게 형성될 수 있다.
보이드 트렌치(void trench)가 제2 스페이서 구조체(304)에 의해 매립됨에 따라, 게이트 전극과 에피텍셜 패턴 사이의 단선(short) 발생 확률을 낮출 수 있으며, 반도체 장치의 신뢰성, 수율 및 동작 특성은 개선될 수 있다.
도 8은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 6을 이용하여 설명한 것과 다른 점을 중심으로 설명한다. 참고적으로, 도 8은 도 1의 B - B를 따라서 절단한 단면도이다.
도 8을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 스페이서 구조체(302)의 하면의 너비(W4)는 제2 스페이서 구조체(304)의 상면의 너비(W31)보다 크게 형성될 수 있다.
상기 특징은, 이후에 설명할 필드 절연막(105) 상에 형성된 제2 스페이서 구조체(304)의 이방성 식각 과정에서 발생할 수 있다. 필드 절연막(105)을 덮는 제2 스페이서 구조체(304)의 일부를 식각하여, 필드 절연막(105)의 일부를 노출시키는 공정에서, 제2 스페이서 구조체(304)의 상부는 제2 스페이서 구조체(304)의 하부보다 크게 식각이 이루어질 수 있다.
상기 공정에 의해, 제2 스페이서 구조체(304)는 제1 스페이서 구조체(302)의 하측에만 위치할 수 있으며, 제2 스페이서 구조체(304)의 상면의 너비(W31)는 제2 스페이서 구조체(304)의 하면의 너비(W32)보다 작게 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
도 9는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 10은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 4b를 이용하여 설명한 것과 다른 점을 중심으로 설명한다. 참고적으로, 도 9 및 도 10은 도 1의 B - B를 따라서 절단한 단면도이다.
도 9을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는, 제1 스페이서 구조체(302)와 제2 스페이서 구조체(304) 사이에 형성되는 에어갭(air gap)(180)을 더 포함할 수 있다.
에어갭(180)은 층간 절연막(170)과 제1 스페이서 구조체(302) 및 제2 스페이서 구조체(304)에 의해 정의될 수 있고, 에어갭(180) 내에는 층간 절연막(170)이 생성되지 않는다.
제1 스페이서 구조체(302)와 제2 스페이서 구조체(304)의 간격(D5)가 작은 경우, 층간 절연막(170) 생성 공정에서, 제1 스페이서 구조체(302)와 제2 스페이서 구조체(304) 사이의 공간에 층간 절연막(170)이 형성되지 않을 수 있다. 따라서, 층간 절연막(170)은 제1 스페이서 구조체(302)와 제2 스페이서 구조체(304)의 양 측벽만을 덮고, 제1 스페이서 구조체(302)의 하면 및 제2 스페이서 구조체(304)의 하면에는 형성되지 않을 수 있다.
이때, 에어갭(180)의 너비(W5)는 제1 스페이서 구조체(302)의 너비(W6)보다 작게 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
도 10을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는, 제1 스페이서 구조체(302)의 외면과 제2 스페이서 구조체(304)의 상면과 접하는 제3 스페이서 상부 레이어(330W)를 더 포함할 수 있다. 즉, 제3 스페이서 상부 레이어(330W)는 제1 스페이서 구조체(302)와 제2 스페이서 구조체(304)를 연결할 수 있다.
제1 스페이서 구조체(302)와 제2 스페이서 구조체(304)의 사이의 공간은 제3 스페이서 상부 레이어(330W)에 의해 충진될 수 있다.
제3 스페이서 상부 레이어(330W)의 측벽은 제2 스페이서 구조체(304)의 측벽과 동일 선상에 배치될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
도 11은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 12는 도 11의 B1 - B1 및 B2 - B2를 따라서 절단한 예시적인 단면도들이다.
기판(100)은 제1 영역(I) 및 제2 영역(II)을 포함할 수 있다. 제1 영역(I)과 제2 영역(II)은 서로 이격된 영역일 수도 있고, 서로 연결된 영역일 수도 있다.
제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2)은 기판(100)의 제1 영역(I) 상에 서로 인접하여 형성될 수 있다. 제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2)은 제1 방향(X1)을 따라서 길게 연장될 수 있다.
필드 절연막(105)은 기판(100)의 제1 영역(I) 상에 형성될 수 있다. 필드 절연막(105)은 제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2) 사이에 형성될 수 있다. 필드 절연막(105)은 제1 핀형 패턴(F1)의 일부 및 제2 핀형 패턴(F2)의 일부를 덮을 수 있다.
제1 게이트 구조체(120, 125)는 제1 게이트 전극(120)과 제1 게이트 절연막(125)을 포함하고, 제2 게이트 구조체(220, 225)는 제2 게이트 전극(220)과 제2 게이트 절연막(225)을 포함할 수 있다.
제1 게이트 전극(120) 및 제2 게이트 전극(220)은 각각 제2 방향(Y1)으로 연장될 수 있다. 제1 게이트 전극(120) 및 제2 게이트 전극(220)은 각각 제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2)과 교차하도록 형성될 수 있다. 제1 게이트 전극(120) 및 제2 게이트 전극(220)은 서로 인접하여 형성될 수 있다.
제1 게이트 절연막(125)은 제1 게이트 전극(120)의 측벽 및 하면을 둘러싸도록 형성될 수 있다. 제2 게이트 절연막(225)는 제2 게이트 전극(220)의 측벽 및 하면을 둘러싸도록 형성될 수 있다.
제1 영역(I)에서, 제1 스페이서 구조체(302)는 제1 게이트 구조체(120, 125) 또는 제2 게이트 구조체(220, 225)의 측벽 및 하면을 둘러싸도록 형성될 수 있다. 제2 스페이서 구조체(304)는 제1 스페이서 구조체(302)와 제1 게이트 구조체(120, 125) 또는 제2 게이트 구조체(220, 225)의 아래에 형성될 수 있다. 제2 스페이서 구조체(304)는 제1 게이트 구조체(128) 또는 제2 게이트 구조체(228)와 오버랩 되는 필드 절연막(105) 상면에 형성될 수 있다.
마찬가지로, 제3 핀형 패턴(F3) 및 제4 핀형 패턴(F4)은 기판(100)의 제2 영역(II) 상에 서로 인접하여 형성될 수 있다. 제3 핀형 패턴(F3) 및 제4 핀형 패턴(F4)은 제3 방향(X2)을 따라서 길게 연장될 수 있다.
필드 절연막(106)은 기판(100)의 제2 영역(II) 상에 형성될 수 있다. 필드 절연막(105)은 제3 핀형 패턴(F3) 및 제4 핀형 패턴(F4) 사이에 형성될 수 있다. 필드 절연막(106)은 제3 핀형 패턴(F3)의 일부 및 제4 핀형 패턴(F4)의 일부를 덮을 수 있다.
제3 게이트 구조체(520, 525)는 제3 게이트 전극(520)과 제3 게이트 절연막(525)을 포함하고, 제4 게이트 구조체(620, 625)는 제2 게이트 전극(620)과 제2 게이트 절연막(625)을 포함할 수 있다.
제3 게이트 전극(520) 및 제4 게이트 전극(620)은 각각 제4 방향(Y2)으로 연장될 수 있다. 제3 게이트 전극(520) 및 제4 게이트 전극(620)은 각각 제3 핀형 패턴(F3) 및 제4 핀형 패턴(F4)과 교차하도록 형성될 수 있다. 제3 게이트 전극(520) 및 제4 게이트 전극(620)은 서로 인접하여 형성될 수 있다.
제3 게이트 절연막(525)은 제3 게이트 전극(520)의 측벽 및 하면을 둘러싸도록 형성될 수 있다. 제4 게이트 절연막(625)는 제4 게이트 전극(620)의 측벽 및 하면을 둘러싸도록 형성될 수 있다.
제2 영역(II)에서, 제2 스페이서 구조체(502)는 제3 게이트 구조체(520, 525) 또는 제4 게이트 구조체(620, 625)의 측벽 및 하면을 둘러싸도록 형성될 수 있다. 제4 스페이서 구조체(504)는 제3 스페이서 구조체(502)와 제3 게이트 구조체(520, 525) 또는 제4 게이트 구조체(620, 625)의 아래에 형성될 수 있다. 제2 스페이서 구조체(304)는 제3 게이트 구조체(520, 525) 또는 제4 게이트 구조체(620,625)와 오버랩 되는 필드 절연막(106) 상면에 형성될 수 있다.
이때, 제1 스페이서 구조체(302)와 제3 스페이서 구조체(502)는 서로 다른 두께를 가질 수 있다. 또한, 제2 스페이서 구조체(304)와 제4 스페이서 구조체(504)도 서로 다른 두께를 가질 수 있다.
구체적으로, 제1 스페이서 구조체(302)는 제1 스페이서 상부 레이어(310U)와 제2 스페이서 상부 레이어(320U)를 포함할 수 있다. 제2 스페이서 구조체(304)는 제1 스페이서 하부 레이어(310L)와 제2 스페이서 하부 레이어(320L)를 포함할 수 있다.
제1 스페이서 상부 레이어(310U)와 제2 스페이서 상부 레이어(320U)는 서로 다른 물질을 포함할 수 있다. 제1 스페이서 상부 레이어(310U)는 제1 게이트 구조체(120, 125) 또는 제2 게이트 구조체(220, 225)에 접하고, 제2 스페이서 상부 레이어(320U)는 제1 스페이서 상부 레이어(310U)의 외면을 따라 형성될 수 있다.
제1 스페이서 하부 레이어(310L)는 필드 절연막(105)의 상면에 접하고, 제2 스페이서 하부 레이어(320L)는 제1 스페이서 하부 레이어(310L)의 상면을 따라 형성될 수 있다.
제1 스페이서 하부 레이어(310L)는 제1 스페이서 상부 레이어(310U)와 동일한 물질을 포함하며, 동일한 공정에서 형성될 수 있다. 마찬가지로, 제2 스페이서 하부 레이어(320L)는 제2 스페이서 상부 레이어(320U)와 동일한 물질을 포함하며, 동일한 공정에서 형성될 수 있다.
제3 스페이서 구조체(502)는 제3 스페이서 상부 레이어(510U)와 제4 스페이서 상부 레이어(520U)와 제5 스페이서 상부 레이어(530U)를 포함할 수 있다. 제4 스페이서 구조체(504)는 제3 스페이서 하부 레이어(510L)와 제4 스페이서 하부 레이어(520L)와 제5 스페이서 하부 레이어(530L)를 포함할 수 있다.
제3 내지 제5 스페이서 상부 레이어(510U, 520U, 530U)는 서로 다른 물질을 포함할 수 있다. 구체적으로, 제3 스페이서 상부 레이어(510U)는 제1 스페이서 상부 레이어(310U)와 동일한 물질을 포함하고, 동일한 공정에서 형성될 수 있다. 제4 스페이서 상부 레이어(520U)는 제2 스페이서 상부 레이어(320U)와 동일한 물질을 포함하고, 동일한 공정에서 형성될 수 있다. 다만, 제5 스페이서 상부 레이어(530U)는 제3 스페이서 상부 레이어(510U) 및 제4 스페이서 상부 레이어(520U)와 다른 물질을 포함할 수 있다.
제3 스페이서 상부 레이어(510U)는 제3 게이트 구조체(520, 525) 또는 제4 게이트 구조체(620, 625)에 접하고, 제4 스페이서 상부 레이어(520U)는 제3 스페이서 상부 레이어(310U)의 외면을 따라 형성될 수 있다. 제5 스페이서 상부 레이어(530U)는 제4 스페이서 상부 레이어(320U)의 외면을 따라 형성될 수 있다.
마찬가지로, 제3 내지 제5 스페이서 하부 레이어(510L, 520L, 530L)는 서로 다른 물질을 포함할 수 있다. 구체적으로, 제3 스페이서 하부 레이어(510L)는 제3 스페이서 상부 레이어(510U)와 동일한 물질을 포함하고, 동일한 공정에서 형성될 수 있다. 제4 스페이서 하부 레이어(520L)는 제4 스페이서 상부 레이어(520U)와 동일한 물질을 포함하고, 동일한 공정에서 형성될 수 있다. 제5 스페이서 하부 레이어(530L)는 제5 스페이서 상부 레이어(530U)와 동일한 물질을 포함하고, 동일한 공정에서 형성될 수 있다.
제3 스페이서 하부 레이어(510L)는 필드 절연막(106)의 상면에 접하고, 제4 스페이서 하부 레이어(520L)는 제3 스페이서 하부 레이어(510L)의 상면을 따라 형성될 수 있다. 제5 스페이서 하부 레이어(530L)는 제4 스페이서 하부 레이어(520L)의 상면을 따라 형성될 수 있다.
따라서, 제2 스페이서 구조체(304)의 두께(h11)는 제4 스페이서 구조체(504)의 두께(h21)보다 작을 수 있다. 제2 스페이서 구조체(304)의 너비(w11)는 제4 스페이서 구조체(504)의 두께(w21)보다 작을 수 있다.
도 13은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다. 도 14는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 11 및 도 12를 이용하여 설명한 것과 다른 점을 중심으로 설명한다. 참고적으로, 도 13 및 도 14는 각각 도 11의 B1 - B1 및 B2 - B2를 따라서 절단한 단면도이다.
도 13을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제3 스페이서 구조체(502)는 제6 스페이서 상부 레이어(540U)를 더 포함하고, 제4 스페이서 구조체(504)는 제6 스페이서 하부 레이어(540L)를 더 포함할 수 있다.
구체적으로, 제6 스페이서 상부 레이어(540U)는 제5 스페이서 상부 레이어(530U)의 외면을 따라 형성될 수 있다. 제6 스페이서 하부 레이어(540L)는 제5 스페이서 하부 레이어(530L)의 상면에 형성될 수 있다.
제6 스페이서 상부 레이어(540U)와 제6 스페이서 하부 레이어(540L)는 동일 공정 내에서 형성될 수 있다. 따라서, 제6 스페이서 상부 레이어(540U)와 제6 스페이서 하부 레이어(540L)는 동일한 두께 및 동일한 물질로 구성될 수 있다.
따라서, 제4 스페이서 구조체(504)의 두께(h22)는 도 12에서 설명한 반도체 장치의 제4 스페이서 구조체(504)의 두께(h21)보다 클 수 있다. 제4 스페이서 구조체(504)의 너비(w22)는 도 12에서 설명한 반도체 장치의 제4 스페이서 구조체(504)의 너비(w21)보다 클 수 있다.
도 14를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는, 제3 스페이서 구조체(502)의 외면과 제4 스페이서 구조체(504)의 상면과 접하는 제6 스페이서 상부 레이어(540w)를 더 포함할 수 있다. 즉, 제6 스페이서 상부 레이어(540w)는 제3 스페이서 구조체(502)와 제4 스페이서 구조체(504)를 연결할 수 있다.
제3 스페이서 구조체(502)와 제4 스페이서 구조체(504)의 사이의 공간은 제6 스페이서 상부 레이어(540w)에 의해 충진될 수 있다. 제4 스페이서 구조체(504)의 너비(w23)는 제2 스페이서 구조체(304)의 너비(w11)보다 클 수 있다.
제6 스페이서 상부 레이어(540w)의 측벽은 제4 스페이서 구조체(504)의 측벽과 동일 선상에 배치될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
도 15 내지 도 23은 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하는 중간단계 도면들이다. 설명의 편의상, 도 1 내지 도 14를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
참고적으로, 도 15 내지 도 23은 도 1의 A - A 및 B - B를 따라서 절단한 단면으로 도시한 것이다.
도 15를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법에서, 하드 마스크 패턴(410)에 의해 덮이지 않은 더미 게이트 전극(120D, 220D) 및 더미 게이트 절연막(125D)을 식각함으로써, 제1 트렌치(2101) 및 제2 트렌치(2102)를 형성할 수 있다.
이때, 더미 게이트 절연막(125D)은 더미 게이트 전극(120D, 220D)과 필드 절연막(105P) 사이에는 형성되지 않을 수 있다.
이어서, 도 16를 참고하면, 등방성 식각을 이용하여 필드 절연막(105)을 식각한다. 필드 절연막(105)의 식각 공정에는 건식 식각, 또는 습식 식각이 이용될 수 있다. 등방성 식각에 의해, 더미 게이트 전극(120D, 220D) 하측에 존재하는 필드 절연막(105)은 식각될 수 있으며, 이를 통해, 더미 게이트 전극(120D, 220D)와 필드 절연막(105)은 서로 이격될 수 있다.
이어서, 도 17를 참고하면, 더미 게이트 전극(120D, 220D)의 측벽과 제1 핀형 패턴(F1)을 덮는 제1 내지 제3 게이트 스페이서 레이어(310P, 320P, 330P)와, 더미 게이트 전극(120D, 220D)의 외면을 둘러싸는 제1 내지 제3 스페이서 상부 레이어(310U, 320U, 330U)와, 필드 절연막(105)를 덮는 제1 내지 제3 스페이서 하부 레이어(310L_L, 320L_L, 330L_L)를 생성한다.
이때, 제1 게이트 스페이서 레이어(310P), 제1 스페이서 상부 레이어(310U) 및 제1 스페이서 하부 레이어(310L)는 동일 공정 내에서 생성될 수 있다. 제1 게이트 스페이서 레이어(310P)는 더미 게이트 전극(120D, 220D)의 측벽에 접하도록 형성되고, 제1 스페이서 상부 레이어(310U)는 더미 게이트 전극(120D, 220D)의 측벽 및 하면에 접하도록 형성될 수 있다.
마찬가지로, 제2 게이트 스페이서 레이어(320P), 제2 스페이서 상부 레이어(320U) 및 제2 스페이서 하부 레이어(320L)는 동일 공정 내에서 생성된다. 제3 게이트 스페이서 레이어(330P), 제3 스페이서 상부 레이어(330U) 및 제3 스페이서 하부 레이어(330L)도 동일 공정 내에서 생성된다.
이어서, 도 18를 참고하면, 이방성 식각 공정을 이용하여 더미 게이트 전극(120D, 220D) 양측에 에피텍셜 패턴 트렌치(140t)를 형성한다. 상기 공정에서, 더미 게이트 전극(120D, 220D) 양측에 배치된 제1 내지 제3 게이트 스페이서 레이어(310P, 320P, 330P)가 식각될 수 있다. 상기 공정을 통해 게이트 스페이서(300)가 형성될 수 있다.
마찬가지로, 상기 이방성 식각 공정에서, 하드 마스크 패턴(410)의 일부가 노출될 수 있으며, 제1 내지 제3 스페이서 상부 레이어(310U, 320U, 330U)의 하측에 배치되는 제1 내지 제3 스페이서 하부 레이어(310L, 320L, 330L)를 제외한 나머지 부분이 식각될 수 있다. 이를 통해, 필드 절연막(105)의 적어도 일부가 노출될 수 있다. 상기 공정에서, 제2 스페이서 구조체(304)가 형성될 수 있다.
이어서, 도 19를 참고하면, 에피텍셜 성장 공정을 이용하여, 에피텍셜 패턴 트렌치(140t) 패턴 내부에 에피텍셜 패턴(140)을 성장시킨다. 에피텍셜 패턴(140)은 소오스/드레인으로 동작할 수 있으며, 제1 핀형 패턴(F1) 상에 에피택셜 패턴(140)을 성장시키는 방법으로는, 고상 에피택시 기술(solid phase epitaxy, SPE), 액상 에피택시 기술(liquid phase epitaxy, LPE) 및 기상 에피택시 기술(vapor phase epitaxy, VPE)중 어느 하나가 사용될 수 있다
이어서, 도 20를 참고하면, 에피텍셜 패턴(140), 게이트 스페이서(300), 제1 스페이서 구조체(302), 제2 스페이서 구조체(304), 필드 절연막(105)를 덮는 층간 절연막(170D)을 생성할 수 있다.
이때, 층간 절연막(170D)은 제1 스페이서 구조체(302)와 제2 스페이서 구조체(304) 사이에 채워질 수 있다.
이어서, 도 21를 참고하면, 층간 절연막(170)의 상면과 더미 게이트 전극(120D, 220D)의 상면이 나란해지도록 평탄화 공정(예를 들어, CMP 공정)을 수행한다. 이를 통해, 게이트 스페이서(300)의 상면과, 제1 스페이서 구조체(302)의 상면도 동일 평면 상에 위치하게 된다.
이어서, 도 22를 참고하면, 더미 게이트 전극(120D, 220D) 및 더미 게이트 절연막(125D)을 제거하여 게이트 스페이서(300) 및 제1 스페이서 구조체(302) 내에 제1 트렌치(120t) 및 제2 트렌치(220t)를 형성한다.
이어서, 도 23를 참고하면, 제1 트렌치(120t)의 측벽 및 바닥면을 따라 형성되는 제1 게이트 절연막(125)과, 제2 트렌치(220t)의 측벽 및 바닥면을 따라 형성되는 제2 게이트 절연막(225)이 형성된다.
제1 게이트 절연막(125) 상에, 제1 트렌치(120t)를 채우는 제1 게이트 전극(120)이 형성된다. 제2 게이트 절연막(225) 상에, 제2 트렌치(240t)를 채우는 제2 게이트 전극(220)이 형성된다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
F1, F2: 핀형 패턴 100: 기판
105: 필드 절연막 120, 220: 게이트 전극
125, 225: 게이트 절연막 140: 에피텍셜 패턴
170: 층간 절연막 300: 게이트 스페이서
302: 제1 스페이서 구조체 304: 제2 스페이서 구조체

Claims (10)

  1. 기판 상에 형성된 필드 절연막;
    상기 필드 절연막과 이격되도록 형성된 게이트 구조체;
    상기 게이트 구조체의 측벽 및 하면을 둘러싸고, 상기 필드 절연막과 이격되는 제1 스페이서 구조체; 및
    상기 게이트 구조체와 오버랩되는 상기 필드 절연막의 상면에 형성되는 제2 스페이서 구조체를 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 스페이서 구조체와 상기 제2 스페이서 구조체 사이에 형성되는 층간 절연막을 더 포함하는 반도체 장치.
  3. 제1 항에 있어서,
    상기 제2 스페이서 구조체는, 상기 제1 스페이서 구조체와 상기 필드 절연막이 오버랩 되는 영역 상에만 형성되고, 상기 필드 절연막의 적어도 일부에는 미형성되는 반도체 장치.
  4. 제1 항에 있어서,
    상기 제1 스페이서 구조체는, 상기 게이트 구조체에 접하는 제1 스페이서 상부 레이어와, 상기 제1 스페이서 상부 레이어의 외면을 따라 형성되는 제2 스페이서 상부 레이어를 포함하는 반도체 장치.
  5. 제4 항에 있어서,
    상기 제2 스페이서 구조체는, 상기 필드 절연막의 상면과 접하는 제1 스페이서 하부 레이어와, 상기 제1 스페이서 하부 레이어 상면에 형성되는 제2 스페이서 하부 레이어를 포함하는 반도체 장치.
  6. 제5 항에 있어서,
    상기 제2 스페이서 상부 레이어의 측벽 및 하면을 둘러싸고, 상기 제2 스페이서 하부 레이어의 상면과 접하는 제3 스페이서 상부 레이어를 더 포함하는 반도체 장치.
  7. 제1 항에 있어서,
    상기 제1 스페이서 구조체의 하면의 너비는, 상기 제2 스페이서 구조체의 상면의 너비와 서로 동일하거나, 크게 형성되는 반도체 장치.
  8. 제1 항에 있어서,
    상기 제1 스페이서 구조체와 상기 제2 스페이서 구조체 사이에 형성되는 에어갭(air gap)을 더 포함하는 반도체 장치.
  9. 기판 상에, 서로 인접한 제1 핀형 패턴 및 제2 핀형 패턴;
    상기 제1 핀형 패턴 및 상기 제2 핀형 패턴 사이의 상기 기판 상에, 상기 제1 핀형 패턴의 일부 및 상기 제2 핀형 패턴의 일부를 덮는 필드 절연막;
    상기 필드 절연막 상에, 상기 제1 핀형 패턴 및 상기 제2 핀형 패턴과 교차하고, 서로 인접하는 제1 게이트 구조체 및 제2 게이트 구조체; 및
    상기 제1 및 제2 게이트 구조체와 상기 필드 절연막이 오버랩 되는 영역의 상기 제1 및 제2 게이트 구조체의 하면에 형성되고, 상기 필드 절연막과 이격되는 제1 스페이서 구조체를 포함하는 반도체 장치.
  10. 제9 항에 있어서,
    상기 제1 및 제2 게이트 구조체와 오버랩되는 상기 필드 절연막의 상면에 형성되는 제2 스페이서 구조체를 더 포함하고,
    상기 제1 핀형 패턴 및 상기 제2 핀형 패턴의 측벽의 일부에 형성되고, 상기 제1 스페이서 구조체와 상기 제2 스페이서 구조체를 연결하는 제3 스페이서 구조체를 더 포함하는 반도체 장치.
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