KR100212693B1 - 규소/규소게르마늄 모스 전계 트랜지스터 및 그 제조방법 - Google Patents

규소/규소게르마늄 모스 전계 트랜지스터 및 그 제조방법 Download PDF

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Abstract

본 발명은 모스 전계 트랜지스터(Metal-Oxide-Silicon Field Transistor; MOSFET) 및 그 제조방법에 관한 것으로, 실리콘 혹은 실리콘게르마늄 결정박막을 성장하여 채널로 사용하므로써 문턱전압의 조절을 용이하게 하고 동시에 문턱전압의 균일도를 개선하며, 소스와 드레인을 절연막으로 격리하므로써 채널의 길이가 작아짐에 따라 항복전압의 감소, 펀치드루(punch-through)효과 및 드레인 유도성 전위장벽저하(DIBL: drain-induced barrier lowering)와 같이 소자성능이 열화되는 현상을 방지하여 고속화 고주파화 고출력화를 동시에 이를 수 있는 모스 전계 트랜지스터 및 그 제조방법에 관한 것이다.

Description

규소/규소게르마늄 모스 전계 트랜지스터(MOSFET) 및 그 제조방법
본 발명은 모스 전계 트랜지스터(Metal-Oxide-Silicon Field Transistor; MOSFET) 및 그 제조방법에 관한 것으로, 특히 실리콘 혹은 실리콘게르마늄 결정박막을 성장하여 채널로 사용하므로써 문턱전압의 조절을 용이하게하고 동시에 문턱전압의 균일도를 개선하며, 소스와 드레인을 절연막으로 격리하므로써 채널의 길이가 작아짐에 따른 항복전압의 감소, 펀치드루(punch-through)효과 및 드레인 유도성 전위장벽저하(DIBL: drain-induced barrier lowering)와 같이 소자성능이 열화되는 현상을 방지할 수 있는 모스 전계 트랜지스터 및 그 제조방법에 관한 것이다.
일반적으로 모스 전계 트랜지스터는 반도체 기판이나 SOI(Silicon On Insulator)기판에 이온주입법으로 소스, 드레인 및 채널을 형성한다. 모스 전계 트랜지스터의 고주파화를 위해서는 게이트의 길이를 줄여야하는데, 게이트의 길이를 줄일 경우 소스-드레인 항복전압이 필연적으로 감소되고, 또한 드레인 유도성 전위장벽저하(DIBL: drain-induced barrier lowering)현상과 펀치드루(punch-through)가 발생하여 성능의 열화가 발생하여 고주파 및 고항복전압간에는 필연적인 트레이드-오프(trade-off)문제가 내재되어 있다.
제1도는 종래의 제1실시예에 의한 모스 전계 트랜지스터의 단면도이다.
반도체 기판(1)에 열산화공정으로 필드 산화막(2)을 형성하여 활성 영역이 정의된다. 활성영역에 문턱전압 조절용 이온주입공정으로 채널영역(12)이 형성된다. 채널영역(12)위에 게이트 전극(4)이 형성되고, 게이트 전극(4)과 채널영역(12)사이에 게이트 산화막(3)이 형성된다. 게이트 전극(4)이 형성된 상태에서 저농도 불순물 이온주입공정을 실시하여 게이트 전극(4)양쪽의 반도체 기판(1)에 저농도 불순물 영역(5)이 형성되고, 게이트 전극(4)의 양측벽에 측벽 절연막(6)을 형성한 후에 고농도 불순물 이온주입공정을 실시하여 게이트 전극(4) 양쪽의 반도체 기판(1)에 고농도 불순물 영역(7)이 형성된다. 따라서, 게이트 전극(4) 일측의 반도체 기판(1)에는 고농도 불순물 영역(7)과 저농도 불순물 영역(5)으로 된 LDD구조의 소스(8A)형성되고, 다른측에는 드레인(8B)이 형성된다. 게이트 전극(4)과 반도체 기판(1)의 노출된 부분에 금속성 실리사이드 박막(9)이 형성되고, 금속성 실리사이드 박막(9)이 형성된 전체구조상에 층간 절연막(10)이 형성된다. 포토리소그래피 및 식각공정으로 층간 절연막(10)을 식각하여 소스(8A) 및 드레인(8B) 각각이 노출되는 콘택홀을 형성한 후 소스(8A)와 드레인(8B) 각각에 금속배선(11)이 형성된다.
종래 제1실시예에 의하면, 단결정실리콘으로된 반도체 기판(1)에 이온주입에 의한 소스(8A), 드레인(8B), 그리고 채널(12)을 형성하였으므로, 동작속도를 증가시키려면 게이트 전극(4)의 길이를 줄여야하나 이에 따라 소스(8A)와 드레인(8B)간격이 줄어들어 양단간 항복전압이 필연적으로 감소할 수 밖에 없으며, 또한 소스(8A)와 드레인(8B)간의 공핍층내에 드레인 유도성 전위장벽저하(drain-induced barrier lowering)현상과 펀치드루(punch-through)가 발생하여 성능의 열화가 발생한다. 즉, 고주파 및 고항복전압간에는 필연적인 트레이드-오프(trade-off)문제가 내재되어 있다. 그리고 이온주입으로 형성된 채널(12)내의 불순물 농도가 일정하고 균일하며 정확하게 조절하기가 어려우므로 문턱전압의 균일도가 떨어지며, 실리콘과 실리콘게르마늄으로 구성된 채널을 사용하여 밸런스 밴드(valence band)상에 전위우물을 형성하는 경우가 없다. 또한 소스(8A)와 드레인(8B)을 단결정실리콘막에 불순물을 이온주입에 의해 형성하므로 소스와 드레인내의 불순물 농도의 최대치가 낮아 기생저항이 클 수밖에 없다.
제2도는 종래의 제2실시예에 의한 모스 전계 트랜지스터의 단면도이다.
SOI 기판(21)은 하부 실리콘층(21A), 절연층(21B) 및 상부 실리콘층(21C)으로 구성된다. SOI 기판(21)의 상부 실리콘층(21C)에 제1 및 2불순물 이온주입공정으로 활성영역(22)과 비활성영역(23)을 정의한다. 제1불순물 이온이 N-타입이면 제2불순물 이온은 P-타입이며, 그 반대의 경우도 가능하다. 즉, 활성영역(22)이 N-타입(또는 P-타입)으로 이루어지면, 비활성영역(23)은 P-타입(또는 N-타입)으로 이루어진다. 활성영역(22)에 문턱전압 조절용 이온주입공정으로 채널영역(24)이 형성된다. 채널영역(24)위에 게이트 전극(26)이 형성되고, 게이트 전극(26)과 채널영역(24)사이에 게이트 산화막(25)이 형성된다. 게이트 전극(26)이 형성된 상태에서 저농도 불순물 이온주입공정을 실시하여 게이트 전극(26) 양쪽의 활성영역(22)에 저농도 불순물 영역(27)이 형성되고, 게이트 전극(26)의 양측벽에 측벽 절연막(28)을 형성한 후에 고농도 불순물 이온주입 공정을 실시하여 게이트 전국(26) 양쪽의 활성영역(22)에 고농도 불순물 영역(29)이 형성된다. 따라서, 게이트 전극(26)일측의 활성영역(22)에는 고농도 불순물 영역(29)과 저농도 불순물 영역(27)으로 된 LDD구조의 소스(30A)가 형성되고, 다른측에는 드레인(30B)이 형성된다. 게이트 전극(26)과 상부 실리콘층(21C)의 노출된 부분에 금속성 실리사이드 박막(31)이 형성되고, 금속성 실리사이드 박막(31)이 형성된 전체구조상에 층간 절연막(32)이 형성된다. 포토리소그래피 및 식각공정으로 층간 절연막(32)을 식각하여 소스(30A) 및 드레인(30B) 각각이 콘택홀을 형성한 후 소스(30A)와 드레인(30B)각각에 금속배선(33)이 형성된다.
종래 제2실시예에 의하면, 단결정실리콘으로 된 상부 실리콘층(21C)에 이은 주입에 의한 소스(30A), 드레인(30B), 그리고 채널(24)을 형성하였으므로, 동작속도를 증가시키려면 게이트 전극(26)의 길이를 줄여야하나 이에 따라 소스(30A)와 드레인(30B)간격이 줄어들어 양단간 항복전압이 필연적으로 감소할 수밖에 없으며, 또한 소스(30A)와 드레인(30B)간의 공핍층내에 드레인 유도성 전위장벽저하(drain-induced barrier lowering)현상과 펀치드루(punch-through)가 발생하여 성능의 열화가 발생한다. 즉, 고주파 및 고항복전압간에는 필연적인 트레이드-오프(trade-off)문제가 내재되어 있다. 그리고 이온주입으로 형성된 채널(24)내의 불순물 농도가 일정하고 균일하며 정확하게 조절하기가 어려우므로 문턱전압의 균일도가 떨어지며, 실리콘과 실리콘게르마늄으로 구성된 채널을 사용하여 밸런스 밴드(valence band)상에 전위우물을 형성하는 경우가 없다. 또한 소스(30A)와 드레인(30B)을 단결정실리콘막에 불순물을 이온주입에 의해 형성하므로 소스와 드레인내의 불순물 농도의 최대치가 낮아 기생저항이 클 수밖에 없다.
따라서, 본 발명은 실리콘 혹은 실리콘게르마늄 결정박막을 성장하여 채널로 사용하므로써 문턱전압의 조절을 용이하게하고 동시에 문턱전압의 균일도를 개선하며, 소스와 드레인을 절연막으로 격리하므로써 채널의 길이가 작아짐에 따른 항복전압의 감소, 펀치드루(punch-through)효과 및 드레인 유도성 전위장벽저하(DIBL: drain-induced barrier lowering)와 같이 소자성능이 열화되는 현상을 방지할 수 있는 모스 전계 트랜지스터 및 그 제조방법을 제공함에 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 모스 전계 트랜지스터는 반도체 기판에 정의된 소자영역외의 부분에 형성된 필드 산화막; 상기 소자영역위에 산화막과 소스/드레인용 전도성 박막이 식각으로 패터닝되고, 상기 소스/드레인용 전도성 박막의 측벽에 제1측벽 절연막이 형성되어 정의된 활성영역, 상기 활성영역은 상기 제1측벽절연막과 패터닝된 상기 산화막으로 둘러싸여 있고; 상기 활성영역내에는 형성된 활성영역반도체박막; 상기 활성영역반도체박막을 포함한 전체구조상에 형성된 채널용 반도체 박막, 상기 채널용 반도체박막은 활성영역반도체 박막 위에서는 단결정성으로 형성되며, 상기 소스/드레인용 전도성 박막 및 제1측벽 절연막위에서는 다결정성으로 동시에 형성되고; 상기 활성영역위쪽의 상기 채널용 반도체 박막위에 형성된 게이트 산화막; 상기 게이트 산화막 위에 형성된 게이트 전극; 상기 게이트 전극의 양측에 형성된 제2측벽 절연막; 상기 게이트 전극의 노출된 부분 및 상기소스/드레인용 전도성 박막 위쪽의 상기 채널용 반도체 박막의 노출된 부분에 형성된 금속성실리사이드박막; 상기 금속실리사이드박막, 상기 채널용 반도체 박막 및 상기 소스/드레인용 전도성 박막이 순차적으로 패터닝되어 형성된 소스 및 드레인; 및 층간 절연막 형성공정 및 금속배선 형성공정으로 상기 소스 및 드레인 각각에 접속된 금속배선으로 구성된 것을 특징으로 한다.
또한 본 발명의 모스 전계 트랜지스터 제조방법은 반도체 기판에 정의된 소자영역이외의 부분에 필드 산화막을 형성하고, 상기 필드 산화막이 형성된 상기 반도체기판 위에 제1절연막, 소스/드레인용 전도성 박막 및 제2절연막을 순차적으로 형성하는 단계; 상기 소자영역내에의 상기 제2절연막 및 상기 소스/드레인용 전도성 박막을 순차적으로 식각하여 소자의 활성영역을 정의하는 단계; 노출된 상기 소스/드레인 전도성 박막의 측벽에 제1측벽 절연막을 형성하고, 노출된 상기 제1측벽 절연막 및 노출된 상기 제2절연막의 측벽에 제2측벽 절연막을 형성하는 단계; 상기 활성영역내에 노출된 상기 제1절연막을 제거하고, 이때 상기 제2절연막 및 상기 제2측벽 절연막도 일부 식각되는 단계; 상기 활성영역내에 노출된 상기 반도체 기판에만 선택적으로 활성영역반도체박막을 형성하는 단계; 상기 활성영역반도체 박막위에 열산화공정으로 열산화막을 형성하는 단계; 상기 제1절연막 제거공정 후에 남아있는 상기 제2절연막 및 상기 제2측벽 절연막을 상기 열산화막을 식각 마스크로 한 식각공정으로 상기 소스/드레인용 전도성 박막이 노출되는 시점까지 식각하고, 이후 상기 열산화막을 제거하는 단계; 상기 열산화막이 제거된 전체구조상에 채널용 반도체 박막, 게이트 산화막 및 게이트 전극용 전도성 박막을 순차적으로 형성하고, 상기 채널용 반도체 박막은 상기 활성영역반도체 박막위에서는 단결정성으로 형성되며, 상기 소스/드레인용 전도성 박막과 제1 및 2측벽 절연막위에서는 다결정성으로 동시에 형성되는 단계; 상기 게이트 전극용 전도성 박막의 일부분을 식각하여 게이트 전극을 형성하고, 상기 게이트 전극의 양측벽에 제3측벽 절연막을 형성하고, 노출된 상기 게이트 전극과 노출된 상기 채널용 반도체 박막상에 금속성 실리사이드 박막을 선택적으로 형성하는 단계; 상기 금속성 실리사이드 박막, 상기 채널용 반도체 박막 및 상기 소스/드레인용 전도성 박막의 일부분을 순차적으로 식각하여 소스 및 드레인을 형성하는 단계; 및 층간 절연막 형성공정 및 금속배선 형성공정으로 상기 소스 및 드레인 각각에 접속되는 금속배선을 형성하는 단계로 이루어지는 것을 특징으로 한다.
제1도는 종래의 제1실시예에 의한 모스 전계 트랜지스터의 단면도.
제2도는 종래의 제2실시예에 의한 모스 전계 트랜지스터의 단면도.
제3(a)∼(f)도는 본 발명에 의한 모스 전계 트랜지스터의 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
1, 41 : 반도체 기판 2, 42 : 필드 산화막
3, 25, 53 : 게이트 산화막 4, 26, 540 : 게이트 전극
5, 27 : 저농도 불순물 영역 6, 28, 46, 47, 55 : 측벽 절연막
7, 29 : 고농도 불순물 영역 8A, 30A, 440A : 소스
8B, 30B, 440B : 드레인 9, 31, 56 : 금속성 실리사이드 박막
10, 32, 57 : 층간 절연막 11, 33, 58 : 금속배선
12, 24, 520 : 채널영역 21 : SOI기판
21A : 하부 실리콘 21B : 절연층
21C : 상부 실리콘 22 : 활성영역
23 : 비활성영역 43, 45 : 절연막
44 : 소스/드레인용 전도성 박막 48 : 활성영역 반도체 박막
49 : 열산화막 52 : 채널용 반도체 박막
54 : 게이트 전극용 전도성 박막
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
제3(a)∼(f)도는 본 발명에 의한 모스 전계 트랜지스터의 공정 단면도이다.
제3(a)도는 반도체 기판(41)에 열산화공정으로 소자영역이외의 부분에 필드 산화막(42)을 형성한 후, 필드 산화막(42)이 형성된 반도체 기판(41) 위에 제1절연막(43), 소스/드레인용 전도성 박막(44) 및 제2절연막(45)을 순차적으로 형성한 것이 도시된다.
상기에서, 제1 및 2절연막(43 및 45)은 산화물 및 질화물중 어느 하나를 증착하여 형성되고, 소스/드레인용 전도성 박막(44)은 다결정실리콘, 다결정실리콘 게르마늄, 다결정게르마늄 및 기타 금속 중 어느 하나를 증착하여 형성되되, 인-시튜(in-situ) 혹은 이온주입으로 불순물 농도가 1021cm-3정도로 높게 도핑시킨다.
제3(b)도는 소자영역내에서 건식식각으로 제2절연막(45) 및 소스/드레인용 전도성 박막(44)을 순차적으로 식각하여 소자의 활성영역을 정의한 다음, 노출된 소스/드레인용 전도성 박막(44)의 측벽에 제1측벽 절연막(46)을 형성하고, 노출된 제1측벽 절연막(46) 및 노출된 제2절연막(45)의 측벽에 제2측벽 절연막(47)을 형성한 것이 도시 된다.
상기에서, 제1측벽 절연막(46)은 노출된 소스/드레인 전도성 박막(44)을 열산화공정으로 일부 산화시켜 형성되고, 제2측벽 절연막(47)은 질화물 증착 및 이방성식각으로 형성된다.
제3(c)도는 활성영역내에 노출된 제1절연막(43)을 제거하고, 노출된 반도체 기판(41)표면상에만 선택적으로 활성영역반도체박막(48)을 형성한 후 열산화공정으로 활성영역반도체박막(48)위에 열산화막(49)을 형성한 것이 도시된다.
상기에서, 제1절연막(43) 제거공정동안 제2절연막(45) 및 제2측벽 절연막(47)도 일부 식각된다. 활성영역반도체박막(48)은 불순물을 첨가하지 않은 단결정실리콘, 단결정실리콘게르마늄 및 단결정게르마늄 중 어느 하나를 증착하여 형성하거나, 인-시튜 혹은 이온주입으로 불순물을 첨가한 단결정실리콘, 단결정규소게르마늄 및 단결정게르마늄 중 어느 하나를 증착하여 형성하며, 그 높이는 소스/드레인용 전도성 박막(44)과 거의 같은 높이로 형성한다.
제3(d)도는 제1절연막(43) 제거공정후에 남아있는 제2절연막(45) 및 제2측벽 절연막(47)을 열산화막(49)을 식각공정으로 소스/드레인용 전도성 박막(44)이 노출되는 시점까지 식각하고, 전체구조상에 채널용 반도체 박막(52), 게이트 산화막(53) 및 게이트 전극용 전도성 박막(54)을 순차적으로 형성한 것이 도시된다.
상기에서, 채널용 반도체 박막(52)은 단층 또는 이중층으로 형성된다. 단층일 경우, 실리콘, 실리콘게르마늄 및 게르마늄중 어느 하나를 증착하여 형성된다. 이중층일 경우 제1박막(50)으로 실리콘, 실리콘게르마늄 및 게르마늄 중 어느 하나를 증착하여 형성되며, 제2박막(51)으로 실리콘 및 실리콘게르마늄 및 게르마늄중 어느 하나를 증착하여 형성된다. 채널용 반도체 박막(52)을 증착할 때, 단결정 박막을 갖는 활성영역반도체박막(48)상에는 단결정 박막(50-1 및 51-1)으로 형성되며, 다결정 박막을 갖는 소스/드레인용 전도성 박막(44)과 제1 및 2측벽 절연막(46 및 47)상에는 다결정 박막(50-2 및 51-2)으로 동시에 형성된다. 게이트 전극용 전도성 박막(54)은 인-시튜 혹은 이온주입으로 불순물을 첨가한 다결정실리콘, 다결정실리콘게르마늄 및 다결정게르마늄 중 어느 하나를 증착하여 형성된다.
제3(e)도는 게이트를 정의하는 마스크로 게이트 전극용 전도성 박막(54)을 식각하여 게이트 전극(540)을 형성하고, 게이트 전극(540)의 양측벽에 제3측벽 절연막(55)을 형성하고, 노출된 게이트 전극(540)과 노출된 채널용 반도체 박막(52)상에 금속성 실리사이드 박막(56)을 선택적으로 형성한 것이 도시된다.
상기에서, 제3측벽 절연막(55)은 산화물 또는 질화물을 증착 및 이방성식각으로 형성된다. 제3(f)도는 소스와 드레인 영역을 정의하는 마스크로 금속성 실리사이드 박막(56), 채널용 반도체 박막(52) 및 소스/드레인용 전도성 박막(44)을 순차적으로 식각하고, 전체구조상에 층간 절연막(57)을 형성하고, 포토리소그래피 및 식각공정으로 층간 절연막(57)을 식각하여 소스(440A) 및 드레인(440B) 각각이 노출되는 콘택홀을 형성한 후 소스(440A)와 드레인(440B)각각에 금속배선(58)을 형성한 것이 도시된다.
상기에서, 소스 및 드레인(440A 및 440B)은 소스/드레인용 전도성 박막(44)과 채널용 반도체 박막(52)중 전도성 박막(50-2 및 51-2)으로 이루어지며, 채널(520)은 채널용 반도체 박막(52)중 전도성 박막(50-1 및 51-1)으로 이루어진다.
상기한 본 발명의 모스 전계 트랜지스터는 전도성다결정성 박막으로 형성된 소스(440A)와 드레인(440B)이 절연막(43, 46 및 47)으로 격리되어, 소자의 동작속도를 증가시키기 위해 게이트의 채널(520)길이가 감소하여도, 소스(440A)와 드레인(440B)이 서로 가까워짐에 따라 펀치드루(punch-through)현상이 발생하여 소스(440A)와 드레인(440B)간의 항복전압이 감소하며 또한 드레인 유도성 전위장벽저하(DIBL: drain-induced barrier lowering)로 인해 전류가 채널아래의 벌프(bulk)영역으로 도통되는 종래 소자가 갖고 있는 단점이 제거된다. 따라서 소자의 고속화에 따라 항복전압이 감소되는 것을 방지하는 장점이 있다. 아울러 소스(440A) 및 드레인(440B) 아래영역이 절연막(43)로 격리되어 기생접합캐패시턴스가 제거되므로써 더욱 소자의 동작속도가 증가된다.
그리고 채널이 형성되는 실리콘/실리콘게르마늄 다층구조 박막(52)을 증착시 소자영역인 단결정실리콘(48)상에는 단결정성 실리콘/실리콘게르마늄 다층구조 박막(50-1 및 51-1)이 그리고 소스/드레인용 다결정성박막(44) 및 측벽절연막(46 및 47)상에는 다결정성 실리콘/실리콘저매늄 다층구조박막(50-2 및 51-2)이 증착되어 인-시튜로 불순물의 농도가 1021cm-3정도로 높게 도핑되어진 박막(44)에 있는 불순물이 다층구조 박막(50-2 및 51-2)에 확산되어, 단결정실리콘막에 이온주입으로 소스와 드레인 영역을 정의하여 소스와 드레인내의 불순물농도최대치가 1021cm-3보다 훨씬 낮은 종래기술에 비해 소스와 드레인의 기생저항이 더욱 감소되어 동작속도가 증가되며, 종래기술과 같이 이온주입으로 형성된 채널을 사용하는 경우 불순물의 분포가 균일하지 않게 되는 것에 비해 인-시튜로 도핑하면서 증착되는 결정박막을 채널영역에 사용하므로 불순물의 농도가 균일하게 조절되기 때문에 문턱전압의 균일도가 개선되어 고집적회로의 공정안정도를 향상시킨다.
마지막으로 실리콘보다 에너지밴드갭이 작은 실리콘게르마늄을 사용하므로 실리콘/실리콘게르마늄/실리콘으로 되는 채널영역의 에너지밴드의 밸런스 밴드(valence band)상에 전위우물(potential well)이 실리콘게르마늄박막내에 형성되어 홀(hole)을 그 안에 제한적으로 존재시켜 실리콘게르마늄내에서 홀의 이동도가 실리콘내에서보다 2배정도 빠르므로 홀이 소스에서 드레인으로 이동하는 이동도를 2배 증가시킨다. 따라서 실리콘채널을 사용하고 전위우물이 없는 종래의 소자에 비해 소자의 동작속도가 더욱 증가하게 된다. 그리고 실리콘게르마늄의 에너지밴드갭이 게르마늄의 함량이 증가할수록 작아지므로 전위우물이 더욱 깊어지며 이에 따라 홀을 전위우물내에서만 이동시키는 제한도가 증가되므로 소자의 동작속도 및 문턱전압을 게르마늄의 함량으로 조절할 수 있다.
상술한 바와 같이 본 발명은 실리콘 혹은 실리콘게르마늄 결정박막을 성장하여 채널로 사용하므로써 문턱전압의 조절을 용이하게하고 동시에 문턱전압의 균일도를 개선하며, 소스와 드레인을 절연막으로 격리하므로써 채널의 길이가 작아짐에 따른 항복전압의 감소, 펀치드루(punch-through)효과 및 드레인 유도성 전위장벽저하(DIBL: drain-induced barrier lowering)와 같이 소자성능이 열화되는 현상을 방지할 수 있다.

Claims (16)

  1. 반도체 기판에 정의된 소자영역외의 부분에 형성된 필드 산화막; 상기 소자영역위에 산화막과 소스/드레인용 전도성 박막이 식각으로 패터닝되고, 상기 소스/드레인용 전도성 박막의 측벽에 제1측벽 절연막이 형성되어 정의된 활성영역, 상기 활성영역은 상기 제1측벽절연막과 패터닝된 상기 산화막으로 둘러싸여 있고; 상기 활성영역내에는 형성된 활성영역반도체박막; 상기 활성영역반도체박막을 포함한 전체구조상에 형성된 채널용 반도체 박막, 상기 채널용 반도체박막은 활성영역반도체 박막 위에서는 단결정성으로 형성되며, 상기 소스/드레인용 전도성 박막 및 제1측벽 절연막위에서는 다결정성으로 동시에 형성되고; 상기 활성영역위쪽의 상기 채널용 반도체 박막위에 형성된 게이트 산화막; 상기 게이트 산화막 위에 형성된 게이트 전극; 상기 게이트 전극의 양측에 형성된 제2측벽 절연막; 상기 게이트 전극의 노출된 부분 및 상기 소스/드레인용 전도성 박막 위쪽의 상기 채널용 반도체 박막의 노출된 부분에 형성된 금속성실리사이드박막; 상기 금속실리사이드박막, 상기 채널용 반도체 박막 및 상기 소스/드레인용 전도성 박막이 순차적으로 패터닝되어 형성된 소스 및 드레인; 및 층간 절연막 형성공정 및 금속배선 형성공정으로 상기 소스 및 드레인 각각에 접속된 금속배선으로 구성된 것을 특징으로 하는 모스 전계 트랜지스터.
  2. 제1항에 있어서, 상기 소스/드레인용 전도성 박막은 다결정실리콘, 다결정실리콘게르마늄 및 다결정게르마늄중 어느 하나를 증착하여 형성된 것을 특징으로 하는 모스 전계 트랜지스터.
  3. 제1항에 있어서, 상기 제1측벽 절연막은 실리콘산화막과 실리콘질화막의 2중 측벽 절연먁으로 된 모스 전계 트랜지스터.
  4. 제1항에 있어서, 상기 활성영역 반도체박막은 단결정실리콘, 단결정실리콘게르마늄 및 단결정게르마늄중 어느 하나를 증착하여 형성된 것을 특징으로 하는 모스 전계 트랜지스터.
  5. 제1항에 있어서, 상기 채널용 반도체박막은 실리콘, 실리콘게르마늄, 게르마늄, 실리콘/실리콘게르마늄 및 실리콘/게르마늄중 어느 하나를 증착하여 형성된 것을 특징으로 하는 모스 전계 트랜지스터.
  6. 제1항에 있어서, 게이트 전극은 다결정실리콘, 다결정실리콘게르마늄 및 다결정게르마늄중 어느 하나를 증착하여 형성된 것을 특징으로 하는 모스 전계 트랜지스터.
  7. 모스 전계 트랜지스터 제조방법에 있어서, 반도체 기판에 정의된 소자영역이외의 부분에 필드 산화막을 형성하고, 상기 필드 산화막이 형성된 상기 반도체 기판 위에 제1절연막, 소스/드레인용 전도성 박막 및 제2절연막을 순차적으로 형성하는 단계; 상기 소자영역내에의 상기 제2절연막 및 상기 소스/드레인용 전도성 박막을 순차적으로 식각하여 소자의 활성영역을 정의하는 단계; 노출된 상기 소스/드레인 전도성 박막의 측벽에 제1측벽 절연막을 형성하고, 노출된 상기 제1측벽 절연막 및 노출된 상기 제2절연막의 측벽에 제2측벽 절연막을 형성하는 단계; 상기 활성영역내에 노출된 상기 제1절연막을 제거하고, 이때 상기 제2절연막 및 상기 제2측벽 절연막도 일부 식각되는 단계; 상기 활성영역내에 노출된 상기 반도체 기판에만 선택적으로 활성영역반도체박막을 형성하는 단계; 상기 활성영역반도체 박막위에 열산화공정으로 열산화막을 형성하는 단계; 상기 제1절연막 제거공정 후에 남아있는 상기 제2절연막 및 상기 제2측벽 절연막을 상기 열산화막을 식각공정으로 상기 소스/드레인용 전도성 박막이 노출되는 시점까지 식각하는단계; 상기 열산화막이 제거된 전체구조상에 채널용 반도체 박막, 게이트 산화막 및 게이트 전극용 전도성 박막을 순차적으로 형성하고, 상기 채널용 반도체 박막은 상기 활성영역반도체 박막위에서는 단결정성으로 형성되며, 상기 소스/드레인용 전도성 박막과 제1 및 2측벽 절연막위에서는 다결정성으로 동시에 형성되는 단계; 상기 게이트 전극용 전도성 박막의 일부분을 식각하여 게이트 전극을 형성하고, 상기 게이트 전극의 양측벽에 제3측벽 절연막을 형성하고, 노출된 상기 게이트 전극과 노출된 상기 채널용 반도체 박막상에 금속성 실리사이드 박막을 선택적으로 형성하는 단계; 상기 금속성 실리사이드 박막, 상기 채널용 반도체 박막 및 상기 소스/드레인용 전도성 박막의 일부분을 순차적으로 식각하여 소스 및 드레인을 형성하는 단계; 및 층간 절연막 형성공정 및 금속배선 형성공정으로 상기 소스 및 드레인 각각에 접속되는 금속배선을 형성하는 단계로 이루어지는 것을 특징으로 하는 모스 전계 트랜지스터 제조방법.
  8. 제7항에 있어서, 상기 소스/드레인용 전도성 박막은 불순물을 첨가한 다결정실리콘, 다결정실리콘게르마늄 및 다결정게르마늄중 어느 하나를 증착하여 형성되는 것을 특징으로 하는 모스 전계 트랜지스터 제조방법.
  9. 제7항에 있어서, 상기 활성영역 반도체박막은 불순물을 첨가하지 않은 단결정실리콘, 단결정실리콘게르마늄 및 단결정게르마늄중 어느 하나를 증착하여 형성되는 것을 특징으로 하는 모스 전계 트랜지스터 제조방법.
  10. 제7항에 있어서, 상기 활성영역 반도체박막은 불순물을 첨가한 단결정실리콘, 단결정실리콘게르마늄, 혹은 단결정게르마늄중 어느 하나를 증착하여 형성되는 것을 특징으로 하는 모스 전계 트랜지스터 제조방법.
  11. 제7항에 있어서, 상기 채널용 반도체박막은 불순물을 첨가한 실리콘, 실리콘게르마늄, 게르마늄, 실리콘/실리콘게르마늄 및 실리콘/게르마늄 중 어느 하나를 증착하여 형성되는 것을 특징으로 하는 모스 전계 트랜지스터 제조방법.
  12. 제7항에 있어서, 상기 게이트용 전도성 박막은 불순물을 첨갛나 다결정실리콘, 다결정실리콘 게르마늄, 혹은 다결정게르마늄 중 어느 하나를 증착하여 형성되는 것을 특징으로 하는 모스 전계 트랜지스터 제조방법.
  13. 제7항에 있어서, 상기 제1 및 2절연막은 산화물 및 질화물중 어느 하나를 증착하여 형성되는 것을 특징으로 하는 모스 전계 트랜지스터 제조방법.
  14. 제7항에 있어서, 상기 제1측벽절연막은 상기 노출된 소스/드레인 전도성 박막을 열산화공정으로 일부 산화시켜 형성되는 것을 특징으로 하는 모스 전계 트랜지스터 제조방법.
  15. 제7항에 있어서, 상기 제2측벽 절연막은 질화물 증착 및 이방성식각으로 형성되는 것을 특징으로 하는 모스 전계 트랜지스터 제조방법.
  16. 제7항에 있어서, 상기 제3측벽 절연막은 산화물 또는 질화물을 증착 및 이방성식각으로 형성되는 것을 특징으로 하는 모스 전계 트랜지스터 제조방법.
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Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100400808B1 (ko) 1997-06-24 2003-10-08 매사츄세츠 인스티튜트 오브 테크놀러지 그레이드된 ＧｅＳｉ층 및 평탄화를 사용한 Ｓｉ상의 Ｇｅ의 쓰레딩 전위 밀도 제어
KR100275540B1 (ko) * 1997-09-23 2000-12-15 정선종 초자기정렬 쌍극자 트랜지스터 장치 및 그 제조방법
US6143617A (en) * 1998-02-23 2000-11-07 Taiwan Semiconductor Manufacturing Company Composite capacitor electrode for a DRAM cell
US6617648B1 (en) * 1998-02-25 2003-09-09 Semiconductor Energy Laboratory Co., Ltd. Projection TV
US6156589A (en) * 1998-09-03 2000-12-05 Micron Technology, Inc. Compact SOI body contact link
US6143593A (en) * 1998-09-29 2000-11-07 Conexant Systems, Inc. Elevated channel MOSFET
US6734498B2 (en) * 1998-10-02 2004-05-11 Intel Corporation Insulated channel field effect transistor with an electric field terminal region
US6303962B1 (en) * 1999-01-06 2001-10-16 Advanced Micro Devices, Inc. Dielectrically-isolated transistor with low-resistance metal source and drain formed using sacrificial source and drain structures
US6437403B1 (en) * 1999-01-18 2002-08-20 Sony Corporation Semiconductor device
US6787805B1 (en) * 1999-06-23 2004-09-07 Seiko Epson Corporation Semiconductor device and manufacturing method
US6235560B1 (en) * 1999-08-16 2001-05-22 Agere Systems Guardian Corp. Silicon-germanium transistor and associated methods
US6633066B1 (en) * 2000-01-07 2003-10-14 Samsung Electronics Co., Ltd. CMOS integrated circuit devices and substrates having unstrained silicon active layers
US6503773B2 (en) 2000-01-20 2003-01-07 Amberwave Systems Corporation Low threading dislocation density relaxed mismatched epilayers without high temperature growth
WO2001055824A2 (en) * 2000-01-27 2001-08-02 Primarion, Inc. Apparatus suitable for providing synchronized clock signals to a microelectronic device
US6461945B1 (en) 2000-06-22 2002-10-08 Advanced Micro Devices, Inc. Solid phase epitaxy process for manufacturing transistors having silicon/germanium channel regions
US6743680B1 (en) 2000-06-22 2004-06-01 Advanced Micro Devices, Inc. Process for manufacturing transistors having silicon/germanium channel regions
JP2002043566A (ja) 2000-07-27 2002-02-08 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US6391695B1 (en) 2000-08-07 2002-05-21 Advanced Micro Devices, Inc. Double-gate transistor formed in a thermal process
US6521502B1 (en) 2000-08-07 2003-02-18 Advanced Micro Devices, Inc. Solid phase epitaxy activation process for source/drain junction extensions and halo regions
US6429484B1 (en) 2000-08-07 2002-08-06 Advanced Micro Devices, Inc. Multiple active layer structure and a method of making such a structure
US6403981B1 (en) 2000-08-07 2002-06-11 Advanced Micro Devices, Inc. Double gate transistor having a silicon/germanium channel region
US6261913B1 (en) * 2000-08-23 2001-07-17 Micron Technology, Inc. Method for using thin spacers and oxidation in gate oxides
JP2002100762A (ja) * 2000-09-22 2002-04-05 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6475869B1 (en) * 2001-02-26 2002-11-05 Advanced Micro Devices, Inc. Method of forming a double gate transistor having an epitaxial silicon/germanium channel region
US6709935B1 (en) 2001-03-26 2004-03-23 Advanced Micro Devices, Inc. Method of locally forming a silicon/geranium channel layer
US6596597B2 (en) * 2001-06-12 2003-07-22 International Business Machines Corporation Method of manufacturing dual gate logic devices
CN1395316A (zh) * 2001-07-04 2003-02-05 松下电器产业株式会社 半导体器件及其制造方法
US6703271B2 (en) * 2001-11-30 2004-03-09 Taiwan Semiconductor Manufacturing Company Complementary metal oxide semiconductor transistor technology using selective epitaxy of a strained silicon germanium layer
KR100437856B1 (ko) * 2002-08-05 2004-06-30 삼성전자주식회사 모스 트랜지스터 및 이를 포함하는 반도체 장치의 형성방법.
EP2267762A3 (en) 2002-08-23 2012-08-22 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor heterostructures having reduced dislocation pile-ups and related methods
US7594967B2 (en) 2002-08-30 2009-09-29 Amberwave Systems Corporation Reduction of dislocation pile-up formation during relaxed lattice-mismatched epitaxy
KR100543472B1 (ko) 2004-02-11 2006-01-20 삼성전자주식회사 소오스/드레인 영역에 디플리션 방지막을 구비하는 반도체소자 및 그 형성 방법
US20040209437A1 (en) * 2003-04-16 2004-10-21 Taiwan Semiconductor Manufacturing Co. Method of forming a shallow trench isolation region in strained silicon layer and in an underlying on silicon - germanium layer
CN100414357C (zh) * 2004-11-26 2008-08-27 三洋电机株式会社 光传感器及显示装置
KR100724560B1 (ko) * 2005-11-18 2007-06-04 삼성전자주식회사 결정질 반도체층을 갖는 반도체소자, 그의 제조방법 및그의 구동방법
US7554110B2 (en) * 2006-09-15 2009-06-30 Taiwan Semiconductor Manufacturing Company, Ltd. MOS devices with partial stressor channel
US7795089B2 (en) 2007-02-28 2010-09-14 Freescale Semiconductor, Inc. Forming a semiconductor device having epitaxially grown source and drain regions
US7700452B2 (en) * 2007-08-29 2010-04-20 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel transistor
US8294222B2 (en) 2008-12-23 2012-10-23 International Business Machines Corporation Band edge engineered Vt offset device
KR102460862B1 (ko) * 2016-08-04 2022-10-28 삼성전자주식회사 반도체 장치

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2940880B2 (ja) * 1990-10-09 1999-08-25 三菱電機株式会社 半導体装置およびその製造方法
US5358879A (en) * 1993-04-30 1994-10-25 Loral Federal Systems Company Method of making gate overlapped lightly doped drain for buried channel devices
US5792679A (en) * 1993-08-30 1998-08-11 Sharp Microelectronics Technology, Inc. Method for forming silicon-germanium/Si/silicon dioxide heterostructure using germanium implant
US5360749A (en) * 1993-12-10 1994-11-01 Advanced Micro Devices, Inc. Method of making semiconductor structure with germanium implant for reducing short channel effects and subthreshold current near the substrate surface
KR0135804B1 (ko) * 1994-06-13 1998-04-24 김광호 실리콘 온 인슐레이터(soi) 트랜지스터
JPH08153880A (ja) * 1994-09-29 1996-06-11 Toshiba Corp 半導体装置及びその製造方法

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