KR100575612B1 - 모스 전계효과트랜지스터 제조방법 - Google Patents
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Abstract
본 발명은 모스전계효과트랜지스터 제조방법에 관한 것으로서, 특히, 단채널을 갖는 LDD구조의 트랜지스터에 있어서 트랜지스터의 저농도 도핑영역과 고농도 도핑영역 사이에 매몰형 절연층을 형성하여 트랜지스터의 쇼트채널효과, 리버스 단채널효과, 바디효과를 개선하고 졍션캐패시턴스를 감소시키며 전류레벨 감소 등을 개선하여 트랜지스터의 성능을 향상시킬 수 있는 구조를 갖는 소자를 형성하도록 한 방법에 관한 것이다. 본 발명에 따른 모스 전계효과트랜지스터 제조방법은 제 1 도전형 반도체 기판 표면에 제 1 절연막, 도전성 반도체층을 차례로 형성하는 단계와, 상기 도전성 반도체층과 제 1 절연막을 동시에 패터닝하여 제 1 폭을 갖는 제 1 반도체층패턴과 제 1 절연막패턴을 형성하는 단계와, 노출된 상기 기판과 상기 제 1 반도체층패턴의 표면을 산화반응시켜 산화막을 기판 상부 표면에 형성하고 상기 산화반응에 참여하지 않은 잔류한 상기 제 1 반도체층패턴으로 이루어지고 상기 제 1 폭보다 작은 제 2 폭을 갖는 제 2 반도체층패턴을 형성하는 단계와, 상기 제 2 반도체층패턴 하부에만 상기 제 1 절연막패턴을 잔류시키도록 상기 산화막과 상기 제 1 절연막패턴을 제거하여 상기 산화반응에 참가하지 않은 기판 표면을 노출시켜 전체적으로 기판 표면에 단차를 형성하는 단계와, 상기 제 2 반도체층패턴 및 잔류한 상기 제 1 절연막패턴의 측면과 상기 기판의 단차진 측면에 절연물질로 제 1 측벽스페이서와 제 2 측벽스페이서를 각각 형성하는 단계와, 노출된 상기 제 2 반도체층패턴의 상부 표면과 노출된 상기 기판 표면에 제 2 반도체층과 제 3 반도체층을 각각 선택적으로 형성하는 단계와, 상기 제 1 측벽스페이서를 제거하여 상기 기판 표면의 일부를 노출시키는 홈을 형성하는 단계와, 상기 기판의 전면에 제 2 도전형 불순물 이온주입을 저농도로 실시하는 단계와, 상기 제 2 반도체층, 상기 제 2 반도체층패턴, 상기 제 1 절연막패턴의 측면에 상기 홈을 매립하도록 제 3 측벽스페이서를 절연체로 형성하는 단계와, 상기 기판의 전면에 제 2 도전형 불순물 이온주입을 고농도로 실시하는 단계와, 상기 기판에 어닐링을 실시하여 엘디디구조의 소스/드레인을 형성하는 단계를 포함하여 이루어진다.
Description
도 1 는 종래 기술에 따른 모스 전계효과트랜지스터의 단면도
도 2a 내지 도 2h는 본 발명에 따른 모스 전계효과트랜지스터의 제조공정 단면도
본 발명은 모스전계효과트랜지스터(MOS field effect transistor, 이하 MOSEET 이라 칭한다) 제조방법에 관한 것으로서, 특히, 단채널을 갖는 LDD(lightly doped drain)구조의 모스 트랜지스터에 있어서 트랜지스터의 저농도 도핑영역과 고농도 도핑영역 사이에 매몰형 절연층을 형성하여 트랜지스터의 단채널효과(short channel effect), 리버스 단채널효과, 바디효과(body effect)를 개선하고 졍션캐패시턴스를 감소시키며 전류레벨 감소 등을 개선하여 트랜지스터의 성능을 향상시킬 수 있는 구조를 갖는 소자를 형성하도록 한 방법에 관한 것이다.
반도체장치는 양호한 회로 동작 성능과 집적도를 얻기위하여 집적 회로를 구성하는 MOSFET의 크기를 감소시키기 위한 노력의 결과로 반도체장치의 제조기술이 서브미크론(submicron) 단위로 축소(scale down)되었다. 따라서, 집적 회로 의 구성 요소인 단일 MOSFET에 있어서 게이트(gate line)의 폭이 좁아지게 되었으며, 그에 따라 게이트의 선저항이 크게 증가될 뿐만 아니라 인접하는 게이트들 사이의 공간(speace)의 감소에 의한 기생 커패시턴스(parastic capacitance)도 크게 증가되므로 회로의 신호전달 속도가 크게 저하되게 되었다. 즉, 회로의 신호 전달 속도에 영향을 미치는 지연시간(delay time)은 저항(R)과 커패시턴스(C)의 곱인 RC로 표시되는 데, 여기서, 저항(R)은 게이트의 선지항이고, 커패시턴스(C)는 인접하는 게이트 사이의 기생 커패시턴스이다.
그러나, 소자크기가 축소됨에 따라 트랜지스터의 채널길이 역시 줄어들게 되므로 쇼트채널효과(short channel effect)가 발생하게 된다. 쇼트채널효과는 MOSFET 등에서 게이트 길이 즉 소스와 드레인 사이의 간격이 짧아지는 경우에 발생한다. 드레인 전압을 일정하게 유지하고 채널길이를 짧게하면 드레인과 소스로 부터의 공핍층이 게이트 밑의 기판으로 삐져나오게 되기 때문에 채널부분의 전위장벽이 저하하여 드레인 전압의 약간의 증가에 의해 드레인 전류가 급증하고, 이것이 진행되면 공핍층의 접촉에 의한 펀치스루(punch-through)가 생긴다. 이러한 펀치스루 현상을 방지하기 위해서 기판의 공핍층의 폭을 감소시키기 위하여 도핑농도를 증가시킨다.
이와 유사하게 또 다른 효과 즉 드레인전위장벽저하(drain-induced barrier lowering, DIBL)가 발생한다. 이는 드레인 전압이 표면전위(surface potential)을 저하시키는 것이다. 결국 기판표면에서의 전위장벽이 낮아지고 채널영역의 실리콘과 산화막의 계면에서 전류가 증가하게 된다.
이러한 쇼트채널효과를 방지하기 위하여 소스/드레인 졍션을 얕게(shallow junction) 형성할 수 있다.
또는, SSR(super steep retrograde well)이나 할로이온주입(halo ion implantation) 등의 방법으로 쇼트채널효과를 방지하지만 이러한 방법들의 효과는 미약하며, 부작용으로 리버스(reverse) 쇼트채널효과, 바디효과 등이 커지고, 또한, 졍션캐패시턴스의 증가, 전류레벨의 감소 등에 의해 소자의 열화를 초래하며, 적정한 공정조건을 설정하기가 곤란하다.
도 1은 종래 기술에 따라 제조된 모스 전계효과트랜지스터의 단면도이다.
도 1을 참조하면, 반도체기판인 실리콘기판(1) 위에 게이트절연막(2)이 형성되어 있고 그 위에 패터닝된 도전성을 갖는 도핑된 폴리실리콘으로 이루어진 게이트(5)가 위치한다. 게이트(5)를 마스크로 이용한 이온주입으로 불순물매몰층을 형성한 후 어닐링을 실시하여 형성된 소스(3)/드레인(4) 졍션이 게이트(5) 하단 기판(1) 표면 부위에 위치한다.
그러나, 상술한 종래 기술에 따라 제조된 MOSFET은 어닐링으로 소스/드레인 졍션을 형성하므로 셸로우졍션을 형성하기 곤란하므로 졍션에서의 기생 캐패시턴스가 큰 값을 갖게 되며, 쇼트채널트랜지스터 구현시 졍션의 공핍층에 의한 드레인전위장벽저하(drain-induced barrier lowering, DIBL) 및 펀치스루(punch-through)를 방지할 수 없으며, 채널영역 형성시 문턱전압을 조절하기 위한 이온주입에 기인한 채널에서의 모빌리티(mobility) 감소로 전류구동능력이 저하된다. 이는 고속동작을 요구하는 고집적소자 구현에 곤란한 문제점이 있다.
또한, 종래 기술에서 SSR(super steep retrograde well)이나 할로이온주입(halo ion implantation) 등의 방법으로 쇼트채널효과를 방지하여도 이러한 방법들의 효 과는 미약하며, 부작용으로 리버스(reverse) 쇼트채널효과, 바디효과 등이 커지고, 또한, 졍션캐패시턴스의 증가, 전류레벨의 감소 등에 의해 소자의 열화를 초래하며, 적정한 공정조건을 설정하기가 곤란한 문제점이 있다.
따라서, 본 발명의 목적은 단채널을 갖는 LDD(lightly doped drain)구조의 모스 트랜지스터에 있어서 트랜지스터의 저농도 도핑영역과 고농도 도핑영역 사이에 매몰형 절연층을 형성하여 트랜지스터의 단채널효과(short channel effect), 리버스 단채널효과, 바디효과(body effect)를 개선하고 졍션캐패시턴스를 감소시키며 전류레벨 감소 등을 개선하여 트랜지스터의 성능을 향상시킬 수 있는 구조를 갖는 소자를 형성하도록 한 반도체장치의 모스전계효과트랜지스터 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명에 따른 모스 전계효과트랜지스터 제조방법은 제 1 도전형 반도체 기판 표면에 제 1 절연막, 도전성 반도체층을 차례로 형성하는 단계와, 상기 도전성 반도체층과 제 1 절연막을 동시에 패터닝하여 제 1 폭을 갖는 제 1 반도체층패턴과 제 1 절연막패턴을 형성하는 단계와, 노출된 상기 기판과 상기 제 1 반도체층패턴의 표면을 산화반응시켜 산화막을 기판 상부 표면에 형성하고 상기 산화반응에 참여하지 않은 잔류한 상기 제 1 반도체층패턴으로 이루어지고 상기 제 1 폭보다 작은 제 2 폭을 갖는 제 2 반도체층패턴을 형성하는 단계와, 상기 제 2 반도체층패턴 하부에만 상기 제 1 절연막패턴을 잔류시키도록 상기 산화막과 상기 제 1 절연막패턴을 제거하여 상기 산화반응에 참가하지 않은 기판 표면을 노출시켜 전체적으로 기판 표면에 단차를 형성하는 단계와, 상기 제 2 반도체층패턴 및 잔류한 상기 제 1 절연막패턴의 측면과 상기 기판의 단차진 측면에 절연물질로 제 1 측벽스페이서와 제 2 측벽스페이서를 각각 형성하는 단계와, 노출된 상기 제 2 반도체층패턴의 상부 표면과 노출된 상기 기판 표면에 제 2 반도체층과 제 3 반도체층을 각각 선택적으로 형성하는 단계와, 상기 제 1 측벽스페이서를 제거하여 상기 기판 표면의 일부를 노출시키는 홈을 형성하는 단계와, 상기 기판의 전면에 제 2 도전형 불순물 이온주입을 저농도로 실시하는 단계와, 상기 제 2 반도체층, 상기 제 2 반도체층패턴, 상기 제 1 절연막패턴의 측면에 상기 홈을 매립하도록 제 3 측벽스페이서를 절연체로 형성하는 단계와, 상기 기판의 전면에 제 2 도전형 불순물 이온주입을 고농도로 실시하는 단계와, 상기 기판에 어닐링을 실시하여 엘디디구조의 소스/드레인을 형성하는 단계를 포함하여 이루어진다.
본 발명은 반도체소자의 제조방법에 관한 것으로서 게이트의 길이가 짧아짐에 따라 발생하는 쇼트채널효과를 효과적으로 제어할 수 있다.
즉, 모스형 트랜지스터의 소스/드레인 영역의 공핍층 확장을 방지하기 위하여 소스/드레인영역과 웰(well)의 졍션 형성지역에 산화막, 질화막 등의 절연체로 이루어진 절연막을 형성하므로서 종래 기술의 문제점을 해결하며 향후의 스케일다운(scale down)되는 미세소자제조에 적용될 수 있다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2h는 본 발명에 따른 모스전계효과트랜지스터의 제조공정 단면도이다.
도 2a를 참조하면, 실리콘 반도체기판(20) 표면에 게이트절연막 형성용 절연막으로 산화막(21)을 열산화방법으로 성장시켜 형성한 후, 그 위에 게이트 형성용 도전층으로 폴리실리콘층(22)을 화학기상증착 등의 방법으로 형성한다.
그리고, 폴리실리콘층 상에 포토레지스트를 도포한 후 게이트형성용 노광 마스크를 이용한 노광 및 현상을 실시하여 포토레지스트패턴(도시안함)을 형성한 다음, 이로부터 보호되지 않는 폴리실리리콘층/산화막을 건식식각 등의 비등방성식각으로 차례로 제거하여 폴리실리콘층(22)과 산화막(21)을 잔류시킨 후, 포토레지스트패턴을 제거한다.
이때, 포토레지스트패턴은 트랜지스터 설계시 게이트 폭보다, 이후 산화되어 식각될 부위를 고려하여, 약 50%정도 크게 폴리실리콘층(22)을 덮도록 정의한다.
도 2b를 참조하면, 잔류한 폴리실리콘층과 노출된 기판(20) 표면을 열산화방법(thermal oxidation) 등으로 산화시켜 산화막(23)을 기판 상부 표면에 형성한다.
따라서, 잔류한 폴리실리콘층의 노출된 표면으로부터 내부로 산화가 일어나 산화막(23) 내부에 산화되지 않고 다시 잔류한 폴리실리콘층(220)으로 이루어진 게이트(220)가 형성되고, 한편, 실리콘 기판의 표면도 산화되어 기판 표면(S)으로부터 기판 내부에도 열성장된 산화막이 형성된다.
도 2c를 참조하면, 게이트(220) 하부에만 게이트절연막(21)인 산화막(210)이 잔류하도록 열성장된 산화막과 게이트절연막 형성용 산화막을 건식식각 등의 방법으로 모두 제거하여 게이트(220) 상부 표면 및 측면과 게이트절연막 형성용 산화막에 의 하여 덮혀 있던 기판 표면 및 산화막 형성 반응에 참여하여 소정 깊이 만큼 제거된 나머지 기판(20) 표면을 노출시킨다.
따라서, 게이트(220) 형성영역 보다 넓은 부위 즉, 게이트절연막 형성용 산화막 형성영역을 제외한 부위의 기판(20)은 소정 두께만큼 파여져 산화반응에 참여하지 않은 기판 부위와 단차를 갖게된다.
도 2d를 참조하면, 게이트를 포함하여 단차진 기판의 전 표면에 질화막 또는 산화막 등의 절연막을 증착하여 형성 한 다음, 절연막에 에치백을 실시하여 게이트(20)/게이트절연막(210) 측면과 기판의 단차부위 측면에 절연막을 잔류시켜 잔류한 절연막으로 이루어진 제 1 측벽스페이서(230)와 제 2 측벽스페이서(231)를 동시에 형성한다. 이때, 제 2 측벽스페이서가 트랜지스터소자 제조완료 후에도 잔류하여 공핍층 확장을 방지하여 쇼트채널효과를 개선시키는 역할을 한다.
도 2e를 참조하면, 폴리실리콘으로 이루어진 게이트(22)의 상부 표면과 노출된 기판 표면(20)에 에피택샬 실리콘층(241)(240)을 성장시켜 형성한다. 이때, 성장 두께는 원래 기판(20) 표면보다 약간 돌출되도록 하는 것이 유리하다.
도 2f를 참조하면, 산화막 또는 질화막 등으로 이루어진 노출된 제 1 측벽스페이서를 게이트절연막(210)이 손상되지 않도록 건식 또는 습식시각으로 제거하여 게이트 모서리 부위 하단의 기판 표면을 노출시키는 홈(V)을 형성한다. 이때, 기판의 단차 부위 측면에는 제 2 측벽스페이서(231)가 손상되지 않은 채로 잔류한다.
도 2g를 참조하면, 기판의 전면에 LDD구조를 위한 저농도 불순물 이온주입(I1)을 제 2 도전형 불순물 이온으로 실시하여 에피택샬 실리콘층(20) 표면과 홈(V)에 의 하여 노출된 기판(20) 표면 부위에 저농도 불순물 이온 매몰층(25)을 형성한다.
도 2h를 참조하면, 게이트(220)와 그 상부에 형성된 에피택샬 실리콘층(241)을 포함하는 기판의 전면에 산화막 등의 절연막을 두껍게 형성한다. 이때, 절연막의 두께는 게이트와 제 2 측벽스페이서(231) 사이의 거리보다 크도록 형성한다.
그리고, 절연막에 에치백을 실시하여 홈을 완전히 덮고 제 2 측벽스페이서(231)와 일부 중첩되도록 절연막을 잔류시켜 제 3 측벽스페이서(26)를 형성한다.
그 다음, 게이트 상부에 위치한 에피택샬 실리콘층(241)과 제 3 측벽스페이서(26)를 이온주입 마스크로 이용하는 제 2 도전형 불순물 이온주입(I2)을 노출된 에피택샬 실리콘층에 실시하여 고농도 불순물 이온 매몰층을 형성한 다음, 저농도 불순물 이온 매몰층과 고농도 불순물 이온 매몰층의 불순물 이온을 어닐링 등의 방법으로 확산시켜 저농도 도핑영역(250)과 고농도 도핑영역(27)으로 이루어진 LDD구조의 소스/드레인(250, 27)을 형성한다.
이때, 저농도 도핑영역(250)과 고농도 도핑영역(27)의 졍션부위에 산화막 등의 절연막으로 이루어진 제 2 측벽스페이서(231)가 위치하여 공핍층의 확장을 방지하여 펀치스루 및 드레인전위장벽저하(drain-induced barrier lowering, DIBL)특성을 개선할 수 있다.
따라서, 본 발명은
트랜지스터의 단채널효과(short channel effect), 리버스 단채널효과, 바디효과(body effect)를 개선하고 졍션캐패시턴스를 감소시키며 전류레벨 감소 등 을 개선하여 트랜지스터의 성능을 향상시킬 수 있는 구조를 갖는 소자를 형성하고, 또한, 소자크기가 축소될 때마다 적정조건을 새로이 정의하지 않고 게이트 형성용 폴리실리콘층의 산화조건만을 제어하여 소자제조 시간을 단축시키는 장점이 있다.
Claims (5)
- 제 1 도전형 반도체 기판 표면에 제 1 절연막, 도전성 반도체층을 차례로 형성하는 단계와,상기 도전성 반도체층과 제 1 절연막을 동시에 패터닝하여 제 1 폭을 갖는 제 1 반도체층패턴과 제 1 절연막패턴을 형성하는 단계와,노출된 상기 기판과 상기 제 1 반도체층패턴의 표면을 산화반응시켜 산화막을 기판 상부 표면에 형성하고 상기 산화반응에 참여하지 않은 잔류한 상기 제 1 반도체층패턴으로 이루어지고 상기 제 1 폭보다 작은 제 2 폭을 갖는 제 2 반도체층패턴을 형성하는 단계와,상기 제 2 반도체층패턴 하부에만 상기 제 1 절연막패턴을 잔류시키도록 상기 산화막과 상기 제 1 절연막패턴을 제거하여 상기 산화반응에 참가하지 않은 기판 표면을 노출시켜 전체적으로 기판 표면에 단차를 형성하는 단계와,상기 제 2 반도체층패턴 및 잔류한 상기 제 1 절연막패턴의 측면과 상기 기판의 단차진 측면에 절연물질로 제 1 측벽스페이서와 제 2 측벽스페이서를 각각 형성하는 단계와,노출된 상기 제 2 반도체층패턴의 상부 표면과 노출된 상기 기판 표면에 제 2 반도체층과 제 3 반도체층을 각각 선택적으로 형성하는 단계와,상기 제 1 측벽스페이서를 제거하여 상기 기판 표면의 일부를 노출시키는 홈을 형성하는 단계와,상기 기판의 전면에 제 2 도전형 불순물 이온주입을 저농도로 실시하는 단계와,상기 제 2 반도체층, 상기 제 2 반도체층패턴, 상기 제 1 절연막패턴의 측면에 상기 홈을 매립하도록 제 3 측벽스페이서를 절연체로 형성하는 단계와,상기 기판의 전면에 제 2 도전형 불순물 이온주입을 고농도로 실시하는 단계와,상기 기판에 어닐링을 실시하여 엘디디구조의 소스/드레인을 형성하는 단계로 이루어진 모스 전계효과트랜지스터 제조방법.
- 청구항 1에 있어서,상기 반도체기판은 실리콘기판을 사용하는 것이 특징인 모스 전계효과트랜지스터 제조방법.
- 청구항 1에 있어서,상기 반도체층은 실리콘 에피택샬층(silicon epitaxial layer)을 성장시켜 형성하는 것이 특징인 모스 전계효과트랜지스터 제조방법.
- 청구항 1에 있어서,상기 제 2 폭은 상기 제 1 폭의 약 50%이도록 형성하는 것이 특징인 모스 전계효과트랜지스터 제조방법.
- 청구항 1에 있어서,상기 제 1, 제 2 측벽스페이서는 상기 기판의 전면에 절연츠을 형성한 다음 에치백을 실시하여 동시에 형성하는 것이 특징인 반도체장치의 모스 전계효과트랜지스터 제조방법.
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