KR100282453B1 - 반도체 소자 및 그 제조방법 - Google Patents
반도체 소자 및 그 제조방법 Download PDFInfo
- Publication number
- KR100282453B1 KR100282453B1 KR1019990009235A KR19990009235A KR100282453B1 KR 100282453 B1 KR100282453 B1 KR 100282453B1 KR 1019990009235 A KR1019990009235 A KR 1019990009235A KR 19990009235 A KR19990009235 A KR 19990009235A KR 100282453 B1 KR100282453 B1 KR 100282453B1
- Authority
- KR
- South Korea
- Prior art keywords
- insulating film
- trench
- conductive layer
- gate electrode
- semiconductor substrate
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 56
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 13
- 238000000034 method Methods 0.000 title claims description 16
- 239000000758 substrate Substances 0.000 claims abstract description 36
- 239000012535 impurity Substances 0.000 claims abstract description 20
- 230000000694 effects Effects 0.000 abstract description 6
- 230000015572 biosynthetic process Effects 0.000 abstract description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 19
- 229920005591 polysilicon Polymers 0.000 description 19
- 229920002120 photoresistant polymer Polymers 0.000 description 10
- 150000004767 nitrides Chemical class 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 4
- 238000005530 etching Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
본 발명은 숏 채널 효과(Short Channel Effect)를 방지함과 동시에 소오스/드레인 사이의 채널형성시 야기되는 펀치-쓰루(Punch-through) 현상을 방지하도록 한 반도체 소자 및 그 제조방법에 관한 것으로서, 반도체 기판의 표면에 소정깊이로 형성되는 트랜치와, 상기 트랜치의 내부에 형성되는 절연막과, 상기 절연막상에 형성되는 도핑된 도전층과, 상기 트랜치 상부의 도전층상에 형성되는 게이트 절연막 및 게이트 전극과, 상기 게이트 전극 양측의 반도체 기판 표면내에 형성되는 소오스/드레인 불순물영역을 포함하여 형성됨을 특징으로 한다.
Description
본 발명은 반도체 소자에 관한 것으로, 특히 숏 채널 효과(Short Channel Effect)를 개선시킴과 동시에 채널형성시 야기되는 펀치-쓰루(Punch-through) 현상을 방지하는데 적당한 반도체 소자 및 그 제조방법에 관한 것이다.
이하, 첨부된 도면을 참고하여 종래 기술의 반도체 소자 및 그 제조방법을 설명하면 다음과 같다.
도 1은 종래의 반도체 소자를 나타낸 구조단면도이다.
도 1에 도시한 바와 같이, 반도체 기판(11)상의 일정영역에 게이트 절연막(12)을 개재하여 게이트 전극(13a)이 형성되어 있고, 상기 게이트 전극(13a)의 양측면에 절연막 측벽(16)이 형성되어 있으며, 상기 게이트 전극(13a) 양측의 반도체 기판(11) 표면내에 LDD(Lightly Doped Drain) 구조를 갖는 소오스/드레인 불순물영역(17)이 형성되어 있다.
도 2a 내지 도 2d는 종래의 반도체 소자의 제조방법을 나타낸 공정단면도이다.
도 2a에 도시한 바와 같이, 반도체 기판(11)상에 게이트 절연막(12)과 게이트 전극용 폴리 실리콘(13)을 차례로 형성한다.
이어, 상기 폴리 실리콘(13)상에 포토레지스트(14)를 도포한 후, 노광 및 현상공정으로 포토레지스트(14)를 패터닝하여 게이트영역을 정의한다.
도 2b에 도시한 바와 같이, 상기 패터닝된 포토레지스트(14)를 마스크로 이용하여 상기 폴리 실리콘(13) 및 게이트 절연막(12)을 선택적으로 제거하여 게이트 전극(13a)을 형성한다.
도 2c에 도시한 바와 같이, 상기 포토레지스트(14)를 제거하고, 상기 게이트 전극(13a)을 마스크로 이용하여 상기 반도체 기판(11)의 전면에 저농도 n형 불순물 이온을 주입하여 상기 게이트 전극(13a) 양측의 반도체 기판(11) 표면내에 LDD 영역(15)을 형성한다.
도 2d에 도시한 바와 같이, 상기 게이트 전극(13a)을 포함한 반도체 기판(11)의 전면에 절연막을 형성한 후, 전면에 에치백(Etch Back) 공정을 실시하여 상기 게이트 전극(13a)의 양측면에 절연막 측벽(16)을 형성한다.
이어, 상기 게이트 전극(13a) 및 절연막 측벽(16)을 마스크로 이용하여 반도체 기판(11)의 전면에 소오스/드레인용 고농도 n형 불순물 이온을 주입하여 상기 게이트 전극(13a) 양측의 반도체 기판(11) 표면내에 LDD 구조를 갖는 소오스/드레인 불순물 영역(17)을 형성한다.
그러나 상기와 같은 종래의 반도체 소자 및 그 제조방법에 있어서 다음과 같은 문제점이 있었다.
즉, 소자가 집적화됨에 따라 게이트의 다운 스케일링에 따른 채널길이가 짧아져 숏 채널 효과로 인하여 DIBL(Drain Induced Barrier Lowering) 특성이 현저히 저하되고 펀치-쓰루의 발생을 제어할 수가 없다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 숏 채널 효과를 방지함과 동시에 소오스/드레인 사이의 채널형성시 야기되는 펀치-쓰루 현상을 방지하도록 한 반도체 소자 및 그 제조방법을 제공하는데 그 목적이 있다.
도 1은 종래의 반도체 소자를 나타낸 구조단면도
도 2a 내지 도 2d는 종래의 반도체 소자의 제조방법을 나타낸 공정단면도
도 3은 본 발명에 의한 반도체 소자를 나타낸 구조단면도
도 4a 내지 도 4h는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도
도면의 주요부분에 대한 부호의 설명
21 : 반도체 기판 22 : 제 1 절연막
23 : 제 1 트랜치 24 : 제 2 절연막
25 : 제 3 절연막 26 : 제 2 트랜치
27 : 제 1 폴리 실리콘 28 : 게이트 절연막
29a : 게이트 전극 30 : 포토레지스트
31 : LDD 영역 32 : 절연막 측벽
33 : 소오스/드레인 불순물영역
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자는 반도체 기판의 표면에 소정깊이로 형성되는 트랜치와, 상기 트랜치의 내부에 형성되는 절연막과, 상기 절연막상에 형성되는 도핑된 도전층과, 상기 트랜치 상부의 도전층상에 형성되는 게이트 절연막 및 게이트 전극과, 상기 게이트 전극 양측의 반도체 기판 표면내에 형성되는 소오스/드레인 불순물영역을 포함하여 형성되고, 그 제조방법은 반도체 기판의 표면에 소정깊이로 제 1 트랜치를 형성하는 단계와, 상기 제 1 트랜치의 내부에 절연막을 매립하는 단계와, 상기 절연막을 선택적으로 제거하여 제 2 트랜치를 형성하는 단계와, 상기 제 2 트랜치의 내부에 도핑된 도전층을 매립하는 단계와, 상기 도전층상에 게이트 절연막 및 게이트 전극을 형성하는 단계와, 상기 게이트 전극 양측의 반도체 기판 표면내에 소오스/드레인 불순물영역을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자 및 그 제조방법을 상세히 설명하면 다음과 같다.
도 3은 본 발명에 의한 반도체 소자를 나타낸 구조단면도이다.
도 3에 도시한 바와 같이, 반도체 기판(21)상의 일정영역에 게이트 절연막(28)을 개재하여 게이트 전극(29a)이 형성되어 있고, 상기 게이트 전극(29a)의 하부에 반도체 기판(21)의 표면높이로 도핑된 폴리 실리콘(27)이 형성되어 있으며, 상기 폴리 실리콘(27)의 하부에는 제 2 절연막(25)이 형성되어 있다.
그리고 상기 게이트 전극(29a)의 양측면에 절연막 측벽(32)이 형성되어 있고, 상기 게이트 전극(29a) 양측의 반도체 기판(21) 표면내에 LDD 구조를 갖는 소오스/드레인 불순물영역(33)이 형성되어 있다.
여기서 상기 도핑된 폴리 실리콘(27)은 트랜지스터의 채널영역이고, 상기 도핑된 폴리 실리콘(27)의 두께에 의해 채널깊이가 결정된다.
도 4a 내지 도 4h는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도이다.
도 4a에 도시한 바와 같이, 반도체 기판(21)상에 하드 마스크용 제 1 절연막(22)을 형성하고, 사진석판술 및 식각공정으로 상기 제 1 절연막(22)을 선택적으로 제거하여 반도체 기판(21)의 표면을 소정부분 노출시킨다.
여기서 상기 제 1 절연막(22)은 산화막이나 질화막을 사용하고, 산화막과 질화막을 적층하여 형성할 수 있다.
이어, 상기 제 1 절연막(22)을 마스크로 이용하여 상기 노출된 반도체 기판(21)을 선택적으로 제거하여 소정깊이를 갖는 제 1 트랜치(23)를 형성한다.
도 4b에 도시한 바와 같이, 상기 제 1 절연막(22)을 제거하고, 상기 제 1 트랜치(23)를 포함한 반도체 기판(21)의 전면에 제 2 절연막(24)을 형성하며, 상기 제 2 절연막(24)이 상기 제 1 트랜치(23)의 내부에만 남도록 전면에 CMP(Chemical Mechanical Polishing)공정이나 에치백(Etch Back)공정으로 평탄화공정을 실시한다.
여기서 상기 제 2 절연막(24)은 산화막 또는 질화막 등의 절연물질을 사용한다.
도 4c에 도시한 바와 같이, 상기 반도체 기판(21)의 전면에 하드 마스크용 제 3 절연막(25)을 형성하고, 사진석판술 및 식각공정으로 상기 제 2 절연막(24)의 표면이 노출되도록 상기 제 3 절연막(25)을 선택적으로 제거한다.
여기서 상기 제 3 절연막(25)은 산화막 또는 질화막을 사용하고, 산화막과 질화막을 적층하여 형성할 수도 있다.
이어, 상기 제 3 절연막(25)을 마스크로 이용하여 상기 제 2 절연막(24)을 선택적으로 제거하여 제 2 트랜치(26)를 형성한다.
여기서 상기 제 2 절연막(24)이 선택적으로 제거된 부분이 이후 채널영역이 형성될 영역이다.
도 4d에 도시한 바와 같이, 상기 제 3 절연막(25)을 제거하고, 상기 제 2 트랜치(26)를 포함한 반도체 기판(21)의 전면에 불순물이 도핑된 제 1 폴리 실리콘(27)을 형성한다.
여기서 상기 도핑된 제 1 폴리 실리콘(27)은 NMOS 트랜지스터를 형성할 때는 P형 불순물이 도핑된 폴리 실리콘을 사용하고, PMOS 트랜지스터를 형성할 때는 N형 불순물이 도핑된 폴리 실리콘을 사용한다.
한편, 상기 도핑된 제 1 폴리 실리콘(27)을 사용하지 않고 언도우프트(Undoped) 폴리 실리콘을 형성한 후에 필요에 따라 N형 불순물이나 P형 불순물을 주입하여 형성할 수도 있다.
이어, 상기 제 2 트랜치(26)의 내부에만 제 1 폴리 실리콘(27)이 남도록 전면에 CMP공정이나 에치백공정을 이용하여 평탄화공정을 실시한다.
여기서 상기 제 2 트랜치(26)의 내부에 잔류된 제 1 폴리 실리콘(27)은 채널영역으로 사용한다.
한편, 상기 제 2 트랜치(26)의 깊이에 따라 채널영역의 깊이를 자유롭게 조절할 수 있다.
도 4e에 도시한 바와 같이, 상기 반도체 기판(21)상에 게이트 절연막(28)을 형성하고, 상기 게이트 절연막(28)상에 게이트 전극용 제 2 폴리 실리콘(29)을 형성한다.
이어, 상기 제 2 폴리 실리콘(29)상에 포토레지스트(30)를 도포한 후, 노광 및 현상공정으로 포토레지스트(30)를 패터닝하여 게이트영역을 정의한다.
여기서 상기 포토레지스트(30)는 상기 제 1, 제 2 트랜치(23,26)의 상부에만 남도록 패터닝한다.
도 4f에 도시한 바와 같이, 상기 패터닝된 포토레지스트(30)를 마스크로 이용하여 상기 제 2 폴리 실리콘(29) 및 게이트 절연막(28)을 선택적으로 제거하여 게이트 전극(29a)을 형성한다.
도 4g에 도시한 바와 같이, 상기 포토레지스트(30)를 제거하고, 상기 게이트 전극(29a)을 마스크로 이용하여 상기 반도체 기판(21)의 전면에 저농도 n형 불순물 이온을 주입하여 상기 게이트 전극(29a) 양측의 반도체 기판(21) 표면내에 LDD 영역(31)을 형성한다.
도 4h에 도시한 바와 같이, 상기 게이트 전극(29a)을 포함한 반도체 기판(21)의 전면에 절연막을 형성한 후, 전면에 에치백(Etch Back) 공정을 실시하여 상기 게이트 전극(29a)의 양측면에 절연막 측벽(32)을 형성한다.
이어, 상기 게이트 전극(29a) 및 절연막 측벽(32)을 마스크로 이용하여 반도체 기판(21)의 전면에 소오스/드레인용 고농도 n형 불순물 이온을 주입하여 상기 게이트 전극(29a) 양측의 반도체 기판(21) 표면내에 LDD구조를 갖는 소오스/드레인 불순물 영역(33)을 형성한다.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자 및 그 제조방법은 다음과 같은 효과가 있다.
첫째, 기판 내부의 소오스와 드레인 사이에 절연막을 개재함으로써 숏 채널 효과의 특성을 개선시킬 수 있다.
둘째, 채널영역의 깊이를 자유롭게 조절할 수 있다.
셋째, 채널형성시 소오스와 드레인 사이의 공핍층으로 인해 발생되는 펀치-쓰루 현상을 방지할 수 있다.
Claims (8)
- 반도체 기판의 표면에 소정깊이로 형성되는 트랜치와,상기 트랜치의 내부에 형성되는 절연막과,상기 절연막상에 형성되는 도핑된 도전층과,상기 트랜치 상부의 도전층상에 형성되는 게이트 절연막 및 게이트 전극과,상기 게이트 전극 양측의 반도체 기판 표면내에 형성되는 소오스/드레인 불순물영역을 포함하여 형성됨을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서, 상기 절연막은 상기 반도체 기판의 표면보다 낮게 형성됨을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서, 상기 도핑된 도전층은 반도체 기판의 표면과 동일 높이로 형성됨을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서, 상기 도핑된 도전층은 채널영역인 것을 특징으로 하는 반도체 소자.
- 반도체 기판의 표면에 소정깊이로 제 1 트랜치를 형성하는 단계;상기 제 1 트랜치의 내부에 절연막을 매립하는 단계;상기 절연막을 선택적으로 제거하여 제 2 트랜치를 형성하는 단계;상기 제 2 트랜치의 내부에 도핑된 도전층을 매립하는 단계;상기 도전층상에 게이트 절연막 및 게이트 전극을 형성하는 단계;상기 게이트 전극 양측의 반도체 기판 표면내에 소오스/드레인 불순물영역을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
- 제 5 항에 있어서, 상기 제 2 트랜치의 깊이를 조절하여 채널영역의 깊이를 조절하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 5 항에 있어서, 상기 제 2 트랜치의 내부에 도핑된 도전층을 형성하는 단계는 제 2 트랜치를 포함한 전면에 도핑된 도전층을 형성하는 단계와 전면에 평탄화공정을 실시하는 단계로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 5 항에 있어서, 상기 도핑된 도전층 대신에 언도우프트 도전층을 형성한 후에 선택적으로 불순물을 주입하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990009235A KR100282453B1 (ko) | 1999-03-18 | 1999-03-18 | 반도체 소자 및 그 제조방법 |
| US09/517,777 US6472277B1 (en) | 1999-03-18 | 2000-03-02 | Method for fabricating a semiconductor device with an improved short channel effect |
| US10/242,765 US6603143B2 (en) | 1999-03-18 | 2002-09-13 | Semiconductor device and method for fabricating same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990009235A KR100282453B1 (ko) | 1999-03-18 | 1999-03-18 | 반도체 소자 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000060696A KR20000060696A (ko) | 2000-10-16 |
| KR100282453B1 true KR100282453B1 (ko) | 2001-02-15 |
Family
ID=19576974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990009235A KR100282453B1 (ko) | 1999-03-18 | 1999-03-18 | 반도체 소자 및 그 제조방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6472277B1 (ko) |
| KR (1) | KR100282453B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101642765B1 (ko) | 2016-06-02 | 2016-07-27 | 우진전기 주식회사 | 리드선 일체형 고압 복합부싱이 설치된 주상변압기 |
| KR101672902B1 (ko) | 2016-06-02 | 2016-11-07 | 우진전기 주식회사 | 변압기용 리드선 일체형 고압 복합부싱 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6642122B1 (en) * | 2002-09-26 | 2003-11-04 | Advanced Micro Devices, Inc. | Dual laser anneal for graded halo profile |
| KR100707800B1 (ko) * | 2004-11-01 | 2007-04-17 | 주식회사 하이닉스반도체 | 반도체 소자 및 그의 제조 방법 |
| CN105448723B (zh) * | 2014-08-22 | 2019-07-30 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4984041A (en) * | 1989-07-28 | 1991-01-08 | Xerox Corporation | High voltage thin film transistor with second control electrode |
| JPH0770731B2 (ja) * | 1990-11-22 | 1995-07-31 | 松下電器産業株式会社 | 電気可塑性素子 |
| US5182619A (en) | 1991-09-03 | 1993-01-26 | Motorola, Inc. | Semiconductor device having an MOS transistor with overlapped and elevated source and drain |
| US5472894A (en) * | 1994-08-23 | 1995-12-05 | United Microelectronics Corp. | Method of fabricating lightly doped drain transistor device |
| EP0709880A3 (en) | 1994-10-31 | 1996-10-23 | Sgs Thomson Microelectronics | Method for forming projecting source / drain regions in an integrated circuit |
| US6100146A (en) * | 1996-10-30 | 2000-08-08 | Advanced Micro Devices, Inc. | Method of forming trench transistor with insulative spacers |
| DE69839005T2 (de) * | 1997-10-29 | 2009-01-08 | Xerox Corp., Rochester | Verfahren zur Herstellung eines Dünnschicht-Feldeffekttransistors |
| US6200841B1 (en) * | 1997-12-30 | 2001-03-13 | Anam Semiconductor Inc. | MOS transistor that inhibits punchthrough and method for fabricating the same |
| US6218315B1 (en) * | 2000-02-24 | 2001-04-17 | International Business Machines Corporation | HTO (high temperature oxide) deposition for capacitor dielectrics |
-
1999
- 1999-03-18 KR KR1019990009235A patent/KR100282453B1/ko not_active IP Right Cessation
-
2000
- 2000-03-02 US US09/517,777 patent/US6472277B1/en not_active Expired - Fee Related
-
2002
- 2002-09-13 US US10/242,765 patent/US6603143B2/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101642765B1 (ko) | 2016-06-02 | 2016-07-27 | 우진전기 주식회사 | 리드선 일체형 고압 복합부싱이 설치된 주상변압기 |
| KR101672902B1 (ko) | 2016-06-02 | 2016-11-07 | 우진전기 주식회사 | 변압기용 리드선 일체형 고압 복합부싱 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6603143B2 (en) | 2003-08-05 |
| KR20000060696A (ko) | 2000-10-16 |
| US20030013256A1 (en) | 2003-01-16 |
| US6472277B1 (en) | 2002-10-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7153731B2 (en) | Method of forming a field effect transistor with halo implant regions | |
| JP4489467B2 (ja) | 半導体装置の形成方法 | |
| US6130454A (en) | Gate conductor formed within a trench bounded by slanted sidewalls | |
| KR100282453B1 (ko) | 반도체 소자 및 그 제조방법 | |
| US20070105295A1 (en) | Method for forming lightly-doped-drain metal-oxide-semiconductor (LDD MOS) device | |
| KR100840659B1 (ko) | 디이모스 소자의 제조 방법 | |
| JP3049496B2 (ja) | Ｍｏｓｆｅｔの製造方法 | |
| KR100273296B1 (ko) | 모스 트랜지스터 제조방법 | |
| KR100320436B1 (ko) | 모스팻(ｍｏｓｆｅｔ) 제조방법 | |
| KR100323718B1 (ko) | 반도체 소자의 제조방법 | |
| KR100485004B1 (ko) | 에스오아이 반도체 소자 및 그 제조 방법 | |
| KR100625394B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100756815B1 (ko) | 트랜지스터의 제조 방법 | |
| KR100317311B1 (ko) | 반도체소자 및 그의 제조방법 | |
| KR100534205B1 (ko) | 반도체소자 및 그 제조방법 | |
| KR100625392B1 (ko) | 반도체소자의 제조방법 | |
| KR100575612B1 (ko) | 모스 전계효과트랜지스터 제조방법 | |
| KR100188019B1 (ko) | 쉘로우접합 웰을 가진 모스 트랜지스터 제조방법 | |
| KR100569570B1 (ko) | 반도체소자의 모스전계효과 트렌지스터 제조방법 | |
| KR100223912B1 (ko) | 반도체 소자의 제조방법 | |
| KR0161873B1 (ko) | 반도체 소자 제조방법 | |
| KR20020049205A (ko) | 반도체 소자의 제조방법 | |
| KR19990009248A (ko) | 트랜지스터 및 그 제조 방법 | |
| KR20000003574A (ko) | 반도체소자의 소자분리절연막 형성방법 | |
| KR19990024787A (ko) | 반도체 소자의 구조 및 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20051021 Year of fee payment: 6 |
|
| LAPS | Lapse due to unpaid annual fee |