KR100625394B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 비트 라인 콘택 영역의 게이트 에지부 하부의 반도체 기판 내에 배리어막을 형성하여 비트 라인 접합으로부터 저장 전극으로 유입되는 도펀트의 확산 및 드레인의 공핍층이 증가하는 것을 방지하여 펀치 쓰루 현상을 방지하며, 배리어막과 게이트 산화막 사이에 실리콘층을 일부 남겨두어 트랜지스터 동작시 채널 형성에 방해가 되지 않도록 하는 기술을 나타낸다.
Description
도 1은 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도.
도 2a 내지 도 2h는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 비트 라인 콘택 영역의 게이트 에지부 하부의 반도체 기판 내에 배리어막을 형성하여 비트 라인 접합으로부터 저장 전극으로 유입되는 도펀트의 확산 및 드레인의 공핍층이 증가하는 것을 방지하여 펀치 쓰루 현상을 방지하며, 배리어막과 게이트 산화막 사이에 실리콘층을 일부 남겨두어 트랜지스터 동작시 채널 형성에 방해가 되지 않도록 하는 기술을 나타낸다.
도 1은 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도이다.
도 1을 참조하면, 소자 분리막(20)이 구비된 반도체 기판(10) 상부에 게이트 산화막(30)을 형성하고, 게이트 산화막(30) 상부에 폴리실리콘층(40), 텅스텐 실리사이드층(50) 및 하드 마스크층(60)의 적층 구조를 형성한다. 다음에, 상기 적층 구조를 식각하여 게이트를 형성하고, 비트 라인 콘택 영역을 노출시키는 감광막 패턴(미도시)을 이용하여 C-할로 임플란트 공정을 수행한다. 다음에, 상기 게이트 패턴 측벽에 스페이서(70)를 형성하여 게이트를 형성한다.
상술한 종래 기술에 따른 반도체 소자의 제조 방법에서, 게이트 길이가 짧아지면서 C-할로 임플란트 공정에 의해 주입된 도펀트가 저장 전극 영역 방향으로 확산되면서 상기 저장 전극 영역의 도핑 농도도 같이 증가하게 되면서 리프레쉬 특성을 열화시키는 문제점이 있다.
상기 문제점을 해결하기 위하여, 본 발명에 따른 반도체 소자의 제조 방법은 비트 라인 콘택 영역의 게이트 에지부 하부의 반도체 기판 내에 배리어막을 형성하여 비트 라인 접합으로부터 저장 전극으로 유입되는 도펀트의 확산 및 드레인의 공핍층이 증가하는 것을 방지하여 펀치 쓰루 현상을 방지하며, 배리어막과 게이트 산화막 사이에 실리콘층을 일부 남겨두어 트랜지스터 동작시 채널 형성에 방해가 되지 않도록 반도체 소자의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 소자의 제조 방법은
소자 분리막을 반도체 기판보다 높게 형성하고, 게이트 예정 영역에 트렌치를 형성하는 단계와,
상기 트렌치 측벽 및 소자 분리막 측벽에 배리어막을 형성하는 단계와,
상기 반도체 기판의 노출된 부분에 실리콘 에피층을 성장시키고 상기 소자 분리막을 노출시키는 평탄화 식각 공정을 수행하는 단계와,
상기 반도체 기판 상부에 게이트를 형성하는 단계
를 포함하는 것을 특징으로 한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 2a 내지 도 2h는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다.
도 2a를 참조하면, 반도체 기판(100) 상부에 게이트 예정 영역을 노출시키는 제 1 감광막 패턴(120)을 형성한다.
여기서, 소자 분리막(110)은 반도체 기판(100)보다 높게 형성되어 있는 것이 바람직하다.
도 2b를 참조하면, 제 1 감광막 패턴(120)을 마스크로 반도체 기판(100)을 소정 깊이 식각하여 트렌치(130)를 형성한다.
여기서, 트렌치(130)는 300 내지 500Å의 깊이로 형성하는 것이 바람직하다.
도 2c를 참조하면, 트렌치(130)를 포함한 반도체 기판(100) 전면에 절연막(140)을 형성한다.
여기서, 절연막(140)은 산화 계열의 절연물질 또는 질화막으로 형성하는 것이 바람직하다.
도 2d를 참조하면, 전면 식각 공정을 수행하여 트렌치(130) 및 소자 분리막(110) 측벽에만 절연막(140)을 남겨 배리어막(145)을 형성하여 반도체 기판(100) 상부를 노출시킨다.
여기서, 배리어막(145)는 150 내지 250Å의 두께로 형성하는 것이 바람직하다.
도 2e를 참조하면, 반도체 기판(100)의 노출된 부분에 실리콘 에피층(150)을 성장시킨다.
여기서, 실리콘 에피층(150)은 배리어막(145) 상측으로부터 5 내지 15nm의 두께로 형성하는 것이 바람직하다.
이때, 배리어막(145) 상부에 형성된 실리콘층은 MOS 트랜지스터 동작시 채널 영역이 된다.
도 2f를 참조하면, 평탄화 식각 공정을 수행한 후 상기 평탄화된 반도체 기판(100) 상부에 게이트 산화막(160)을 형성한다.
도 2g를 참조하면, 반도체 기판(100) 상부에 게이트 도전층(170, 180) 및 게이트 하드마스크층(190)의 적층 구조를 형성하고 상기 적층 구조를 식각하여 게이트 패턴을 형성한다. 다음에, 비트 라인 콘택 영역을 노출시키는 제 2 감광막 패턴(200)을 형성한 후 제 2 감광막 패턴(200)을 마스크로 C-할로 임플란트 공정을 수행한다.
도 2h를 참조하면, 제 2 감광막 패턴(200)을 제거한 후 상기 게이트 패턴 측벽에 스페이서(210)를 형성한다.
여기서, 배리어막(145)은 추가적인 열공정에 의해 비트 라인 콘택 영역에 주입된 도펀트(220)들이 확산되는 것을 방지해 주는 역할을 한다.
본 발명에 따른 반도체 소자의 제조 방법은 비트 라인 콘택 영역의 게이트 에지부 하부의 반도체 기판 내에 절연막 배리어막을 형성하여 비트 라인 접합으로부터 저장 전극으로 유입되는 도펀트의 확산 및 드레인의 공핍층이 증가하는 것을 방지하여 펀치 쓰루 현상을 방지하며, 배리어막과 게이트 산화막 사이에 실리콘층을 일부 남겨두어 트랜지스터 동작시 채널 형성에 방해가 되지 않도록 하는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (6)
- 소자 분리막을 반도체 기판보다 높게 형성하고, 게이트 예정 영역에 트렌치를 형성하는 단계;상기 트렌치 측벽 및 소자 분리막 측벽에 배리어막을 형성하는 단계;상기 반도체 기판의 노출된 부분에 실리콘 에피층을 성장시키고 상기 소자 분리막을 노출시키는 평탄화 식각 공정을 수행하는 단계; 및상기 반도체 기판 상부에 게이트를 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 트렌치는 300 내지 500Å의 깊이로 식각하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 절연막은 산화계열의 절연물질 또는 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 배리어막은 상기 반도체 기판 전면에 절연막을 형성한 후 전면 식각 공 정을 수행하여 상기 소자 분리막 및 트렌치 측벽에만 남겨지도록 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 배리어막은 150 내지 250Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 실리콘 에피층은 상기 배리어막 상측으로부터 5 내지 15nm의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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| KR1020050058292A KR100625394B1 (ko) | 2005-06-30 | 2005-06-30 | 반도체 소자의 제조 방법 |
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Cited By (1)
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|---|---|---|---|---|
| CN102479706A (zh) * | 2010-11-24 | 2012-05-30 | 中芯国际集成电路制造(北京)有限公司 | 晶体管及其制作方法 |
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2005
- 2005-06-30 KR KR1020050058292A patent/KR100625394B1/ko not_active IP Right Cessation
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