KR100694391B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 반도체 기판의 소스/드레인 예정 영역에 하부 절연막을 형성한 후 에피택셜층을 성장시켜 반도체 기판과 일부 절연된 소스/드레인 영역을 형성함으로써 접합 깊이 및 크기를 축소시키며, 펀치 쓰루(Punch Through) 특성을 향상시키는 기술을 개시한다.
Description
도 1은 종래기술에 따른 반도체 소자의 제조 방법을 도시한 단면도.
도 2a 내지 도 2k는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 반도체 기판의 소스/드레인 예정 영역에 하부 절연막을 형성한 후 에피택셜층을 성장시켜 반도체 기판과 일부 절연된 소스/드레인 영역을 형성함으로써 접합 깊이 및 크기를 축소시키며, 펀치 쓰루(Punch Through) 특성을 향상시키는 기술을 개시한다.
최근 반도체 소자 제조시 디자인 룰(Design Rule)이 감소됨에 따라 트랜지스터의 크기도 축소되어 펀치 쓰루(Punch Through) 특성이 저하되는 문제가 발생하고 있다. 그러나, 이온 주입 공정 및 반도체 소자의 형성 공정 진행시 필요한 열처리로 인하여 소스/드레인 영역의 깊이는 축소시키지 못하는 문제점이 발생한다.
상기와 같은 문제점을 개선하기 위해서는 열처리 공정의 감소, 게이트 산화막 두께 감소 또는 동작 전압 강하 등의 방법을 사용하고 있으나, 열처리의 경우 기본적으로 필요한 활성 에너지 수준 이하로 줄일 수 없으며, 다른 방법 또한 소자의 신뢰성 및 동작 속도 저하의 문제점이 발생한다.
도 1은 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도이다.
도 1을 참조하면, 소자분리막(15)이 구비된 반도체 기판(10) 상부에 게이트 산화막(20)을 형성한 후 게이트 폴리실리콘층(25), 게이트 금속층(30) 및 게이트 하드마스크층(35)의 게이트 패턴을 형성한다.
여기서, 게이트 금속층(30)은 텅스텐 실리사이드 또는 텅스텐으로 형성하며, 게이트 하드마스크층(35)은 질화막으로 형성한다.
다음에, 상기 게이트 패턴을 마스크로 LDD 이온 주입 공정을 수행하여 LDD 이온 주입 영역(40)을 형성하고, 상기 게이트 패턴 측벽에 스페이서(45)를 형성한 후 소스/드레인 이온 주입 공정을 수행하여 소스/드레인 이온 주입 영역(50)을 형성한다.
이때, 'A'와 같이 소스/드레인 영역 간의 펀치 쓰로우 특성이 악화되는 부분이 발생한다.
상술한 종래 기술에 따른 반도체 소자의 제조 방법에서, 디자인 룰의 축소에 따라 트랜지스터의 크기 또한 축소되면서 소스/드레인 영역 간의 공간이 감소되어 채널을 통하지 않고 소스/드레인 간에 직접 전류가 흐르게 되는 펀치 쓰로우(Punch Through)특성이 악화되는 문제점이 발생한다.
상기 문제점을 해결하기 위하여, 반도체 기판의 소스/드레인 예정 영역에 하 부 절연막을 형성한 후 에피택셜층을 성장시켜 반도체 기판과 일부 절연된 소스/드레인 영역을 형성함으로써 접합 깊이 및 크기를 축소시키며, 펀치 쓰루(Punch Through) 특성을 향상시키는 반도체 소자의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 소자의 제조 방법은
(a) 반도체 기판 상부에 패드 절연막을 노출시키며 평탄화된 소자 분리용 제 1 절연막을 형성하는 단계와,
(b) 소스/드레인 예정 영역의 패드 절연막 및 소정 깊이의 반도체 기판을 식각하는 단계와,
(c) 상기 소스/드레인 예정 영역을 매립하는 평탄화된 제 2 절연막을 형성하는 단계와,
(d) 상기 패드 절연막을 마스크로 상기 제 1 및 제 2 절연막을 소정 깊이 식각하여 상기 반도체 기판의 채널 영역 측벽을 노출시키는 단계와,
(e) 상기 채널 영역 측벽을 에피택셜 성장시켜 소스/드레인 예정 영역에 에피택셜층을 성장시키는 단계와,
(f) 상기 반도체 기판 전면에 제 3 절연막을 형성하고 상기 소정 두께의 패드 절연막이 남겨지도록 평탄화 식각하는 하는 단계와,
(g) 상기 패드 절연막을 제거하여 게이트 산화막 및 게이트 패턴을 형성하는 단계
를 포함하는 것을 특징으로 한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 2a 내지 도 2k은 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다.
도 2a를 참조하면, 반도체 기판(100) 상부에 버퍼 산화막(115) 및 패드 절연막(120)의 적층구조를 형성한 후 상기 적층구조를 식각하여 소자분리용 트렌치를 형성한다.
도 2b를 참조하면, 상기 소자분리용 트렌치를 매립하는 제 1 절연막(125)을 형성한 후 평탄화 공정을 수행한다. 이때, 제 1 절연막(125)은 HDP 산화막, 질화막 등의 단일 또는 적층구조의 절연막으로 형성한다.
도 2c를 참조하면, 패드 절연막(120) 상부에 소스/드레인 예정 영역을 노출시키는 감광막 패턴(130)을 형성하고, 감광막 패턴(130)을 마스크로 소스/드레인 예정 영역을 식각한 후 감광막 패턴(130)을 제거한다.
이때, 제 1 절연막(125)과 반도체 기판(100)의 식각 선택비 차이를 이용하여 상기 제 1 절연막(125)은 식각이 최소화 되도록 하는 것이 바람직하다.
도 2d를 참조하면, 상기 소스/드레인 예정 영역을 매립하는 제 2 절연막(135)을 형성한 후 평탄화한다.
여기서, 제 2 절연막(135)은 산화막 계열의 물질로 형성하는 것이 바람직하다.
도 2e를 참조하면, 패드 절연막(120)을 마스크로 상기 소스/드레인 예정 영역 및 소자분리 영역의 제 1 절연막(125) 및 제 2 절연막(135)을 소정 깊이 식각하여 반도체 기판(100)의 채널 영역 측벽을 노출시킨다.
이때, 제 1 절연막(125) 및 제 2 절연막(135)의 식각 공정은 상기 소스/드레인 예정 영역 측벽의 반도체 기판이 노출되며, 상기 소스/드레인 예정 영역에 100 내지 300Å의 제 2 절연막(135)이 남겨지도록 하는 것이 바람직하다.
도 2f를 참조하면, 상기 채널 영역 측벽을 에피택셜 성장시켜 상기 소스/드레인 예정 영역에 에피택셜층(140)을 형성한 후 에피택셜층(140)을 포함한 반도체 기판(100) 전면에 제 3 절연막(145)을 형성한다.
여기서, 에피택셜층(140)은 제 2 절연막(135) 상부 및 패드 절연막(120) 높이만큼 성장되도록 한다.
도 2g를 참조하면, 평탄화 공정을 수행하여 에피택셜층(140)이 노출되도록 한다.
도 2h를 참조하면, 패드 절연막(120) 및 버퍼 산화막(110)을 제거한 후 에피택셜층(140) 및 노출된 반도체 기판(100) 상부에 게이트 산화막(150)을 형성한다.
도 2i를 참조하면, 게이트 산화막(150) 상부에 게이트 패턴을 형성한다.
여기서, 게이트 패턴은 게이트 폴리실리콘층(157), 게이트 금속층(160) 및 게이트 하드마스크층(165)의 적층구조로 형성되며, 게이트 금속층(160)은 텅스텐 실리사이드 또는 텅스텐으로 형성하고, 게이트 하드마스크층(165)는 질화막으로 형성한다.
도 2j를 참조하면, 상기 게이트 패턴을 마스크로 LDD 이온 주입 공정을 수행하여 LDD 이온 주입 영역(175)을 형성한다.
이때, 에피택셜층(170) 내에도 이온 주입 영역이 형성되도록 한다.
도 2k를 참조하면, 상기 게이트 패턴 측벽에 스페이서(180)를 형성한 후 소스/드레인 이온 주입 공정을 수행하여 소스/드레인 이온 주입 영역(185)를 형성한다.
본 발명에 따른 반도체 소자의 제조 방법은 소자분리막 형성 후 소스/드레인 예정 영역에 하부 절연막을 형성한 후 에피택셜층을 성장시켜 반도체 기판과 일부 절연된 소스/드레인 영역을 형성함으로써 접합 깊이 및 크기의 축소 및 펀치 쓰루(Punch Through) 특성을 향상시키는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (10)
- (a) 반도체 기판 상부에 패드 절연막을 노출시키며 평탄화된 소자 분리용 제 1 절연막을 형성하는 단계;(b) 소스/드레인 예정 영역의 패드 절연막 및 소정 깊이의 반도체 기판을 식각하는 단계;(c) 상기 소스/드레인 예정 영역을 매립하는 평탄화된 제 2 절연막을 형성하는 단계;(d) 상기 패드 절연막을 마스크로 상기 제 1 및 제 2 절연막을 소정 깊이 식각하여 상기 반도체 기판의 채널 영역 측벽을 노출시키는 단계;(e) 상기 채널 영역 측벽을 에피택셜 성장시켜 소스/드레인 예정 영역에 에피택셜층을 성장시키는 단계;(f) 상기 반도체 기판 전면에 제 3 절연막을 형성하고 상기 소정 두께의 패드 절연막이 남겨지도록 평탄화 식각하는 하는 단계; 및(g) 상기 패드 절연막을 제거하여 게이트 산화막 및 게이트 패턴을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 (g) 단계 후상기 게이트 패턴을 마스크로 LDD 이온 주입 공정을 수행하는 단계; 및상기 게이트 패턴 측벽에 스페이서를 형성한 후 소스/드레인 이온 주입 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 2 항에 있어서,상기 LDD 이온 주입 공정은 에피택셜층 내에 이온주입 영역이 형성되도록 하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 1 절연막은 HDP 산화막 또는 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 (b) 단계는 제 1 절연막과 반도체 기판의 식각 선택비 차이를 이용하여 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 2 및 제 3 절연막은 산화막 계열의 물질로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 (d) 단계의 식각 공정은 상기 소스/드레인 예정 영역에 100 내지 300Å의 제 2 절연막이 남겨지도록 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 게이트 패턴은 게이트 폴리실리콘층, 게이트 금속층 및 게이트 하드마스크층을 순차적으로 형성한 후 패터닝하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 에피택셜층은 제 2 절연막 상부 및 패드 질화막 높이까지 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 게이트 산화막은 에피택셜층 및 노출된 반도체 기판 상부에 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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| CN107978636A (zh) * | 2016-10-24 | 2018-05-01 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制备方法和电子装置 |
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