KR100799111B1 - 반도체 소자의 트랜지스터 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 트랜지스터 및 그 제조방법에 관한 것으로, 본 발명에 의한 트랜지스터는 소스/드레인이 형성될 영역에 트렌치를 포함하는 반도체 기판; 상기 트렌치 내벽에 형성된 공핍 확장 방지용 절연막; 상기 공핍 확장 방지용 절연막을 포함하는 상기 트렌치 내부를 매립하는 소스/드레인 영역; 및 상기 반도체 기판 상에 형성된 게이트를 포함하고, 여기서, 상기 공핍 확장 방지용 절연막은 상기 트렌치의 내벽 중 채널쪽 측벽의 상측 일부에서 오픈되고, 상술한 본 발명에 의한 반도체 소자의 트랜지스터 및 그 제조 방법은 소스/드레인 영역의 일부를 둘러싸는 절연막을 형성함으로써 공핍 영역의 확장을 방지하여 펀치 스루 현상을 방지할 수 있어 소자의 특성을 향상시킬 수 있다.
공핍 영역(delpetion layer), 펀치 스루(punch through), 소스/드레인
Description
도1은 종래 기술에 따른 반도체 소자의 트랜지스터를 도시한 단면도.
도2는 본 발명의 일실시예에 따른 반도체 소자의 트랜지스터를 도시한 단면도.
도3 내지 도6은 본 발명의 일실시예에 따른 반도체 소자의 트랜지스터 제조 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 소자 분리막
23 : 게이트 24 : 트렌치
25 : 공핍 확장 방지용 산화막 26 : 소스/드레인 영역
본 발명은 반도체 소자의 제조 기술에 관한 것으로, 특히 반도체 소자의 트랜지스터 및 그 제조 방법에 관한 것이다.
최근 반도체 소자가 고집적화되면서 반도체 메모리 소자를 구성하는 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)의 크기도 집적도와 속도 향상을 위해 점점 감소되고 있다. 그러나, MOSFET의 크기 감소는 단채널 효과(short channel effect)를 유발하며, 특히 펀치 스루(punch through) 현상을 유발한다. 이하, 도1을 참조하여 이러한 문제점을 좀더 상세히 설명하기로 한다.
도1은 종래 기술에 따른 반도체 소자의 트랜지스터를 도시한 단면도이다.
도1에 도시된 바와 같이, 소자 분리막(12)이 형성된 반도체 기판(11) 상에 게이트(13)가 형성되어 있다. 게이트(13)는 게이트 절연막, 게이트 전극 및 게이트 하드마스크가 순차적으로 적층된 구조 및 그 측벽에 형성된 게이트 스페이서를 포함한다. 게이트(13) 양측의 반도체 기판(11) 활성 영역에는 불순물의 이온주입 및 RTA(Rapid Thermal Annealing) 공정에 의한 소스/드레인 영역(14)이 형성되어 있으며, 소스/드레인 영역(14) 주위로 공핍 영역(depletion region)(15)이 형성되어 있다.
이때, 트랜지스터의 크기가 축소됨에 따라 게이트(13) 길이 및 그 하부의 채널 영역의 길이가 감소하기 때문에, 소스/드레인 영역(14) 주위의 공핍 영역(15)이 서로 연결될 가능성이 높아진다. 공핍 영역(15)이 연결되면 채널이 형성되어 있지 않아도 소스 영역과 드레인 영역 사이에 전류가 흐르게 되는 펀치 스루 현상이 발생한다.
이러한 문제를 해결하기 위하여 일반적으로 기판의 도핑 농도를 증가시킴으로써 소스/드레인 영역에 전압을 가했을 때 형성되는 공핍 영역의 확장을 억제하는 방법을 이용하고 있다. 그러나, 이 방법은 공핍 영역의 확장을 억제하는 반면, 접합 캐패시턴스(junction capacitance) 및 접합 누설 전류(junction leakage current)를 증가시켜 소자의 리프레시(refresh) 특성을 저하시키는 또다른 문제점을 유발한다.
따라서, 기판의 도핑 농도를 증가시키지 않고서도 소스/드레인 영역 주위에 형성되는 공핍 영역의 확장을 막아 펀치 스루 현상을 방지하는 트랜지스터의 제조 기술이 요구된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 소스/드레인 영역의 일부를 둘러싸는 절연막을 형성함으로써 공핍 영역의 확장을 방지하여 펀치 스루 현상을 방지할 수 있는 반도체 소자의 트랜지스터 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 트랜지스터는, 소스/드레인이 형성될 영역에 트렌치를 포함하는 반도체 기판; 상기 트렌치 내벽에 형성된 공핍 확장 방지용 절연막; 상기 공핍 확장 방지용 절연막을 포함하는 상기 트렌치 내부를 매립 하는 소스/드레인 영역; 및 상기 반도체 기판 상에 형성된 게이트를 포함하고, 여기서, 상기 공핍 확장 방지용 절연막은 상기 트렌치의 내벽 중 채널쪽 측벽의 상측 일부에서 오픈된다.
또한, 상기 목적을 달성하기 위한 본 발명의 트랜지스터 제조 방법은, 소스/드레인이 형성될 영역의 반도체 기판을 소정 깊이 식각하여 트렌치를 형성하는 단계; 상기 트렌치의 내벽에 공핍 영역의 확장을 방지하기 위한 절연막을 형성하는 단계; 상기 트렌치의 내벽 중 채널쪽 측벽에 형성된 절연막을 부분적 식각하는 단계; 및 상기 부분적 식각된 절연막을 포함하는 상기 트렌치 내에 Si 또는 SiGe를 성장시켜 상기 트렌치를 매립하는 소스/드레인 영역을 형성하는 단계를 포함한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도2는 본 발명의 일실시예에 따른 반도체 소자의 트랜지스터를 도시한 단면도이다.
도2에 도시된 바와 같이, 소자 분리막(22)이 형성된 반도체 기판(21)의 활성 영역 상부에 게이트(23)가 형성되어 있다. 게이트(23)는 게이트 절연막, 게이트 전극 및 게이트 하드마스크가 순차적으로 적층된 구조 및 그 측벽에 형성된 게이트 스페이서를 포함한다. 게이트(23) 양측의 반도체 기판(21) 활성 영역 즉, 소스/드레인이 형성될 영역에 트렌치(24)가 형성되어 있고, 트렌치(24) 내벽에는 공핍 영 역의 확장 방지를 위한 절연막으로 산화막(25)이 형성되어 있다. 이때, 산화막(25)은 채널 쪽 부분에서 일부 오픈되어(도면부호 "h" 참조) 소스/드레인 사이의 채널 형성을 가능하게 한다. 산화막(25)이 형성된 트렌치(24) 내에 고농도 도핑된 Si 또는 SiGe이 성장되어 트렌치(24)를 매립함으로써 소스/드레인 영역(26)이 형성되어 있다.
이와 같이, 본 발명의 일실시예에 따른 반도체 소자의 트랜지스터는 소스/드레인 영역을 둘러싸는 절연막이 공핍 영역의 확장을 방지함으로써 펀치 스루 현상을 막을 수 있다.
도3 내지 도6은 본 발명의 일실시예에 따른 반도체 소자의 트랜지스터 제조 방법을 도시한 공정 단면도이다.
도3에 도시된 바와 같이, 반도체 기판(31)에 활성 영역과 소자 분리 영역을 구분하기 위한 소자 분리막(32)을 형성한다. 소자 분리막(32)은 공지의 STI(Shallow Trench Isolation) 공정에 의해 형성될 수 있다.
이어서, 반도체 기판(31)의 활성 영역 상부에 게이트(33)를 형성한다. 게이트(33)는 게이트 절연막, 게이트 전극 및 게이트 하드마스크가 순차적으로 적층된 구조 및 그 측벽에 형성된 게이트 스페이서를 포함한다.
이어서, 게이트(33) 양측의 반도체 기판(31)의 활성 영역을 식각하여 후속 소스/드레인이 형성될 영역에 트렌치(trench)(34)를 형성한다. 이때, 트렌치(34) 형성을 위한 식각 공정은 소자 분리 영역을 클로즈(close)하는 포토레지스트 패턴(미도시됨) 및 게이트(33)를 식각 마스크로 하여 수행된다. 또한, 식각의 깊이는 종래 기술에 따른 트랜지스터 제조시 불순물의 이온주입 및 RTA(Rapid Thermal Annealing) 공정을 통해 형성되는 소스/드레인 영역의 통상적인 깊이와 같은 정도가 됨이 바람직하다.
도4에 도시된 바와 같이, 트렌치(34)의 내벽에 공핍 영역의 확장을 방지하기 위한 절연막으로 산화(oxidation) 공정에 의한 산화막(35)을 형성한다.
이때, 산화막(35)은 트렌치(34)의 내벽 전부 즉, 소스/드레인이 형성될 영역을 전부 둘러싸고 있으므로 소스와 드레인 사이의 채널 형성을 막게 된다. 따라서, 산화막(35) 중 채널 쪽에 형성된 산화막(이하, 채널 쪽 산화막)을 부분적 식각함으로써 소스와 드레인 사이에 채널이 형성되도록 한다. 이하, 도5에서 이 과정을 상세히 설명하기로 하며, 도5a는 채널 쪽 산화막의 부분적 식각을 건식 식각으로 수행하는 경우를 나타내는 단면도이고, 도5b는 채널 쪽 산화막의 부분적 식각을 습식 식각을 수행하는 경우를 나타내는 단면도이다.
도5a에 도시된 바와 같이, 반도체 기판(31) 상에 채널 쪽 산화막(A 참조)을 노출시키는 포토레지스트 패턴(36)을 형성한 후, 포토레지스트 패턴(36)을 식각 마스크로 노출된 채널 쪽 산화막(A)의 일부를 비등방성 식각(예를 들어, 건식 식각)하여 제거한다. 이러한 채널 쪽 산화막(A)의 부분적 식각은, 채널 쪽 산화막(A)이 제거된 부분(B 참조)의 높이(h1) 즉, 식각되는 높이가 강한 반전(strong inversion)에 의해 형성되는 채널 영역의 최대 깊이가 될 때까지 수행됨이 바람직하다.
또는, 도5b에 도시된 바와 같이, 산화막(35)이 형성된 트렌치(34) 내를 매립 하는 포토레지스트 패턴(37)을 형성한 후, 산화막(35)에 대해 습식 식각을 수행하여 채널 쪽 산화막(A′)의 일부를 제거한다. 이때, 소자 분리막(32) 쪽의 산화막(35)도 일부 제거될 수 있으나 본 발명의 목적인 공핍 영역의 확장 방지에 영향을 미치지 않으므로 논외로 한다. 이러한 채널 쪽 산화막(A′)의 부분적 식각은, 도5a와 마찬가지로, 채널 쪽 산화막(A′)이 제거된 부분(B′참조)의 높이(h2) 즉, 식각되는 높이가 강한 반전에 의해 형성되는 채널 영역의 최대 깊이가 될 때까지 수행되며, 이는 식각 시간의 조절로 이루어질 수 있다.
이와 같이, 도5의 공정을 통하여 채널 쪽 산화막의 일부를 제거하고 일부는 남겨둠으로써 소스와 드레인 사이의 채널 형성이 가능하게 되고, 아울러 소스와 드레인의 공핍 영역이 하부 및 채널 방향으로 확장되는 것을 방지하여 펀치 스루 현상을 방지할 수 있다.
도6에 도시된 바와 같이, 포토레지스트 패턴(36 또는 37)을 제거한 후, 채널 쪽이 부분적 식각된 산화막(35)이 형성된 트렌치(34)의 내부에 Si 또는 SiGe을 성장시켜 트렌치(34) 내부를 매립하는 소스/드레인 영역(38)을 형성한다. Si 또는 SiGe은 콘택 저항을 줄이기 위해 고농도 도핑된 Si 또는 SiGe이 됨이 바람직하다.
본 명세서의 도면에 도시되지는 않았으나, 본 발명의 공정 순서를 바꾸어 본 발명의 일실시예에 따른 트랜지스터를 제조하는 것도 가능하다. 예를 들어, 소스/드레인 영역을 먼저 형성한 후 게이트를 형성하는 것도 가능하다. 이 경우에는, 소스/드레인이 형성될 영역을 식각하여 트렌치를 형성하는 경우에 소자 분리 영역 및 게이트 영역을 클로즈(close)하는 포토레지스트 패턴을 식각 마스크로 하여 식각을 수행하여야 한다. 그 후, 식각으로 형성된 트렌치 내에 공핍 영역 확장을 방지하는 산화막을 형성하고 채널쪽 산화막을 부분적 식각한 다음, 트렌치 내에 Si 또는 SiGe을 성장시켜 소스/드레인 영역을 형성한다. 그 후, 소스/드레인 영역 이외의 기판의 활성 영역 상에 공지의 방법에 의하여 게이트를 형성한다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명에 의한 반도체 소자의 트랜지스터 및 그 제조 방법은, 소스/드레인 영역의 일부를 둘러싸는 절연막을 형성함으로써 공핍 영역의 확장을 방지하여 펀치 스루 현상을 방지할 수 있어 소자의 특성을 향상시킬 수 있다.
Claims (8)
- 소스/드레인이 형성될 영역에 트렌치를 포함하는 반도체 기판;상기 트렌치 내벽에 형성된 공핍 확장 방지용 절연막;상기 공핍 확장 방지용 절연막을 포함하는 상기 트렌치 내부를 매립하는 소스/드레인 영역; 및상기 반도체 기판 상에 형성된 게이트를 포함하되,여기서, 상기 공핍 확장 방지용 절연막은 상기 트렌치의 내벽 중 채널쪽 측벽의 상측 일부에서 오픈된트랜지스터.
- 제1항에 있어서,상기 공핍 확장 방지용 절연막은 산화막인트랜지스터.
- 제1항에 있어서,상기 소스/드레인 영역은 고농도 도핑된 Si 또는 SiGe으로 이루어진트랜지스터.
- 소스/드레인이 형성될 영역의 반도체 기판을 소정 깊이 식각하여 트렌치를 형성하는 단계;상기 트렌치의 내벽에 공핍 영역의 확장을 방지하기 위한 절연막을 형성하는 단계;상기 트렌치의 내벽 중 채널쪽 측벽에 형성된 절연막을 부분적 식각하는 단계; 및상기 부분적 식각된 절연막을 포함하는 상기 트렌치 내에 Si 또는 SiGe를 성장시켜 상기 트렌치를 매립하는 소스/드레인 영역을 형성하는 단계를 포함하는 트랜지스터 제조 방법.
- 제4항에 있어서,상기 절연막은 산화막인트랜지스터 제조 방법.
- 제4항에 있어서,상기 부분적 식각은 건식 식각 또는 습식 식각으로 수행되는트랜지스터 제조 방법.
- 제4항에 있어서,상기 트렌치 형성 단계 전에,상기 반도체 기판 상에 게이트를 형성하는 단계를 더 포함하는 트랜지스터 제조 방법.
- 제4항에 있어서,상기 소스/드레인 형성 단계 후에,상기 반도체 기판 상에 게이트를 형성하는 단계를 더 포함하는 트랜지스터 제조 방법.
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